JP2006351171A - シフトレジスタ及びこれを備える表示装置 - Google Patents
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Abstract
【解決手段】互いに接続され、複数のクロック信号に同期して順次に出力信号を生成する複数のステージを備え、前記ステージは、走査開始信号または前段ステージのうちのいずれか一つの出力信号に従って第1電圧を出力する入力部と、少なくとも二つのクロック信号を伝達する第1駆動部と、前記複数のクロック信号または後段ステージのうちのいずれか一つの出力信号に従って第2電圧を出力する第2駆動部と、前記入力部及び第2駆動部の出力に従って前記少なくとも二つのクロック信号のうちの一つに同期して出力信号を生成する出力部とを備える。
【選択図】 図5
Description
PDPは、気体放電により生じるプラズマを利用して文字及び画像を表示する装置であり、有機発光表示装置は、特定有機物または高分子等の電界発光を利用して文字及び画像を表示する。液晶表示装置は、二つの表示板の間に挟持された液晶層に電場を印加し、この電場の強さを調節して、液晶層を通過する光の透過率を調節することで所望の画像を得る。
このデュアル表示装置は、内部に装着される主表示板部、外部に装着される副表示板部、外部からの入力信号を伝達する配線が設けられた駆動フレキシブル印刷回路基板(FPC)、主表示板部と副表示板部を接続する補助FPC、並びにこれらを制御するための統合チップを備える。
ゲート駆動部は実質的にシフトレジスタとして、互いに接続され、一列に配列されている複数のステージを含み、第1ステージが走査開始信号の印加を受けてゲート出力を送出すると同時に、次のステージにキャリー出力(carry output)を送出して順次にゲート出力を生成する。このようなキャリー出力はゲート出力を使用することもできる。
各ステージは、複数のNMOSまたはPMOSトランジスタと少なくとも一つのキャパシタを含んで構成されており、位相差が90゜乃至180゜である複数のクロック信号に同期してゲート出力を生成する。
現在、7個のトランジスタを用いることでしきい電圧が増加するなどの問題点は解決されたが、位相が異なる二つのクロック信号が全てローである区間でゲート線が浮遊状態となり、二つの表示板のうちの上部表示板に備えられた共通電極の間の寄生容量によってゲート線に印加された電圧が変化するという問題がある。中小型表示装置において、低電圧駆動のために共通電圧が周期的に変化する場合は特にそうである。
また、前記各ステージは、セット端子、リセット端子、ゲート電圧端子、出力端子と第1及び第2クロック端子を有し、前記入力部は、前記セット端子と第1接続点との間に接続され、制御端子が前記セット端子に接続される第1スイッチング素子を含み、前記第1駆動部は、前記第1クロック端子と第2接続点との間に接続される第2スイッチング素子と、前記第2クロック端子と第3接続点との間に接続される第3スイッチング素子とを含み、前記第2スイッチング素子の制御端子は、前記第1クロック端子に接続され、前記第3スイッチング素子の制御端子は、前記第2クロック端子に接続され、前記第2駆動部は、前記第1接続点と前記ゲート電圧端子との間に並列に接続される第4及び第5スイッチング素子と、前記第2接続点と前記ゲート電圧端子との間に並列に接続される第6及び第7スイッチング素子と、前記第3接続点と前記ゲート電圧端子との間に接続される第8スイッチング素子とを含み、前記第4スイッチング素子の制御端子は前記リセット端子に接続され、前記第5スイッチング素子の制御端子は前記第2接続点に接続され、前記第6スイッチング素子の制御端子は前記第1接続点に接続され、前記第7スイッチング素子の制御端子は前記第2クロック端子に接続され、前記第8スイッチング素子の制御端子は前記第1クロック端子に接続され、前記出力部は、前記第1クロック端子と前記出力端子との間に接続される第9スイッチング素子と、前記出力端子と前記ゲート電圧端子との間に並列に接続される第10及び第11スイッチング素子と、前記第1接続点と前記出力端子との間に接続されるキャパシタとを含み、前記第9スイッチング素子の制御端子は前記第1接続点に接続され、前記第10スイッチング素子の制御端子は前記第2接続点に接続され、前記第11スイッチング素子の制御端子は前記第3接続点に接続されることが好ましい。
前記シフトレジスタは第1及び第2シフトレジスタ部を含み、前記第1シフトレジスタ部は奇数番目の信号線に接続される複数の第1ステージを含み、前記第2シフトレジスタ部は偶数番目の信号線に接続される複数の第2ステージを含むことが好ましい。
前記第1ステージのそれぞれは二つの異なる第1ステージに接続され、前記第2ステージのそれぞれは二つの異なる第2ステージに接続されることが好ましい。
前記第1シフトレジスタ部の第1ステージと前記第2シフトレジスタ部の第2ステージには、所定の時間間隔を有して別個の出力開始信号がそれぞれ入力されることが好ましい。
前記複数のクロック信号は、前記第1レジスタ部に入力される第1及び第2クロック信号と、前記第2レジスタ部に入力される第3及び第4クロック信号とを含み、前記第1、第3、第2及び第4クロック信号は、デューティ比が25%で、順に90゜の位相差を有することが好ましい。
また、前記シフトレジスタは第1シフトレジスタ部を含み、前記複数のクロック信号は、前記第1シフトレジスタ部に入力される第1及び第2クロック信号を含み、前記第1及び第2クロック信号は50%のデューティ比と180゜の位相差を有することが好ましい。
前記出力部は前記第1電圧と前記第2電圧との差に相当する電圧で前記キャパシタを充電することが好ましい。
また、前記各ステージは、セット端子、リセット端子、ゲート電圧端子、出力端子と第1及び第2クロック端子を有し、前記入力部は、前記セット端子と第1接続点との間に接続され、制御端子が前記セット端子に接続される第1スイッチング素子を含み、前記第1駆動部は、前記第1クロック端子と第2接続点との間に接続される第2スイッチング素子と、前記第2クロック端子と第3接続点との間に接続される第3スイッチング素子とを含み、前記第2スイッチング素子の制御端子は前記第1クロック端子に接続され、前記第3スイッチング素子の制御端子は前記第2クロック端子に接続され、前記第2駆動部は、前記第1接続点と前記ゲート電圧端子との間に並列に接続される第4及び第5スイッチング素子と、前記第2接続点と前記ゲート電圧端子との間に並列に接続される第6及び第7スイッチング素子と、前記第3接続点と前記ゲート電圧端子との間に接続される第8スイッチング素子とを含み、前記第4スイッチング素子の制御端子は前記リセット端子に接続され、前記第5スイッチング素子の制御端子は前記第2接続点に接続され、前記第6スイッチング素子の制御端子は前記第1接続点に接続され、前記第7スイッチング素子の制御端子は前記第2クロック端子に接続され、前記第8スイッチング素子の制御端子は前記第1クロック端子に接続され、前記出力部は、前記第1クロック端子と前記出力端子との間に接続される第9スイッチング素子と、前記出力端子と前記ゲート電圧端子との間に並列に接続される第10及び第11スイッチング素子と、前記第1接続点と前記出力端子との間に接続されるキャパシタとを含み、前記第9スイッチング素子の制御端子は前記第1接続点に接続され、前記第10スイッチング素子の制御端子は前記第2接続点に接続され、前記第11スイッチング素子の制御端子は前記第3接続点に接続されることが好ましい。
前記第1乃至第11スイッチング素子は非晶質シリコンからなることが好ましい。
前記シフタレジスタは前記表示板部に集積されることが好ましい。
前記シフトレジスタは第1及び第2シフトレジスタ部を含み、前記第1シフトレジスタ部は奇数番目の信号線に接続されている複数の第1ステージを含み、前記第2シフトレジスタ部は偶数番目の信号線に接続されている複数の第2ステージを含むことが好ましい。
前記第1ステージのそれぞれは二つの異なる第1ステージに接続され、前記第2ステージのそれぞれは二つの異なる第2ステージに接続されることが好ましい。
前記第1レジスタ部の第1ステージと前記第2レジスタ部の第2ステージには、所定の時間間隔を有して別個の出力開始信号がそれぞれ入力されることが好ましい。
前記複数のクロック信号は、前記第1レジスタ部に入力される第1及び第2クロック信号と、前記第2レジスタ部に入力される第3及び第4クロック信号を含み、前記第1、第3、第2及び第4クロック信号はデューティ比が25%で、順に90゜の位相差を有することが好ましい。
前記表示装置は液晶表示装置であることが好ましい。
前記シフトレジスタは第1シフトレジスタ部を含み、前記複数のクロック信号は前記第1シフトレジスタ部に入力される第1及び第2クロック信号を含み、前記第1及び第2クロック信号は、50%のデューティ比と180゜の位相差を有することが好ましい。
前記出力部は、前記第1電圧と前記第2電圧との差に相当する電圧で前記キャパシタを充電することが好ましい。
図面は、各種層及び領域を明確に表現するために、厚さを拡大して示している。明細書全体を通じて類似した部分については同一の参照符号を付けている。層、膜、領域、板などの部分が、他の部分の“上に”あるとする時、これは他の部分の“すぐ上に”ある場合に限らず、その中間に更に他の部分がある場合も含む。逆に、ある部分が他の部分の“すぐ上に”あるとする時、これは中間に他の部分がない場合を意味する。
以下、ゲート駆動部は特に記載しなければ、ゲート駆動部400RM、ゲート駆動部400LMまたはゲート駆動部400Sであることができる。
FPC650は、主表示板部300Mの一辺の近傍に付着されている。また、組立状態でFPC650を折り曲げた際、主表示板部300Mの一部を露出させる開口部690を有している。開口部690の下側には外部からの信号が入力される入力部660が設けられ、さらに入力部660と統合チップ700、統合チップ700と主表示板部300Mの電気的接続のための複数の信号線(図示せず)を備えており、この信号線は、統合チップ700に接続される地点及び主表示板部300Mと付着される地点で大概幅が広くなりパッド(図示せず)を構成する。
各表示板部300M、300Sは、画面を構成する表示領域310M、310Sと周辺領域320M、320Sを有し、周辺領域320M、320Sには光を遮断するための遮光層(図示せず)(ブラックマトリクス)を設けることができる。FPC650及び補助FPC680は、この遮光領域320M、320Sに付着されている。
上部表示板200は、下部表示板100より大きさが小さいため下部表示板100の一部の領域が露出し、この領域にデータ線(D1−Dm)が延びてデータ駆動部500に接続される。また、ゲート線(G1−G2n)は、周辺領域320M、320Sで遮られた領域に延長してゲート駆動部400RM、400LM、400Sに接続される。
各画素PX、例えばi番目(i=1、2、n)ゲート線Giと、j番目(j=1、2、m)データ線Djに接続された画素PXは、信号線GiDjに接続されたスイッチング素子Qと、これに接続された液晶キャパシタCLC及びストレージキャパシタCSTを含む。ストレージキャパシタCSTは必要に応じて省略可能である。
液晶キャパシタCLCは、下部表示板100の画素電極191と上部表示板200の共通電極270を二つの端子とし、画素電極191、共通電極270の間の液晶層3は誘電体として機能する。画素電極191はスイッチング素子Qに接続され、共通電極270は上部表示板200全面に形成され、共通電圧Vcomの印加を受ける。図3と異なり、共通電極270が下部表示板100に設けることも可能であり、この場合、画素電極191、共通電極270のうちの少なくとも一つが線状または棒状に形成される。
また、ストレージキャパシタCSTは、画素電極191が絶縁体を媒介としてすぐ上の前段ゲート線と重なって成ることができる。
主表示板部300Mと副表示板部300Sの外表面には光を偏光させる少なくとも一つの偏光子(図示せず)が付着される。
ゲート駆動部400RM、400LM、400Sは、ゲート線(G1−G2n)に接続されてスイッチング素子Qを導通させることができるゲートオン電圧Vonと、スイッチング素子Qを非導通させることができるゲートオフ電圧Voffの組み合わせからなるゲート信号をゲート線(G1−G2n)に印加する。ここで、ゲート駆動部400RM、400LM、400Sは、画素のスイッチング素子Qと同一工程で形成し、集積され、信号線SL1、SL2、SL3を介して統合チップ700にそれぞれ接続される。副表示板300Sにもゲート駆動部400Sが右側に配置されることもできる。
信号制御部600は、ゲート駆動部400RM、400LM、(副表示板部300Sの場合、400S)及びデータ駆動部500などを制御する。
統合チップ700は、接続部660とFPC650に設けられた信号線を介して外部の信号を受信し、処理した信号を主表示板部300Mの周辺領域320Mと補助FPC680に設けられた配線を介して主表示板部300M及び副表示板部300Sに供給することでこれらを制御しており、図2に示した階調電圧生成部800、データ駆動部500及び信号制御部600などを含む。
信号制御部600は、外部のグラフィック制御部(図示せず)から入力画像信号R、G、B及びその表示を制御する入力制御信号を受信する。入力制御信号の例として、垂直同期信号Vsynと水平同期信号Hsync、メインクロックMCLK、データイネーブル信号DEなどがある。
信号制御部600は、入力画像信号R、G、Bと入力制御信号に従って入力画像信号R、G、Bを主表示板部300M又は副表示板部300Sの動作条件に合うように適切に処理し、ゲート制御信号CONT1及びデータ制御信号CONT2などを生成した後、ゲート制御信号CONT1をゲート駆動部400に送出し、データ制御信号CONT2と処理した画像信号DATをデータ駆動部500に送出する。
データ制御信号CONT2は、一つの行の画素PXに対する画像データの伝送開始を知らせる水平同期開始信号STHと、データ線D1−Dmにデータ信号の印加を指示するロード信号LOAD、及びデータクロック信号HCLKを含む。また、データ制御信号CONT2は、共通電圧Vcomに対するデータ信号の電圧極性(以下、共通電圧に対するデータ信号の電圧極性を略してデータ信号の極性と言う。)を反転させる反転信号RVSをさらに含むことができる。
ゲート駆動部400RM、400LMは、信号制御部600からのゲート制御信号CONT1に従ってゲートオン電圧Vonをゲート線(G1−G2n)に印加して、このゲート線(G1−Gn)に接続されたスイッチング素子Qを導通させる。これにより、データ線(D1−Dm)に印加されたデータ信号が導通したスイッチング素子Qを介して当該画素PXに印加される。
画素PXに印加されたデータ信号の電圧と共通電圧Vcomとの差は、液晶キャパシタCLCの充電電圧、つまり、画素電圧として現れる。液晶分子は画素電圧の大きさによってその配列が異なり、このため、液晶層3を通過する光の偏光が変化する。このような偏光の変化は、主表示板部300M又は副表示板部300Sに付着された偏光子によって光透過率の変化として現れる。
1フレームが終了すれば次のフレームが開始され、各画素PXに印加されるデータ信号の極性が直前フレームの極性と逆になるように、データ駆動部500に印加される反転信号RVSの状態が制御される(フレーム反転)。この時、1フレーム内でも反転信号RVSの特性によって一つのデータ線を介して流れるデータ信号の極性が変化したり(例:行反転、ドット反転)、一つの画素行に印加されるデータ信号の極性も互いに異なることができる(例:列反転、ドット反転)。
図4は、本発明の一実施形態によるゲート駆動部のブロック図である。図5は、図4に示したゲート駆動部用シフトレジスタのj番目ステージの回路図の一例であり、図6及び図7は、図4に示したゲート駆動部の信号波形図である。
各ステージ410L、410Rは、セット端子S、リセット端子R、ゲート電圧端子GV、出力端子OUT、並びに第1及び第2クロック端子CK1、CK2を含む。
左側及び右側ステージ410L、410R、例えば、左側シフトレジスタ400Lに位置したj番目ステージST(j)のセット端子Sには、前段ステージST(j−2)のゲート出力、つまり、前段ゲート出力Gout(j−2)が、リセット端子Rには後段ステージST(j+2)のゲート出力、つまり、後段ゲート出力Gout(j+2)が入力され、クロック端子CK1、CK2には第1及び第3クロック信号LCLK1、LCLK2がそれぞれ入力される。出力端子OUTはゲート線G1、G3、...、G2n−1と前段及び後段ステージST(j−2)、ST(j+2)にゲート出力Gout(j)を送出する。これと異なり、前段及び後段ステージに出力されるキャリー信号を送出する別個の出力端子をさらに一つ設けることができ、出力端子OUTに接続されるバッファーをさらに設けることもできる。
但し、各シフトレジスタ400L、400Rの第1番目のステージST1、ST2には前段ゲート出力の代わりに垂直同期開始信号LSTV、RSTVが入力され、左側シフトレジスタ400Lに入力される第1垂直同期開始信号LSTVと、右側シフトレジスタ400Rに入力される第2垂直同期開始信号RSTVは、幅が1Hである複数のパルスを1フレームに一個含む1フレーム周期の信号であり、第2垂直同期開始信号RSTVは、第1垂直同期開始信号LSTVに比べて1Hほど遅延された信号である。第1乃至第4クロック信号LCLK1、RCLK1、LCLK2、RCLK2はデューティ比が25%で、4Hの周期を有し、順に90゜の位相差を有する。
各クロック信号LCLK1、RCLK1、LCLK2、RCLK2は、画素のスイッチング素子Qを駆動することができるように、電圧レベルがハイである場合はゲートオン電圧Vonと同一であり、ローである場合はゲートオフ電圧Voffと同一であることが好ましい。
説明上、クロック信号LCLK1、RCLK1、LCLK2、RCLK2のハイレバルに相当する電圧を高電圧と称し、クロック信号LCLK1、RCLK1、LCLK2、RCLK2のローレベルに相当する電圧の大きさはゲートオフ電圧Voffと同一であり、これを低電圧と称する。
プルアップ駆動部430は、入力端子と制御端子が共通的にクロック端子CK1とクロック端子CK2にそれぞれ接続されている2個のトランジスタT9、T10を含み、このトランジスタT9、T10もダイオード的役割を果たし、高電圧を接続点J2と接続点J3にそれぞれ出力する。
出力部450は、第1クロック端子CK1とゲートオフ電圧端子GVとの間に接続され、接続点J1、J2、J3の電圧に従って第1クロック信号LCLK1と低電圧を選択的に出力するトランジスタT1、T5、T6とキャパシタCを含む。トランジスタT1の制御端子は接続点J1に接続されており、キャパシタCを介して出力端OUTに接続されている。トランジスタT5の制御端子は接続点J2に接続されており、トランジスタT6の制御端子T6は接続点J3に接続されている。2個のトランジスタT5、T6の接続点は出力端子OUTに接続されている。
j番目のステージST(j)が第1クロック信号LCLK1に同期してゲート出力を生成する場合、前段及び後段ステージST(j−2)、ST(j+2)は、第3クロック信号LCLK2に同期してゲート出力を生成する。
この時、後段ゲート出力Gout(j+2)がローであるので、リセット端子Rの入力もローである。従って、リセット端子Rと接続点J2に制御端子が接続されているトランジスタT3、T4、T5は非導通状態である。
また、第3クロック信号LCLK2もローであるので、トランジスタT8は非導通状態を維持する。
これと同時に、第3クロック信号LCLK3がハイになってトランジスタT10が導通して接続点J3に高電圧を伝達する。これにより、トランジスタT6が導通して出力端子OUTとゲートオフ電圧Voffが接続するので、出力端子OUTは低電圧を引き続き送出する。また、接続点J2は浮遊状態であるため、直前の電圧である低電圧を維持する。
即ち、接続点J1の電位は、前段ゲート出力Gout(j−2)がハイになった時に高電圧になり、後段ゲート出力Gout(j+2)がハイになるまで高電圧を4H間維持する。接続点J2の電圧は、第3クロック信号LCLK1がハイである時に低電圧になり、後段ゲート出力Gout(j+2)がハイになった後、第1クロック信号LCLK1がハイになる時に再び高電圧になる。以降、接続点J2は第1クロック信号LCLK1及びゲートオフ電圧Voffと接続及び遮断を繰り返しながら、各々2H間高電圧と低電圧を繰り返す。接続点J3の電位は第1及び第3クロック信号LCLK1、LCLK2に従って各々2H間高電圧及び低電圧を維持する。
即ち、出力端子OUTは、ゲート出力Gout(j)を生成する場合以外は、常にゲートオフ電圧Voffに接続されて低電圧を送出する。つまり、ゲート線(G1−G2n)が浮遊状態にあるのではなく、常に一定の電圧に接続されている。このため、図8に示すように、例えば、j番目のゲート線Gjと共通電圧Vcomとの間の寄生容量Cpによるカップリング効果を最少化することができる。
また、上述したように、トランジスタT4、T5、T6に直流電圧ではなく、交流電圧が印加されるので、これらの劣化を防止することができる。
一方、出力部450と同一回路構成を有し、第1クロック信号LCLK1とゲート電圧端子GVとの間に接続されて前段及び後段ステージに出力するキャリー出力部をさらに設けることもできる。
100 下部表示板
191 画素電極
200 上部表示板
230 カラーフィルタ
270 共通電極
300M 主表示板部
300S 副表示板部
310M、310S 表示領域
320M、320S 周辺領域
400、400RM、400LM、400S ゲート駆動部
500 データ駆動部
600 信号制御部
650 FPC
660 入力部
680 補助FPC
690 開口部
700 統合チップ
800 階調電圧生成部
R、G、B 入力画像データ
DE データイネーブル信号
MCLK メインクロック
Hsync 水平同期信号
Vsync 垂直同期信号
CONT1 ゲート制御信号
CONT2 データ制御信号
DAT 出力画像信号
PX 画素
CLC 液晶キャパシタ
CST ストレージキャパシタ
Q スイッチング素子
STV 走査開始信号
LCLK1、RCLK1、LCLK2、RCLK2 クロック信号
S セット端子
R リセット端子
GV ゲート電圧端子
OUT 出力端子
Claims (23)
- 互いに接続され、複数のクロック信号に同期して順次に出力信号を生成する複数のステージを備え、
前記ステージは、走査開始信号または前段ステージのうちのいずれか一つの出力信号に従って第1電圧を出力する入力部と、
少なくとも二つのクロック信号を伝達する第1駆動部と、
前記複数のクロック信号または後段ステージのうちのいずれか一つの出力信号に従って第2電圧を出力する第2駆動部と、
前記入力部及び第2駆動部の出力に従って前記少なくとも二つのクロック信号のうちの一つに同期して出力信号を生成する出力部とを備えることを特徴とするシフトレジスタ。 - 前記各ステージは、セット端子、リセット端子、ゲート電圧端子と第1及び第2クロック端子を有し、
前記入力部は、前記セット端子と第1接続点との間に接続される第1ダイオードを含み、
前記第1駆動部は、前記第1クロック端子と第2接続点との間に接続される第2ダイオードと、前記第2クロック端子と第3接続点との間に接続される第3ダイオードとを含むことを特徴とする請求項1に記載のシフトレジスタ。 - 前記各ステージは、セット端子、リセット端子、ゲート電圧端子、出力端子と、第1及び第2クロック端子を有し、
前記入力部は、前記セット端子と第1接続点との間に接続され、制御端子が前記セット端子に接続される第1スイッチング素子を含み、
前記第1駆動部は、前記第1クロック端子と第2接続点との間に接続される第2スイッチング素子と、前記第2クロック端子と第3接続点との間に接続される第3スイッチング素子とを含み、
前記第2スイッチング素子の制御端子は、前記第1クロック端子に接続され、前記第3スイッチング素子の制御端子は前記第2クロック端子に接続され、
前記第2駆動部は、前記第1接続点と前記ゲート電圧端子との間に並列に接続される第4及び第5スイッチング素子と、前記第2接続点と前記ゲート電圧端子との間に並列に接続される第6及び第7スイッチング素子と、前記第3接続点と前記ゲート電圧端子との間に接続される第8スイッチング素子とを含み、
前記第4スイッチング素子の制御端子は前記リセット端子に接続され、前記第5スイッチング素子の制御端子は前記第2接続点に接続され、前記第6スイッチング素子の制御端子は前記第1接続点に接続され、前記第7スイッチング素子の制御端子は前記第2クロック端子に接続され、前記第8スイッチング素子の制御端子は前記第1クロック端子に接続され、
前記出力部は、前記第1クロック端子と前記出力端子との間に接続される第9スイッチング素子と、前記出力端子と前記ゲート電圧端子との間に並列に接続される第10及び第11スイッチング素子と、前記第1接続点と前記出力端子との間に接続されるキャパシタとを含み、
前記第9スイッチング素子の制御端子は前記第1接続点に接続され、前記第10スイッチング素子の制御端子は前記第2接続点に接続され、前記第11スイッチング素子の制御端子は前記第3接続点に接続されることを特徴とする請求項1に記載のシフトレジスタ。 - 前記シフトレジスタは第1及び第2シフトレジスタ部を含み、前記第1シフトレジスタ部は奇数番目の信号線に接続される複数の第1ステージを含み、前記第2シフトレジスタ部は偶数番目の信号線に接続される複数の第2ステージを含むことを特徴とする請求項1に記載のシフトレジスタ。
- 前記第1ステージのそれぞれは二つの異なる第1ステージに接続され、前記第2ステージのそれぞれは二つの異なる第2ステージに接続されることを特徴とする請求項4に記載のシフトレジスタ。
- 前記第1シフトレジスタ部の第1ステージと前記第2シフトレジスタ部の第2ステージには、所定の時間間隔を有して別個の出力開始信号がそれぞれ入力されることを特徴とする請求項5に記載のシフトレジスタ。
- 前記複数のクロック信号は、前記第1レジスタ部に入力される第1及び第2クロック信号と、前記第2レジスタ部に入力される第3及び第4クロック信号とを含み、
前記第1、第3、第2及び第4クロック信号は、デューティ比が25%で、順に90゜の位相差を有することを特徴とする請求項6に記載のシフトレジスタ。 - 前記シフトレジスタは第1シフトレジスタ部を含み、
前記複数のクロック信号は前記第1シフトレジスタ部に入力される第1及び第2クロック信号を含み、
前記第1及び第2クロック信号は50%のデューティ比と180゜の位相差を有することを特徴とする請求項1に記載のシフトレジスタ。 - 前記出力部は、前記第1電圧と前記第2電圧との差に相当する電圧で前記キャパシタを充電することを特徴とする請求項3に記載のシフトレジスタ。
- 画素及びこれに接続される信号線を含む表示板部と、
複数のクロック信号に従って順次に出力信号を生成して前記信号線に印加する複数のステージを含むシフトレジスタとを備え、
前記ステージは、走査開始信号または前段ステージのうちのいずれか一つの出力信号に従って第1電圧を出力する入力部と、少なくとも二つのクロック信号を伝達する第1駆動部と、前記複数のクロック信号または後段ステージのうちのいずれか一つの出力信号に従って第2電圧を出力する第2駆動部と、前記入力部及び第2駆動部の出力に従って前記少なくとも二つのクロック信号のうちの一つに従って出力信号を生成する出力部とを備えることを特徴とする表示装置。 - 前記各ステージは、セット端子、リセット端子、ゲート電圧端子と第1及び第2クロック端子を有し、
前記入力部は、前記セット端子と第1接続点との間に接続される第1ダイオードを含み、
前記第1駆動部は、前記第1クロック端子と第2接続点との間に接続される第2ダイオードと、前記第2クロック端子と第3接続点との間に接続される第3ダイオードとを含むことを特徴とする請求項10に記載の表示装置。 - 前記各ステージは、セット端子、リセット端子、ゲート電圧端子、出力端子と第1及び第2クロック端子を有し、
前記入力部は、前記セット端子と第1接続点との間に接続され、制御端子が前記セット端子に接続される第1スイッチング素子を含み、
前記第1駆動部は、前記第1クロック端子と第2接続点との間に接続される第2スイッチング素子と、前記第2クロック端子と第3接続点との間に接続される第3スイッチング素子とを含み、
前記第2スイッチング素子の制御端子は前記第1クロック端子に接続され、前記第3スイッチング素子の制御端子は前記第2クロック端子に接続され、
前記第2駆動部は、前記第1接続点と前記ゲート電圧端子との間に並列に接続される第4及び第5スイッチング素子と、前記第2接続点と前記ゲート電圧端子との間に並列に接続される第6及び第7スイッチング素子と、前記第3接続点と前記ゲート電圧端子との間に接続される第8スイッチング素子とを含み、
前記第4スイッチング素子の制御端子は前記リセット端子に接続され、前記第5スイッチング素子の制御端子は前記第2接続点に接続され、前記第6スイッチング素子の制御端子は前記第1接続点に接続され、前記第7スイッチング素子の制御端子は前記第2クロック端子に接続され、前記第8スイッチング素子の制御端子は前記第1クロック端子に接続され、
前記出力部は、前記第1クロック端子と前記出力端子との間に接続される第9スイッチング素子と、前記出力端子と前記ゲート電圧端子との間に並列に接続される第10及び第11スイッチング素子と、前記第1接続点と前記出力端子との間に接続されるキャパシタとを含み、
前記第9スイッチング素子の制御端子は前記第1接続点に接続され、前記第10スイッチング素子の制御端子は前記第2接続点に接続され、前記第11スイッチング素子の制御端子は前記第3接続点に接続されることを特徴とする請求項10に記載の表示装置。 - 前記第1乃至第11スイッチング素子は非晶質シリコンからなることを特徴とする請求項12に記載の表示装置。
- 前記シフタレジスタは前記表示板部に集積されることを特徴とする請求項13に記載の表示装置。
- 前記シフトレジスタは第1及び第2シフトレジスタ部を含み、
前記第1シフトレジスタ部は奇数番目の信号線に接続されている複数の第1ステージを含み、前記第2シフトレジスタ部は偶数番目の信号線に接続されている複数の第2ステージを含むことを特徴とする請求項14に記載の表示装置。 - 前記第1ステージのそれぞれは二つの異なる第1ステージに接続され、前記第2ステージのそれぞれは二つの異なる第2ステージに接続されることを特徴とする請求項15に記載の表示装置。
- 前記第1レジスタ部の第1ステージと前記第2レジスタ部の第2ステージには、所定の時間間隔を有して別個の出力開始信号がそれぞれ入力されることを特徴とする請求項16に記載の表示装置。
- 前記複数のクロック信号は、前記第1レジスタ部に入力される第1及び第2クロック信号と、前記第2レジスタ部に入力される第3及び第4クロック信号を含み、
前記第1、第3、第2及び第4クロック信号は、デューティ比が25%で、順に90゜の位相差を有することを特徴とする請求項17に記載の表示装置。 - 前記表示装置は液晶表示装置であることを特徴とする請求項10に記載の表示装置。
- 前記シフトレジスタは第1シフトレジスタ部を含み、
前記複数のクロック信号は前記第1シフトレジスタ部に入力される第1及び第2クロック信号を含み、
前記第1及び第2クロック信号は、50%のデューティ比と180゜の位相差を有することを特徴とする請求項10に記載の表示装置。 - 前記出力部は、前記第1電圧と前記第2電圧との差に相当する電圧で前記キャパシタを充電することを特徴とする請求項12に記載の表示装置。
- 表示板部のゲート線にそれぞれ接続される複数の第1及び第2ステージをそれぞれ有する表示装置のシフトレジスタであって、
前記シフトレジスタは、第1及び第2列方向に配置され、第1及び第2走査開始信号、第1乃至第4クロック信号及びゲートオフ電圧を受信する一対のシフトレジスタを含み、
前記各ステージは、セット端子に接続され、前記走査開始信号または前段ステージからの出力のうちの一つを受信して第1電圧を第1接続点に出力する入力部と、前記第1乃至第4クロック信号のうちの第1及び第2電圧レベルをそれぞれ有する二つのクロック信号を伝達する第1駆動部と、リセット端子に接続され、後段ステージからの出力を受信し、前記伝達された二つのクロック信号のうちの一つ、または第2電圧を第2接続点及び第3接続点に出力する第2駆動部と、ゲートオフ端子に接続され、前記ゲートオフ電圧を受信し、前記第1乃至第3接続点の電圧によって前記二つのクロック信号のうち少なくとも一つに同期して出力を送出する出力部とを備えることを特徴とするシフトレジスタ。 - 前記ステージのうちの一つが前記第1または第2クロック信号に同期して前記出力部からの出力を生成する際に、前記前段及び後段ステージは、前記第3または第4クロック信号に同期して出力信号をそれぞれ生成することを特徴とする請求項22に記載のシフトレジスタ。
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