JP2022095719A - 半導体装置 - Google Patents

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敦司 梅崎
Atsushi Umezaki
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Abstract

【課題】プルアップトランジスタのゲートの電位の低下を抑制することを課題の一とする。【解決手段】駆動回路が有する第１のトランジスタは、第１の端子が第２の配線に電気的に接続され、第２の端子が第１の配線に電気的に接続され、ゲートが第２の回路及び第３のトランジスタの第１の端子に電気的に接続され、第２のトランジスタは、第１の端子が第１の配線に電気的に接続され、第２の端子が第６の配線に電気的に接続され、ゲートが第１の回路及び第３のトランジスタのゲートに電気的に接続され、第３のトランジスタは、第２の端子が第６の配線に電気的に接続され、第１の回路は、第３の配線、第４の配線、第５の配線、及び第６の配線に電気的に接続され、第２の回路は、第１の配線、第２の配線、及び第６の配線に電気的に接続されている。【選択図】図１

Description

半導体装置、表示装置、液晶表示装置、それらの駆動方法、又はそれらを生産する方法に
関する。特に、画素部と同じ基板に形成される駆動回路を有する半導体装置、表示装置、
液晶表示装置、又はそれらの駆動方法に関する。または、当該半導体装置、当該表示装置
、又は当該液晶表示装置を有する電子機器に関する。
近年、表示装置は、液晶テレビなどの大型表示装置の増加から、活発に開発が進められて
いる。特に、非単結晶半導体によって構成されるトランジスタを用いて、画素部と同じ基
板にゲートドライバなどの駆動回路を構成する技術は、コストの低減、信頼性の向上に大
きく貢献するため、活発に開発が進められている。
非単結晶半導体によって構成されるトランジスタは、閾値電圧の上昇、又は移動度の低下
などの劣化を生じることがある。このトランジスタの劣化が進むと、駆動回路が動作しづ
らくなり、画像を表示できなくなるといった問題があった。そこで、特許文献１には、ト
ランジスタの劣化を抑制することができるシフトレジスタが開示されている。特に、特許
文献１の図７では、トランジスタの特性劣化を抑制するために、二つのトランジスタが用
いられる。一方のトランジスタは、フリップフロップの出力端子と、ＶＳＳ（以下負電源
）が供給される配線との間に接続される。他方のトランジスタは、フリップフロップの出
力端子と、プルアップトランジスタのゲートとの間に接続される。そして、フリップフロ
ップの出力信号がＬレベルになる期間において、この二つのトランジスタが交互にオンす
る。一方のトランジスタがオンすると、ＶＳＳが一方のトランジスタを介してフリップフ
ロップの出力端子に供給される。他方のトランジスタがオンすると、プルアップトランジ
スタのゲートに供給されるＶＳＳが他方のトランジスタを介してフリップフロップの出力
端子に供給される。こうして、トランジスタの劣化を抑制することができる。さらに、フ
リップフロップの出力端子にＶＳＳが常に供給されるので、フリップフロップの出力信号
をＬレベルに維持しやすくなる。
特開２００５－５０５０２号公報
特許文献１に示す構成において、フリップフロップの出力信号がＨレベルとなる期間にお
いて、他方のトランジスタが少しの間オンしてしまうので、プルアップトランジスタのゲ
ートと、フリップフロップの出力端子とが少しの間導通状態になる。このとき、プルアッ
プトランジスタのゲートの電位は、高い電位になっており、フリップフロップの出力端子
の電位は、低い電位となっている。本発明の一態様は、プルアップトランジスタのゲート
の電位を高くすることを課題とする。
または、プルアップトランジスタのゲートの電位が低下すると、プルアップトランジスタ
がオフすることがある。本発明の一態様は、シフトレジスタの誤動作を防ぐことを課題と
する。
または、プルアップトランジスタがオンし、シフトレジスタが正常に動作することができ
たとしても、プルアップトランジスタのゲートの電位は低下することに変わりない。本発
明の一態様は、プルアップトランジスタのゲートとソースとの間の電位差（Ｖｇｓ）を大
きくすることを課題とする。
または、プルアップトランジスタのＶｇｓが小さくなると、プルアップトランジスタのオ
ン抵抗が大きくなってしまう。本発明の一態様は、表示装置を小さくすることを課題とす
る。または、本発明の一態様は、表示装置を高精細にすることを課題とする。
または、プルアップトランジスタのＶｇｓが小さくなると、フリップフロップの出力信号
の立ち上がり時間、又は立ち下がり時間が長くなってしまう。本発明の一態様は、画素へ
の不正な信号（例えば別の行に属する画素へのビデオ信号）の書き込みを防止し、表示品
位を高くすることを課題とする。
または、プルアップトランジスタのＶｇｓが小さくなると、プルアップトランジスタのチ
ャネル幅を大きくする必要がある。そして、プルアップトランジスタのチャネル幅が大き
くなると、他のトランジスタのチャネル幅も大きくする必要がある。本発明の一態様は、
レイアウト面積を小さくすることを課題とする。または、本発明の一態様は、表示装置の
額縁を狭くすることを課題とする。
または、トランジスタのチャネル幅が大きくなると、トランジスタのゲートと、ソース又
はドレインとがショートしやすくなる。本発明の一態様は、歩留まりを向上させることを
課題とする。または、本発明の一態様は、コストの低減を図ることを課題とする。
または、トランジスタのチャネル幅が大きくなると、シフトレジスタの寄生容量が増加し
てしまう。本発明の一態様は、シフトレジスタに入力される信号になまり又は遅延などを
低減することを課題とする。または、本発明の一態様は、消費電力を低減することを課題
とする。これを改善するために、シフトレジスタに信号又は電圧などを供給する回路とし
て、大きな電流能力を有する回路を用いる必要がある。本発明の一態様は、外部回路を小
さくすることを課題とする。または、本発明の一態様は、表示装置を小さくすることを課
題とする。
なお、上述の課題の記載は、他の課題の存在を妨げるものではない。
本発明の一態様は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第
１の回路、及び第２の回路を有する駆動回路と、液晶素子を有する画素と、を有し、第１
のトランジスタは、第１の端子が、信号線、又はクロック信号線としての機能を有する第
２の配線に電気的に接続され、第２の端子が、信号線、ゲート線、走査線、又は出力信号
線としての機能を有する第１の配線に電気的に接続され、ゲートが第２の回路及び第３の
トランジスタの第１の端子に電気的に接続され、第２のトランジスタは、第１の端子が第
１の配線に電気的に接続され、第２の端子が、電源線、又はグランド線としての機能を有
する第６の配線に電気的に接続され、ゲートが第１の回路及び第３のトランジスタのゲー
トに電気的に接続され、第３のトランジスタは、第２の端子が第６の配線に電気的に接続
され、第２の回路は、信号線、又はクロック信号線としての機能を有する第３の配線、信
号線としての機能を有する第４の配線、信号線としての機能を有する第５の配線、及び第
６の配線に電気的に接続され、第１の回路は、第１の配線、第２の配線、及び第６の配線
に電気的に接続されている液晶表示装置である。
本発明の一態様において、第１のトランジスタは、第１のトランジスタのゲートの電位に
応じて、第２の配線の信号を第１の配線に供給するタイミングを制御するブートストラッ
プトランジスタとして機能するものであってもよい。
本発明の一態様において、第２のトランジスタは、第１の回路の出力信号、又は第２のト
ランジスタのゲートの電位に応じて、第６の配線と第１の配線との導通状態を制御するス
イッチとして機能するものであってもよい。
本発明の一態様において、第３のトランジスタは、第１の回路の出力信号に応じて、第６
の配線と第１のトランジスタのゲートとの導通状態を制御するスイッチとして機能するも
のであってもよい。
本発明の一態様において、第１の回路は、第１の配線の信号又は第２の配線の信号に応じ
て、第２のトランジスタのゲートに第６の配線の電圧を供給するタイミングを制御するこ
とで、第２のトランジスタのゲートの電位を上昇、減少若しくは維持する機能、又は第２
のトランジスタのゲートを浮遊状態とする制御回路として機能するものであってもよい。
本発明の一態様において、第２の回路は、第３の配線に供給される信号、第４の配線に供
給される信号、又は第５の配線に供給される信号に応じて、第１のトランジスタのゲート
に、第４の配線に供給される信号又は第６の配線の電圧を供給するタイミングを制御し、
第１のトランジスタのゲートの電位を上昇、減少、若しくは維持する機能、又は第１のト
ランジスタのゲートの電位を浮遊状態とする制御回路として機能するものであってもよい
。
本発明の一態様において、第１の回路は、第４のトランジスタ、第５のトランジスタ、第
６のトランジスタ、及び第７のトランジスタを有し、第４のトランジスタは、第１の端子
が第２の配線と電気的に接続され、第２の端子が第２のトランジスタのゲートと電気的に
接続され、第５のトランジスタは、第１の端子が第６の配線と電気的に接続され、第２の
端子が第２のトランジスタのゲートと電気的に接続され、ゲートが第１の配線と電気的に
接続され、第６のトランジスタは、第１の端子が第２の配線と電気的に接続され、第２の
端子が第４のトランジスタのゲートと電気的に接続され、ゲートが第２の配線と電気的に
接続され、第７のトランジスタは、第１の端子が第６の配線と電気的に接続され、第２の
端子が第４のトランジスタのゲートと電気的に接続され、ゲートが第１の配線と電気的に
接続されるものであってもよい。
本発明の一態様において、第２の回路は、第８のトランジスタ、第９のトランジスタ、第
１０のトランジスタ、第１１のトランジスタ、及び第１２のトランジスタを有し、第８の
トランジスタは、第１の端子が第４の配線と電気的に接続され、第２の端子が第１のトラ
ンジスタのゲートと電気的に接続され、ゲートが第３の配線と電気的に接続され、第９の
トランジスタは、第１の端子が第１のトランジスタのゲートと電気的に接続され、第２の
端子が第４の配線と電気的に接続され、ゲートが第４の配線と電気的に接続され、第１０
のトランジスタは、第１の端子が第１のトランジスタのゲートと電気的に接続され、第２
の端子が第６の配線と電気的に接続され、ゲートが第５の配線と電気的に接続され、第１
１のトランジスタは、第１の端子が第１の配線と電気的に接続され、第２の端子が第６の
配線と電気的に接続され、ゲートが第５の配線と電気的に接続され、第１２のトランジス
タは、第１の端子が第１の配線と電気的に接続され、第２の端子が第６の配線と電気的に
接続され、ゲートが第３の配線と電気的に接続されるものであってもよい。
本発明の一態様において、駆動回路は、画素と同じ基板に形成されるものであってもよい
。
本発明の一態様において、第１のトランジスタのチャネル幅は、第２のトランジスタ及び
第３のトランジスタのチャネル幅よりも大きいものであってもよい。
なお、スイッチは、様々な形態のものを用いることができる。例としては、電気的スイ
ッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく
、特定のものに限定されない。例えば、スイッチとして、トランジスタ（例えば、バイポ
ーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、
ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ
Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）などを用いることが出
来る。または、これらを組み合わせた論理回路をスイッチとして用いることが出来る。
機械的なスイッチの例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように
、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがあ
る。
なお、Ｎチャネル型トランジスタとＰチャネル型トランジスタの両方を用いて、ＣＭＯ
Ｓ型のスイッチをスイッチとして用いてもよい。
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接
続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続さ
れている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回
路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係
、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続
関係以外のものも含むものとする。
例えば、ＡとＢとが電気的に接続されている場合として、ＡとＢとの電気的な接続を可
能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダ
イオードなど）が、ＡとＢとの間に１個以上接続されていてもよい。あるいは、ＡとＢと
が機能的に接続されている場合として、ＡとＢとの機能的な接続を可能とする回路（例え
ば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換
回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路
、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源
、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ
、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、
制御回路など）が、ＡとＢとの間に１個以上接続されていてもよい。例えば、ＡとＢとの
間に別の回路を挟んでいても、Ａから出力された信号がＢへ伝達される場合は、ＡとＢと
は機能的に接続されているものとする。
なお、ＡとＢとが電気的に接続されている、と明示的に記載する場合は、ＡとＢとが電
気的に接続されている場合（つまり、ＡとＢとの間に別の素子や別の回路を挟んで接続さ
れている場合）と、ＡとＢとが機能的に接続されている場合（つまり、ＡとＢとの間に別
の回路を挟んで機能的に接続されている場合）と、ＡとＢとが直接接続されている場合（
つまり、ＡとＢとの間に別の素子や別の回路を挟まずに接続されている場合）とを含むも
のとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続さ
れている、とのみ明示的に記載されている場合と同じであるとする。
なお、表示素子、表示素子を有する装置である表示装置、発光素子、発光素子を有する
装置である発光装置は、様々な形態を用いたり、様々な素子を有することが出来る。例え
ば、表示素子、表示装置、発光素子または発光装置としては、ＥＬ（エレクトロルミネッ
センス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥ
Ｄ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応
じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グ
レーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デジタルマイ
クロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノチューブ、
など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示
媒体を有することができる。
なお、液晶素子とは、液晶の光学的変調作用によって光の透過または非透過を制御する
素子であり、一対の電極、及び液晶により構成される。なお、液晶の光学的変調作用は、
液晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向の電界を含む）によって制
御される。なお、液晶素子としては、ネマチック液晶、コレステリック液晶、スメクチッ
ク液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶
、高分子液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶
、側鎖型高分子液晶、プラズマアドレス液晶（ＰＡＬＣ）、バナナ型液晶などを挙げるこ
とができる。また液晶の駆動方式としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モ
ード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ－
Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉ
ｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ－ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉ
ｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍ
ｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（
Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード
、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ
）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉ
ｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓ
ｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒ
ｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）モー
ドなどを用いることができる。ただし、これに限定されず、液晶素子及びその駆動方式と
して様々なものを用いることができる。
なお、光源としては、エレクトロルミネッセンス、冷陰極管、熱陰極管、ＬＥＤ、レー
ザー光源、水銀ランプなどを用いることができる。ただし、これに限定されず、光源して
様々なものを用いることができる。
なお、トランジスタの構成は、様々な形態をとることができ、特定の構成に限定されな
い。例えば、ゲート電極が２個以上のマルチゲート構造を適用することができる。マルチ
ゲート構造にすると、チャネル領域が直列に接続されるため、複数のトランジスタが直列
に接続された構成となる。
別の例として、チャネルの上下にゲート電極が配置されている構造を適用することができ
る。
チャネル領域の上にゲート電極が配置されている構造、チャネル領域の下にゲート電極
が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分け
た構造、チャネル領域を並列に接続した構造、またはチャネル領域が直列に接続する構成
も適用できる。さらに、チャネル領域（もしくはその一部）にソース電極やドレイン電極
が重なっている構造も適用できる。あるいは、ＬＤＤ領域を設けた構造を適用できる。
なお、Ａの上にＢが形成されている、あるいは、Ａ上にＢが形成されている、と明示的
に記載する場合は、Ａの上にＢが直接接して形成されていることに限定されない。直接接
してはいない場合、つまり、ＡとＢと間に別の対象物が介在する場合も含むものとする。
ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
従って例えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、と明示的に
記載されている場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に
直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂ
が形成されている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、
単層でもよいし、複層でもよい。
さらに、Ａの上方にＢが形成されている、と明示的に記載されている場合についても同
様であり、Ａの上にＢが直接接していることに限定されず、ＡとＢとの間に別の対象物が
介在する場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されている、
という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接し
て別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成さ
れている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、単層でも
よいし、複層でもよい。
なお、Ａの上にＢが形成されている、Ａ上にＢが形成されている、又はＡの上方にＢが形
成されている、と明示的に記載する場合、斜め上にＢが形成される場合も含むこととする
。
なお、Ａの下にＢが、あるいは、Ａの下方にＢが、の場合についても、同様である。
なお、明示的に単数として記載されているものについては、単数であることが望ましい
。ただし、これに限定されず、複数であることも可能である。同様に、明示的に複数とし
て記載されているものについては、複数であることが望ましい。ただし、これに限定され
ず、単数であることも可能である。
なお、図において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合
がある。よって、必ずしもそのスケールに限定されない。
なお、図は、理想的な例を模式的に示したものであり、図に示す形状又は値などに限定さ
れない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズに
よる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、
若しくは電流のばらつきなどを含むことが可能である。
なお、専門用語は、特定の実施の形態、又は実施例などを述べる目的で用いられる場合が
多く、これに限定されない。
なお、定義されていない文言（専門用語又は学術用語などの科学技術文言を含む）は、通
常の当業者が理解する一般的な意味と同等の意味として用いることが可能である。辞書等
により定義されている文言は、関連技術の背景と矛盾がないような意味に解釈されること
が好ましい。
なお、第１、第２、第３などの語句は、様々な要素、部材、領域、層、区域を他のものと
区別して記述するために用いられる。よって、第１、第２、第３などの語句は、要素、部
材、領域、層、区域などの数を限定するものではない。さらに、例えば、「第１の」を「
第２の」又は「第３の」などと置き換えることが可能である。
本発明の一態様は、トランジスタのゲートの電位を高くすることができる。または、本発
明の一態様は、誤動作を防止することができる。または、本発明の一態様は、トランジス
タのＶｇｓを大きくすることができる。または、本発明の一態様は、トランジスタのオン
抵抗を小さくすることができる。または、本発明の一態様は、トランジスタのチャネル幅
を小さくすることができる。または、本発明の一態様は、トランジスタの劣化を抑制又は
緩和することができる。または、本発明の一態様は、レイアウト面積を小さくすることが
できる。または、本発明の一態様は、フリップフロップ、シフトレジスタ、又は走査線駆
動回路などの駆動回路の出力信号の立ち下がり時間、又は立ち上がり時間を短くすること
ができる。または、本発明の一態様は、表示装置を大きくすることができる。または、本
発明の一態様は、表示装置を高精細にすることができる。または、本発明の一態様は、表
示装置の額縁を狭くすることができる。または、本発明の一態様は、画素に正確な信号を
書き込むことができる。または、本発明の一態様は、表示品位を高くすることができる。
または、本発明の一態様は、歩留まりを高くすることができる。または、本発明の一態様
は、コストを削減することができる。または、本発明の一態様は、シフトレジスタに入力
される信号のなまり又は遅延を小さくすることができる。または、本発明の一態様は、消
費電力を小さくすることができる。または、本発明の一態様は、外部回路の電流能力を小
さくすることができる。または、本発明の一態様は、外部回路のサイズ、又は当該外部回
路を有する表示装置のサイズを小さくすることができる。
半導体装置の回路図、及びその駆動方法を説明するタイミングチャート。 半導体装置の駆動方法を説明する模式図。 半導体装置の駆動方法を説明する模式図。 半導体装置の駆動方法を説明するタイミングチャート。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図、及びその駆動方法を説明するタイミングチャート。 半導体装置の駆動方法を説明する模式図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図、及びその駆動方法を説明する模式図。 半導体装置の駆動方法を説明する模式図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 シフトレジスタの回路図。 シフトレジスタの駆動方法を説明するタイミングチャート。 シフトレジスタの駆動方法を説明するタイミングチャート。 シフトレジスタの回路図。 表示装置のシステムブロック図。 表示装置の構成を説明する図。 信号線駆動回路の回路図、及びその駆動方法を説明するタイミングチャート。 画素の回路図、及びその駆動方法を説明するタイミングチャート。 画素の回路図。 半導体装置の回路図。 表示装置の上面図と、その断面図。 トランジスタの断面図。 シフトレジスタのレイアウト図。 シフトレジスタのレイアウト図。 電子機器を説明する図。 電子機器を説明する図。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、実施の形態は多
くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくそ
の形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実
施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成にお
いて、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同
様な機能を有する部分の詳細な説明は省略する。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形
態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施
の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換え
などを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて
述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、
その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数
の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより
、さらに多くの図を構成させることが出来る。
（実施の形態１）
本実施の形態では、半導体装置の一例について説明する。本実施の形態の半導体装置は、
一例として、シフトレジスタ、ゲートドライバ、ソースドライバ、又は表示装置などに用
いることが可能である。なお、当該半導体装置をフリップフロップ、又は駆動回路と示す
ことが可能である。
まず、本実施の形態の半導体装置の一例について、図１（Ａ）を参照して説明する。図１
（Ａ）には、回路１００を示す。なお、回路１００を半導体装置、駆動回路、又はフリッ
プフロップと示すことが可能である。
回路１００は、トランジスタ１０１（第１のトランジスタともいう）、トランジスタ１０
２（第２のトランジスタともいう）、トランジスタ１０３（第３のトランジスタともいう
）、回路１０４（第１の回路ともいう）、及び回路１０５（第２の回路ともいう）を有す
る。回路１０４は、端子１０４ａ、端子１０４ｂ、端子１０４ｃ、及び端子１０４ｄとい
う複数の端子を有する。回路１０５は、端子１０５ａ、端子１０５ｂ、端子１０５ｃ、端
子１０５ｄ、端子１０５ｅ、及び端子１０５ｆという複数の端子を有する。ただし、これ
に限定されず、これらのトランジスタのいずれか、又はこれらの回路のいずれかを省略、
又は、容量素子、抵抗素子、若しくはダイオードなどの様々な素子、又はこれらのうちの
いずれかの素子を組み合わせた回路への置き換えを行うことが可能である。または、トラ
ンジスタ、容量素子、抵抗素子、若しくはダイオードなどの様々な素子、又はこれらのう
ちのいずれかの素子を組み合わせた回路を新たに追加することが可能である。または、回
路１０４、及び回路１０５の構成によっては、端子の追加、又は端子の省略を行うことが
可能である。
なお、一例として、トランジスタ１０１～１０３は、Ｎチャネル型であるものとする。Ｎ
チャネル型のトランジスタは、ゲートとソースとの間の電位差（Ｖｇｓ）が閾値電圧（Ｖ
ｔｈ）を上回った場合にオンするものとする。ただし、これに限定されず、トランジスタ
１０１～１０３は、Ｐチャネル型であることが可能である。Ｐチャネル型トランジスタは
、ゲートとソースとの間の電位差（Ｖｇｓ）が閾値電圧（Ｖｔｈ）を下回った場合にオン
するものとする。
なお、一例として、図２８（Ａ）に示すように、回路１０４は、２入力のＡＮＤとＮＯＴ
とを組み合わせた論理回路であるものとする。この組み合わせ論理回路は、一方の入力信
号（例えば配線１１３の信号）と、他方の入力信号（例えば配線１１１の信号）の反転信
号との論理積をとるものとする。ただし、これに限定されず、回路１０４としては、図２
８（Ｂ）に示すように、２入力のＮＯＲを用いることが可能である。他にも、回路１０４
としては、様々な回路を用いることが可能である。
なお、一例として、回路１０４、及び回路１０５は、一つ又は複数のトランジスタを有す
るものとする。そして、これらのトランジスタの極性は、トランジスタ１０１～１０３と
同じ極性であるものとする。トランジスタの極性を同じ極性とすることによって、製造工
程の削減、歩留まりの向上、信頼性の向上、又はコストの削減を図ることができる。ただ
し、これに限定されず、回路１０４、及び回路１０５は、Ｎチャネル型トランジスタとＰ
チャネル型トランジスタとを有することが可能である。つまり、回路１０４、及び１０５
は、ＣＭＯＳ回路であることが可能である。
なお、一例として、端子１０４ａ～１０４ｃは、入力端子として機能し、端子１０４ｄは
、出力端子として機能するものとする。そして、一例として、端子１０５ａ～１０５ｄは
、入力端子として機能し、端子１０５ｅ及び端子１０５ｆは、出力端子として機能するも
のとする。ただし、これに限定されない。
なお、回路１０４、及び／又は回路１０５は、さらに多くの端子を有することが可能であ
る。または、回路１０４、及び／又は回路１０５は、端子の一部を省略することが可能で
ある。
次に、回路１００の接続関係の一例について説明する。トランジスタ１０１の第１の端子
は、配線１１２と接続され、トランジスタ１０１の第２の端子は、配線１１１と接続され
る。トランジスタ１０２の第１の端子は、配線１１６と接続され、トランジスタ１０２の
第２の端子は、配線１１１と接続される。トランジスタ１０３の第１の端子は、配線１１
６と接続され、トランジスタ１０３の第２の端子は、トランジスタ１０１のゲートと接続
され、トランジスタ１０３のゲートは、トランジスタ１０２のゲートと接続される。回路
１０４の端子１０４ａは、配線１１２と接続され、回路１０４の端子１０４ｂは、配線１
１１と接続され、回路１０４の端子１０４ｃは、配線１１６と接続され、回路１０４の端
子１０４ｄは、トランジスタ１０２のゲートと接続される。回路１０５の端子１０５ａは
、配線１１３と接続され、回路１０５の端子１０５ｂは、配線１１４と接続され、回路１
０５の端子１０５ｃは、配線１１５と接続され、回路１０５の端子１０５ｄは、配線１１
６と接続され、回路１０５の端子１０５ｅは、トランジスタ１０１のゲートと接続され、
回路１０５の端子１０５ｆは、配線１１１と接続される。ただし、これに限定されず、他
にも様々な接続構成にすることが可能である。
なお、トランジスタ１０１のゲート、トランジスタ１０３の第２の端子、又は、回路１０
５の端子１０５ｅの接続箇所をノードＡと示す。そして、トランジスタ１０２のゲート、
回路１０４の端子１０４ｄ、又は、トランジスタ１０３のゲートの接続箇所をノードＢと
示す。なお、ノードＡ、及びノードＢを配線、又は端子と示すことが可能である。
なお、配線１１１、配線１１２、配線１１３、配線１１４、配線１１５、及び配線１１６
を端子と示すことが可能である。
なお、すでに述べたように、回路１０４、及び／又は回路１０５には、新たな端子を追加
することが可能である。このような場合、当該端子は、様々な配線、又は様々な素子と接
続することが可能である。
なお、配線１１１～１１６のいずれかの省略、及び／又は、新たな配線の追加を行うこと
が可能である。
次に、配線１１１～１１６に入力又は出力される信号又は電圧の一例について説明する。
配線１１１からは、一例として、信号ＯＵＴが出力されるものとする。信号ＯＵＴは、Ｈ
レベルとＬレベルとを有するデジタル信号である場合が多く、回路１００の出力信号、選
択信号、転送信号、スタート信号、リセット信号、ゲート信号、又は走査信号として機能
することが可能である。配線１１２には、一例として、信号ＩＮ１が入力されるものとす
る。信号ＩＮ１は、デジタル信号である場合が多く、クロック信号として機能することが
可能である。配線１１３には、一例として、信号ＩＮ２が入力されるものとする。信号Ｉ
Ｎ２は、信号ＩＮ１の反転信号、又は信号ＩＮ１から位相が１８０°ずれた信号である場
合が多く、反転クロック信号として機能することが可能である。配線１１４には、一例と
して、信号ＩＮ３が入力されるものとする。信号ＩＮ３は、デジタル信号である場合が多
く、スタート信号、又は垂直同期信号として機能することが可能である。または、回路１
００がシフトレジスタ又は表示装置に用いられる場合、信号ＩＮ３は、別の段（例えば前
段）からの転送信号、又は別の行（例えば前行）を選択する信号として機能することが可
能である。配線１１５には、一例として、信号ＩＮ４が入力されるものとする。信号ＩＮ
４は、デジタル信号である場合が多く、リセット信号として機能することが可能である。
または、回路１００がシフトレジスタ又は表示装置に用いられる場合、信号ＩＮ４は、別
の行（例えば次の行）を選択する信号として機能することが可能である。配線１１６には
、一例として、電圧Ｖ１が入力されるものとする。電圧Ｖ１は、Ｌレベルの信号ＯＵＴ、
信号ＩＮ１、信号ＩＮ２、信号ＩＮ３、又は信号ＩＮ４とおおむね等しい値である場合が
多く、グランド電圧、電源電圧、又は負電源電圧として機能することが可能である。ただ
し、これに限定されず、配線１１１～１１６には、他にも様々な信号、様々な電流、又は
様々な電圧を入力することが可能である。例えば、配線１１２、配線１１３、配線１１４
、及び／又は、配線１１５に、電圧Ｖ１又は電圧Ｖ２などの電圧が供給されることが可能
である。または、配線１１６に、信号ＯＵＴ、信号ＩＮ１、信号ＩＮ２、信号ＩＮ３、又
は信号ＩＮ４などの信号が入力されることが可能である。または、配線１１１、配線１１
２、配線１１３、配線１１４、配線１１５、及び／又は、配線１１６に信号又は電圧など
を入力させずに、これらの配線を浮遊状態にすることが可能である。
なお、おおむねとは、ノイズによる誤差、プロセスのばらつきによる誤差、素子の作製工
程のばらつきによる誤差、及び／又は、測定誤差などの様々な誤差を含むものとする。
なお、配線１１１（第１の配線ともいう）は、信号線、ゲート線、走査線、又は出力信号
線として機能することが可能である。配線１１２（第２の配線ともいう）は、信号線、又
はクロック信号線として機能することが可能である。配線１１３（第３の配線ともいう）
は、信号線、又はクロック信号線として機能することが可能である。配線１１４（第４の
配線ともいう）は、信号線として機能することが可能である。配線１１５（第５の配線と
もいう）は、信号線として機能することが可能である。配線１１６（第６の配線ともいう
）は、電源線、又はグランド線として機能することが可能である。ただし、これに限定さ
れず、配線１１１～１１６は、他にも様々な配線として機能することが可能である。例え
ば、配線１１２、配線１１３、配線１１４、及び／又は、配線１１５に、電圧が供給され
る場合、これらの配線は、電源線として機能することが可能である。または、配線１１６
に、信号が入力される場合、配線１１６は、信号線として機能することが可能である。ま
たは、配線１１４、及び／又は、配線１１５は、配線１１１と同様に、信号線、ゲート線
、走査線、又は出力信号線として機能することが可能である。
なお、回路１００には、多相のクロック信号を入力することが可能である。例えば、ｎ（
ｎは自然数）相のクロック信号と示す場合、ｎ相のクロック信号とは、周期がそれぞれ１
／ｎ周期ずつずれたｎ個のクロック信号のことである。または、多相のクロック信号のい
ずれか二つが、各々、配線１１２、配線１１３に入力されることが可能である。
なお、信号ＩＮ１、又は信号ＩＮ２としては、平衡のクロック信号を用いることが可能で
あるし、非平衡（不平衡ともいう）のクロック信号を用いることが可能である。平衡とは
、１周期のうち、Ｈレベルになる期間とＬレベルになる期間とが等しいことをいう。非平
衡とは、１周期のうち、Ｈレベルになる期間とＬレベルになる期間とが異なることをいう
。
なお、一例として、Ｌレベルの信号の電位をＶ１とし、Ｈレベルの信号の電位をＶ２であ
るものとする。そして、Ｖ２＞Ｖ１であるものとする。そして、電圧Ｖ２と示す場合、電
圧Ｖ２とは信号のＨレベルとおおむね等しい値であるものとする。ただし、これに限定さ
れず、Ｌレベルの信号の電位は、Ｖ１よりも低いことが可能であるし、Ｖ１よりも高いこ
とが可能である。または、Ｈレベルの信号の電位は、Ｖ２よりも低いことが可能であるし
、Ｖ２よりも高いことが可能である。
次に、トランジスタ１０１～１０３、及び回路１０４、１０５が有する機能の一例につい
て説明する。
トランジスタ１０１は、ノードＡの電位に応じて、Ｈレベルの信号ＩＮ１を配線１１１に
供給するタイミングを制御することによって、信号ＯＵＴがＨレベルになるタイミングを
制御する機能を有し、プルアップトランジスタ、又はブートストラップトランジスタとし
て機能することが可能である。トランジスタ１０２は、回路１０４の出力信号、又はノー
ドＢの電位に応じて、配線１１６と配線１１１との導通状態を制御することによって、配
線１１１に電圧Ｖ１を供給するタイミングを制御する機能を有し、スイッチとして機能す
ることが可能である。トランジスタ１０３は、回路１０４の出力信号、又はノードＢの電
位に応じて、配線１１６とノードＡとの導通状態を制御することによって、ノードＡに電
圧Ｖ１を供給するタイミングを制御する機能を有し、スイッチとして機能することが可能
である。
回路１０４は、信号ＯＵＴ又は信号ＩＮ１に応じて、ノードＢに信号ＩＮ３又は電圧Ｖ１
を供給するタイミングを制御することによって、ノードＢの電位を上昇、減少若しくは維
持する機能、又はノードＢを浮遊状態とする機能を有し、制御回路として機能することが
可能である。そして、回路１０４は、ノードＢの電位を制御することによって、トランジ
スタ１０２及びトランジスタ１０３の導通状態を制御する機能を有することが可能である
。例えば、回路１０４は、信号ＩＮ２がＬレベルになると、電圧Ｖ１又はＬレベルの信号
ＩＮ２をノードＢに供給することによって、ノードＢの電位を減少させる機能を有する。
別の例として、回路１０４は、信号ＯＵＴがＨレベルになると、電圧Ｖ１又はＬレベルの
信号をノードＢに供給することによって、ノードＢの電位を減少させる機能を有する。別
の例として、信号ＯＵＴがＬレベルのときに、信号ＩＮ２がＨレベルになると、電圧Ｖ２
又はＨレベルの信号ＩＮ２をノードＢに供給することによって、ノードＢの電位を上昇さ
せる機能を有する。
回路１０５は、信号ＩＮ２、信号ＩＮ３、又は信号ＩＮ４に応じて、ノードＡに、信号Ｉ
Ｎ３又は電圧Ｖ１を供給するタイミングを制御することによって、ノードＡの電位を上昇
、減少、若しくは維持する機能、又はノードＡを浮遊状態にする機能を有し、制御回路と
して機能することが可能である。または、回路１０５は、信号ＩＮ２、信号ＩＮ３、又は
信号ＩＮ４に応じて、配線１１１に電圧Ｖ１を供給するタイミングを制御することによっ
て、配線１１１の電位を減少若しくは維持する機能、又は配線１１１を浮遊状態にする機
能を有する。例えば、回路１０５は、信号ＩＮ２又は信号ＩＮ３がＨレベルになると、Ｈ
レベルの信号ＩＮ３又は電圧Ｖ２をノードＡに供給することによって、ノードＡの電位を
上昇させる機能を有する。別の例として、回路１０５は、信号ＩＮ２又は信号ＩＮ４がＨ
レベルになると、電圧Ｖ１又はＬレベルの信号をノードＡ又は配線１１１に供給すること
によって、ノードＡの電位又は配線１１１の電位を減少させる機能を有する。
ただし、これに限定されず、トランジスタ１０１～１０３、及び回路１０４～１０５は、
他にも様々な機能を有することが可能である。または、これらの素子又は回路は、上述し
た機能を有していないことが可能である。
次に、図１（Ａ）の半導体装置の動作について、図１（Ｂ）、及び図２（Ａ）、図２（Ｂ
）、図２（Ｃ）、図３（Ａ）、及び図３（Ｂ）を参照して説明する。図１（Ｂ）は、半導
体装置の動作を説明するためのタイミングチャートの一例である。図１（Ｂ）には、１動
作期間における信号ＩＮ１、信号ＩＮ２、信号ＩＮ３、信号ＩＮ４、ノードＡの電位Ｖａ
、ノードＢの電位Ｖｂ、及び信号ＯＵＴの一例を示す。そして、図１（Ｂ）のタイミング
チャートの１動作期間は、期間Ｔ１、期間Ｔ２、期間Ｔ３、期間Ｔ４、及び期間Ｔ５を有
する。図２（Ａ）は、期間Ｔ１における図１（Ａ）の半導体装置の動作の模式図の一例で
ある。図２（Ｂ）は、期間Ｔ２における図１（Ａ）の半導体装置の動作の模式図の一例で
ある。図２（Ｃ）は、期間Ｔ３における図１（Ａ）の半導体装置の動作の模式図の一例で
ある。図３（Ａ）は、期間Ｔ４における図１（Ａ）の半導体装置の動作の模式図の一例で
ある。図３（Ｂ）は、期間Ｔ５における図１（Ａ）の半導体装置の動作の模式図の一例で
ある。
なお、一例として、信号ＩＮ３がＨレベルになると、図１（Ａ）の半導体装置は、期間Ｔ
１における動作、期間Ｔ２における動作、及び期間Ｔ３における動作を順に行うものとす
る。そして、その後、再び信号ＩＮ３がＨレベルになるまで、図１（Ａ）の半導体装置は
、期間Ｔ４における動作と期間Ｔ５における動作とを順に繰り返すものとする。ただし、
これに限定されず、図１（Ａ）の半導体装置は、期間Ｔ１～期間Ｔ５における動作を様々
な順番で行うことが可能である。
まず、期間Ｔ１において、信号ＩＮ１がＬレベルになり、信号ＩＮ２がＨレベルになり、
信号ＩＮ３がＨレベルになり、信号ＩＮ４がＬレベルになる。信号ＩＮ３がＨレベルにな
るので、回路１０５は、ノードＡの電位を上昇させ始める。このとき、信号ＩＮ１がＬレ
ベルになるので、回路１０４は、ノードＢの電位をＶ１となるように減少させ始める。よ
って、トランジスタ１０２、及びトランジスタ１０３がオフするので、配線１１６と配線
１１１とは非導通状態となり、配線１１６とノードＡとは非導通状態となる。その後、ノ
ードＡの電位が配線１１２の電位（Ｖ１）と、トランジスタ１０１の閾値電圧（Ｖｔｈ１
０１）との和（Ｖ１＋Ｖｔｈ１０１）となったところで、トランジスタ１０１がオンする
。すると、配線１１２と配線１１１とが導通状態となるので、Ｌレベルの信号ＩＮ１は、
配線１１２からトランジスタ１０１を介して配線１１１に供給される。よって、配線１１
１の電位はＶ１となるので、信号ＯＵＴはＬレベルとなる。その後、回路１０５は、ノー
ドＡの電位をさらに上昇させ続ける。そして、回路１０５は、ノードＡの電位をある程度
の値（少なくともＶ１＋Ｖｔｈ１０１以上）まで上昇させたところで、ノードＡへの信号
又は電圧の供給を止める。よって、ノードＡは、このときの電位（例えばＶ１＋Ｖｔｈ１
０１以上）を維持したまま浮遊状態となる。
なお、期間Ｔ１において、回路１０５は、配線１１１に電圧Ｖ１、又はＬレベルの信号を
供給する場合が多い。ただし、これに限定されず、回路１０５は、配線１１１に電圧又は
信号などを供給しないことによって、回路１０５と配線１１１とを非導通状態にすること
が可能である。
次に、期間Ｔ２において、信号ＩＮ１がＨレベルになり、信号ＩＮ２がＬレベルになり、
信号ＩＮ３がＬレベルになり、信号ＩＮ４がＬレベルのままとなる。回路１０５は、電圧
又は信号などをノードＡに供給していない場合が多いので、ノードＡは、期間Ｔ１におけ
る電位（Ｖ１＋Ｖｔｈ１０１以上）を維持したまま、浮遊状態のままとなる。よって、ト
ランジスタ１０１はオンのままとなるので、配線１１２と配線１１１とは導通状態のまま
となる。このとき、信号ＩＮ１がＬレベルからＨレベルに上昇するので、配線１１１の電
位がＶ１から上昇し始める。すると、ノードＡは浮遊状態となっているので、ノードＡの
電位は、トランジスタ１０１のゲートと第２の端子との間の寄生容量によって上昇する。
いわゆる、ブートストラップ動作である。こうして、ノードＡの電位がＶ２＋Ｖｔｈ１０
１＋α（αは正の数）まで上昇する。すると、配線１１１の電位はＨレベルの信号ＩＮ２
の電位、つまりＶ２まで上昇するので、信号ＯＵＴはＨレベルとなる。このとき、信号Ｏ
ＵＴがＨレベルになるので、回路１０４は、ノードＢに電圧Ｖ１又はＬレベルの信号など
を供給することによって、ノードＢの電位をＶ１に維持する。よって、トランジスタ１０
２、及びトランジスタ１０３はオフのままとなるので、配線１１６と配線１１１とは非導
通状態のままとなり、配線１１６とノードＡとは非導通状態のままとなる。
なお、期間Ｔ２において、回路１０４は、ノードＢに信号又は電圧などを供給しないこと
によって、回路１０４とノードＢとを非導通状態とすることが可能である。そして、回路
１０４は、ノードＢを浮遊状態にすることが可能である。この場合でも、ノードＢは浮遊
状態になるので、ノードＢの電位はＶ１に維持される場合が多い。
なお、期間Ｔ２において、回路１０５は、配線１１１に信号又は電圧などを供給しないこ
とによって、回路１０５と配線１１１とを非導通状態とすることが可能である。ただし、
これに限定されず、回路１０５は、配線１１１に電圧Ｖ２又はＨレベルの信号などを供給
することが可能である。
次に、期間Ｔ３において、信号ＩＮ１がＬレベルになり、信号ＩＮ２がＨレベルになり、
信号ＩＮ３がＬレベルのままとなり、信号ＩＮ４がＨレベルとなる。信号ＩＮ４がＨレベ
ルになるので、回路１０５は、ノードＡの電位をＶ１となるように減少させる。よって、
トランジスタ１０１がオフとなるので、配線１１２と配線１１１とは非導通状態となる。
ここで、ノードＡの電位は回路１０５を介して供給される電圧又は信号によって制御され
るので、トランジスタ１０１がオフするタイミングは、信号ＩＮ１がＬレベルになるタイ
ミングよりも遅い場合が多い。つまり、トランジスタ１０１がオンしている状態のときに
、信号ＩＮ１がＬレベルとなることがある。この場合、Ｌレベルの信号ＩＮ１が配線１１
２からトランジスタ１０１を介して配線１１１に供給される。よって、配線１１１の電位
はＶ１となるので、信号ＯＵＴはＬレベルとなる。このとき、信号ＩＮ１はＬレベルなの
で、回路１０４は、Ｌレベルの信号ＩＮ２又は電圧Ｖ１をノードＢに供給することによっ
て、ノードＢの電位をＶ１に維持する。よって、トランジスタ１０２、及びトランジスタ
１０３はオフのままとなるので、配線１１６と配線１１１とは非導通状態のままとなり、
配線１１６とノードＡとは非導通状態のままとなる。
なお、期間Ｔ３において、回路１０４は、信号又は電圧などをノードＢに供給しないこと
によって、回路１０４とノードＢとを非導通状態にすることが可能である。そして、回路
１０４は、ノードＢを浮遊状態にすることが可能である。この場合でも、ノードＢは浮遊
状態になるので、ノードＢの電位はＶ１に維持される場合が多い。
なお、期間Ｔ２において、回路１０５は、電圧Ｖ１又はＬレベルの信号を配線１１１に供
給することが可能である。または、回路１０５は、電圧又は信号などを配線１１１に供給
していないことによって、回路１０５と配線１１１とを非導通状態にすることが可能であ
る。
次に、期間Ｔ４において、信号ＩＮ１がＨレベルになり、信号ＩＮ２がＬレベルになり、
信号ＩＮ３がＬレベルのままとなり、信号ＩＮ４がＬレベルとなる。信号ＯＵＴがＬレベ
ルのまま、信号ＩＮ１がＨレベルになるので、回路１０４は、Ｈレベルの信号ＩＮ１又は
電圧Ｖ２をノードＢに供給することによって、ノードＢの電位をＶ２となるように上昇さ
せる。すると、トランジスタ１０２、及びトランジスタ１０３がオンするので、配線１１
６と配線１１１とが導通状態となり、配線１１６とノードＡとが導通状態となる。よって
、電圧Ｖ１が配線１１６からトランジスタ１０２を介して配線１１１に供給されるので、
配線１１１の電位はＶ１に維持される。そして、電圧Ｖ１が配線１１６からトランジスタ
１０３を介してノードＡに供給されるので、ノードＡの電位はＶ１に維持される。こうし
て、信号ＯＵＴはＬレベルのままとなる。
なお、回路１０５は、電圧Ｖ１又はＬレベルの信号などを配線１１１又はノードＡに供給
することが可能である。または、回路１０５は、電圧又は信号などを配線１１１又はノー
ドＡに供給しないことによって、回路１０５とノードＡとを非導通状態とすることが可能
であり、回路１０５と配線１１１とを非導通状態とすることが可能である。
次に、期間Ｔ５において、信号ＩＮ１がＬレベルになり、信号ＩＮ２がＨレベルになり、
信号ＩＮ３がＬレベルのままとなり、信号ＩＮ４がＬレベルのままとなる。信号ＩＮ１が
Ｌレベルになるので、回路１０４は、Ｌレベルの信号ＩＮ１又は電圧Ｖ１をノードＢに供
給することによって、ノードＢの電位をＶ１となるように減少させる。よって、トランジ
スタ１０２、及びトランジスタ１０３がオフするので、配線１１６と配線１１１とが非導
通状態となり、配線１１６とノードＡとが非導通状態となる。ここで、回路１０５が電圧
Ｖ１又はＬレベルの信号などを、配線１１１又はノードＡに供給していれば、配線１１１
又はノードＡの電位は、Ｖ１に維持される。ただし、回路１０５が電圧又は信号などを配
線１１１又はノードＡに供給していない場合でも、配線１１１又はノードＡの電位は、Ｖ
１に維持される。なぜなら、配線１１１、及びノードＡは、浮遊状態となるので、期間Ｔ
４における電位（Ｖ１）を維持するからである。こうして、信号ＯＵＴはＬレベルのまま
となる。
以上、図１（Ａ）の半導体装置の動作について説明した。図１（Ａ）の半導体装置では、
期間Ｔ２において、ノードＡの電位の減少を防止することができる。従来の技術では、期
間Ｔ２において、配線１１１の電位がある程度の値に上昇するまでは、ノードＡと配線１
１１とが導通状態なっていた。よって、ノードＡの電位が減少していた。しかし、図１（
Ａ）の半導体装置では、期間Ｔ２において、ノードＡと配線１１１とは、導通状態となら
ない。したがって、ノードＡの電位の減少を防止することができる。この結果、トランジ
スタ１０１のＶｇｓの減少を防ぐことができる。または、トランジスタ１０１のＶｇｓを
大きくすることができる。または、ノードＡの電位が減少しすぎることに起因する誤動作
を防止することができる。または、トランジスタ１０１のＶｇｓの減少を防ぐことができ
るので、トランジスタ１０１のチャネル幅（Ｗ）を小さくすることができる。よって、レ
イアウト面積の縮小を図ることができる。または、トランジスタ１０１のＶｇｓを大きく
することができるので、トランジスタ１０１のオン抵抗を小さくすることができる。よっ
て、信号ＯＵＴの立ち下がり時間若しくは立ち上がり時間の減少、又は信号ＯＵＴの遅延
の減少を図ることができる。
または、図１（Ａ）の半導体装置では、全てのトランジスタの極性をＮチャネル型又はＰ
チャネル型とすることが可能である。したがって、工程数の削減、歩留まりの向上、信頼
性の向上、又はコストの削減を図ることができる。特に、全てのトランジスタがＮチャネ
ル型の場合、トランジスタの半導体層として、非単結晶半導体、微結晶半導体、有機半導
体、又は酸化物半導体などを用いることが可能になる。よって、工程数の削減、歩留まり
の向上、信頼性の向上、又はコストの削減を図ることができる。ただし、これに限定され
ず、図１（Ａ）の半導体装置は、Ｐチャネル型のトランジスタとＮチャネル型のトランジ
スタとによって構成されるＣＭＯＳ回路を有することが可能である。または、トランジス
タの半導体層として、単結晶半導体、又は多結晶半導体を用いることが可能である。
または、図１（Ａ）の半導体装置では、期間Ｔ４と期間Ｔ５とのうち少なくとも一方にお
いて、トランジスタ１０１～１０３はオフする。したがって、トランジスタが１動作期間
中にずっとオン状態にならないので、閾値電圧の上昇又は移動度の低下などのトランジス
タの特性劣化を抑制することができる。特に、トランジスタの半導体層として、非単結晶
半導体、微結晶半導体、有機半導体、又は酸化物半導体などが用いられる場合、トランジ
スタの特性劣化は顕著に表れる場合が多い。しかし、図１（Ａ）の半導体装置では、トラ
ンジスタの特性劣化を抑制することができるので、トランジスタの半導体層として、非単
結晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることが容易にな
る。ただし、これに限定されず、半導体層としては、多結晶半導体、又は単結晶半導体を
用いることが可能である。
なお、期間Ｔ２を選択期間と示し、それ以外の期間（期間Ｔ１、期間Ｔ３、期間Ｔ４、及
び期間Ｔ５）を非選択期間と示すことが可能である。または、期間Ｔ１、期間Ｔ２、期間
Ｔ３、期間Ｔ４、及び期間Ｔ５を、各々、セット期間、出力期間、リセット期間、第１の
非選択期間、第２の非選択期間と示すことが可能である。
なお、図１（Ｂ）のタイミングチャートの一例では、信号ＩＮ１と信号ＩＮ２とは平衡で
ある場合について示したが、これに限定されない。すでに述べたように、信号ＩＮ１と信
号ＩＮ２とは、非平衡であることが可能である。または、図１（Ｂ）のタイミングチャー
トでは、信号ＩＮ１（又は信号ＩＮ２）がＨレベルになる時間と、信号ＩＮ１（又は信号
ＩＮ２）がＬレベルになる時間とがおおむね等しい場合、つまり信号ＩＮ１及び信号ＩＮ
２のデューティ比がおおむね５０％である場合について示したが、これに限定されない。
信号ＩＮ１、及び信号ＩＮ２のデューティ比は、５０％以上であることが可能であるし、
５０％以下であることが可能である。図４（Ａ）には、信号ＩＮ１と信号ＩＮ２とが非平
衡であり、且つ信号ＩＮ１及び信号ＩＮ２のデューティ比が５０％ではない場合のタイミ
ングチャートを示す。図４（Ａ）のタイミングチャートでは、期間Ｔ２において、信号Ｉ
Ｎ１がＨレベルになると、ノードＡの電位がブートストラップ動作によって上昇し、信号
ＯＵＴがＨレベルになる。その後、信号ＩＮ１がＬレベルになる。図１（Ｂ）のタイミン
グチャートでは、これと同時に、又は少し遅れて、ノードＡの電位はＶ１になるように減
少する。つまり、信号ＩＮ１がＬレベルになると同時に、又は少しだけ遅れて、トランジ
スタ１０１がオフになる。しかし、図４（Ａ）のタイミングチャートでは、信号ＩＮ４が
Ｈレベルになるまで、又は信号ＩＮ２がＨレベルになるまでは、ノードＡの電位は高いま
まである。つまり、信号ＩＮ１がＬレベルになった後も、トランジスタ１０１がオンのま
まとなる。よって、配線１１２と配線１１１とが導通状態のままなので、Ｌレベルの信号
ＩＮ１が配線１１２からトランジスタ１０１を介して配線１１１に供給される。すると、
トランジスタ１０１のチャネル幅（Ｗ）は大きい場合が多いので、配線１１１の電位はす
ぐにＶ１まで減少する。よって、信号ＯＵＴの立ち下がり時間を短くすることができる。
なお、図４（Ａ）において、信号ＩＮ１の１周期を期間Ｔｃｋと示す。そして、１周期の
うち信号ＩＮ１がＨレベルとなる期間を期間Ｔｃｋ（Ｈ）と示し、１周期のうち信号ＩＮ
１がＬレベルとなる期間を期間Ｔｃｋ（Ｌ）と示す。同様に、信号ＩＮ２の１周期を期間
Ｔｃｋｂと示す。そして、１周期のうち信号ＩＮ２がＨレベルとなる期間を期間Ｔｃｋｂ
（Ｈ）と示し、１周期のうち信号ＩＮ２がＬレベルとなる期間を期間Ｔｃｋｂ（Ｌ）と示
す。期間Ｔｃｋと期間Ｔｃｋｂとの関係、期間Ｔｃｋ（Ｈ）と期間Ｔｃｋｂ（Ｈ）との関
係、及び期間Ｔｃｋ（Ｌ）と期間Ｔｃｋｂ（Ｌ）との関係は、各々、Ｔｃｋ≒Ｔｃｋｂ、
Ｔｃｋ（Ｈ）≒Ｔｃｋｂ（Ｈ）、Ｔｃｋ（Ｌ）≒Ｔｃｋｂ（Ｌ）である場合が多い。ただ
し、これに限定されない。
なお、図４（Ａ）において、期間Ｔｃｋ（Ｈ）と期間Ｔｃｋ（Ｌ）との関係は、Ｔｃｋ（
Ｈ）＜Ｔｃｋ（Ｌ）であることが好ましい。同様に、期間Ｔｃｋｂ（Ｈ）と期間Ｔｃｋｂ
（Ｌ）との関係は、Ｔｃｋｂ（Ｈ）＜Ｔｃｋｂ（Ｌ）であることが好ましい。こうするこ
とによって、上述したように、信号ＯＵＴの立ち下がり時間を短くすることができる。た
だし、これに限定されず、Ｔｃｋ（Ｈ）＞Ｔｃｋ（Ｌ）であることが可能であるし、Ｔｃ
ｋｂ（Ｈ）＞Ｔｃｋｂ（Ｌ）であることが可能である。
なお、図４（Ａ）のタイミングチャートに示すように、期間Ｔ２の途中に、信号ＯＵＴを
Ｌレベルにすることが可能である。これを実現するために、期間Ｔ２の途中に、信号ＩＮ
４をＨレベルにする。すると、図１（Ａ）の回路１００は、強制的に期間Ｔ３の動作、又
はこれに準ずる動作を開始する。まず、信号ＩＮ４がＨレベルになるので、回路１０５は
、ノードＡ、及び配線１１１に、電圧Ｖ１又はＬレベルの信号を供給することによって、
ノードＡ、及び配線１１１の電位をＶ１になるように減少させる。よって、信号ＯＵＴは
Ｌレベルとなる。そして、信号ＯＵＴがＬレベルとなり、信号ＩＮ１がＨレベルのままな
ので、回路１０４は、期間Ｔ４と同様に、Ｈレベルの信号ＩＮ１をノードＢに供給するこ
とによって、ノードＢの電位をＶ２とする。すると、トランジスタ１０２、及びトランジ
スタ１０３がオンするので、配線１１６と配線１１１とが導通状態となり、配線１１６と
ノードＡとが導通状態となる。よって、電圧Ｖ１が配線１１６からトランジスタ１０２を
介して配線１１１に供給されるので、配線１１１の電位はＶ１に維持される。一方、電圧
Ｖ１が配線１１６からトランジスタ１０３を介してノードＡに供給されるので、ノードＡ
の電位はＶ１に維持される。このとき、ノードＡの電位はＶ１となるので、トランジスタ
１０１はオフになる。よって、配線１１２と配線１１１とは非導通状態となる。このよう
にして、信号ＩＮ１がＨレベルとなる時間よりも、信号ＯＵＴがＨレベルとなる期間を短
くすることができる。この結果、信号ＩＮ１がＨレベルとなる時間と、信号ＯＵＴがＨレ
ベルとなる時間とがおおむね等しい場合と比較して、駆動周波数が遅くなる。よって、消
費電力の低減を図ることができる。
なお、一例として、トランジスタ１０１～トランジスタ１０３の中で、又は、図１（Ａ）
の半導体装置が有するトランジスタの中で、トランジスタ１０１のチャネル幅が一番大き
いことが好ましい。こうすることによって、トランジスタ１０１のオン抵抗が小さくなる
ので、信号ＯＵＴの立ち上がり時間、又は立ち下がり時間を短くすることができる。ただ
し、これに限定されず、トランジスタ１０１のチャネル幅は、図１（Ａ）の半導体装置が
有するトランジスタのいずれかよりも小さいことが可能である。
なお、トランジスタのチャネル幅と示す場合、これをトランジスタのＷ／Ｌ（Ｗ：チャネ
ル幅、Ｌ：チャネル長）比と言い換えることが可能である。
なお、一例として、トランジスタ１０２のチャネル幅は、トランジスタ１０３のチャネル
幅よりも大きいことが好ましい。なぜなら、配線１１１はゲート線又は画素などと接続さ
れる場合が多いので、配線１１１の負荷は、ノードＡの負荷よりも大きい場合が多いから
である。そして、トランジスタ１０２は、電圧Ｖ１を配線１１１に供給する機能を有し、
トランジスタ１０３は、電圧Ｖ１をノードＡに供給する機能を有しているからである。た
だし、これに限定されず、トランジスタ１０２のチャネル幅は、トランジスタ１０３のチ
ャネル幅よりも小さいことが可能である。
なお、一例として、トランジスタ１０１において、ゲートと第２の端子との間の寄生容量
は、ゲートと第１の端子との間の寄生容量よりも大きいことが好ましい。なぜなら、期間
Ｔ２において、ノードＡの電位がブートストラップ動作によって高くなりやすくなるから
である。したがって、ゲートとして機能する導電層と、ソース又はドレインとして機能す
る導電層とが重なる面積は、第２の端子側のほうが第１の端子側よりも大きいことが好ま
しい。ただし、これに限定されない。
なお、配線を複数の配線に分割することが可能である。そして、当該複数の配線には、同
じ信号又は電圧を入力することが可能であるし、別々の信号又は電圧を入力することが可
能である。または、当該複数の配線は、同じ配線又は同じ素子と接続されることが可能で
あるし、当該複数の配線は、別々の配線又は別々の素子と接続されることが可能である。
図５（Ａ）の一例には、配線１１２を配線１１２Ａ～１１２Ｂという複数の配線に分割し
、配線１１６を配線１１６Ａ～１１６Ｄという複数の配線に分割する場合の構成を示す。
トランジスタ１０１の第１の端子は、配線１１２Ａと接続され、回路１０４の端子１０４
ａは、配線１１２Ｂと接続される。トランジスタ１０２の第１の端子は配線１１６Ａと接
続され、トランジスタ１０３の第１の端子は配線１１６Ｂと接続され、回路１０４の端子
１０４ｃは配線１１６Ｃと接続され、回路１０５の端子１０５ｄは配線１１６Ｄと接続さ
れる。ただし、これに限定されず、配線１１１、配線１１３、配線１１４、及び／又は、
配線１１５を複数の配線に分割することが可能である。または、配線１１２と配線１１６
との一方のみを複数の配線に分割することが可能である。
なお、図５（Ａ）において、配線１１２Ａ～１１２Ｂは、図１（Ａ）の配線１１２に対応
する。よって、配線１１２Ａ～１１２Ｂには、信号ＩＮ１を入力することが可能であり、
配線１１２Ａ～１１２Ｂは、信号線、又はクロック信号線として機能することが可能であ
る。ただし、これに限定されず、配線１１２Ａ～１１２Ｂには、電圧Ｖ１又は電圧Ｖ２な
どの電圧を供給することが可能であり、配線１１２Ａ～１１２Ｂは、電源線として機能す
ることが可能である。または、配線１１２Ａ～１１２Ｂには、別々の信号、又は別々の電
圧を入力することが可能である。または、配線１１２Ａ～１１２Ｂには、他にも様々な信
号、様々な電圧、又は様々な電流を入力することが可能である。
なお、図５（Ａ）において、配線１１６Ａ～１１６Ｄは、図１（Ａ）の配線１１６に対応
する。よって、配線１１６Ａ～１１６Ｄには、電圧Ｖ１を供給することが可能であり、配
線１１６Ａ～１１６Ｄは、電源線として機能することが可能である。ただし、これに限定
されず、配線１１６Ａ～１１６Ｄには、信号ＯＵＴ、又は信号ＩＮ１～信号ＩＮ４などの
信号が入力されることが可能であり、配線１１６Ａ～１１６Ｄは、信号線として機能する
ことが可能である。または、配線１１６Ａ～１１６Ｄには、別々の電圧、又は別々の信号
を入力することが可能である。または、配線１１６Ａ～１１６Ｄには、他にも様々な信号
、様々な電圧、又は様々な電流を入力することが可能である。
なお、図５（Ａ）において、配線１１６Ａ、及び配線１１６Ｂには、期間Ｔ４において、
Ｌレベルとなる信号を入力することが可能である。例えば、配線１１６Ａ、及び配線１１
６Ｂに、信号ＩＮ２を入力することが可能である。この場合、図５（Ｂ）に示すように、
トランジスタ１０２の第１の端子、及びトランジスタ１０３の第１の端子は、配線１１３
と接続されることが可能である。こうして、トランジスタ１０２、及びトランジスタ１０
３に逆バイアスを印加することができるので、トランジスタ１０２、及びトランジスタ１
０３の特性劣化を緩和することができる。ただし、これに限定されず、配線１１６Ａと配
線１１６Ｂとの一方に信号ＩＮ２を入力し、配線１１６Ａと配線１１６Ｂとの一方のみが
配線１１３と接続されることが可能である。または、配線１１６Ａ、及び／又は、配線１
１６Ｂに、信号ＯＵＴ、信号ＩＮ３、信号ＩＮ４、又はその他の信号を入力することが可
能である。この場合、トランジスタ１０３の第１の端子、及び／又は、トランジスタ１０
２の第１の端子は、配線１１１、配線１１４又は配線１１５と接続されることが可能であ
る。または、配線１１６Ｃ、及び／又は、配線１１６Ｄに、信号ＯＵＴ、信号ＩＮ２、信
号ＩＮ３、信号ＩＮ４、又はその他の信号を入力することが可能である。この場合、回路
１０４の端子１０４ｃ、及び／又は、回路１０５の端子１０５ｄは、配線１１１、配線１
１３、配線１１４、又は配線１１５と接続されることが可能である。
なお、図６（Ａ）に示すように、トランジスタ１０１のゲートと第２の端子との間に、容
量素子１２１を新たに接続することが可能である。こうすることによって、期間Ｔ２にお
けるブートストラップ動作時に、ノードＡの電位を高くすることができる。よって、トラ
ンジスタ１０１のＶｇｓが大きくなるので、信号ＯＵＴの立ち下がり時間若しくは立ち上
がり時間を短くすることができる。ただし、これに限定されず、容量素子１２１として、
トランジスタをＭＯＳ容量として用いることが可能である。この場合、ＭＯＳ容量として
用いるトランジスタの容量値を大きくするために、当該トランジスタのゲートはノードＡ
と接続され、当該トランジスタの第１の端子、又は第２の端子は配線１１１と接続される
ことが好ましい。
なお、図６（Ａ）と同様に、図５（Ａ）～（Ｂ）においても、トランジスタ１０１のゲー
トと第２の端子との間に、容量素子１２１を新たに接続することが可能である。または、
第１の端子及び第２の端子が配線１１１と接続され、ゲートがノードＡと接続されるトラ
ンジスタを新たに追加することが可能である。
なお、図６（Ｂ）に示すように、第１の端子が配線１１１と接続され、第２の端子がノー
ドＡと接続され、ゲートが配線１１２と接続されるトランジスタ１２２を新たに追加する
ことが可能である。トランジスタ１２２の極性は、トランジスタ１０１～１０３と同じ極
性である場合が好ましく、Ｎチャネル型である場合が多い。ただし、これに限定されず、
トランジスタ１２２の極性は、Ｐチャネル型であることが可能である。トランジスタ１２
２は、信号ＩＮ２に応じて、ノードＡと配線１１１とが導通状態となるタイミングを制御
する機能を有し、スイッチとして機能することが可能である。トランジスタ１２２は、期
間Ｔ４においてオンし、ノードＡと配線１１１とを導通状態にする。
なお、図６（Ｂ）と同様に、図５（Ａ）～（Ｂ）、及び図６（Ａ）においても、第１の端
子が配線１１１と接続され、第２の端子がノードＡと接続され、ゲートが配線１１２と接
続されるトランジスタ１２２を新たに追加することが可能である。
なお、図６（Ｃ）に示すように、トランジスタ１０３を省略することが可能である。この
場合、期間Ｔ４において、ノードＡが浮遊状態となる場合が多い。ただし、これに限定さ
れず、トランジスタ１０２を省略することが可能である。この場合、期間Ｔ４において、
配線１１１が浮遊状態となる場合が多い。こうして、トランジスタ１０２とトランジスタ
１０３との一方を省略することによって、トランジスタの数を減らすことができる。よっ
て、レイアウト面積の縮小、又は歩留まりの向上などを図ることができる。
なお、図６（Ｃ）と同様に、図５（Ａ）～（Ｂ）、及び図６（Ａ）～（Ｂ）においても、
トランジスタ１０２、又はトランジスタ１０３を省略することが可能である。特に、図６
（Ｂ）では、トランジスタ１０２とトランジスタ１０３との一方を省略することが好まし
い。なぜなら、図６（Ｂ）では、期間Ｔ４において、ノードＡと配線１１１とが導通状態
となるので、ノードＡ、又は配線１１１が浮遊状態とならないからである。
なお、図７（Ａ）に示すように、トランジスタ１０２を、一方の端子（以下、正極ともい
う）が配線１１１と接続され、他方の端子（以下、負極ともいう）がノードＢと接続され
るダイオード１０２ａに置き換えることが可能である。または、トランジスタ１０３を、
一方の端子（以下、正極ともいう）がノードＡと接続され、他方の端子（以下、負極とも
いう）がノードＢと接続されるダイオード１０３ａに置き換えることが可能である。この
場合、回路１０４は、期間Ｔ４においてノードＢの電位をＶ１になるように減少させ、期
間Ｔ１、期間Ｔ２、期間Ｔ５においてノードＢの電位をＶ２となるように上昇させること
が可能である。ただし、これに限定されず、トランジスタ１０２とトランジスタ１０３の
一方のみをダイオードに置き換えることが可能である。または、ダイオード１０２ａ、及
び／又は、ダイオード１０３ａを新たに追加することが可能である。
なお、図７（Ａ）と同様に、図５（Ａ）～（Ｂ）、及び図６（Ａ）～（Ｃ）においても、
トランジスタ１０２を、一方の端子が配線１１１と接続され、他方の端子がノードＢと接
続されるダイオード１０２ａに置き換えることが可能である。または、トランジスタ１０
３を、一方の端子がノードＡと接続され、他方の端子がノードＢと接続されるダイオード
１０３ａに置き換えることが可能である。または、ダイオード１０２ａ、及び／又は、ダ
イオード１０３ａを新たに追加することができる。
なお、図示はしないが、図１（Ａ）、図５（Ａ）～（Ｂ）、図６（Ａ）～（Ｃ）、及び図
７（Ａ）において、トランジスタ１０２、又はトランジスタ１０３をダイオード接続する
ことが可能である。この場合、トランジスタ１０２の第１の端子はノードＢと接続され、
トランジスタ１０２の第２の端子は、配線１１１と接続され、トランジスタ１０２のゲー
トは、ノードＢ又は配線１１１と接続される。トランジスタ１０３の第１の端子は、ノー
ドＢと接続され、トランジスタ１０３の第２の端子は、ノードＡと接続され、トランジス
タ１０３のゲートは、ノードＡ又はノードＢと接続される。ただし、これに限定されず、
トランジスタ１０２とトランジスタ１０３の一方のみをダイオード接続することが可能で
ある。
なお、図７（Ｂ）に示すように、回路１０４の端子１０４ｂは、ノードＡと接続されるこ
とが可能である。こうすることによって、期間Ｔ２において、回路１０４の端子１０４ｂ
にＬレベルの信号が入力されること防ぐことができるので、ノードＢの電位をＶ１に維持
しやすくなる。よって、ノードＢの電位が瞬間的に上昇し、トランジスタ１０２、及びト
ランジスタ１０３がオンしてしまうことを防止することができる。
なお、図７（Ｂ）と同様に、図５（Ａ）～（Ｂ）、図６（Ａ）～（Ｃ）、及び図７（Ａ）
においても、回路１０４の端子１０４ｂは、ノードＡと接続されることが可能である。
なお、図７（Ｃ）に示すように、回路１０５を省略することが可能である。
なお、図７（Ｃ）と同様に、図５（Ａ）～（Ｂ）、図６（Ａ）～（Ｃ）、及び図７（Ａ）
～（Ｂ）においても、回路１０５を省略することが可能である。
なお、図２８（Ｂ）に示すように、回路１０４の端子１０４ａは、配線１１３と接続され
ることが可能である。ただし、これに限定されず、回路１０４の端子１０４ａは、他にも
様々な配線、端子、又はノードと接続されることが可能である。なお、図２８（Ｂ）と同
様に、図５（Ａ）～（Ｂ）、図６（Ａ）～（Ｃ）、及び図７（Ａ）～（Ｂ）においても、
回路１０４の端子１０４ａは、配線１１３と接続されることが可能である。
なお、図８（Ａ）に示すように、トランジスタ１０１～１０３として、Ｐチャネル型トラ
ンジスタを用いることが可能である。トランジスタ１０１ｐ、トランジスタ１０２ｐ、及
びトランジスタ１０３ｐは、各々、トランジスタ１０１、トランジスタ１０２、トランジ
スタ１０３に対応し、Ｐチャネル型である。そして、図８（Ｂ）に示すように、トランジ
スタの極性がＰチャネル型の場合、配線１１６には電圧Ｖ２が供給され、信号ＯＵＴ、信
号ＩＮ１、信号ＩＮ２、信号ＩＮ３、信号ＩＮ４、ノードＡの電位、及びノードＢの電位
は、図１（Ｂ）のタイミングチャートと比較して反転していることを付記する。
なお、図８（Ａ）において、回路１０４、及び回路１０５が有するトランジスタの極性は
、Ｐチャネル型であることが好ましい。ただし、これに限定されず、回路１０４、及び回
路１０５が有するトランジスタの極性は、Ｎチャネル型であることが可能である。
なお、図８（Ａ）、及び図８（Ｂ）と同様に、図５（Ａ）～（Ｂ）、図６（Ａ）～（Ｃ）
、及び図７（Ａ）～（Ｃ）においても、トランジスタ１０１～１０３として、Ｐチャネル
型トランジスタを用いることが可能である。
（実施の形態２）
本実施の形態では、実施の形態１で述べる回路１０４の具体例について説明する。なお、
回路１０４を半導体装置、駆動回路、又はゲートドライバと示すことが可能である。なお
、実施の形態１で述べる内容は、その説明を省略する。なお、実施の形態１で述べる内容
は、本実施の形態で述べる内容と自由に組み合わせることができる。
まず、回路１０４の一例について、図９（Ａ）を参照して説明する。図９（Ａ）の一例で
は、回路１０４は、トランジスタ２０１（第４のトランジスタともいう）、トランジスタ
２０２（第５のトランジスタともいう）、トランジスタ２０３（第６のトランジスタとも
いう）、及びトランジスタ２０４（第７のトランジスタともいう）を有する。ただし、こ
れに限定されず、これらのトランジスタのいずれかを省略することが可能である。または
、これらのトランジスタのいずれかを容量素子、抵抗素子、若しくはダイオードなどの様
々な素子、又はこれらのうちのいずれかの素子を組み合わせた回路に置き換えることが可
能である。または、トランジスタ、容量素子、抵抗素子、若しくはダイオードなどの様々
な素子、又はこれらのうちのいずれかの素子を組み合わせた回路を新たに追加することが
可能である。
なお、一例として、トランジスタ２０１～２０４は、Ｎチャネル型であるものとする。特
に、実施の形態１で述べるトランジスタ１０１～１０３がＮチャネル型である場合、トラ
ンジスタ２０１～２０４は、Ｎチャネル型であることが好ましい。こうして、全てのトラ
ンジスタをＮチャネル型とすることができる。ただし、これに限定されず、トランジスタ
２０１～２０４は、Ｐチャネル型であることが可能である。
次に、回路１０４の接続関係の一例について説明する。トランジスタ２０１の第１の端子
は、配線１１２と接続され、トランジスタ２０１の第２の端子は、ノードＢと接続される
。トランジスタ２０２の第１の端子は、配線１１６と接続され、トランジスタ２０２の第
２の端子は、ノードＢと接続され、トランジスタ２０２のゲートは、配線１１１と接続さ
れる。トランジスタ２０３の第１の端子は、配線１１２と接続され、トランジスタ２０３
の第２の端子は、トランジスタ２０１のゲートと接続され、トランジスタ２０３のゲート
は、配線１１２と接続される。トランジスタ２０４の第１の端子は、配線１１６と接続さ
れ、トランジスタ２０４の第２の端子は、トランジスタ２０１のゲートと接続され、トラ
ンジスタ２０４のゲートは、配線１１１と接続される。ただし、これに限定されず、他に
も様々な接続構成にすることが可能である。
なお、トランジスタ２０１のゲート、トランジスタ２０３の第２の端子、又は、トランジ
スタ２０４の第２の端子の接続箇所をノードＣと示す。なお、ノードＣを配線又は端子と
示すことが可能である。
なお、配線１１１、配線１１２、又は配線１１６には、実施の形態１で述べるように、様
々な信号、様々な電圧、又は様々な電流を入力することが可能である。ここでは、一例と
して、配線１１１には、実施の形態１で述べる信号ＯＵＴが入力されるものとする。配線
１１２には、一例として、実施の形態１で述べる信号ＩＮ１が入力されるものとする。配
線１１６には、一例として、実施の形態１で述べる電圧Ｖ１が供給されるものとする。た
だし、これに限定されない。
次に、トランジスタ２０１～２０４が有する機能の一例について説明する。トランジスタ
２０１は、ノードＣの電位に応じて、信号ＩＮ２をノードＢに供給するタイミングを制御
する機能を有し、ブートストラップトランジスタ、又はスイッチとして機能することが可
能である。トランジスタ２０２は、配線１１１の電位（信号ＯＵＴ）に応じて、配線１１
６とノードＢとの導通状態と制御することによって、電圧Ｖ１をノードＢに供給するタイ
ミングを制御する機能を有し、スイッチとして機能することが可能である。トランジスタ
２０３は、ノードＣの電位を上昇させた後に、ノードＣを浮遊状態にする機能を有し、ダ
イオードとして機能することが可能である。トランジスタ２０４は、配線１１１の電位（
信号ＯＵＴ）に応じて、配線１１６とノードＣとの導通状態と制御することによって、電
圧Ｖ１をノードＣに供給するタイミングを制御する機能を有し、スイッチとして機能する
ことが可能である。ただし、これに限定されず、トランジスタ２０１～２０４は、他にも
様々な機能を有することが可能である。または、これらの素子又は回路は、上述した機能
を有していないことが可能である。
次に、回路１０４の動作について、図１（Ｂ）、図９（Ｂ）、図９（Ｃ）、図９（Ｄ）、
図９（Ｅ）、及び図９（Ｆ）を参照して説明する。図９（Ｂ）は、期間Ｔ１における回路
１０４の動作の模式図の一例である。図９（Ｃ）は、期間Ｔ２における回路１０４の動作
の模式図の一例である。図９（Ｄ）は、期間Ｔ３における回路１０４の動作の模式図の一
例である。図９（Ｅ）は、期間Ｔ４における回路１０４の動作の模式図の一例である。図
９（Ｆ）は、期間Ｔ５における回路１０４の動作の模式図の一例である。
まず、便宜上、期間Ｔ２における動作から順に説明する。期間Ｔ２では、信号ＩＮ２がＨ
レベルになり、信号ＯＵＴがＨレベルになる。信号ＯＵＴがＨレベルになるので、トラン
ジスタ２０２、及びトランジスタ２０４がオンする。すると、配線１１６とノードＢとが
導通状態となり、配線１１６とノードＣとが導通状態となる。よって、電圧Ｖ１が配線１
１６からトランジスタ２０２を介してノードＢに供給されるので、ノードＢの電位はＶ１
に減少する。そして、電圧Ｖ１が配線１１６からトランジスタ２０４を介してノードＣに
供給されるので、ノードＣの電位は減少する。このときのノードＣの電位は、トランジス
タ２０３トランジスタ２０４との動作点によって決定する。ここでは、一例として、ノー
ドＣの電位は、電圧Ｖ１とトランジスタ２０１の閾値電圧（Ｖｔｈ２０１）との和（Ｖ１
＋Ｖｔｈ２０１）よりも低い値となるものとする。よって、トランジスタ２０１はオフす
るので、配線１１２とノードＢとは非導通状態となる。
次に、期間Ｔ３では、信号ＩＮ１がＬレベルになり、信号ＯＵＴがＬレベルになる。信号
ＯＵＴがＬレベルになるので、トランジスタ２０２、及びトランジスタ２０３がオフする
。よって、配線１１６とノードＢとが非導通状態となり、配線１１６とノードＣとが非導
通状態となる。そして、信号ＩＮ１がＬレベルになるので、トランジスタ２０３がオフす
る。すると、ノードＣは、浮遊状態となるので、期間Ｔ２における電位を維持する。よっ
て、トランジスタ２０１はオフのままとなる。
次に、期間Ｔ４では、信号ＩＮ１がＨレベルになり、信号ＯＵＴがＬレベルのままとなる
。信号ＯＵＴはＬレベルのままなので、トランジスタ２０２、及びトランジスタ２０３は
オフのままとなる。よって、配線１１６とノードＢとが非導通状態のままとなり、配線１
１６とノードＣとが非導通状態のままとなる。このとき、信号ＩＮ１がＨレベルになる。
すると、トランジスタ２０３がオンするので、配線１１２とノードＣとが導通状態となる
。よって、Ｈレベルの信号ＩＮ１が配線１１２からトランジスタ２０３を介してノードＣ
に供給されるので、ノードＣの電位が上昇し始める。その後、ノードＣの電位がＶ１＋Ｖ
ｔｈ２０１となったところで、トランジスタ２０１がオンする。すると、配線１１２とノ
ードＢとが導通状態となる。よって、Ｈレベルの信号ＩＮ１が配線１１２からトランジス
タ２０１を介してノードＢに供給されるので、ノードＢの電位が上昇し始める。その後、
ノードＣの電位がＨレベルの信号ＩＮ１の電位（Ｖ２）からトランジスタ２０３の閾値電
圧（Ｖｔｈ２０３）を引いた値（Ｖ２－Ｖｔｈ２０３）となったところで、トランジスタ
２０３がオフする。よって、配線１１２とノードＣとは非導通状態となる。すると、ノー
ドＣは浮遊状態となるので、ノードＣの電位は、トランジスタ２０１のゲートと第２の端
子との間の寄生容量の容量結合、つまりブートストラップ動作によってさらに上昇し続け
る。そして、このノードＣの電位がＶ２＋Ｖｔｈ２０１よりも高くなったとすると、ノー
ドＢの電位はＶ２まで上昇する。
次に、期間Ｔ５、又は期間Ｔ１では、信号ＩＮ１がＬレベルになり、信号ＯＵＴがＬレベ
ルのままとなる。信号ＯＵＴはＬレベルのままなので、トランジスタ２０２、及びトラン
ジスタ２０３はオフのままとなる。よって、配線１１６とノードＢとが非導通状態のまま
となり、配線１１６とノードＣとが非導通状態のままとなる。そして、信号ＩＮ１がＬレ
ベルになる。すると、トランジスタ２０３がオフするので、配線１１２とノードＣとは非
導通状態のままとなる。よって、ノードＣは、浮遊状態となるので、Ｖ２＋Ｖｔｈ２０１
よりも高い電位を維持する。この結果、トランジスタ２０１はオンのままとなるので、配
線１１２とノードＢとは導通状態のままとなる。よって、Ｌレベルの信号ＩＮ１が配線１
１２からトランジスタ２０１を介してノードＢに供給されるので、ノードＢの電位はＶ１
に減少する。このとき、ノードＣは、浮遊状態なので、トランジスタ２０１のゲートと第
２の端子との間の寄生容量の容量結合によって、電位が減少する場合が多い。そして、ノ
ードＣの電位は、期間Ｔ４において、ブートストラップ動作によって上昇した分だけ減少
する場合が多い。
以上、図９（Ａ）の回路１０４について説明した。図９（Ａ）の回路１０４は、ブートス
トラップ動作を用いることによって、ノードＢの電位をＶ２まで上昇させることができる
。したがって、実施の形態１で述べるトランジスタ１０２、及びトランジスタ１０３のＶ
ｇｓを大きくすることができる。この結果、トランジスタ１０２、及びトランジスタ１０
３のチャネル幅を小さくすることができるので、レイアウト面積の縮小を図ることができ
る。または、トランジスタ１０２、及びトランジスタ１０３の閾値電圧が上昇しても、ト
ランジスタをオンしやすくすることができる。または、トランジスタ１０２、及びトラン
ジスタ１０３のオン抵抗が小さくなるので、ノードＡの電位及び配線１１１の電位をＶ１
に維持しやすくすることができる。
または、図９（Ａ）の回路１０４では、全てのトランジスタの極性をＮチャネル型又はＰ
チャネル型とすることが可能である。したがって、工程数の削減、歩留まりの向上、信頼
性の向上、又はコストの削減を図ることができる。特に、全てのトランジスタがＮチャネ
ル型の場合、トランジスタの半導体層として、非単結晶半導体、微結晶半導体、有機半導
体、又は酸化物半導体などを用いることが可能になる。よって、工程数の削減、歩留まり
の向上、信頼性の向上、又はコストの削減を図ることができる。ただし、これに限定され
ず、図９（Ａ）の回路１０４は、Ｐチャネル型のトランジスタとＮチャネル型のトランジ
スタとによって構成されるＣＭＯＳ回路を有することが可能である。または、トランジス
タの半導体層として、単結晶半導体、又は多結晶半導体を用いることが可能である。
または、図９（Ａ）の回路１０４では、期間Ｔ４と期間Ｔ５とのうち少なくとも一方にお
いて、トランジスタ２０２～２０４はオフする。したがって、トランジスタが１動作期間
中にずっとオン状態にならないので、閾値電圧の上昇又は移動度の低下などのトランジス
タの特性劣化を抑制することができる。または、期間Ｔ４と期間Ｔ５とにおいて、ノード
Ｃは、電位の上昇と電位の減少とを繰り返す。よって、トランジスタ２０１にパルスが入
力されることになるので、閾値電圧の上昇又は移動度の低下などのトランジスタの特性劣
化を抑制することができる。特に、トランジスタの半導体層として、非単結晶半導体、微
結晶半導体、有機半導体、又は酸化物半導体などが用いられる場合、トランジスタの特性
劣化は顕著に表れる場合が多い。しかし、図９（Ａ）の半導体装置では、トランジスタの
特性劣化を抑制することができるので、トランジスタの半導体層として、非単結晶半導体
、微結晶半導体、有機半導体、又は酸化物半導体などを用いることが容易になる。ただし
、これに限定されず、半導体層としては、多結晶半導体、又は単結晶半導体を用いること
が可能である。
なお、一例として、トランジスタ２０３のチャネル幅は、トランジスタ２０４のチャネル
幅よりも小さいことが好ましい。なぜなら、期間Ｔ２において、トランジスタ２０３とト
ランジスタ２０４とがオンする場合に、ノードＣの電位を低くするためである。同様の理
由によって、一例として、トランジスタ２０３のチャネル長は、トランジスタ２０４のチ
ャネル長よりも短いことが好ましい。ただし、これに限定されず、トランジスタ２０３の
チャネル幅は、トランジスタ２０４のチャネル幅よりも大きいことが可能である。または
、トランジスタ２０３のチャネル長は、トランジスタ２０４のチャネル長よりも小さいこ
とが可能である。
なお、一例として、トランジスタ２０４のチャネル幅は、トランジスタ２０２のチャネル
幅よりも小さいことが好ましい。なぜなら、ノードＢの負荷は、ノードＣの負荷よりも大
きい場合が多いからである。同様の理由で、トランジスタ２０３のチャネル幅は、トラン
ジスタ２０１のチャネル幅よりも小さいことが好ましい。ただし、これに限定されず、ト
ランジスタ２０４のチャネル幅は、トランジスタ２０２のチャネル幅よりも大きいことが
可能である。または、トランジスタ２０３のチャネル幅は、トランジスタ２０１のチャネ
ル幅よりも大きいことが可能である。
なお、一例として、トランジスタ２０１のチャネル幅とトランジスタ２０２のチャネル幅
とは、おおむね等しいことが好ましい。なぜなら、トランジスタ２０１とトランジスタ２
０２とは、両方とも、ノードＣの電位を制御し、同じ極性のトランジスタだからである。
ただし、これに限定されず、トランジスタ２０１のチャネル幅は、トランジスタ２０２の
チャネル幅よりも大きいことが可能であるし、小さいことが可能である。
なお、一例として、トランジスタ２０１、トランジスタ２０２、トランジスタ２０３、又
はトランジスタ２０４のチャネル幅は、実施の形態１で述べるトランジスタ１０１、トラ
ンジスタ１０２、又はトランジスタ１０３のチャネル幅よりも小さいことが好ましい。た
だし、これに限定されず、トランジスタ２０１～２０４のいずれか一のチャネル幅は、図
１（Ａ）のトランジスタ１０１、トランジスタ１０２、又はトランジスタ１０３のチャネ
ル幅よりも大きいことが可能である。
なお、一例として、実施の形態１で述べるトランジスタ１０１と同様に、トランジスタ２
０１において、ゲートと第２の端子との間の寄生容量は、ゲートと第１の端子との間の寄
生容量よりも大きいことが好ましい。なぜなら、期間Ｔ４において、ノードＣの電位がブ
ートストラップ動作によって高くなりやすくなるからである。したがって、ゲートとして
機能する導電層と、ソース又はドレインとして機能する導電層とが重なる面積は、第２の
端子側のほうが、第１の端子側よりも大きいことが好ましい。ただし、これに限定されな
い。
なお、端子１０４ｂには、Ｌレベルの電位がＶ１よりも低い信号を入力することが可能で
ある。こうして、トランジスタ２０２、及びトランジスタ２０４に逆バイアスを印加する
ことができるので、トランジスタ２０２、及びトランジスタ２０４の特性劣化を緩和する
ことができる。または、端子１０４ｂには、Ｈレベルの電位がＶ２よりも低い信号を入力
することが可能である。こうして、トランジスタ２０２、及びトランジスタ２０４がオン
のときのＶｇｓを小さくすることができるので、トランジスタ２０２、及びトランジスタ
２０４の特性劣化を抑制することができる。このような場合、配線１１１に、Ｌレベルの
電位がＶ１よりも低い信号、Ｈレベルの電位がＶ２よりも低い信号、又は、Ｌレベルの電
位がＶ１よりも低く、且つＨレベルの電位がＶ２よりも低い信号を入力することが可能で
ある。ただし、これに限定されず、端子１０４ｂが配線１１１とは別の配線と接続され、
当該配線に、Ｌレベルの電位がＶ１よりも低い信号、Ｈレベルの電位がＶ２よりも低い信
号、又は、Ｌレベルの電位がＶ１よりも低く、且つＨレベルの電位がＶ２よりも低い信号
を入力することが可能である。
なお、実施の形態１と同様に、配線を複数の配線に分割することが可能である。そして、
当該複数の配線には、同じ信号又は電圧を入力することが可能であるし、別々の信号又は
電圧を入力することが可能である。または、当該複数の配線は、同じ配線又は同じ素子と
接続されることが可能であるし、当該複数の配線は、別々の配線又は別々の素子と接続さ
れることが可能である。図１０（Ａ）の一例には、配線１１１が配線１１１Ａ～１１１Ｂ
という複数の配線に分割され、配線１１２が配線１１２Ｃ～１１２Ｄという複数の配線に
分割され、配線１１６が配線１１６Ｅ～１１６Ｆという複数の配線に分割される場合の構
成を示す。そして、トランジスタ２０４のゲートが配線１１１Ａと接続され、トランジス
タ２０２のゲートが配線１１１Ｂと接続される。トランジスタ２０１の第１の端子は、配
線１１２Ｃと接続され、トランジスタ２０３の第１の端子及びゲートは、配線１１２Ｄと
接続される。トランジスタ２０２の第１の端子は、配線１１６Ｅと接続され、トランジス
タ２０４の第１の端子は、配線１１６Ｆと接続される。ただし、これに限定されず、配線
１１１、配線１１２、及び配線１１６のいずれか一又は二つのみが複数の配線に分割され
ることが可能である。または、トランジスタ２０３のゲートと第１の端子とには、別々の
信号又は別々の電圧を入力することが可能である。この場合、トランジスタ２０３のゲー
トと第１の端子とは、別々の配線と接続されることが可能である。
なお、図１０（Ａ）において、配線１１１Ａ～１１１Ｂは、図９（Ａ）の配線１１１に対
応する。よって、配線１１１と同様に、配線１１１Ａ～１１１Ｂには、信号ＯＵＴを入力
することが可能であり、配線１１１Ａ～１１１Ｂは、信号線として機能することが可能で
ある。ただし、これに限定されず、配線１１１Ａ～１１１Ｂには、電圧Ｖ１又は電圧Ｖ２
などの電圧を供給することが可能であり、配線１１１Ａ～１１１Ｂは、電源線として機能
することが可能である。または、配線１１１Ａ～１１１Ｂには、別々の信号又は別々の電
圧を入力することが可能である。または、配線１１１Ａ～１１１Ｂには、他にも様々な信
号、様々な電圧、又は様々な電流を入力することが可能である。
なお、図１０（Ａ）において、配線１１２Ｃ～１１２Ｄは、図９（Ａ）の配線１１２に対
応する。よって、配線１１２と同様に、配線１１２Ｃ～１１２Ｄには、信号ＩＮ１を入力
することが可能であり、配線１１２Ｃ～１１２Ｄは、信号線として機能することが可能で
ある。ただし、これに限定されず、配線１１２Ｃ～１１２Ｄには、電圧Ｖ１又は電圧Ｖ２
などの電圧を供給することが可能であり、配線１１２Ｃ～１１２Ｄは、電源線として機能
することが可能である。または、配線１１２Ｃ～１１２Ｄには、別々の信号又は別々の電
圧を入力することが可能である。または、配線１１２Ｃ～１１２Ｄには、他にも様々な信
号、様々な電圧、又は様々な電流を入力することが可能である。
なお、図１０（Ａ）において、配線１１６Ｅ～１１６Ｆは、図９（Ａ）の配線１１６に対
応する。よって、配線１１６と同様に、配線１１６Ｅ～１１６Ｆには、電圧Ｖ１を供給す
ることが可能であり、配線１１６Ｅ～１１６Ｆは、電源線として機能することが可能であ
る。ただし、これに限定されず、配線１１６Ｅ～１１６Ｆには、信号ＯＵＴ、又は信号Ｉ
Ｎ１～ＩＮ４などの信号を入力することによって、配線１１６Ｅ～１１６Ｆは、信号線と
して機能することが可能である。または、配線１１６Ｅ～１１６Ｆには、別々の電圧、又
は別々の信号を供給することが可能である。または、配線１１６Ｅ～１１６Ｆには、他に
も様々な信号、様々な電圧、又は様々な電流を入力することが可能である。
なお、図１０（Ａ）において、配線１１６Ｅ、及び配線１１６Ｆには、期間Ｔ２において
、Ｌレベルとなる信号を入力することが可能である。例えば、配線１１６Ｅ、及び配線１
１６Ｆには、信号ＩＮ２を入力することが可能である。この場合、配線１１６Ｅ、及び配
線１１６Ｆは、実施の形態１で述べる配線１１３と接続されることが可能である。こうす
ることによって、トランジスタ２０２、及びトランジスタ２０４には、逆バイアスが印加
されるので、トランジスタ２０２、及びトランジスタ２０４の特性劣化を緩和することが
できる。ただし、これに限定されず、配線１１６Ｅと配線１１６Ｆとの一方だけに、信号
ＩＮ２を入力することが可能である。この場合、配線１１６Ｅと配線１１６Ｆの一方のみ
が配線１１３と接続されることが可能である。または、配線１１６Ｅ、及び／又は、配線
１１６Ｆに、信号ＩＮ３、又は信号ＩＮ４を入力することが可能である。この場合、配線
１１６Ｅ、及び／又は、配線１１６Ｆを実施の形態１で述べる配線１１４、又は配線１１
５と接続されることが可能である。
なお、図１０（Ａ）において、配線１１２Ｄに、信号ＩＮ２を入力することが可能である
。この場合、トランジスタ２０３のゲート及び第１の端子は、配線１１３と接続されるこ
とが可能である。こうすることによって、期間Ｔ３において、ノードＣの電位は、Ｈレベ
ルの信号ＩＮ２の電位（Ｖ２）からトランジスタ２０３の閾値電圧（Ｖｔｈ２０３）を引
いた値（Ｖ２－Ｖｔｈ２０３）となる。その後、期間Ｔ４において、信号ＩＮ１がＨレベ
ルになるので、ノードＣの電位は、ブートストラップ動作によって、Ｖ２－Ｖｔｈ２０３
からさらに上昇する。よって、ノードＣの電位が高くなるので、トランジスタ２０１のＶ
ｇｓを大きくすることができる。この結果、回路１０４の出力信号（ノードＢの電位）の
立ち下がり時間、及び立ち上がり時間を短くすることができる。または、回路１０４の出
力信号の遅延を低減することができる。ただし、これに限定されず、配線１１２Ｄには、
電圧Ｖ２を供給することが可能である。
なお、図１０（Ｂ）に示すように、トランジスタ２０１のゲートと第２の端子との間に、
容量素子２２１を新たに接続することが可能である。こうすることによって、図６（Ａ）
と同様に、ノードＣの電位を高くすることができる。ただし、これに限定されず、図６（
Ａ）と同様に、容量素子２２１には、第１の端子及び第２の端子がノードＢと接続され、
ゲートがノードＣと接続されたトランジスタを、ＭＯＳ容量として用いることが可能であ
る。
なお、図１０（Ｂ）と同様に、図１０（Ａ）においても、トランジスタ２０１のゲートと
第２の端子との間に、容量素子２２１を新たに接続することが可能である。または、第１
の端子及び第２の端子がノードＢと接続され、ゲートがノードＣと接続されたトランジス
タを新たに接続することが可能である。
なお、図１０（Ｃ）に示すように、トランジスタ２０４を省略することが可能である。ま
たは、図１０（Ｄ）に示すように、トランジスタ２０２を省略することが可能である。こ
うすることによって、トランジスタの数を減らすことができる。よって、レイアウト面積
の縮小、又は歩留まりの向上などを図ることができる。ただし、これに限定されず、トラ
ンジスタ２０２とトランジスタ２０４との両方を省略することが可能である。
なお、図１０（Ｃ）、又は図１０（Ｄ）と同様に、図１０（Ａ）～（Ｂ）においても、ト
ランジスタ２０２、及び／又は、トランジスタ２０４を省略することが可能である。
なお、図１０（Ｅ）に示すように、トランジスタ２０２を、一方の端子（以下、正極とも
いう）がノードＢと接続され、他方の端子（以下、負極ともいう）が配線１１１と接続さ
れるダイオード２０２ａに置き換えることが可能である。または、トランジスタ２０３を
、一方の端子（以下、正極ともいう）がノードＣと接続され、他方の端子（以下、負極と
もいう）が配線１１１と接続されるダイオード２０３ａに置き換えることが可能である。
この場合、回路１０４の端子１０４ｂには、信号ＯＵＴの反転信号、又はノードＡの電位
の反転した信号が入力されることが可能である。これを実現するために、配線１１１、又
はノードＡは、インバータ回路、ＮＡＮＤ回路、又はＮＯＲ回路などの入力信号を反転し
て出力する機能を有する回路を介して、回路１０４の端子１０４ｂと接続されることが可
能である。ただし、これに限定されず、トランジスタ２０２とトランジスタ２０４との一
方をダイオードに置き換えることが可能である。または、ダイオード２０２ａ、及び／又
は、ダイオード２０３ａを新たに追加することが可能である。
なお、図１０（Ｅ）と同様に、図１０（Ａ）～（Ｄ）においても、トランジスタ２０２を
、一方の端子がノードＢと接続され、他方の端子が配線１１１と接続されるダイオード２
０２ａに置き換えることが可能である。または、トランジスタ２０３を、一方の端子がノ
ードＣと接続され、他方の端子が配線１１１と接続されるダイオード２０３ａに置き換え
ることが可能である。または、ダイオード２０２ａ、及び／又は、ダイオード２０３ａを
新たに追加することが可能である。
なお、図示はしないが、図１０（Ａ）～（Ｅ）において、トランジスタ２０２の第１の端
子は配線１１１と接続され、トランジスタ２０２の第２の端子はノードＢと接続され、ト
ランジスタ２０２のゲートは配線１１１又はノードＢと接続されることによって、トラン
ジスタ２０２をダイオード接続にすることが可能である。または、トランジスタ２０４の
第１の端子は配線１１１と接続され、トランジスタ２０４の第２の端子はノードＣと接続
され、トランジスタ２０４のゲートは配線１１１又はノードＣと接続されることによって
、トランジスタ２０４をダイオード接続にすることが可能である。ただし、これに限定さ
れず、トランジスタ２０２とトランジスタ２０４の一方のみをダイオード接続にすること
が可能である。
なお、図１０（Ｆ）に示すように、トランジスタ２０１～２０４として、Ｐチャネル型ト
ランジスタを用いることが可能である。特に、図１（Ａ）のトランジスタ１０１～１０３
として、Ｐチャネル型トランジスタが用いられる場合には、トランジスタ２０１～２０４
として、Ｐチャネル型トランジスタを用いることが好ましい。トランジスタ２０１ｐ、ト
ランジスタ２０２ｐ、トランジスタ２０３ｐ、及びトランジスタ２０４ｐは、各々、トラ
ンジスタ２０１、トランジスタ２０２、トランジスタ２０３、トランジスタ２０４に対応
し、Ｐチャネル型である。
なお、図１０（Ｆ）と同様に、図１０（Ａ）～（Ｅ）においても、トランジスタ２０１～
２０４として、Ｐチャネル型トランジスタを用いることが可能である。
なお、すでに述べたように、実施の形態１で述べた回路１００が有する回路１０４に、本
実施の形態で述べた回路１０４の構成を用いることが可能である。図１１には、一例とし
て、図７（Ｃ）の回路１００が有する回路１０４に、図９（Ａ）の回路１０４の一例を用
いる場合の構成を示す。ただし、これに限定されず、図９（Ａ）、図１０（Ａ）、図１０
（Ｂ）、図１０（Ｃ）、図１０（Ｄ）、図１０（Ｅ）、図１０（Ｆ）、又はこれらを組み
合わせた場合の回路１０４を、図１（Ａ）、図５（Ａ）、図５（Ｂ）、図６（Ａ）、図６
（Ｂ）、図６（Ｃ）、図７（Ａ）、図７（Ｂ）、図８（Ａ）、又はこれらを組み合わせた
場合の回路１００が有する回路１０４に用いることが可能である。
（実施の形態３）
本実施の形態では、回路１０５の具体例について説明する。なお、回路１０５を半導体装
置、駆動回路、又はゲートドライバと示すことが可能である。なお、実施の形態１、及び
実施の形態２で述べる内容は、その説明を省略する。なお、実施の形態１、及び実施の形
態２で述べる内容は、本実施の形態で述べる内容と自由に組み合わせることができる。
まず、回路１０５の一例について、図１２（Ａ）を参照して説明する。図９（Ａ）の一例
では、回路１０５は、トランジスタ３０１（第８のトランジスタともいう）、トランジス
タ３０２（第９のトランジスタともいう）、トランジスタ３０３（第１０のトランジスタ
ともいう）、トランジスタ３０４（第１１のトランジスタともいう）、及びトランジスタ
３０５（第１２のトランジスタともいう）を有する。ただし、これに限定されず、これら
のトランジスタのいずれかを省略することが可能である。または、これらのトランジスタ
のいずれかを容量素子、抵抗素子、若しくはダイオードなどの様々な素子、又はこれらの
うちのいずれかの素子を組み合わせた回路に置き換えることが可能である。または、トラ
ンジスタ、容量素子、抵抗素子、若しくはダイオードなどの様々な素子、又はこれらのう
ちのいずれかの素子を組み合わせた回路を新たに追加することが可能である。
なお、一例として、トランジスタ３０１～３０５は、Ｎチャネル型であるものとする。特
に、実施の形態１で述べるトランジスタ１０１～１０３、及び実施の形態２で述べるトラ
ンジスタ２０１～２０４がＮチャネル型である場合には、トランジスタ３０１～３０５は
、Ｎチャネル型であることが好ましい。こうして、全てのトランジスタを同じ極性とする
ことができる。ただし、これに限定されず、トランジスタ３０１～３０５は、Ｐチャネル
型であることが可能である。
次に、図１２（Ａ）の回路１０５の接続関係の一例について説明する。トランジスタ３０
１の第１の端子は、配線１１４と接続され、トランジスタ３０１の第２の端子は、ノード
Ａと接続され、トランジスタ３０１のゲートは、配線１１４と接続される。トランジスタ
３０２の第１の端子は、配線１１４と接続され、トランジスタ３０２の第２の端子は、ノ
ードＡと接続され、トランジスタ３０２のゲートは、配線１１３と接続される。トランジ
スタ３０３の第１の端子は、配線１１６と接続され、トランジスタ３０３の第２の端子は
、ノードＡと接続され、トランジスタ３０３のゲートは、配線１１５と接続される。トラ
ンジスタ３０４の第１の端子は、配線１１６と接続され、トランジスタ３０４の第２の端
子は、配線１１１と接続され、トランジスタ３０４のゲートは、配線１１５と接続される
。トランジスタ３０５の第１の端子は、配線１１６と接続され、トランジスタ３０５の第
２の端子は、配線１１１と接続され、トランジスタ３０５のゲートは、配線１１３と接続
される。ただし、これに限定されず、他にも様々な接続構成にすることが可能である。
なお、配線１１３、配線１１４、配線１１５、又は配線１１６には、実施の形態１で述べ
るように、様々な信号、様々な電圧、又は様々な電流を入力することが可能である。ここ
では、一例として、配線１１３には、実施の形態１で述べる信号ＩＮ２が入力されるもの
とする。配線１１４には、一例として、実施の形態１で述べる信号ＩＮ３が入力されるも
のとする。配線１１５には、一例として、図１（Ｂ）又は図３（Ａ）に示す信号ＩＮ４が
入力されるものとする。配線１１６には、一例として、電圧Ｖ１が供給されるものとする
。ただし、これに限定されない。
次に、トランジスタ３０１～３０５が有する機能の一例について説明する。トランジスタ
３０１は、信号ＩＮ３に応じて、Ｈレベルの信号ＩＮ２をノードＡに供給するタイミング
を制御し、ダイオードとして機能することが可能である。または、トランジスタ３０１は
、ノードＡの電位に応じて、配線１１４とノードＡとの導通状態を制御することによって
、信号ＩＮ３をノードＡに供給するタイミングを制御する機能を有する。トランジスタ３
０２は、信号ＩＮ２に応じて、配線１１４とノードＡとの導通状態を制御することによっ
て、信号ＩＮ３をノードＡに供給するタイミングを制御する機能を有し、スイッチとして
機能することが可能である。トランジスタ３０３は、信号ＩＮ４に応じて、配線１１６と
ノードＡとの導通状態を制御することによって、電圧Ｖ１をノードＡに供給する機能を有
し、スイッチとして機能することが可能である。トランジスタ３０４は、信号ＩＮ４に応
じて、配線１１６と配線１１１との導通状態を制御することによって、電圧Ｖ１を配線１
１１に供給する機能を有し、スイッチとして機能することが可能である。トランジスタ３
０５は、信号ＩＮ２に応じて、配線１１６と配線１１１との導通状態を制御するとによっ
て、電圧Ｖ１を配線１１１に供給する機能を有し、スイッチとして機能することが可能で
ある。ただし、これに限定されず、トランジスタ３０１～３０５は、他にも様々な機能を
有することが可能である。または、これらの素子又は回路は、上述した機能を有していな
いことが可能である。
次に、回路１０５の動作について、図１（Ｂ）、図１２（Ｂ）、図１２（Ｃ）、図１３（
Ａ）、図１３（Ｂ）、及び図１３（Ｃ）を参照して説明する。図１２（Ｂ）は、期間Ｔ１
における回路１０５の動作の模式図の一例である。図１２（Ｃ）は、期間Ｔ２における回
路１０５の動作の模式図の一例である。図１３（Ａ）は、期間Ｔ３における回路１０５の
動作の模式図の一例である。図１３（Ｂ）は、期間Ｔ４における回路１０５の動作の模式
図の一例である。図１３（Ｃ）は、期間Ｔ５における回路１０５の動作の模式図の一例で
ある。
まず、期間Ｔ１では、信号ＩＮ２がＨレベルになり、信号ＩＮ３がＨレベルになり、信号
ＩＮ４がＬレベルになる。信号ＩＮ３がＨレベルになるので、トランジスタ３０１がオン
する。同時に、信号ＩＮ２がＨレベルになるので、トランジスタ３０２、及びトランジス
タ３０５がオンする。すると、配線１１４とノードＡとが導通状態となるので、信号ＩＮ
３は、配線１１４からトランジスタ３０１及びトランジスタ３０２を介してノードＡに供
給される。よって、ノードＡの電位が上昇し始める。同様に、配線１１６と配線１１１と
が導通状態となるので、電圧Ｖ１が配線１１６からトランジスタ３０５を介して配線１１
１に供給される。よって、配線１１１の電位はＶ１となる。このとき、信号ＩＮ４はＬレ
ベルなので、トランジスタ３０３、及びトランジスタ３０４はオフになる。よって、配線
１１６とノードＡとは非導通状態となり、配線１１６と配線１１１とは非導通状態となる
。その後、ノードＡの電位が配線１１４の電位（Ｖ２）からトランジスタ３０１の閾値電
圧（Ｖｔｈ３０１）を引いた値（Ｖ２－Ｖｔｈ３０１）となったところで、トランジスタ
３０１はオフになる。同様に、ノードＡの電位が配線１１３の電位（Ｖ２）からトランジ
スタ３０２の閾値電圧（Ｖｔｈ３０２）を引いた値（Ｖ２－Ｖｔｈ３０２）となったとこ
ろで、トランジスタ３０２はオフになる。よって、配線１１４とノードＡとは非導通状態
となる。ここでは、一例として、ノードＡの電位がＶ２－Ｖｔｈ３０１となったところで
、トランジスタ３０１、及びトランジスタ３０２がオフするものとする。よって、ノード
Ａは、電位をＶ２－Ｖｔｈ３０１に維持したまま、浮遊状態になる。
次に、期間Ｔ２では、信号ＩＮ３がＬレベルになり、信号ＩＮ４がＬレベルになり、信号
ＩＮ５がＬレベルのままとなる。信号ＩＮ３がＬレベルになるので、トランジスタ３０１
はオフのままとなる。同時に、信号ＩＮ２がＬレベルになるので、トランジスタ３０２は
オフのままとなり、トランジスタ３０３はオフする。よって、配線１１４とノードＡとは
非導通状態のままとなり、配線１１６と配線１１１とは非導通状態となる。このとき、信
号ＩＮ４はＬレベルのままなので、トランジスタ３０３、及びトランジスタ３０４はオフ
のままとなる。よって、配線１１６とノードＡとは非導通状態のままとなり、配線１１６
と配線１１１とは非導通状態のままとなる。
次に、期間Ｔ３では、信号ＩＮ２がＨレベルになり、信号ＩＮ３がＬレベルのままとなり
、信号ＩＮ４がＨレベルになる。信号ＩＮ３がＬレベルのままなので、トランジスタ３０
１はオフのままとなる。そして、信号ＩＮ２がＨレベルになるので、トランジスタ３０２
、及びトランジスタ３０４がオンになる。すると、配線１１４とノードＡとが導通状態に
なるので、Ｌレベルの信号ＩＮ３が配線１１４からトランジスタ３０２を介してノードＡ
に供給される。同様に、配線１１６と配線１１１とが導通状態となるので、電圧Ｖ１が配
線１１６からトランジスタ３０５を介して配線１１１に供給される。このとき、信号ＩＮ
４がＨレベルになるので、トランジスタ３０３、及びトランジスタ３０４がオンになる。
すると、配線１１６とノードＡとが導通状態となるので、電圧Ｖ１が配線１１６からトラ
ンジスタ３０３を介してノードＡに供給される。同様に、配線１１６と配線１１１とが導
通状態となるので、電圧Ｖ１が配線１１６からトランジスタ３０４を介して配線１１１に
供給される。したがって、ノードＡの電位は、Ｖ１になるように減少し、配線１１１の電
位は、Ｖ１になるように減少する。
次に、期間Ｔ４では、信号ＩＮ２がＬレベルになり、信号ＩＮ３がＬレベルのままとなり
、信号ＩＮ４がＬレベルになる。信号ＩＮ３がＬレベルのままなので、トランジスタ３０
１はオフのままとなる。そして、信号ＩＮ２がＬレベルになるので、トランジスタ３０２
、及びトランジスタ３０５がオフになる。よって、配線１１４とノードＡとは非導通状態
となり、配線１１６と配線１１１とは非導通状態となる。同時に、信号ＩＮ４がＬレベル
になるので、トランジスタ３０３、及びトランジスタ３０４がオフになる。よって、配線
１１６とノードＡとは非導通状態となり、配線１１６と配線１１１とは非導通状態となる
。このように、期間Ｔ４では、回路１０５からは、ノードＡ又は配線１１１に信号又は電
圧などを供給しない場合が多い。
次に、期間Ｔ５では、信号ＩＮ２がＨレベルになり、信号ＩＮ３がＬレベルのままとなり
、信号ＩＮ４がＬレベルのままとなる。信号ＩＮ４がＬレベルのままなので、トランジス
タ３０３、及びトランジスタ３０４がオフになる。よって、配線１１６とノードＡとは非
導通状態となり、配線１１６と配線１１１とは非導通状態となる。同様に、信号ＩＮ３が
Ｌレベルのままなので、トランジスタ３０１がオフのままとなる。このとき、信号ＩＮ２
がＨレベルになるので、トランジスタ３０２、及びトランジスタ３０５がオンになる。す
ると、配線１１４とノードＡとが導通状態となるので、Ｌレベルの信号ＩＮ３が配線１１
４からトランジスタ３０２を介してノードＡに供給される。よって、ノードＡの電位は、
Ｖ１に維持される。同様に、配線１１６と配線１１１とが導通状態となるので、電圧Ｖ１
が配線１１６からトランジスタ３０５を介して配線１１１に供給される。よって、配線１
１１の電位はＶ１に維持される。
以上、図１２（Ａ）の回路１０５について説明した。図１２（Ａ）の回路１０５では、全
てのトランジスタの極性をＮチャネル型又はＰチャネル型とすることが可能である。した
がって、工程数の削減、歩留まりの向上、信頼性の向上、又はコストの削減を図ることが
できる。特に、全てのトランジスタがＮチャネル型の場合、トランジスタの半導体層とし
て、非単結晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることが
可能になる。よって、工程数の削減、歩留まりの向上、信頼性の向上、又はコストの削減
を図ることができる。ただし、これに限定されず、図１２（Ａ）の回路１０５は、Ｐチャ
ネル型のトランジスタとＮチャネル型のトランジスタとによって構成されるＣＭＯＳ回路
を有することが可能である。または、トランジスタの半導体層として、単結晶半導体、又
は多結晶半導体を用いることが可能である。
または、図１２（Ａ）の回路１０５では、期間Ｔ４と期間Ｔ５とのうち少なくとも一方に
おいて、トランジスタ３０１～３０５はオフする。したがって、トランジスタが１動作期
間中にずっとオン状態にならないので、閾値電圧の上昇又は移動度の低下などのトランジ
スタの特性劣化を抑制することができる。特に、トランジスタの半導体層として、非単結
晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などが用いられる場合、トラン
ジスタの特性劣化は顕著に表れる場合が多い。しかし、図１２（Ａ）の回路１０５では、
トランジスタの特性劣化を抑制することができるので、トランジスタの半導体層として、
非単結晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることが容易
になる。ただし、これに限定されず、半導体層としては、多結晶半導体、又は単結晶半導
体を用いることが可能である。
なお、一例として、トランジスタ３０５のチャネル幅は、トランジスタ３０２のチャネル
幅よりも大きいことが好ましい。または、トランジスタ３０４のチャネル幅は、一例とし
て、トランジスタ３０３のチャネル幅よりも大きいことが好ましい。なぜなら、配線１１
１の負荷は、ノードＡの負荷よりも大きい場合が多いので、配線１１１に信号又は電圧な
どを供給するトランジスタの駆動能力は、ノードＡに信号又は電圧などを供給するトラン
ジスタの駆動能力よりも大きい場合が多いからである。そして、トランジスタ３０５、及
びトランジスタ３０４は、配線１１１に信号又は電圧を供給する機能を有し、トランジス
タ３０２、及びトランジスタ３０３は、ノードＡに信号又は電圧を供給する機能を有する
からである。ただし、これに限定されず、トランジスタ３０５のチャネル幅は、トランジ
スタ３０２のチャネル幅よりも小さいことが可能である。または、トランジスタ３０４の
チャネル幅は、一例として、トランジスタ３０３のチャネル幅よりも小さいことが可能で
ある。なぜなら、ノードＡには、実施の形態１で述べるトランジスタ１０１の第１の端子
とゲートとの間の寄生容量によって、ノイズが生じやすいかからである。そして、このノ
イズによって、トランジスタ１０１がオンし、配線１１１の電位が上昇してしまう場合が
あるからである。
なお、一例として、トランジスタ３０３のチャネル幅は、トランジスタ３０２のチャネル
幅よりも大きいことが好ましい。または、トランジスタ３０４のチャネル幅は、一例とし
て、トランジスタ３０５のチャネル幅よりも大きいことが好ましい。こうすることによっ
て、ノードＡ、及び配線１１１に生じるノイズの影響を低減することができる。ただし、
これに限定されず、トランジスタ３０３のチャネル幅は、トランジスタ３０２のチャネル
幅よりも小さいことが可能である。または、トランジスタ３０４のチャネル幅は、トラン
ジスタ３０５のチャネル幅よりも小さいことが可能である。
なお、端子１０５ａ、及び端子１０５ｃには、Ｌレベルの電位がＶ１よりも低い信号を入
力することが可能である。こうして、トランジスタ３０２～３０５に逆バイアスを印加す
ることが可能になるので、トランジスタ３０２～３０５の特性劣化を緩和することができ
る。または、端子１０５ａ、及び端子１０５ｃには、Ｈレベルの電位がＶ２よりも低い信
号を入力することが可能である。こうして、トランジスタ３０２～３０５がオンのときの
Ｖｇｓを小さくすることができるので、トランジスタ３０２～３０５の特性劣化を抑制す
ることができる。このような場合、配線１１３、及び配線１１５に、Ｌレベルの電位がＶ
１よりも低い信号、Ｈレベルの電位がＶ２よりも低い信号、又は、Ｌレベルの電位がＶ１
よりも低く、且つＨレベルの電位がＶ２よりも低い信号を入力することが可能である。た
だし、これに限定されず、端子１０５ａと端子１０５ｃとの一方に、Ｌレベルの電位がＶ
１よりも低い信号、Ｈレベルの電位がＶ２よりも低い信号、又は、Ｌレベルの電位がＶ１
よりも低く、且つＨレベルの電位がＶ２よりも低い信号を入力することが可能である。こ
の場合、配線１１３と配線１１５との一方に、Ｌレベルの電位がＶ１よりも低い信号、Ｈ
レベルの電位がＶ２よりも低い信号、又は、Ｌレベルの電位がＶ１よりも低く、且つＨレ
ベルの電位がＶ２よりも低い信号を入力することが可能である。または、端子１０５ａが
配線１１３とは別の配線と接続され、当該配線に、Ｌレベルの電位がＶ１よりも低い信号
、Ｈレベルの電位がＶ２よりも低い信号、又は、Ｌレベルの電位がＶ１よりも低く、且つ
Ｈレベルの電位がＶ２よりも低い信号を入力することが可能である。または、端子１０５
ｃが配線１１５とは別の配線と接続され、当該配線に、Ｌレベルの電位がＶ１よりも低い
信号、Ｈレベルの電位がＶ２よりも低い信号、又は、Ｌレベルの電位がＶ１よりも低く、
且つＨレベルの電位がＶ２よりも低い信号を入力することが可能である。
なお、端子１０５ｄには、期間Ｔ１、期間Ｔ３、及び期間Ｔ４において、Ｌレベルとなる
信号を入力することが可能である。例えば、端子１０５ｄには、信号ＩＮ２を入力するこ
とが可能である。この場合、端子１０５ｄは、配線１１３と接続されることが可能である
。こうすることによって、トランジスタ３０３、トランジスタ３０４、又はトランジスタ
３０５には、逆バイアスを印加することが可能になるので、トランジスタ３０３、トラン
ジスタ３０４、又はトランジスタ３０５の特性劣化を緩和することができる。
なお、実施の形態１、又は実施の形態２と同様に、配線を複数の配線に分割することが可
能である。そして、当該複数の配線には、同じ信号又は電圧を入力することが可能である
し、別々の信号又は電圧を入力することが可能である。または、当該複数の配線は、同じ
配線又は同じ素子と接続されることが可能であるし、当該複数の配線は、別々の配線又は
別々の素子と接続されることが可能である。図１４（Ａ）の一例には、配線１１３が配線
１１３Ａ～１１３Ｂという複数の配線に分割され、配線１１４が配線１１４Ａ～１１４Ｂ
という複数の配線に分割され、配線１１５が配線１１５Ａ～１１５Ｂという複数の配線に
分割され、配線１１６が配線１１６Ｇ～１１６Ｉという複数の配線に分割される場合の構
成を示す。そして、トランジスタ３０２のゲートが配線１１３Ａと接続され、トランジス
タ３０５のゲートが配線１１３Ｂと接続される。トランジスタ３０２の第１の端子が配線
１１４Ａと接続され、トランジスタ３０１の第１の端子及びゲートが配線１１４Ｂと接続
される。トランジスタ３０３のゲートが配線１１５Ａと接続され、トランジスタ３０４の
ゲートが配線１１５Ｂと接続される。トランジスタ３０３の第１の端子が配線１１６Ｇと
接続され、トランジスタ３０４の第１の端子が配線１１６Ｈと接続され、トランジスタ３
０５の第１の端子が配線１１６Ｉと接続される。ただし、これに限定されず、配線１１３
、配線１１４、配線１１５、及び配線１１６のうちの、一つ、二つ、又は三つのみが複数
の配線に分割されることが可能である。
なお、図１４（Ａ）において、配線１１３Ａ～１１３Ｂは、図１２（Ａ）の配線１１３に
対応する。よって、配線１１３と同様に、配線１１３Ａ～１１３Ｂには、信号ＩＮ２を入
力することが可能であり、配線１１３Ａ～１１３Ｂは、信号線として機能することが可能
である。ただし、これに限定されず、配線１１３Ａ～１１３Ｂには、電圧Ｖ１又は電圧Ｖ
２などの電圧を供給することが可能であり、配線１１３Ａ～１１３Ｂは、電源線として機
能することが可能である。または、配線１１３Ａ～１１３Ｂには、別々の信号又は別々の
電圧を入力することが可能である。または、配線１１３Ａ～１１３Ｂには、他にも様々な
信号、様々な電圧、又は様々な電流を入力することが可能である。
なお、図１４（Ａ）において、配線１１４Ａ～１１４Ｂは、図１２（Ａ）の配線１１４に
対応する。よって、配線１１４と同様に、配線１１４Ａ～１１４Ｂには、信号ＩＮ３を入
力することが可能であり、配線１１４Ａ～１１４Ｂは、信号線として機能することが可能
である。ただし、これに限定されず、配線１１４Ａ～１１４Ｂには、電圧Ｖ１又は電圧Ｖ
２などの電圧を供給することが可能であり、配線１１４Ａ～１１４Ｂは、電源線として機
能することが可能である。または、配線１１４Ａ～１１４Ｂには、別々の信号又は別々の
電圧を入力することが可能である。または、配線１１４Ａ～１１４Ｂには、他にも様々な
信号、様々な電圧、又は様々な電流を入力することが可能である。
なお、図１４（Ａ）において、配線１１５Ａ～１１５Ｂは、図１２（Ａ）の配線１１５に
対応する。よって、配線１１５と同様に、配線１１５Ａ～１１５Ｂには、信号ＩＮ４を入
力することが可能であり、配線１１５Ａ～１１５Ｂは、信号線として機能することが可能
である。ただし、これに限定されず、配線１１５Ａ～１１５Ｂには、電圧Ｖ１又は電圧Ｖ
２などの電圧を供給することが可能であり、配線１１５Ａ～１１５Ｂは、電源線として機
能することが可能である。または、配線１１５Ａ～１１５Ｂには、別々の信号又は別々の
電圧を入力することが可能である。または、配線１１５Ａ～１１５Ｂには、他にも様々な
信号、様々な電圧、又は様々な電流を入力することが可能である。
なお、図１４（Ａ）において、配線１１６Ｇ～１１６Ｉは、図１２（Ａ）の配線１１６に
対応する。よって、配線１１６と同様に、配線１１６Ｇ～１１６Ｉには、電圧Ｖ１を供給
することが可能であり、配線１１６Ｇ～１１６Ｉは、電源線として機能することが可能で
ある。ただし、これに限定されず、配線１１６Ｇ～１１６Ｉには、信号ＯＵＴ、又は信号
ＩＮ１～ＩＮ４などの信号を入力することによって、配線１１６Ｇ～１１６Ｉは、信号線
として機能することが可能である。または、配線１１６Ｇ～１１６Ｉには、別々の電圧、
又は別々の信号を供給することが可能である。または、配線１１６Ｇ～１１６Ｉには、他
にも様々な信号、様々な電圧、又は様々な電流を入力することが可能である。
なお、図１４（Ａ）において、配線１１６Ｇ、及び配線１１６Ｈには、期間Ｔ３において
、Ｌレベルとなる信号を入力することが可能である。例えば、配線１１６Ｇ、及び配線１
１６Ｈには、信号ＩＮ２を入力することが可能である。この場合、配線１１６Ｇ、及び配
線１１６Ｈは、実施の形態１及び実施の形態２で述べる配線１１２と接続されることが可
能である。こうすることによって、トランジスタ３０３、及びトランジスタ３０４に逆バ
イアスを印加することが可能になるので、トランジスタ３０３、及びトランジスタ３０４
の特性劣化を抑制することができる。ただし、これに限定されず、配線１１６Ｇと配線１
１６Ｈとの一方のみに、信号ＩＮ２を入力することが可能である。または、配線１１６Ｇ
、及び／又は、配線１１６Ｈに、信号ＯＵＴ、又は信号ＩＮ３を入力することが可能であ
る。この場合、配線１１６Ｇ、及び／又は、配線１１６Ｈは、実施の形態１及び実施の形
態２で述べる配線１１１、又は配線１１４と接続されることが可能である。
なお、図１４（Ａ）において、配線１１６Ｉには、期間Ｔ１、期間Ｔ３、期間Ｔ５におい
て、Ｌレベルとなる信号を入力することが可能である。例えば、配線１１６Ｉには、信号
ＩＮ２を入力することが可能である。この場合、配線１１６Ｉは、実施の形態１及び実施
の形態２で述べる配線１１２と接続されることが可能である。こうすることによって、ト
ランジスタ３０５に逆バイアスを印加することが可能になるので、トランジスタ３０５の
特性劣化を抑制することができる。ただし、これに限定されない。
なお、図１４（Ｂ）に示すように、トランジスタ３０３、及びトランジスタ３０４を省略
することが可能である。こうして、トランジスタの数を減らすことができる。よって、レ
イアウト面積の縮小、又は歩留まりの向上などを図ることができる。
ただし、これに限定されず、トランジスタ３０３とトランジスタ３０４との一方のみを省
略することが可能である。
なお、図１４（Ｂ）と同様に、図１４（Ａ）においても、トランジスタ３０３、及び／又
は、トランジスタ３０４を省略することが可能である。
なお、図１４（Ｃ）に示すように、トランジスタ３０５を省略することが可能である。こ
うして、トランジスタの数を減らすことができる。よって、レイアウト面積の縮小、又は
歩留まりの向上などを図ることができる。ただし、これに限定されない。
なお、図１４（Ｃ）と同様に、図１４（Ａ）～（Ｂ）においても、トランジスタ３０５を
省略することが可能である
なお、図１５（Ａ）に示すように、トランジスタ３０２を省略することが可能である。こ
うして、トランジスタの数を減らすことができる。よって、レイアウト面積の縮小、又は
歩留まりの向上などを図ることができる。ただし、これに限定されない。
なお、図１５（Ａ）と同様に、図１４（Ａ）～（Ｃ）においても、トランジスタ３０２を
省略することが可能である。
なお、図１５（Ｂ）に示すように、トランジスタ３０１を省略することが可能である。こ
うして、トランジスタの数を減らすことができる。よって、レイアウト面積の縮小、又は
歩留まりの向上などを図ることができる。ただし、これに限定されない。
なお、図１５（Ｂ）と同様に、図１４（Ａ）～（Ｃ）、及び図１５（Ａ）においても、ト
ランジスタ３０１を省略することが可能である。
なお、図１６（Ａ）に示すように、トランジスタ３０３を、一方の端子（以下、正極とも
いう）がノードＡと接続され、他方の端子（以下、負極ともいう）が配線１１５と接続さ
れるダイオード３０３ａに置き換えることが可能である。または、トランジスタ３０４を
、一方の端子（以下、正極ともいう）が配線１１１と接続され、他方の端子（以下、負極
ともいう）が配線１１５と接続されるダイオード３０４ａに置き換えることが可能である
。ただし、これに限定されず、トランジスタ３０３とトランジスタ３０４との一方をダイ
オードに置き換えることが可能である。または、ダイオード３０３ａ、及び／又は、ダイ
オード３０４ａを新たに追加することが可能である。
なお、図１６（Ａ）と同様に、図１４（Ａ）～（Ｃ）、及び図１５（Ａ）～（Ｂ）におい
ても、トランジスタ３０３を、一方の端子がノードＡと接続され、他方の端子が配線１１
５と接続されるダイオード３０３ａに置き換えることが可能である。または、トランジス
タ３０４を、一方の端子が配線１１１と接続され、他方の端子が配線１１５と接続される
ダイオード３０４ａに置き換えることが可能である。または、ダイオード３０３ａ、及び
／又は、ダイオード３０４ａを新たに追加することが可能である。
なお、図示はしないが、図１４（Ａ）～（Ｃ）、図１５（Ａ）～（Ｂ）、及び図１６（Ａ
）において、トランジスタ３０３の第１の端子が配線１１５と接続され、トランジスタ３
０３の第２の端子がノードＡと接続され、トランジスタ３０３のゲートがノードＡと接続
されることによって、トランジスタ３０３をダイオード接続にすることが可能である。ま
たは、トランジスタ３０４の第１の端子が配線１１５と接続され、トランジスタ３０４の
第２の端子が配線１１１と接続され、トランジスタ３０４のゲートが配線１１１と接続さ
れることによって、トランジスタ３０４をダイオード接続にすることが可能である。ただ
し、これに限定されず、トランジスタ３０３とトランジスタ３０４との一方をダイオード
接続にすることが可能である。
なお、図１６（Ｂ）に示すように、トランジスタ３０５を、一方の端子（以下、正極とも
いう）が配線１１１と接続され、他方の端子（以下、負極ともいう）が配線１１３と接続
されるダイオード３０５ａに置き換えることが可能である。ただし、これに限定されず、
ダイオード３０５ａを新たに追加することが可能である。
なお、図１６（Ｂ）と同様に、図１４（Ａ）～（Ｃ）、図１５（Ａ）～（Ｂ）、及び図１
６（Ａ）においても、トランジスタ３０５を、一方の端子（以下、正極ともいう）が配線
１１１と接続され、他方の端子（以下、負極ともいう）が配線１１３と接続されるダイオ
ード３０５ａに置き換えることが可能である。または、ダイオード３０５ａを新たに追加
することが可能である。
なお、図示はしないが、図１４（Ａ）～（Ｃ）、図１５（Ａ）～（Ｂ）、及び図１６（Ａ
）～（Ｂ）において、トランジスタ３０５の第１の端子が配線１１３と接続され、トラン
ジスタ３０５の第２の端子が配線１１１と接続され、トランジスタ３０５のゲートが配線
１１１と接続されることによって、トランジスタ３０５をダイオード接続にすることが可
能である。ただし、これに限定されない。
なお、図１７（Ａ）に示すように、トランジスタ３０１のゲートは、配線１１７と接続さ
れることが可能である。このために、回路１０５は、新たに端子１０５ｇを有することが
可能である。そして、配線１１７は、端子１０５ｇを介してトランジスタ３０１のゲート
と接続される。配線１１７には、電圧Ｖ２が供給され、配線１１７は電源線として機能す
ることが可能である。ただし、これに限定されず、トランジスタ３０１の第１の端子が配
線１１７と接続され、トランジスタ３０１のゲートは、配線１１４と接続されることが可
能である。または、配線１１７には、期間Ｔ２において、Ｈレベルとなる信号を入力する
ことが可能であり、配線１１７は、信号線として機能することが可能である。例えば、配
線１１７に信号ＩＮ２を入力することが可能であり、配線１１７は、配線１１３と接続さ
れることが可能である。または、配線１１７には、他にも様々な信号、様々な電圧、又は
様々な電流を入力することが可能である。
なお、図１７（Ａ）と同様に、図１４（Ａ）～（Ｃ）、図１５（Ａ）～（Ｂ）、及び図１
６（Ａ）～（Ｂ）においても、トランジスタ３０１のゲート、又はトランジスタ３０１の
第１の端子は、配線１１７と接続されることが可能である。
なお、図１７（Ｂ）に示すように、トランジスタ３０６、及びトランジスタ３０７を新た
に追加することが可能である。一例として、トランジスタ３０６、及びトランジスタ３０
７は、トランジスタ３０１～３０５と同じ極性である場合が多く、Ｎチャネル型であるも
のとする。トランジスタ３０６の第１の端子は、配線１１６と接続され、トランジスタ３
０６の第２の端子は、ノードＡと接続され、トランジスタ３０６のゲートは、配線１１８
と接続される。トランジスタ３０７の第１の端子は、配線１１６と接続され、トランジス
タ３０７の第２の端子は、配線１１１と接続され、トランジスタ３０７のゲートは、配線
１１８と接続される。配線１１８には、一例として、信号ＩＮ５が入力されるものとし、
配線１１８は、信号線として機能することが可能である。トランジスタ３０６は、信号Ｉ
Ｎ５、又は配線１１５の電位に応じて、配線１１６とノードＡとの導通状態を制御するこ
とによって、電圧Ｖ１がノードＡに供給されるタイミングを制御する機能を有し、スイッ
チとして機能することが可能である。トランジスタ３０７は、信号ＩＮ５、又は配線１１
５の電位に応じて、配線１１６と配線１１１との導通状態を制御することによって、電圧
Ｖ１が配線１１１に供給されるタイミングを制御する機能を有し、スイッチとして機能す
ることが可能である。信号ＩＮ５は、一例として、全段リセット信号として機能する場合
が多い。ただし、これに限定されず、トランジスタ３０６とトランジスタ３０７との一方
のみを新たに追加することが可能である。
なお、図１７（Ｂ）と同様に、図１４（Ａ）～（Ｃ）、図１５（Ａ）～（Ｂ）、図１６（
Ａ）～（Ｂ）、及び図１７（Ａ）においても、トランジスタ３０６、及び／又は、トラン
ジスタ３０７を新たに追加することが可能である。トランジスタ３０６の第１の端子は、
配線１１６と接続され、トランジスタ３０６の第２の端子は、ノードＡと接続され、トラ
ンジスタ３０６のゲートは、配線１１８と接続される。トランジスタ３０７の第１の端子
は、配線１１６と接続され、トランジスタ３０７の第２の端子は、配線１１１と接続され
、トランジスタ３０７のゲートは、配線１１８と接続される。
なお、図１７（Ｃ）に示すように、トランジスタ３０１～３０５として、Ｐチャネル型ト
ランジスタを用いることが可能である。特に、実施の形態１で述べるトランジスタ１０１
～１０３、及び実施の形態２で述べるトランジスタ２０１～２０４として、Ｐチャネル型
トランジスタが用いられる場合には、トランジスタ３０１～３０５として、Ｐチャネル型
トランジスタを用いることが好ましい。トランジスタ３０１ｐ、トランジスタ３０２ｐ、
トランジスタ３０３ｐ、トランジスタ３０４ｐ、及びトランジスタ３０５ｐは、各々、ト
ランジスタ３０１、トランジスタ３０２、トランジスタ３０３、トランジスタ３０４、ト
ランジスタ３０５に対応する。
なお、図１７（Ｃ）と同様に、図１４（Ａ）～（Ｃ）、図１５（Ａ）～（Ｂ）、図１６（
Ａ）～（Ｂ）、及び図１７（Ａ）～（Ｂ）においても、トランジスタ３０１～３０５とし
て、Ｐチャネル型トランジスタを用いることが可能である。
なお、すでに述べたように、実施の形態１で述べる回路１００が有する回路１０５に、本
実施の形態で述べる回路１０５の構成を用いることが可能である。図１８（Ａ）には、一
例として、図１（Ａ）の回路１００が有する回路１０５に、図１２（Ａ）の回路１０５の
一例を用いる場合の構成を示す。そして、図１８（Ｂ）には、一例として、図１（Ａ）の
回路１００が有する回路１０５に、図１２（Ａ）の回路１０５の一例を用い、さらに図１
（Ａ）の回路１００が有する回路１０４に、図９（Ａ）の回路１０４の一例を用いる場合
の構成を示す。ただし、これに限定されず、図１２（Ａ）、図１４（Ａ）、図１４（Ｂ）
、図１４（Ｃ）、図１５（Ａ）、図１５（Ｂ）、図１６（Ａ）、図１６（Ｂ）、図１７（
Ａ）、図１７（Ｂ）、図１７（Ｃ）、又はこれらを組み合わせた場合の回路１０５を、図
１（Ａ）、図５（Ａ）、図５（Ｂ）、図６（Ａ）、図６（Ｂ）、図６（Ｃ）、図７（Ａ）
、図７（Ｂ）、図８（Ａ）、又はこれらを組み合わせた場合の回路１００が有する回路１
０５に用いることが可能である。
（実施の形態４）
本実施の形態では、シフトレジスタの一例について説明する。本実施の形態のシフトレジ
スタは、実施の形態１～実施の形態３の半導体装置を有することが可能である。なお、シ
フトレジスタを、半導体装置、又はゲートドライバを示すことが可能である。なお、実施
の形態１～実施の形態３で述べる内容は、その説明を省略する。なお、実施の形態１～実
施の形態３で述べる内容は、本実施の形態で述べる内容と自由に組み合わせることができ
る。
まず、シフトレジスタの一例について、図１９を参照して説明する。シフトレジスタ４０
０は、フリップフロップ４０１＿１～４０１＿Ｎ（Ｎは自然数）という複数のフリップフ
ロップを有する。
なお、フリップフロップ４０１＿１～４０１＿Ｎは、各々、実施の形態１～実施の形態３
で述べる半導体装置に対応する。図１９の一例には、フリップフロップ４０１＿１～４０
１＿Ｎとして、図１（Ａ）の半導体装置を用いる場合について示す。ただし、これに限定
されず、フリップフロップ４０１＿１～４０１＿Ｎとしては、図１（Ａ）の半導体装置の
他にも、実施の形態１～実施の形態３で述べる半導体装置、又は他の様々な半導体装置又
は回路を用いることが可能である。
次に、シフトレジスタの接続関係について説明する。シフトレジスタ４００は、配線４１
１＿１～４１１＿Ｎ、配線４１２、配線４１３、配線４１４、及び配線４１５と接続され
る。そして、フリップフロップ４０１＿ｉ（ｉは１～Ｎのいずれか一）において、配線１
１１は配線４１１＿ｉと接続され、配線１１２は配線４１２と配線４１３との一方と接続
され、配線１１３は配線４１２と配線４１３との他方と接続され、配線１１４は配線４１
１＿ｉ－１と接続され、配線１１５は配線４１１＿ｉ＋１と接続され、配線１１６は配線
４１６と接続される。ここで、奇数段のフリップフロップと、偶数段のフリップフロップ
とでは、配線１１２及び配線１１３の接続先が逆になっている場合が多い。例えば、奇数
段のフリップフロップにおいて、配線１１２が配線４１２と接続され、配線１１３が配線
４１３と接続される場合、偶数段のフリップフロップにおいては、配線１１２が配線４１
３と接続され、配線１１３が配線４１２と接続される場合が多い。一方、奇数段のフリッ
プフロップにおいて、配線１１２が配線４１３と接続され、配線１１３が配線４１２と接
続される場合、偶数段のフリップフロップにおいては、配線１１２が配線４１２と接続さ
れ、配線１１３が配線４１３と接続される場合が多い。ただし、これに限定されず、他に
も様々な接続構成にすることが可能である。
なお、フリップフロップ４０１＿１では、配線１１４は、配線４１４と接続される場合が
多い。そして、フリップフロップ４０１＿Ｎでは、配線１１５は、配線４１５と接続され
る場合が多い。
なお、配線４１１＿１～４１１＿Ｎは、各々、実施の形態１～実施の形態３で述べる配線
１１１に対応する。配線４１２は、実施の形態１～実施の形態３で述べる配線１１２又は
配線１１３に対応する。配線４１３は、実施の形態１～実施の形態３で述べる配線１１２
又は配線１１３に対応する。配線４１４は、実施の形態１～実施の形態３で述べる配線１
１４に対応する。配線４１５は、実施の形態１～実施の形態３で述べる配線１１５に対応
する。配線４１６は、実施の形態１～実施の形態３で述べる配線１１６に対応する。
次に、配線４１１＿１～４１１＿Ｎ、配線４１２、配線４１３、配線４１４、配線４１５
、配線４１６に入力又は出力される信号又は電圧の一例について説明する。配線４１１＿
１～４１１＿Ｎからは、一例として、各々、信号ＧＯＵＴ＿１～ＧＯＵＴ＿Ｎが出力され
るものとする。信号ＧＯＵＴ＿１～ＧＯＵＴ＿Ｎは、各々、フリップフロップ４０１＿１
～４０１＿Ｎの出力信号である。そして、信号ＧＯＵＴ＿１～ＧＯＵＴ＿Ｎは、実施の形
態１～実施の形態３で述べる信号ＯＵＴに対応し、出力信号、選択信号、転送信号、スタ
ート信号、リセット信号、ゲート信号、又は走査信号として機能することが可能である。
配線４１２には、一例として、信号ＧＣＫが入力されるものとする。信号ＧＣＫは、実施
の形態１～実施の形態３で述べる信号ＩＮ１又は信号ＩＮ２に対応し、クロック信号とし
て機能することが可能である。配線４１３には、一例として、信号ＧＣＫＢが入力される
ものとする。信号ＧＣＫＢは、実施の形態１～実施の形態３で述べる信号ＩＮ１又は信号
ＩＮ２に対応し、反転クロック信号として機能することが可能である。配線４１４には、
一例として、信号ＧＳＰが入力されるものとする。信号ＧＳＰは、実施の形態１～実施の
形態３で述べる信号ＩＮ３に対応し、スタート信号、又は垂直同期信号として機能するこ
とが可能である。配線４１５には、一例として、信号ＧＲＥが入力されるものとする。信
号ＧＲＥは、実施の形態１～実施の形態３で述べる信号ＩＮ４に対応し、リセット信号と
して機能することが可能である。配線４１６には、一例として、電圧Ｖ１が入力されるも
のとする。ただし、これに限定されず、配線４１１＿１～４１１＿Ｎ、配線４１２、配線
４１３、配線４１４、配線４１５、及び／又は、配線４１６には、他にも様々な信号、様
々な電流、又は様々な電圧を入力することが可能である。例えば、配線４１２、配線４１
３、配線４１４、及び／又は、配線４１５に、電圧Ｖ１又は電圧Ｖ２などの電圧が供給さ
れることが可能である。または、配線４１６に、信号ＧＯＵＴ＿１～ＧＯＵＴ＿Ｎ、信号
ＧＣＫ、信号ＧＣＫＢ、信号ＧＳＰ、又は信号ＧＲＥなどの信号が入力されることが可能
である。または、配線４１１＿１～４１１＿Ｎ、配線４１２、配線４１３、配線４１４、
配線４１５、及び／又は、配線４１６に、信号又は電圧などを入力せずに、これらの配線
を浮遊状態にすることが可能である。
なお、配線４１１＿１～４１１＿Ｎは、信号線、ゲート線、走査線、又は出力信号線とし
て機能することが可能である。配線４１２は、信号線、又はクロック信号線として機能す
ることが可能である。配線４１３は、信号線、又はクロック信号線として機能することが
可能である。配線４１４は、信号線として機能することが可能である。配線４１５は、信
号線として機能することが可能である。配線４１６は、電源線、又はグランド線として機
能することが可能である。ただし、これに限定されず、配線４１１＿１～４１１＿Ｎ、配
線４１２、配線４１３、配線４１４、配線４１５、及び／又は、配線４１６は、他にも様
々な配線として機能することが可能である。例えば、配線４１２、配線４１３、配線４１
４、及び／又は、配線４１５に、電圧が供給される場合、これらの配線は、電源線として
機能することが可能である。または、配線４１６に、信号が入力される場合、配線４１６
は、信号線として機能することが可能である。
なお、すでに述べたように、シフトレジスタには、多相のクロック信号、又は非平衡のク
ロック信号を入力することが可能である。
なお、配線４１２、配線４１３、配線４１４、配線４１５、及び配線４１６には、回路４
２０から信号又は電圧などが入力されるものとする。回路４２０は、シフトレジスタ４０
０に信号又は電圧などを供給することによって、シフトレジスタ４００を制御する機能を
有し、制御回路、又はコントローラなどとして機能することが可能である。本実施の形態
では、一例として、回路４２０は、配線４１２、配線４１３、配線４１４、配線４１５、
及び配線４１６に、各々、信号ＧＣＫ、信号ＧＣＫＢ、信号ＧＳＰ、信号ＧＲＥ、電圧Ｖ
１を供給するものとする。ただし、これに限定されず、回路４２０は、シフトレジスタ４
００だけでなく、他にも様々な回路（例えば、信号線駆動回路、走査線駆動回路、及び／
又は、画素など）に、信号又は電圧を供給し、これらの回路を制御することが可能である
。
なお、回路４２０は、一例として、回路４２１、及び回路４２２を有するものとする。回
路４２１は、正電源電圧、負電源電圧、グランド電圧、基準電圧などの電源電圧を生成す
る機能を有し、電源回路、又はレギュレータとして機能することが可能である。回路４２
２は、クロック信号、反転クロック信号、スタート信号、リセット信号、及び／又は、ビ
デオ信号などの様々な信号を生成する機能を有し、タイミングジェネレータとして機能す
ることが可能である。ただし、これに限定されず、回路４２０は、回路４２１及び回路４
２２の他にも様々な回路、又は様々な素子を有することが可能である。例えば、回路４２
０は、オシレータ、レベルシフト回路、インバータ回路、バッファ回路、ＤＡ変換回路、
ＡＤ変換回路、オペアンプ、シフトレジスタ、ルックアップテーブル、コイル、トランジ
スタ、容量素子、抵抗素子、及び／又は、分周器などを有することが可能である。
次に、図１９のシフトレジスタの動作について、図２０のタイミングチャートを参照して
説明する。図２０は、シフトレジスタの動作を説明するためのタイミングチャートの一例
である。図２０には、信号ＧＳＰ、信号ＧＲＥ、信号ＧＣＫ、信号ＧＣＫＢ、信号ＧＯＵ
Ｔ＿１、信号ＧＯＵＴ＿ｉ－１、信号ＧＯＵＴ＿ｉ、信号ＧＯＵＴ＿ｉ＋１、及び信号Ｇ
ＯＵＴ＿Ｎの一例を示す。なお、実施の形態１～実施の形態３の半導体装置の動作と共通
するところは、その説明を省略する。
フリップフロップ４０１＿ｉの動作について説明する。まず、信号ＧＯＵＴ＿ｉ－１がＨ
レベルになる。すると、フリップフロップ４０１＿ｉは、期間Ｔ１における動作を開始し
、信号ＧＯＵＴ＿ｉはＬレベルになる。その後、信号ＧＣＫ、及び信号ＧＣＫＢが反転す
る。すると、フリップフロップ４０１＿ｉが期間Ｔ２における動作を開始し、信号ＧＯＵ
Ｔ＿ｉがＨレベルになる。信号ＧＯＵＴ＿ｉは、フリップフロップ４０１＿ｉ－１にリセ
ット信号として入力され、且つフリップフロップ４０１＿ｉ＋１にスタート信号として入
力される。よって、フリップフロップ４０１＿ｉ－１は、期間Ｔ３における動作を開始し
、フリップフロップ４０１＿ｉ＋１は、期間Ｔ１における動作を開始する。その後、信号
ＧＣＫ、及び信号ＧＣＫＢが再び反転する。すると、フリップフロップ４０１＿ｉ＋１が
期間Ｔ２における動作を開始し、信号ＧＯＵＴ＿ｉ＋１がＨレベルとなる。信号ＧＯＵＴ
＿ｉ＋１は、フリップフロップ４０１＿ｉにリセット信号として入力される。したがって
、フリップフロップ４０１＿ｉが期間Ｔ３における動作を開始するので、信号ＧＯＵＴ＿
ｉはＬレベルとなる。その後、再び信号ＧＯＵＴ＿ｉ－１がＨレベルになるまでは、フリ
ップフロップ４０１＿ｉは、信号ＧＣＫ及び信号ＧＣＫＢが反転するたびに、期間Ｔ４に
おける動作と期間Ｔ５における動作とを繰り返す。
なお、フリップフロップ４０１＿１では、前の段のフリップフロップの出力信号の代わり
に、信号ＧＳＰが回路４２０から配線４１４を介して入力される。よって、信号ＧＳＰが
Ｈレベルになると、フリップフロップ４０１＿１は、期間Ｔ１における動作を開始する。
なお、フリップフロップ４０１＿Ｎでは、次の段のフリップフロップの出力信号の代わり
に、信号ＧＲＥが回路４２０から配線４１５を介して入力される。よって、信号ＧＲＥが
Ｈレベルになると、フリップフロップ４０１＿Ｎは、期間Ｔ３における動作を開始する。
以上、本実施の形態のシフトレジスタの動作について説明した。本実施の形態のシフトレ
ジスタは、実施の形態１～実施の形態３の半導体装置を用いることによって、当該半導体
装置と同様のメリットを得ることが可能である。
なお、実施の形態１～実施の形態３で述べるように、信号ＧＣＫと信号ＧＣＫＢとの関係
を非平衡にすることが可能である。例えば、図２１（Ａ）のタイミングチャートに示すよ
うに、信号ＧＣＫ及び信号ＧＣＫＢにおいて、Ｈレベルになる期間がＬレベルになる期間
よりも短くすることが可能である。こうすることによって、信号ＧＯＵＴ＿１～ＧＯＵＴ
＿Ｎに、遅延又はなまりなどが生じても、これらの信号がＨレベルとなる期間を防止する
ことができる。したがって、本実施の形態のシフトレジスタが表示装置に用いられる場合
、複数の行が同時に選択されることを防ぐことができる。ただし、これに限定されず、信
号ＧＣＫ、及び／又は、信号ＧＣＫＢにおいて、Ｈレベルになる期間がＬレベルになる期
間よりも長いことが可能である。
なお、実施の形態１～実施の形態３で述べるように、多相のクロック信号を用いることが
可能である。例えば、図２１（Ｂ）のタイミングチャートに示すように、Ｍ（Ｍは自然数
）相のクロック信号を用いることが可能である。この場合、信号ＧＯＵＴ＿１～ＧＯＵＴ
＿Ｎにおいて、ある段においてＨレベルとなる期間は、その前後の段においてＨレベルと
なる期間と重なることが可能となる。したがって、本実施の形態が表示装置に用いられる
場合、複数の行が同時に選択されることになる。これにより、他の行の画素へのビデオ信
号をプリチャージ電圧として用いることが可能になる。
なお、図２１（Ｂ）において、Ｍ≦８であることが好ましい。より好ましくは、Ｍ≦６で
あることが好ましい。さらに好ましくは、Ｍ≦４であることが好ましい。なぜなら、シフ
トレジスタが表示装置の走査線駆動回路に用いられる場合、Ｍが大きすぎると、画素に複
数の種類のビデオ信号が書き込まれるからである。そして、当該画素に不正なビデオ信号
が入力される期間が長くなるので、表示品位が低下する場合があるからである。
なお、図２１（Ｂ）と同様に、図２１（Ａ）のタイミングチャートにおいても、多相のク
ロック信号を用いることが可能である。
なお、配線４１５は、他の配線と共有、又は省略されることが可能である。例えば、配線
４１５は、配線４１２、配線４１３、配線４１４、又は配線４１６と共有されることが可
能である。この場合、配線４１５が省略され、フリップフロップ４０１＿Ｎにおいて、配
線１１５は、配線４１２、配線４１３、配線４１４、又は配線４１６と接続されることが
可能である。別の例として、配線４１５が省略されることが可能である。この場合、フリ
ップフロップ４０１＿Ｎにおいて、図１４（Ｂ）と同様に、回路１０５が有するトランジ
スタ３０３及びトランジスタ３０４が省略されることが可能である。
なお、フリップフロップ４０１＿１～４０１＿Ｎの構成によっては、新たな配線を追加す
ることが可能である。例えば、図１７（Ａ）、又は図１７（Ｂ）のように、電圧Ｖ２、又
は全段リセット信号として機能することが可能な信号などを必要とする場合、新たな配線
を追加することが可能である。そして、新たに追加する配線には、回路４２０から信号又
は電圧などを供給されることが可能である。
なお、図２２に示すように、フリップフロップ４０１＿１～４０１＿Ｎに、各々、トラン
ジスタ４３１を追加することが可能である。トランジスタ４３１の極性は、トランジスタ
１０１と同じ極性であることが好ましく、Ｎチャネル型である場合が多い。ただし、これ
に限定されず、トランジスタ４３１はＰチャネル型であることが可能である。フリップフ
ロップ４０１＿ｉにおいて、トランジスタ４３１の第１の端子は、配線１１２と接続され
、トランジスタ４３１の第２の端子は、配線４１７＿ｉと接続され、トランジスタ４３１
のゲートは、ノードＡと接続される。そして、フリップフロップ４０１＿ｉにおいて、配
線１１１は配線４１１＿ｉと接続され、配線１１２は配線４１２と配線４１３との一方と
接続され、配線１１３は配線４１２と配線４１３との他方と接続され、配線１１４は、配
線４１７＿ｉ－１と接続され、配線１１５は、配線４１１＿ｉ＋１と接続され、配線１１
６は配線４１６と接続される。こうすることによって、配線４１１＿１～４１１＿Ｎに、
画素又はゲート線などの負荷が接続される場合でも、次の段のフリップフロップを駆動す
るための転送信号になまり又は遅延などが生じることがない。よって、シフトレジスタの
遅延の影響を低減することができる。ただし、これに限定されず、配線１１４は、配線４
１１＿ｉ－１と接続されることが可能である。または、配線１１５は、配線４１７＿ｉ＋
１と接続されることが可能である。または、配線４１７＿１～４１７＿Ｎの電位をＶ１に
維持するためのトランジスタを新たに追加することが可能である。
なお、図２２においても、図２１（Ａ）と同様に、信号ＧＣＫと信号ＧＣＫＢとを非平衡
にすることが可能である。または、図２１（Ｂ）と同様に、多相のクロック信号を用いる
ことが可能である。
（実施の形態５）
本実施の形態では、表示装置の一例について説明する。
まず、図２３（Ａ）を参照して、液晶表示装置のシステムブロックの一例について説明す
る。液晶表示装置は、回路５３６１、回路５３６２、回路５３６３＿１、回路５３６３＿
２、画素部５３６４、回路５３６５、及び照明装置５３６６を有する。画素部５３６４に
は、複数の配線５３７１が回路５３６２から延伸して配置され、複数の配線５３７２が回
路５３６３＿１、及び回路５３６３＿２から延伸して配置されている。そして、複数の配
線５３７１と複数の配線５３７２との交差領域には、各々、液晶素子などの表示素子を有
する画素５３６７がマトリクス状に配置されている。
回路５３６１は、映像信号５３６０に応じて、回路５３６２、回路５３６３＿１、回路５
３６３＿２、及び回路５３６５に、信号、電圧、又は電流などを供給する機能を有し、コ
ントローラ、制御回路、タイミングジェネレータ、電源回路、又はレギュレータなどとし
て機能することが可能である。本実施の形態では、一例として、回路５３６１は、回路５
３６２に、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回路用クロック信号（
ＳＣＫ）、信号線駆動回路用反転クロック信号（ＳＣＫＢ）、ビデオ信号用データ（ＤＡ
ＴＡ）、ラッチ信号（ＬＡＴ）を供給するものとする。または、回路５３６１は、一例と
して、回路５３６３＿１、及び回路５３６３＿２に、走査線駆動回路用スタート信号（Ｇ
ＳＰ）、走査線駆動回路用クロック信号（ＧＣＫ）、及び反転走査線駆動回路用クロック
信号（ＧＣＫＢ）を供給するものとする。または、回路５３６１は、回路５３６５に、バ
ックライト制御信号（ＢＬＣ）を供給するものとする。ただし、これに限定されず、回路
５３６１は、他にも様々な信号、様々な電圧、又は様々な電流などを、回路５３６２、回
路５３６３＿１、回路５３６３＿２、及び回路５３６５に供給することが可能である。
回路５３６２は、回路５３６１から供給される信号（例えば、ＳＳＰ、ＳＣＫ、ＳＣＫＢ
、ＤＡＴＡ、ＬＡＴ）に応じて、ビデオ信号を複数の配線５３７１に出力する機能を有し
、信号線駆動回路として機能することが可能である。回路５３６３＿１、及び回路５３６
３＿２は、回路５３６１から供給される信号（ＧＳＰ、ＧＣＫ、ＧＣＫＢ）に応じて、走
査信号を複数の配線５３７２に出力する機能を有し、走査線駆動回路として機能すること
が可能である。回路５３６５は、回路５３６１から供給される信号（ＢＬＣ）に応じて、
照明装置５３６６に供給する電力の量、又は時間などを制御することによって、照明装置
５３６６の輝度（又は平均輝度）を制御する機能を有し、電源回路として機能することが
可能である。
なお、複数の配線５３７１にビデオ信号が入力される場合、複数の配線５３７１は、信号
線、ビデオ信号線、又はソース線などとして機能することが可能である。複数の配線５３
７２に走査信号が入力される場合、複数の配線５３７２は、信号線、走査線、又はゲート
線などとして機能することが可能である。ただし、これに限定されない。
なお、回路５３６３＿１、及び回路５３６３＿２に、同じ信号が回路５３６１から入力さ
れる場合、回路５３６３＿１が複数の配線５３７２に出力する走査信号と、回路５３６３
＿２が複数の配線５３７２に出力する走査信号とは、おおむね等しいタイミングとなる場
合が多い。したがって、回路５３６３＿１、及び回路５３６３＿２が駆動する負荷を小さ
くすることができる。よって、表示装置を大きくすることができる。または、表示装置を
高精細にすることができる。または、回路５３６３＿１、及び回路５３６３＿２が有する
トランジスタのチャネル幅を小さくすることができるので、狭額縁な表示装置を得ること
ができる。ただし、これに限定されず、回路５３６１は、回路５３６３＿１と回路５３６
３＿２とに別々の信号を供給することが可能である。
なお、回路５３６３＿１と回路５３６３＿２との一方を省略することが可能である。
なお、画素部５３６４には、容量線、電源線、走査線などの配線を新たに配置することが
可能である。そして、回路５３６１は、これらの配線に信号又は電圧などを出力すること
が可能である。または、回路５３６３＿１又は回路５３６３＿２と同様の回路を新たに追
加し、この新たに追加した回路は、新たに追加した配線に走査信号などの信号を出力する
ことが可能である。
なお、画素５３６７が表示素子としてＥＬ素子などの発光素子を有することが可能である
。この場合、図２３（Ｂ）に示すように、表示素子が発光することが可能なので、回路５
３６５、及び照明装置５３６６は省略されることが可能である。そして、表示素子に電力
を供給するために、電源線として機能することが可能な複数の配線５３７３を画素部５３
６４に配置することが可能である。回路５３６１は、電圧（ＡＮＯ）という電源電圧を配
線５３７３に供給することが可能である。この配線５３７３は、画素の色要素別に接続さ
れることが可能であるし、全ての画素に共通して接続されることが可能である。
なお、図２３（Ｂ）では、一例として、回路５３６１は、回路５３６３＿１と回路５３６
３＿２とに別々の信号を供給する場合の一例を示す。回路５３６１は、走査線駆動回路用
スタート信号（ＧＳＰ１）、走査線駆動回路用クロック信号（ＧＣＫ１）、及び反転走査
線駆動回路用クロック信号（ＧＣＫＢ１）などの信号を回路５３６３＿１に供給する。そ
して、回路５３６１は、走査線駆動回路用スタート信号（ＧＳＰ２）、走査線駆動回路用
クロック信号（ＧＣＫ２）、及び反転走査線駆動回路用クロック信号（ＧＣＫＢ２）など
の信号を回路５３６３＿２に供給する。この場合、回路５３６３＿１は、複数の配線５３
７２のうち奇数行目の配線のみを走査し、回路５３６３＿２は、複数の配線５３７２のう
ち偶数行目の配線のみを走査することが可能になる。よって、回路５３６３＿１、及び回
路５３６３＿２の駆動周波数を小さくできるので、消費電力の低減を図ることができる。
または、１段分のフリップフロップをレイアウトすることが可能な面積を大きくすること
ができる。よって、表示装置を高精細にすることができる。または、表示装置を大型にす
ることができる。ただし、これに限定されず、図２３（Ａ）と同様に、回路５３６１は、
回路５３６３＿１と回路５３６３＿２とに同じ信号を出力することが可能である。
なお、図２３（Ｂ）と同様に、図２３（Ａ）においても、回路５３６１は、回路５３６３
＿１と回路５３６３＿２とに別々の信号を供給することが可能である。
以上、表示装置のシステムブロックの一例について説明した。
次に、表示装置の構成の一例について、図２４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、及び（
Ｅ）を参照して説明する。
図２４（Ａ）では、画素部５３６４に信号を出力する機能を有する回路（例えば、回路５
３６２、回路５３６３＿１、及び回路５３６３＿２など）は、画素部５３６４と同じ基板
５３８０に形成される。そして、回路５３６１は、画素部５３６４とは別の基板に形成さ
れる。こうして、外部部品の数が減るので、コストの低減を図ることができる。または、
基板５３８０に入力される信号又は電圧の数が減るので、基板５３８０と、外部部品との
接続数を減らすことができる。よって、信頼性の向上、又は歩留まりの向上を図ることが
できる。
なお、回路が画素部５３６４とは別の基板に形成される場合、当該基板は、ＴＡＢ（Ｔａ
ｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式によってＦＰＣ（Ｆｌｅｘｉｂｌｅ
Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）に実装されることが可能である。または、当該基板は
、ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式によって画素部５３６４と同じ基板５３８
０に実装することが可能である。
なお、回路が画素部５３６４とは別の基板に形成される場合、当該基板には、単結晶半導
体を用いたトランジスタを形成することが可能である。したがって、当該基板に形成され
る回路は、駆動周波数の向上、駆動電圧の向上、出力信号のばらつきの低減などのメリッ
トを得ることができる。
なお、外部回路からは、入力端子５３８１を介して信号、電圧、又は電流などが入力され
る場合が多い。
図２４（Ｂ）では、駆動周波数が低い回路（例えば、回路５３６３＿１、回路５３６３＿
２）は、画素部５３６４と同じ基板５３８０に形成される。そして、回路５３６１、及び
回路５３６２は、画素部５３６４とは別の基板に形成される。こうして、移動度が小さい
トランジスタによって、基板５３８０に形成される回路を構成することが可能になる。よ
って、トランジスタの半導体層として、非単結晶半導体、非晶質半導体、微結晶半導体、
有機半導体、又は酸化物半導体などを用いることが可能になる。したがって、表示装置の
大型化、工程数の削減、コストの低減、又は歩留まりの向上などを図ることができる。
なお、図２４（Ｃ）に示すように、回路５３６２の一部（回路５３６２ａ）が画素部５３
６４と同じ基板５３８０に形成され、残りの回路５３６２（回路５３６２ｂ）が画素部５
３６４とは別の基板に形成されることが可能である。回路５３６２ａは、移動度が低いト
ランジスタによって構成することが可能な回路（例えば、シフトレジスタ、セレクタ、ス
イッチなど）を有する場合が多い。そして、回路５３６２ｂは、移動度が高く、特性ばら
つきが小さいトランジスタによって構成することが好ましい回路（例えば、シフトレジス
タ、ラッチ回路、バッファ回路、ＤＡ変換回路、ＡＤ変換回路など）を有する場合が多い
。こうすることによって、図２４（Ｂ）と同様に、トランジスタの半導体層として、非単
結晶半導体、非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いる
ことが可能となり、さらに外部部品の削減を図ることができる。
図２４（Ｄ）では、画素部５３６４に信号を出力する機能を有する回路（例えば、回路５
３６２、回路５３６３＿１、及び回路５３６３＿２など）、及びこれらの回路を制御する
機能を有する回路（例えば、回路５３６１）は、画素部５３６４とは別の基板に形成され
る。こうして、画素部と、その周辺回路とを別々の基板に形成することが可能になるので
、歩留まりの向上を図ることができる。
なお、図２４（Ｄ）と同様に、図２４（Ａ）～（Ｃ）においても、回路５３６３＿１、及
び回路５３６３＿２を画素部５３６４とは別の基板に形成することが可能である。
図２４（Ｅ）では、回路５３６１の一部（回路５３６１ａ）が画素部５３６４と同じ基板
５３８０に形成され、残りの回路５３６１（回路５３６１ｂ）が画素部５３６４とは別の
基板に形成される。回路５３６１ａは、移動度が小さいトランジスタによって構成するこ
とが可能な回路（例えば、スイッチ、セレクタ、レベルシフト回路など）を有する場合が
多い。そして、回路５３６１ｂは、移動度が高く、ばらつきが小さいトランジスタを用い
て構成することが好ましい回路（例えば、シフトレジスタ、タイミングジェネレータ、オ
シレータ、レギュレータ、又はアナログバッファなど）を有する場合が多い。
なお、図２４（Ａ）～（Ｄ）においても、回路５３６１ａを画素部５３６４と同じ基板に
形成し、回路５３６１ｂを画素部５３６４とは別の基板に形成することが可能である。
以上、本実施の形態の表示装置を説明した。回路５３６３＿１、及び回路５３６３＿２と
して、実施の形態１～実施の形態４の半導体装置又はシフトレジスタを用いることが可能
である。この場合、回路５３６３＿１、及び回路５３６３＿２と画素部とが同じ基板に形
成されることによって、当該基板に形成される全てのトランジスタの極性をＮチャネル型
又はＰチャネル型とすることが可能である。したがって、工程数の削減、歩留まりの向上
、信頼性の向上、又はコストの削減を図ることができる。特に、全てのトランジスタの極
性がＮチャネル型である場合には、トランジスタの半導体層として、非単結晶半導体、微
結晶半導体、有機半導体、又は酸化物半導体などを用いることが可能になる。よって、表
示装置の大型化、コストの低減、又は歩留まりの向上などを図ることができる。
なお、非単結晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などを半導体層と
して用いるトランジスタは、閾値電圧の増加、又は移動度の低下などの特性劣化を生じる
場合が多い。しかし、実施の形態１～実施の形態４の半導体装置又はシフトレジスタは、
トランジスタの特性劣化を抑制することができるので、表示装置の寿命を長くすることが
できる。
なお、回路５３６２の一部として、実施の形態１～実施の形態４の半導体装置、又はシフ
トレジスタを用いることが可能である。例えば、回路５３６２ａは、実施の形態１～実施
の形態４の半導体装置、又はシフトレジスタを有することが可能である。
（実施の形態６）
本実施の形態では、信号線駆動回路の一例について説明する。なお、信号線駆動回路を半
導体装置、又は信号生成回路と示すことが可能である。
信号線駆動回路の一例について、図２５（Ａ）を参照して説明する。信号線駆動回路は、
回路５０２＿１～５０２＿Ｎ（Ｎは自然数）という複数の回路と、回路５００と、回路５
０１とを有する。そして、回路５０２＿１～５０２＿Ｎは、各々、トランジスタ５０３＿
１～５０３＿ｋ（ｋは自然数）という複数のトランジスタを有する。トランジスタ５０３
＿１～５０３＿ｋは、Ｎチャネル型であるものとする。ただし、これに限定されず、トラ
ンジスタ５０３＿１～５０３＿ｋは、Ｐチャネル型とすることが可能であるし、ＣＭＯＳ
型のスイッチとすることが可能である。
信号線駆動回路の接続関係について、回路５０２＿１を例にして説明する。トランジスタ
５０３＿１～５０３＿ｋの第１の端子は、配線５０５＿１と接続される。トランジスタ５
０３＿１～５０３＿ｋの第２の端子は、各々、配線Ｓ１～Ｓｋと接続される。トランジス
タ５０３＿１～５０３＿ｋのゲートは、各々、配線５０４＿１～５０４＿ｋと接続される
。例えば、トランジスタ５０３＿１の第１の端子は、配線５０５＿１と接続され、トラン
ジスタ５０３＿１の第２の端子は、配線Ｓ１と接続され、トランジスタ５０３＿１のゲー
トは、配線５０４＿１と接続される。
回路５００は、配線５０４＿１～５０４＿ｋを介して、信号を回路５０２＿１～５０２＿
Ｎに供給する機能を有し、シフトレジスタ、又はデコーダなどとして機能することが可能
である。当該信号は、デジタル信号である場合が多く、選択信号として機能することが可
能である。そして、配線５０４＿１～５０４＿ｋは、信号線として機能することが可能で
ある。
回路５０１は、信号を回路５０２＿１～５０２＿Ｎに出力する機能を有し、ビデオ信号生
成回路などとして機能することが可能である。例えば、回路５０１は、配線５０５＿１を
介して信号を回路５０２＿１に供給する。同時に、配線５０５＿２を介して信号を回路５
０２＿２に供給する。当該信号は、アナログ信号である場合が多く、ビデオ信号として機
能することが可能である。そして、配線５０５＿１～５０５＿Ｎは、信号線として機能す
ることが可能である。
回路５０２＿１～５０２＿Ｎは、回路５０１の出力信号を、どの配線に出力するのかを選
択する機能を有し、セレクタ回路として機能することが可能である。例えば、回路５０２
＿１は、回路５０１が配線５０５＿１に出力する信号を、配線Ｓ１～Ｓｋのうちどの配線
に出力するのかを選択する機能を有する。
トランジスタ５０３＿１～５０３＿ｋは、各々、回路５００の出力信号に応じて、配線５
０５＿１と、配線Ｓ１～Ｓｋとの導通状態を制御する機能を有し、スイッチとして機能す
る。
次に、図２５（Ａ）の信号線駆動回路の動作について、図２５（Ｂ）のタイミングチャー
トを参照して説明する。図２５（Ｂ）には、配線５０４＿１に入力される信号５１４＿１
、配線５０４＿２に入力される信号５１４＿２、配線５０４＿ｋに入力される信号５１４
＿ｋ、配線５０５＿１に入力される信号５１５＿１、及び配線５０５＿２に入力される信
号５１５＿２の一例を示す。
なお、信号線駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。
１ゲート選択期間とは、ある行に属する画素が選択され、当該画素にビデオ信号を書き込
むことが可能な期間のことをいう。
なお、１ゲート選択期間は、期間Ｔ０、期間Ｔ１、乃至期間Ｔｋに分割される。期間Ｔ０
は、選択された行に属する画素にプリチャージ用の電圧を同時に印加するための期間であ
り、プリチャージ期間として機能することが可能である。期間Ｔ１～Ｔｋは、各々、選択
された行に属する画素にビデオ信号を書き込むための期間であり、書き込み期間として機
能することが可能である。
なお、便宜上、回路５０２＿１の動作を例にして、信号線駆動回路の動作を説明する。
まず、期間Ｔ０において、回路５００は、配線５０４＿１～５０４＿ｋにＨレベルの信号
を出力する。すると、トランジスタ５０３＿１～５０３＿ｋがオンするので、配線５０５
＿１と、配線Ｓ１～Ｓｋとが導通状態となる。このとき、回路５０１は、配線５０５＿１
にプリチャージ電圧Ｖｐを供給しているので、プリチャージ電圧Ｖｐは、トランジスタ５
０３＿１～５０３＿ｋを介して、配線Ｓ１～Ｓｋにそれぞれ出力される。そして、プリチ
ャージ電圧Ｖｐは、選択された行に属する画素に書き込まれるので、選択された行に属す
る画素がプリチャージされる。
次に、期間Ｔ１において、回路５００は、Ｈレベルの信号を配線５０４＿１に出力する。
すると、トランジスタ５０３＿１がオンするので、配線５０５＿１と配線Ｓ１とが導通状
態となる。そして、配線５０５＿１と配線Ｓ２～Ｓｋとが非導通状態となる。このとき、
回路５０１は、信号Ｄａｔａ（Ｓ１）を配線５０５＿１に出力しているとすると、信号Ｄ
ａｔａ（Ｓ１）は、トランジスタ５０３＿１を介して、配線Ｓ１に出力される。こうして
、信号Ｄａｔａ（Ｓ１）は、配線Ｓ１と接続される画素のうち、選択された行に属する画
素に書き込まれる。
次に、期間Ｔ２において、回路５００は、Ｈレベルの信号を配線５０４＿２に出力する。
すると、トランジスタ５０３＿２がオンするので、配線５０５＿２と配線Ｓ２とが導通状
態となる。そして、配線５０５＿１と配線Ｓ１とが非導通状態となり、配線５０５＿１と
配線Ｓ３～Ｓｋとが非導通状態のままとなる。このとき、回路５０１は、信号Ｄａｔａ（
Ｓ２）を配線５０５＿１に出力しているとすると、信号Ｄａｔａ（Ｓ２）は、トランジス
タ５０３＿２を介して、配線Ｓ２に出力される。こうして、信号Ｄａｔａ（Ｓ２）は、配
線Ｓ２と接続される画素のうち、選択された行に属する画素に書き込まれる。
その後、期間Ｔｋまで、回路５００は、配線５０４＿１～５０４＿ｋにＨレベルの信号を
順に出力するので、期間Ｔ１及び期間Ｔ２と同様に、期間Ｔ３から期間Ｔｋまで、回路５
００は、配線５０４＿３～５０４＿ｋにＨレベルの信号を順に出力する。よって、トラン
ジスタ５０３＿３～５０３＿ｋが順にオンするので、トランジスタ５０３＿１～５０３＿
ｋが順にオンする。したがって、回路５０１から出力される信号は、配線Ｓ１～Ｓｋに順
に出力される。こうして、選択された行に属する画素に、信号を順に書き込むことが可能
になる。
以上、信号線駆動回路の一例について説明した。本実施の形態の信号線駆動回路は、セレ
クタとして機能する回路を有するので、信号の数、又は配線の数を減らすことができる。
または、画素にビデオ信号を書き込む前（期間Ｔ０）に、プリチャージを行うための電圧
を画素に書き込むので、ビデオ信号の書き込み時間を短くすることができる。したがって
、表示装置の大型化、表示装置の高精細化を図ることができる。ただし、これに限定され
ず、期間Ｔ０を省略し、画素にプリチャージしないことが可能である。
なお、ｋが大きすぎると、画素への書き込み時間が短くなるので、ビデオ信号の画素への
書き込みが時間内に終了しない場合がある。したがって、ｋ≦６であることが好ましい。
より好ましくはｋ≦３であることが好ましい。さらに好ましくはｋ＝２であることが好ま
しい。
特に、画素の色要素がｎ（ｎは自然数）個に分割される場合、ｋ＝ｎとすることが可能で
ある。例えば、画素の色要素が赤（Ｒ）と緑（Ｇ）と青（Ｂ）との三つに分割される場合
、ｋ＝３であることが可能である。この場合、１ゲート選択期間は、期間Ｔ０、期間Ｔ１
、期間Ｔ２、期間Ｔ３に分割される。そして、期間Ｔ１、期間Ｔ２、期間Ｔ３では、各々
、赤（Ｒ）の画素、緑（Ｇ）の画素、青（Ｂ）の画素にビデオ信号を書き込むことが可能
である。ただし、これに限定されず、期間Ｔ１、期間Ｔ２、期間Ｔ３の順番は任意に設定
することが可能である。
特に、画素がｎ（ｎは自然数）個のサブ画素（以下サブピクセル、又は副画素ともいう）
に分割される場合、ｋ＝ｎとすることが可能である。例えば、画素が２個のサブ画素に分
割される場合、ｋ＝２であることが可能である。この場合、１ゲート選択期間は、期間Ｔ
０、期間Ｔ１、期間Ｔ２に分割される。そして、期間Ｔ１では、２個のサブ画素の一方に
ビデオ信号を書き込み、期間Ｔ２では、２個のサブ画素の他方にビデオ信号を書き込むこ
とが可能である。
なお、回路５００、及び回路５０２＿１～５０２＿Ｎの駆動周波数が低い場合が多いので
、回路５００、及び回路５０２＿１～５０２＿Ｎは、画素部と同じ基板に形成することが
可能である。こうして、画素部が形成される基板と、外部回路との接続数を減らすことが
できるので、歩留まりの向上、又は信頼性の向上などを図ることができる。さらに、図２
４（Ｃ）のように、走査線駆動回路も画素部と同じ基板に形成されることによって、さら
に外部回路との接続数を減らすことができる。
なお、回路５００として、実施の形態１～実施の形態４の半導体装置又はシフトレジスタ
を用いることが可能である。この場合、回路５００が有する全てのトランジスタの極性を
Ｎチャネル型、又はＰチャネル型とすることが可能である。したがって、工程数の削減、
歩留まりの向上、又はコストの削減を図ることができる。
なお、回路５００だけでなく、回路５０２＿１～５０２＿Ｎが有する全てのトランジスタ
の極性もＮチャネル型、又はＰチャネル型とすることが可能である。したがって、回路５
００、及び回路５０２＿１～５０２＿Ｎが、画素部と同じ基板に形成される場合、工程数
の削減、歩留まりの向上、又はコストの削減を図ることができる。特に、全てのトランジ
スタの極性をＮチャネル型とすることによって、トランジスタの半導体層として、非単結
晶半導体、非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いるこ
とができる。なぜなら、回路５００、及び回路５０２＿１～５０２＿Ｎの駆動周波数は、
低い場合が多いからである。
（実施の形態７）
本実施の形態においては、液晶表示装置に適用できる画素の構成及び画素の動作について
説明する。
図２６（Ａ）は、画素の一例を示す。画素５４２０は、トランジスタ５４２１、液晶素子
５４２２、及び容量素子５４２３を有する。そして、トランジスタ５４２１の第１の端子
は、配線５４３１と接続され、トランジスタ５４２１の第２の端子は、液晶素子５４２２
の一方の電極及び容量素子５４２３の一方の電極と接続され、トランジスタ５４２１のゲ
ートは、配線５４３２と接続される。液晶素子５４２２の他方の電極は、電極５４３４と
接続され、容量素子５４２３の他方の電極は、配線５４３３と接続される。
配線５４３１には、一例として、ビデオ信号が入力されることが可能である。配線５４３
２には、一例として、走査信号、選択信号、又はゲート信号が入力されることが可能であ
る。配線５４３３には、一例として、一定の電圧が供給されることが可能である。電極５
４３４には、一例として、一定の電圧が供給されることが可能である。ただし、これに限
定されず、配線５４３１にはプリチャージ電圧が供給されることによって、ビデオ信号の
書き込み時間を短くすることが可能である。または、配線５４３３には信号が入力される
ことによって、液晶素子５４２２に印加される電圧を制御することが可能である。または
、電極５４３４に信号が入力されることによって、フレーム反転駆動を実現することが可
能である。
なお、配線５４３１は、信号線、ビデオ信号線、又はソース線として機能することが可能
である。配線５４３２は、信号線、走査線、又はゲート線として機能することが可能であ
る。配線５４３３は、電源線、又は容量線として機能することが可能である。電極５４３
４は、共通電極、又は対向電極として機能することが可能である。ただし、これに限定さ
れず、配線５４３１、配線５４３２に、電圧が供給される場合、これらの配線は、電源線
として機能することが可能である。または、配線５４３３に信号が入力される場合、配線
５４３３は信号線として機能することが可能である。
トランジスタ５４２１は、配線５４３１と液晶素子５４２２の一方の電極との導通状態を
制御することによって、画素にビデオ信号を書き込むタイミングを制御する機能を有し、
スイッチとして機能することが可能である。容量素子５４２３は、液晶素子５４２２の一
方の電極と、配線５４３３との間の電位差を保持し、液晶素子５４２２に印加される電圧
を一定に保持する機能を有し、保持容量として機能する。ただし、これに限定されない。
図２６（Ｂ）には、図２６（Ａ）の画素の動作を説明するためのタイミングチャートの一
例を示す。図２６（Ｂ）には、信号５４４２＿ｊ（ｊは自然数）、信号５４４２＿ｊ＋１
、信号５４４１＿ｉ（ｉは自然数）、信号５４４１＿ｉ＋１、及び電圧５４４２を示す。
そして、図２６（Ｂ）には、第ｋ（ｋは自然数）フレームと、第ｋ＋１フレームを示す。
なお、信号５４４２＿ｊ、信号５４４２＿ｊ＋１、信号５４４１＿ｉ、信号５４４１＿ｉ
＋１、及び電圧５４４２は、各々、ｊ行目の配線５４３２に入力される信号、ｊ＋１行目
の配線５４３２に入力される信号、ｉ列目の配線５４３１に入力される信号、ｉ＋１列目
の配線５４３１に入力される信号、配線５４３２に供給される電圧の一例である。
ｊ行ｉ列目に属する画素５４２０の動作について説明する。信号５４４２＿ｊがＨレベル
になると、トランジスタ５４２１がオンする。よって、ｉ列目の配線５４３１と液晶素子
５４２２の一方の電極とが導通状態となるので、信号５４４１＿ｊがトランジスタ５４２
１を介して液晶素子５４２２の一方の電極に入力される。そして、容量素子５４２３は、
このときの液晶素子５４２２の一方の電極の電位と、配線５４３３の電位との電位差を保
持する。よって、その後、再び信号５４４２＿ｊがＨレベルになるまで、液晶素子５４２
２に印加される電圧は一定となる。そして、液晶素子５４２２は、印加される電圧に応じ
た階調を表現する。
なお、図２６（Ｂ）には、正極性の信号と負極性の信号とが、１行選択期間毎に交互に配
線５４３１に入力される場合の一例を示す。正極性の信号とは、電位が基準の値（例えば
電極５４３４の電位）よりも高い信号のことであり、負極性の信号とは、電位が基準の値
（例えば電極５４３４の電位）よりも低い信号のことである。ただし、これに限定されず
、配線５４３１に入力される信号は、１フレーム期間中、同じ極性であることが可能であ
る。
なお、図２６（Ｂ）には、信号５４４１＿ｉの極性と信号５４４１＿ｉ＋１の極性とがお
互いに異なる場合の一例を示す。ただし、これに限定されず、信号５４４１＿ｉの極性と
信号５４４１＿ｉ＋１の極性とは同じであることが可能である。
なお、図２６（Ｂ）には、信号５４４２＿ｊがＨレベルとなる期間と、信号５４４２＿ｊ
＋１がＨレベルになる期間とは、重ならない場合の一例を示した。ただし、これに限定さ
れず、図２６（Ｃ）に示すように、信号５４４２＿ｊがＨレベルとなる期間と、信号５４
４２＿ｊ＋１がＨレベルになる期間とは重なることが可能である。この場合、配線５４３
１には、１フレーム期間中、同じ極性の信号が供給されることが好ましい。こうすること
によって、ｊ行目の画素へ書き込まれる信号５４４１＿ｊを用いて、ｊ＋１行目の画素を
プリチャージすることができる。こうして、画素へのビデオ信号の書き込み時間を短くす
ることができる。よって、表示装置を高精細にすることができる。または、表示装置の表
示部を大きくすることができる。または、１フレーム期間において、配線５４３１に同じ
極性の信号が入力されるので、消費電力を削減することができる。
なお、図２７（Ａ）の画素構成と、図２６（Ｃ）のタイミングチャートとを組み合わせる
ことによって、ドット反転駆動を実現することができる。図２７（Ａ）の画素構成では、
画素５４２０（ｉ、ｊ）は、配線５４３１＿ｉと接続される。一方、画素５４２０（ｉ、
ｊ＋１）は、配線５４３１＿ｉ＋１と接続される。つまり、ｉ列目に属する画素は、１行
ずつ交互に、配線５４３１＿ｉと、配線５４３１＿ｉ＋１と接続される。こうして、ｉ列
目に属する画素は、１行ずつ交互に、正極性の信号と負極性の信号とが書き込まれるので
、ドット反転駆動を実現することができる。ただし、これに限定されず、ｉ列目に属する
画素は、複数行（例えば２行又は３行）ずつ交互に、配線５４３１＿ｉと、配線５４３１
＿ｉ＋１と接続されることが可能である。
なお、画素構成としては、サブピクセル構造を用いることが可能である。図２７（Ｂ）、
及び（Ｃ）には、画素を二つのサブ画素に分割する場合の構成を示す。そして、図２７（
Ｂ）には、１Ｓ＋２Ｇと呼ばれるサブピクセル構造を示し、図２７（Ｃ）には、２Ｓ＋１
Ｇと呼ばれるサブピクセル構造を示す。サブ画素５４２０Ａ及びサブ画素５４２０Ｂは、
画素５４２０に対応する。トランジスタ５４２１Ａ及びトランジスタ５４２１Ｂは、トラ
ンジスタ５４２１に対応する。液晶素子５４２２Ａ及び液晶素子５４２２Ｂは、液晶素子
５４２２に対応する。容量素子５４２３Ａ及び容量素子５４２３Ｂは、容量素子５４２３
に対応する。配線５４３１Ａ及び配線５４３１Ｂは、配線５４３１に対応する。配線５４
３２Ａ及び配線５４３２Ｂは、配線５４３２に対応する。
以上、本実施の形態の画素構成、及び画素の駆動方法について説明した。本実施の形態の
画素と、実施の形態１～実施の形態６の半導体装置、シフトレジスタ、表示装置、又は信
号線駆動回路とを組み合わせることによって、様々なメリットを得ることができる。例え
ば、画素として、サブピクセル構造を用いる場合、表示装置を駆動するために必要な信号
の数が増えてしまう。このため、ゲート線の数、又はソース線の数が増えてしまう。この
結果、画素部が形成される基板と、外部回路との接続数が大幅に増えてしまう場合がある
。しかし、ゲート線の数が増えても、実施の形態５に示すように、走査線駆動回路を画素
部と同じ基板に形成することが可能である。したがって、画素部が形成される基板と、外
部回路との接続数を大幅に増やすことなく、サブピクセル構造の画素を用いることができ
る。または、ソース線の数が増えても、実施の形態６の信号線駆動回路を画素部と同じ基
板に形成することが可能である。したがって、画素部が形成される基板と、外部回路との
接続数を大幅に増やすことなく、サブピクセル構造の画素を用いることができる。
または、容量線に信号を入力する場合、画素部が形成される基板と、外部回路との接続数
が大幅に増えてしまう場合がある。そこで、容量線に、実施の形態１～実施の形態４の半
導体装置又はシフトレジスタを用いて信号を供給することが可能である。そして、実施の
形態１～実施の形態４の半導体装置又はシフトレジスタは、画素部と同じ基板に形成する
ことが可能である。したがって、画素部が形成される基板と、外部回路との接続数を大幅
に増やすことなく、容量線に信号を入力することができる。
または、交流駆動を用いる場合、画素へのビデオ信号の書き込み時間が短くなってしまう
。この結果、画素へのビデオ信号の書き込み時間が足りなくなってしまう場合がある。同
様に、サブピクセル構造の画素を用いる場合、画素へのビデオ信号の書き込み時間が短く
なる。この結果、画素へのビデオ信号の書き込み時間が足りなくなってしまう場合がある
。そこで、実施の形態６の信号線駆動回路を用いて、画素にビデオ信号を書き込むことが
可能である。この場合、画素にビデオ信号を書き込む前に、画素にプリチャージ用の電圧
を書き込むので、短い時間で画素にビデオ信号を書き込むことができる。または、図２１
（Ｂ）に示すように、ある行が選択される期間と、別の行が選択される期間とを重ねるこ
とによって、別の行のビデオ信号をプリチャージ用の電圧として用いることが可能である
。
（実施の形態８）
本実施の形態では、表示装置の断面構造の一例について、図２９（Ａ）、（Ｂ）、及び（
Ｃ）を参照して説明する。
図２９（Ａ）は、表示装置の上面図の一例である。基板５３９１に、駆動回路５３９２と
画素部５３９３とが形成されている。駆動回路５３９２の一例としては、走査線駆動回路
、又は信号線駆動回路などがある。
図２９（Ｂ）には、図２９（Ａ）のＡ－Ｂ断面の一例を示す。そして、図２９（Ｂ）には
、基板５４００と、基板５４００の上に形成される導電層５４０１と、導電層５４０１を
覆うように形成される絶縁層５４０２と、導電層５４０１及び絶縁層５４０２の上に形成
される半導体層５４０３ａと、半導体層５４０３ａの上に形成される半導体層５４０３ｂ
と、半導体層５４０３ｂの上及び絶縁層５４０２の上に形成される導電層５４０４と、絶
縁層５４０２の上及び導電層５４０４の上に形成され、開口部を有する絶縁層５４０５と
、絶縁層５４０５の上及び絶縁層５４０５の開口部に形成される導電層５４０６と、絶縁
層５４０５の上及び導電層５４０６の上に配置される絶縁層５４０８と、絶縁層５４０５
の上に形成される液晶層５４０７と、液晶層５４０７の上及び絶縁層５４０８の上に形成
される導電層５４０９と、導電層５４０９の上に形成される基板５４１０とを示す。
導電層５４０１は、ゲート電極として機能することが可能である。絶縁層５４０２は、ゲ
ート絶縁膜として機能することが可能である。導電層５４０４は、配線、トランジスタの
電極、又は容量素子の電極などとして機能することが可能である。絶縁層５４０５は、層
間膜、又は平坦化膜として機能することが可能である。導電層５４０６は、配線、画素電
極、又は反射電極として機能することが可能である。絶縁層５４０８は、シール材として
機能することが可能である。導電層５４０９は、対向電極、又は共通電極として機能する
ことが可能である。
ここで、駆動回路５３９２と、導電層５４０９との間には、寄生容量が生じることがある
。この結果、駆動回路５３９２の出力信号又は各ノードの電位に、なまり又は遅延などが
生じてしまう。または、消費電力が大きくなってしまう。しかし、図２９（Ｂ）に示すよ
うに、駆動回路５３９２の上に、シール材として機能することが可能な絶縁層５４０８を
形成することによって、駆動回路５３９２と、導電層５４０９との間に生じる寄生容量を
低減することができる。なぜなら、シール材の誘電率は、液晶層の誘電率よりも低い場合
が多いからである。したがって、駆動回路５３９２の出力信号又は各ノードの電位のなま
り又は遅延を低減することができる。または、駆動回路５３９２の消費電力を低減するこ
とができる。
なお、図２９（Ｃ）に示すように、駆動回路５３９２の一部の上に、シール材として機能
することが可能な絶縁層５４０８が形成されることが可能である。このような場合でも、
駆動回路５３９２と、導電層５４０９との間に生じる寄生容量を低減することができるの
で、駆動回路５３９２の出力信号又は各ノードの電位のなまり又は遅延を低減することが
できる。ただし、これに限定されず、駆動回路５３９２の上に、シール材として機能する
ことが可能な絶縁層５４０８が形成されていないことが可能である。
なお、表示素子は、液晶素子に限定されず、ＥＬ素子、又は電気泳動素子などの様々な表
示素子を用いることが可能である。
以上、本実施の形態では、表示装置の断面構造の一例について説明した。このような構造
と、実施の形態１～実施の形態４の半導体装置又はシフトレジスタとを組み合わせること
が可能である。例えば、トランジスタの半導体層として、非単結晶半導体、非晶質半導体
、微結晶半導体、有機半導体、又は酸化物半導体などを用いる場合、トランジスタのチャ
ネル幅が大きくなる場合が多い。しかし、本実施の形態のように、駆動回路の寄生容量を
小さくできると、トランジスタのチャネル幅を小さくすることができる。よって、レイア
ウト面積の縮小を図ることができるので、表示装置を狭額縁にすることができる。または
、表示装置を高精細にすることができる。
（実施の形態９）
本実施の形態では、トランジスタの構造の一例について図３０（Ａ）、（Ｂ）、及び（Ｃ
）を参照して説明する。
図３０（Ａ）は、トップゲート型のトランジスタの構成の一例である。図３０（Ｂ）は、
ボトムゲート型のトランジスタの構成の一例である。図３０（Ｃ）は、半導体基板を用い
て作製されるトランジスタの構造の一例である。
図３０（Ａ）には、基板５２６０と、基板５２６０の上に形成される絶縁層５２６１と、
絶縁層５２６１の上に形成され、領域５２６２ａ、領域５２６２ｂ、領域５２６２ｃ、領
域５２６２ｄ、及び５２６２ｅを有する半導体層５２６２と、半導体層５２６２を覆うよ
うに形成される絶縁層５２６３と、半導体層５２６２及び絶縁層５２６３の上に形成され
る導電層５２６４と、絶縁層５２６３及び導電層５２６４の上に形成され、開口部を有す
る絶縁層５２６５と、絶縁層５２６５の上及び絶縁層５２６５の開口部に形成される導電
層５２６６と、導電層５２６６の上及び絶縁層５２６５の上に形成され、開口部を有する
絶縁層５２６７と、絶縁層５２６７の上及び絶縁層５２６７の開口部に形成される導電層
５２６８と、絶縁層５２６７の上及び導電層５２６８の上に形成され、開口部を有する絶
縁層５２６９と、絶縁層５２６９の上及び絶縁層５２６９の開口部に形成される発光層５
２７０と、絶縁層５２６９の上及び発光層５２７０の上に形成される導電層５２７１とを
示す。
図３０（Ｂ）には、基板５３００と、基板５３００の上に形成される導電層５３０１と、
導電層５３０１を覆うように形成される絶縁層５３０２と、導電層５３０１及び絶縁層５
３０２の上に形成される半導体層５３０３ａと、半導体層５３０３ａの上に形成される半
導体層５３０３ｂと、半導体層５３０３ｂの上及び絶縁層５３０２の上に形成される導電
層５３０４と、絶縁層５３０２の上及び導電層５３０４の上に形成さ、開口部を有する絶
縁層５３０５と、絶縁層５３０５の上及び絶縁層５３０５の開口部に形成される導電層５
３０６と、絶縁層５３０５の上及び導電層５３０６の上に配置される液晶層５３０７と、
液晶層５３０７の上に形成される導電層５３０８とを示す。
図３０（Ｃ）には、領域５３５３及び領域５３５５を有する半導体基板５３５２と、半導
体基板５３５２の上に形成される絶縁層５３５６と、半導体基板５３５２の上に形成され
る絶縁層５３５４と、絶縁層５３５６の上に形成される導電層５３５７と、絶縁層５３５
４、絶縁層５３５６、及び導電層５３５７の上に形成され、開口部を有する絶縁層５３５
８と、絶縁層５３５８の上及び絶縁層５３５８の開口部に形成される導電層５３５９とを
示す。こうして、領域５３５０と領域５３５１とに、各々、トランジスタが作製される。
絶縁層５２６１は、下地膜として機能することが可能である。絶縁層５３５４は、素子間
分離層（例えばフィールド酸化膜）として機能する。絶縁層５２６３、絶縁層５３０２、
絶縁層５３５６は、ゲート絶縁膜として機能することが可能である。導電層５２６４、導
電層５３０１、導電層５３５７は、ゲート電極として機能することが可能である。絶縁層
５２６５、絶縁層５２６７、絶縁層５３０５、及び絶縁層５３５８は、層間膜、又は平坦
化膜として機能することが可能である。導電層５２６６、導電層５３０４、及び導電層５
３５９は、配線、トランジスタの電極、又は容量素子の電極などとして機能することが可
能である。導電層５２６８、及び導電層５３０６は、画素電極、又は反射電極などとして
機能することが可能である。絶縁層５２６９は、土手として機能することが可能である。
導電層５２７１、及び導電層５３０８は、対向電極、又は共通電極などとして機能するこ
とが可能である。
基板５２６０、及び基板５３００の一例としては、ガラス基板、石英基板、シリコン基板
（又は単結晶基板）、ＳＯＩ基板、プラスチック基板、金属基板、ステンレス基板、ステ
ンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有す
る基板又は可撓性基板などがある。ガラス基板の一例としては、バリウムホウケイ酸ガラ
ス、アルミノホウケイ酸ガラスなどがある。可撓性基板の一例としては、ポリエチレンテ
レフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォ
ン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂など
がある。他にも、貼り合わせフィルム（ポリプロピレン、ポリエステル、ビニル、ポリフ
ッ化ビニル、塩化ビニルなど）、繊維状な材料を含む紙、基材フィルム（ポリエステル、
ポリアミド、無機蒸着フィルム、紙類等）などがある。
半導体基板５３５２としては、一例として、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基
板を用いることが可能である。ただし、これに限定されず、基板５２６０と同様なものを
用いることが可能である。領域５３５３は、一例として、半導体基板５３５２に不純物が
添加された領域であり、ウェルとして機能する。例えば、半導体基板５３５２がｐ型の導
電型を有する場合、領域５３５３は、ｎ型の導電型を有し、ｎウェルとして機能する。一
方で、半導体基板５３５２がｎ型の導電型を有する場合、領域５３５３は、ｐ型の導電型
を有し、ｐウェルとして機能する。領域５３５５は、一例として、不純物が半導体基板５
３５２に添加された領域であり、ソース領域又はドレイン領域として機能する。なお、半
導体基板５３５２に、ＬＤＤ領域を形成することが可能である。
絶縁層５２６１の一例としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒
化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などの酸
素若しくは窒素を有する膜、又はこれらの積層構造などがある。絶縁層５２６１が２層構
造で設けられる場合の一例としては、１層目の絶縁膜として窒化珪素膜を設け、２層目の
絶縁膜として酸化珪素膜を設けることが可能である。絶縁層５２６１が３層構造で設けら
れる場合の一例としては、１層目の絶縁膜として酸化珪素膜を設け、２層目の絶縁膜とし
て窒化珪素膜を設け、３層目の絶縁膜として酸化珪素膜を設けることが可能である。
半導体層５２６２、半導体層５３０３ａ、及び半導体層５３０３ｂの一例としては、非単
結晶半導体（非晶質（アモルファス）シリコン、多結晶シリコン、微結晶シリコンなど）
、単結晶半導体、化合物半導体若しくは酸化物半導体（ＺｎＯ、ＩｎＧａＺｎＯ、ＳｉＧ
ｅ、ＧａＡｓ、ＩＺＯ、ＩＴＯ、ＳｎＯ、ＴｉＯ、ＡｌＺｎＳｎＯ（ＡＺＴＯ））、有機
半導体、又はカーボンナノチューブなどがある。
なお、例えば、領域５２６２ａは、不純物が半導体層５２６２に添加されていない真性の
状態であり、チャネル領域として機能する。ただし、領域５２６２ａに微少な不純物を添
加することが可能であり、領域５２６２ａに添加される不純物は、領域５２６２ｂ、領域
５２６２ｃ、領域５２６２ｄ、又は領域５２６２ｅに添加される不純物の濃度よりも低い
ことが好ましい。領域５２６２ｂ、及び領域５２６２ｄは、低濃度に不純物が添加された
領域であり、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ）領域として機
能する。ただし、領域５２６２ｂ、及び領域５２６２ｄを省略することが可能である。領
域５２６２ｃ、及び領域５２６２ｅは、高濃度に不純物が半導体層５２６２に添加された
領域であり、ソース領域又はドレイン領域として機能する。
なお、半導体層５３０３ｂは、不純物元素としてリンなどが添加された半導体層であり、
ｎ型の導電型を有する。
なお、半導体層５３０３ａとして、酸化物半導体、又は化合物半導体が用いられる場合、
半導体層５３０３ｂを省略することが可能である。
絶縁層５２６３、絶縁層５３０２、及び絶縁層５３５６の一例としては、酸化珪素（Ｓｉ
Ｏｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪
素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などの酸素若しくは窒素を有する膜、又はこれらの積層構
造などがある。
導電層５２６４、導電層５２６６、導電層５２６８、導電層５２７１、導電層５３０１、
導電層５３０４、導電層５３０６、導電層５３０８、導電層５３５７、及び導電層５３５
９の一例としては、単層構造の導電膜、又はこれらの積層構造などがある。当該導電膜の
一例としては、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン
（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）
、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、マンガン（Ｍｎ）、コバルト（
Ｃｏ）、ニオブ（Ｎｂ）、シリコン（Ｓｉ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、炭素（
Ｃ）、スカンジウム（Ｓｃ）、亜鉛（Ｚｎ）、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）
、ガリウム（Ｇａ）、インジウム（Ｉｎ）、錫（Ｓｎ）、酸素（Ｏ）、ジルコニウム（Ｚ
ｒ）、セリウム（Ｃｅ）によって構成される群から選ばれた一つの元素の単体膜、又は、
前記群から選ばれた一つ又は複数の元素を含む化合物などがある。当該化合物の一例とし
ては、前記群から選ばれた一つ若しくは複数の元素を含む合金（インジウム錫酸化物（Ｉ
ＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳ
Ｏ）、酸化亜鉛（ＺｎＯ）、酸化錫（ＳｎＯ）、酸化錫カドミウム（ＣＴＯ）、アルミネ
オジム（Ａｌ－Ｎｄ）、アルミタングステン（Ａｌ－Ｔａ）、アルミジルコニウム（Ａｌ
－Ｚｒ）、アルミチタン（Ａｌ－Ｔｉ）、アルミセリウム（Ａｌ－Ｃｅ）、マグネシウム
銀（Ｍｇ－Ａｇ）、モリブデンニオブ（Ｍｏ－Ｎｂ）、モリブデンタングステン（Ｍｏ－
Ｗ）、モリブデンタンタル（Ｍｏ－Ｔａ）などの合金材料）、前記群から選ばれた一つ若
しくは複数の元素と窒素との化合物（窒化チタン、窒化タンタル、窒化モリブデンなどの
窒化膜）、又は、前記群から選ばれた一つ若しくは複数の元素とシリコンとの化合物（タ
ングステンシリサイド、チタンシリサイド、ニッケルシリサイド、アルミシリコン、モリ
ブデンシリコンなどのシリサイド膜）などがある。他にも、カーボンナノチューブ、有機
ナノチューブ、無機ナノチューブ、又は金属ナノチューブなどのナノチューブ材料がある
。
なお、シリコン（Ｓｉ）は、ｎ型不純物（リンなど）、又はｐ型不純物（ボロンなど）を
含むことが可能である。
なお、銅が導電層として用いられる場合、密着性を向上させるために積層構造にすること
が好ましい。
なお、酸化物半導体、又はシリコンと接触する導電層としては、モリブデン又はチタンを
用いることが好ましい。
なお、導電層としてネオジムとアルミニウムとの合金材料を用いることによって、アルミ
ニウムがヒロックを起こしにくくなる。
なお、導電層として、シリコンなどの半導体材料を用いる場合、シリコンなどの半導体材
料をトランジスタが有する半導体層と同時に形成することが可能である。
なお、ＩＴＯ、ＩＺＯ、ＩＴＳＯ、ＺｎＯ、Ｓｉ、ＳｎＯ、ＣＴＯ、又はカーボンナノチ
ューブなどは、透光性を有しているので、これらの材料を画素電極、対向電極、又は共通
電極などの光を透過させる部分に用いることが可能である。
なお、低抵抗材料（例えばアルミニウムなど）を用いて積層構造とすることによって、配
線の抵抗を小さくすることができる。
なお、低耐熱性の材料（例えばアルミニウムなど）を、高耐熱性の材料（例えばモリブデ
ン、チタン、ネオジムなど）によって挟む積層構造にすることによって、低耐熱性の材料
の持つメリットを生かしつつ、配線、電極などの耐熱性を高くすることができる。
なお、他の材料に反応して性質が変わってしまう材料を、当該他の材料に反応しにくい材
料によって挟んだり、覆ったりすることが可能である。例えば、ＩＴＯとアルミニウムと
を接続させる場合は、ＩＴＯとアルミニウムとの間に、ネオジム合金、チタン、モリブデ
ンなどを挟むことが可能である。例えば、シリコンとアルミニウムとを接続させる場合は
、シリコンとアルミニウムとの間に、ネオジム合金、チタン、モリブデンを挟むことが可
能である。
なお、これらの材料は、配線、電極、導電層、導電膜、端子、ビア、プラグなどにも用い
ることが可能である。
絶縁層５２６５、絶縁層５２６７、絶縁層５２６９、絶縁層５３０５、及び絶縁層５３５
８の一例としては、単層構造の絶縁膜、又はこれらの積層構造などがある。当該絶縁膜の
一例としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、若しくは酸化窒化珪素（
ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素若しくは
窒素を含む膜、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、又は、シロキ
サン樹脂、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブ
テン、若しくはアクリル等の有機材料などがある。
発光層５２７０の一例としては、有機ＥＬ素子、又は無機ＥＬ素子などがある。有機ＥＬ
素子の一例としては、正孔注入材料からなる正孔注入層、正孔輸送材料からなる正孔輸送
層、発光材料からなる発光層、電子輸送材料からなる電子輸送層、電子注入材料からなる
電子注入層など、若しくはこれらの材料のうち複数の材料を混合した層の単層構造、若し
くはこれらの積層構造などがある。
なお、絶縁層５３０５の上及び導電層５３０６の上には、配向膜として機能する絶縁層、
突起部として機能する絶縁層などを形成することが可能である。
なお、導電層５３０８の上には、カラーフィルタ、ブラックマトリクス、又は突起部とし
て機能する絶縁層などを形成することが可能である。導電層５３０８の下には、配向膜と
して機能する絶縁層を形成することが可能である。
なお、図３０（Ａ）の断面構造において、絶縁層５２６９、発光層５２７０、及び導電層
５２７１を省略し、図３０（Ｂ）に示す液晶層５３０７、導電層５３０８を絶縁層５２６
７の上及び導電層５２６８に形成することが可能である。
なお、図３０（Ｂ）の断面構造において、液晶層５３０７、導電層５３０８を省略し、図
３０（Ａ）に示す絶縁層５２６９、発光層５２７０、及び導電層５２７１を絶縁層５３０
５の上及び導電層５３０６の上に形成することが可能である。
なお、図３０（Ｃ）の断面構造において、絶縁層５３５８及び導電層５３５９の上に、図
３０（Ａ）に示す絶縁層５２６９、発光層５２７０、及び導電層５２７１を形成すること
が可能である。あるいは、図３０（Ｂ）に示す液晶層５３０７、導電層５３０８を絶縁層
５２６７の上及び導電層５２６８に形成することが可能である。
以上、本実施の形態では、トランジスタの構造の一例について説明した。本実施の形態の
トランジスタは、実施の形態１～実施の形態８に適用することが可能である。特に、図３
０（Ｂ）において、半導体層として、非単結晶半導体、微結晶半導体、有機半導体、又は
酸化物半導体などを用いる場合、トランジスタが劣化してしまう場合がある。しかし、実
施の形態１～実施の形態８の半導体装置、シフトレジスタ、又は表示装置では、トランジ
スタの劣化を抑制することができるので有利である。
（実施の形態１０）
本実施の形態では、シフトレジスタのレイアウト図（以下、上面図ともいう）について説
明する。本実施の形態では、一例として、実施の形態４に述べるシフトレジスタのレイア
ウト図について説明する。なお、本実施の形態において説明する内容は、実施の形態４に
述べるシフトレジスタの他にも、実施の形態１～実施の形態９の半導体装置、シフトレジ
スタ、又は表示装置に適用することが可能である。なお、本実施の形態のレイアウト図は
一例であって、これに限定されるものではないことを付記する。
本実施の形態のレイアウト図について、図３１、及び図３２を参照して説明する。図３１
には、シフトレジスタの一部のレイアウト図の一例を示し、図３２には、一例として、フ
リップフロップ４０１＿ｉのレイアウト図を示す。
図３１、及び図３２に示すトランジスタ、又は配線などは、導電層６０１、半導体層６０
２、導電層６０３、導電層６０４、及びコンタクトホール６０５によって構成される。た
だし、これに限定されず、別の導電層、絶縁膜、又は別のコンタクトホールを新たに形成
することが可能である。例えば、導電層６０１と導電層６０３とを接続するためのコンタ
クトホールを新たに追加することが可能である。
導電層６０１は、ゲート電極、又は配線として機能する部分を含むことが可能である。半
導体層６０２は、トランジスタの半導体層として機能する部分を含むことが可能である。
導電層６０３は、配線、ソース、又はドレインとして機能する部分を含むことが可能であ
る。導電層６０４は、透明電極、画素電極、又は配線として機能する部分を含むことが可
能である。コンタクトホール６０５は、導電層６０１と導電層６０４とを接続する機能、
又は導電層６０３と導電層６０４とを接続する機能を有する。
図３１の一例では、配線４１２は、開口部６１１を有し、配線４１３は、開口部６１２を
有する。このように、配線４１２、及び配線４１３が開口部を有することによって、寄生
容量を小さくすることができる。または、静電破壊によって生じるトランジスタの破壊を
抑制することができる。ただし、これに限定されず、配線４１６と同様に、開口部６１１
、又は開口部６１２を省略することが可能である。または、配線４１６に、配線４１２又
は配線４１３と同様に、開口部を設けることが可能である。
図３１の一例では、配線４１２又は配線４１３と、別の配線との交差部の一部に、開口部
を設けることによって、配線の交差容量を低減することができる。したがって、ノイズの
低減、又は信号の遅延又はなまりの低減などを図ることができる。
図３１の一例では、配線４１６が有する導電層６０３の一部の上には、導電層６０４が形
成される。そして、当該導電層６０４は、コンタクトホール６０５を介して当該導電層６
０３と接続される。こうして、配線抵抗を小さくすることができるので、電圧降下の減少
、又は信号の遅延又はなまりの低減を図ることができる。ただし、これに限定されず、当
該導電層６０４、及び当該コンタクトホール６０５を省略することが可能である。または
、配線４１６と同様に、配線４１２、又は配線４１３においても、導電層６０３の一部の
上に導電層６０４が形成され、当該導電層６０４が当該導電層６０３と接続されることが
可能である。
ここで、図３１の一例において、配線４１２の配線幅、配線４１３の配線幅、及び配線４
１６の配線幅を、各々、配線幅６２１、配線幅６２２、幅６２３と示す。そして、開口部
６１１の幅、開口部６１１の長さ、開口部６１２の幅、及び開口部６１２の長さを、各々
、幅６２４、長さ６２５、幅６２６、長さ６２７と示す。
配線４１２、及び配線４１３に入力される信号は、お互いに反転した信号である場合が多
い。よって、配線４１２の配線抵抗又は寄生容量は、配線４１３の配線抵抗又は寄生容量
とおおむね等しくなるように設定されることが好ましい。したがって、配線４１２は、配
線幅６２２とおおむね等しい部分を含むことが好ましい。または、開口部６１１は、開口
部６１２の幅６２６、又は開口部６１２の長さ６２７とおおむね等しい部分を含むことが
好ましい。ただし、これに限定されず、配線幅６２１、配線幅６２２、開口部６１１の幅
６２４、開口部６１１の幅６２４、開口部６１１の長さ６２５、又は開口部６１２の長さ
６２７は、様々な値に設定することが可能である。例えば、配線４１２と他の配線との交
差容量が、配線４１３と他の配線との交差容量よりも大きいとする。この場合、配線４１
２の配線抵抗を小さくすることによって、配線４１２、及び配線４１３に入力される信号
の遅延又はなまりをおおむね等しくなうように設定することが可能である。このために、
配線４１２は、配線幅６２２よりも大きい部分を含むことが可能である。または、開口部
６１１は、開口部６１２の幅６２６よりも小さい部分を含むことが可能である。または、
開口部６１１は、開口部６１２の長さ６２７よりも短い部分を含むことが可能である。一
方、配線４１２と他の配線との交差容量が、配線４１３と他の配線との交差容量よりも小
さい場合は、配線４１２は、配線幅６２２よりも小さい部分を含むことが可能である。ま
たは、開口部６１１は、開口部６１２の幅６２６よりも大きい部分を含むことが可能であ
る。または、開口部６１１は、開口部６１２の長さ６２７よりも長い部分を含むことが可
能である。
配線４１６が開口部を有していない場合、配線４１６は、配線幅６２１、又は配線幅６２
２よりも小さい部分を含むことが好ましい。なぜなら、配線４１６は開口部を有していな
いので、配線４１６の配線抵抗が小さいからである。ただし、これに限定されず、配線４
１６は、配線幅６２１、又は配線幅６２２よりも大きい部分を含むことが可能である。
図３２の一例では、トランジスタ１０１、トランジスタ１０２、トランジスタ１０３、ト
ランジスタ２０１、トランジスタ２０２、トランジスタ２０３、トランジスタ２０４、ト
ランジスタ３０１、トランジスタ３０２、トランジスタ３０３、トランジスタ３０４、及
び／又は、トランジスタ３０５において、第２の端子の導電層６０１と導電層６０３とが
重なる面積は、第１の端子の導電層６０１と導電層６０３とが重なる面積よりも小さいこ
とが好ましい。こうすることによって、トランジスタ１０１のゲート、又は配線４０１＿
ｉのノイズの低減を図ることができる。または、第２の端子への電界の集中を抑制するこ
とができるので、トランジスタの劣化、又はトランジスタの破壊を抑制することができる
。
以上、シフトレジスタのレイアウト図の一例を説明した。ただし、すでに述べたように、
本実施の形態のレイアウト図は一例であり、これに限定されない。
なお、導電層６０１と導電層６０３とが重なる部分には、半導体層６０２を形成すること
が可能である。こうすることによって、導電層６０１と導電層６０３との間の寄生容量を
小さくすることができるので、ノイズの低減を図ることができる。同様の理由で、導電層
６０１と導電層６０４とが重なる部分には、半導体層６０２又は導電層６０３を形成する
ことが可能である。
なお、導電層６０１の一部の上に導電層６０４を形成し、当該導電層６０１は、コンタク
トホール６０５を介して導電層６０４と接続されることが可能である。こうすることによ
って、配線抵抗を下げることができる。または、導電層６０１の一部の上に導電層６０３
、及び導電層６０４を形成し、当該導電層６０１は、コンタクトホール６０５を介して当
該導電層６０４と接続され、当該導電層６０３は、別のコンタクトホール６０５を介して
当該導電層６０４と接続されることが可能である。こうすることによって、配線抵抗をさ
らに下げることができる。
なお、導電層６０３の一部の上に導電層６０４を形成し、当該導電層６０３は、コンタク
トホール６０５を介して導電層６０４と接続されることが可能である。こうすることによ
って、配線抵抗を下げることができる。
なお、導電層６０４の一部の下に導電層６０１、又は導電層６０３を形成し、当該導電層
６０４は、コンタクトホール６０５を介して、当該導電層６０１、又は当該導電層６０３
と接続されることが可能である。こうすることによって、配線抵抗を下げることができる
。
なお、実施の形態１で述べたように、トランジスタ１０１のゲートと第１の端子との間の
寄生容量よりも、トランジスタ１０１のゲートと第２の端子との間の寄生容量を大きくす
ることが可能である。図３２に示すように、トランジスタ１０１の第１の電極として機能
することが可能な導電層６０３の幅を幅６３１と示し、トランジスタ１０１の第２の電極
として機能することが可能な導電層６０３の幅を幅６３２と示す。そして、幅６３１は、
幅６３２よりも大きいことが可能である。こうすることによって、実施の形態１で述べた
ように、トランジスタ１０１のゲートと第１の端子との間の寄生容量よりも、トランジス
タ１０１のゲートと第２の端子との間の寄生容量を大きくすることが可能である。ただし
、これに限定されない。
（実施の形態１１）
本実施の形態においては、電子機器の例について説明する。
図３３（Ａ）乃至図３３（Ｈ）、図３４（Ａ）乃至図３４（Ｄ）は、電子機器を示す図で
ある。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤ
ランプ５００４、操作キー５００５（操作スイッチ、又は電源スイッチを含む）、接続端
子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、
光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、
流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォ
ン５００８、等を有することができる。
図３３（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、
赤外線ポート５０１０、等を有することができる。図３３（Ｂ）は記録媒体を備えた携帯
型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示
部５００２、記録媒体読込部５０１１、等を有することができる。図３３（Ｃ）はゴーグ
ル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、
イヤホン５０１３、等を有することができる。図３３（Ｄ）は携帯型遊技機であり、上述
したものの他に、記録媒体読込部５０１１、等を有することができる。図３３（Ｅ）はプ
ロジェクタであり、上述したものの他に、光源５０３３、投射レンズ５０３４、等を有す
ることができる。図３３（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部
５００２、記録媒体読込部５０１１、等を有することができる。図３３（Ｇ）はテレビ受
像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図
３３（Ｈ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能
な充電器５０１７、等を有することができる。図３４（Ａ）はディスプレイであり、上述
したものの他に、支持台５０１８、等を有することができる。図３４（Ｂ）はカメラであ
り、上述したものの他に、外部接続ポート５０１９、シャッターボタン５０１５、受像部
５０１６、等を有することができる。図３４（Ｃ）はコンピュータであり、上述したもの
の他に、ポインティングデバイス５０２０、外部接続ポート５０１９、リーダ／ライタ５
０２１、等を有することができる。図３４（Ｄ）は携帯電話機であり、上述したものの他
に、アンテナ５０１４、携帯電話・移動端末向けの１セグメント部分受信サービス用チュ
ーナ、等を有することができる。
図３３（Ａ）乃至図３３（Ｈ）、図３４（Ａ）乃至図３４（Ｄ）に示す電子機器は、様々
な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）
を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する
機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、
無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を
用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又
はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の
表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一
つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した
画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、
受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影
した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに
内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる
。なお、図３３（Ａ）乃至図３３（Ｈ）、図３４（Ａ）乃至図３４（Ｄ）に示す電子機器
が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有する
ことを特徴とする。本実施の形態の電子機器と、実施の形態１～実施の形態９の半導体装
置、シフトレジスタ、又は表示装置とを組み合わせることによって、信頼性の向上、歩留
まりの向上、コストの削減、表示部の大型化、表示部の高精細化などを図ることができる
。
次に、半導体装置の応用例を説明する。
図３４（Ｅ）に、半導体装置を、建造物と一体にして設けた例について示す。図３４（Ｅ
）は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ５
０２５等を含む。半導体装置は、壁かけ型として建物と一体となっており、設置するスペ
ースを広く必要とすることなく設置可能である。
図３４（Ｆ）に、建造物内に半導体装置を、建造物と一体にして設けた別の例について示
す。表示パネル５０２６は、ユニットバス５０２７と一体に取り付けられており、入浴者
は表示パネル５０２６の視聴が可能になる。
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の形
態はこれに限定されず、様々な建造物に半導体装置を設置することができる。
次に、半導体装置を、移動体と一体にして設けた例について示す。
図３４（Ｇ）は、半導体装置を、自動車に設けた例について示した図である。表示パネル
５０２８は、自動車の車体５０２９に取り付けられており、車体の動作又は車体内外から
入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有
していてもよい。
図３４（Ｈ）は、半導体装置を、旅客用飛行機と一体にして設けた例について示した図で
ある。図３４（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示パネル５０３１を
設けたときの、使用時の形状について示した図である。表示パネル５０３１は、天井５０
３０とヒンジ部５０３２を介して一体に取り付けられており、ヒンジ部５０３２の伸縮に
より乗客は表示パネル５０３１の視聴が可能になる。表示パネル５０３１は乗客が操作す
ることで情報を表示する機能を有する。
なお、本実施の形態において、移動体としては自動車車体、飛行機車体について例示した
がこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレ
ール、鉄道等を含む）、船舶等、様々なものに設置することができる。
１００ 回路
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ 回路
１０５ 回路
１０６ 回路
１１１ 配線
１１２ 配線
１１３ 配線
１１４ 配線
１１５ 配線
１１６ 配線
１１７ 配線
１１８ 配線
１２１ 容量素子
１２２ トランジスタ
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２０４ トランジスタ
２２１ 容量素子
３０１ トランジスタ
３０２ トランジスタ
３０３ トランジスタ
３０４ トランジスタ
３０５ トランジスタ
３０６ トランジスタ
３０７ トランジスタ
４００ シフトレジスタ
４０１ フリップフロップ
４１１ 配線
４１２ 配線
４１３ 配線
４１４ 配線
４１５ 配線
４１６ 配線
４１７ 配線
４２０ 回路
４２１ 回路
４２２ 回路
４３１ トランジスタ
５００ 回路
５０１ 回路
５０２ 回路
５０３ トランジスタ
５０４ 配線
５０５ 配線
５１４ 信号
５１５ 信号
５４０ 画素
６０１ 導電層
６０２ 半導体層
６０３ 導電層
６０４ 導電層
６０５ コンタクトホール
６１１ 開口部
６１２ 開口部
６２１ 配線幅
６２２ 配線幅
６２３ 幅
６２４ 幅
６２６ 幅
６３１ 幅
６３２ 幅
１０１ｐ トランジスタ
１０２ａ ダイオード
１０２ｐ トランジスタ
１０３ａ ダイオード
１０３ｐ トランジスタ
１０４ａ 端子
１０４ｂ 端子
１０４ｃ 端子
１０４ｄ 端子
１０５ａ 端子
１０５ｂ 端子
１０５ｃ 端子
１０５ｄ 端子
１０５ｅ 端子
１０５ｆ 端子
１０５ｇ 端子
１１１Ａ 配線
１１２Ａ 配線
１１２Ｂ 配線
１１２Ｃ 配線
１１２Ｄ 配線
１１３Ａ 配線
１１３Ｂ 配線
１１４Ａ 配線
１１４Ｂ 配線
１１５Ａ 配線
１１５Ｂ 配線
１１６Ａ 配線
１１６Ｂ 配線
１１６Ｃ 配線
１１６Ｄ 配線
１１６Ｅ 配線
１１６Ｆ 配線
１１６Ｇ 配線
１１６Ｈ 配線
１１６Ｉ 配線
２０１ｐ トランジスタ
２０２ａ ダイオード
２０２ｐ トランジスタ
２０３ａ ダイオード
２０３ｐ トランジスタ
２０４ｐ トランジスタ
３０１ｐ トランジスタ
３０２ｐ トランジスタ
３０３０ トランジスタ
３０３ａ ダイオード
３０３ｐ トランジスタ
３０４ａ ダイオード
３０４ｐ トランジスタ
３０５ａ ダイオード
３０５ｐ トランジスタ
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示パネル
５０２７ ユニットバス
５０２８ 表示パネル
５０２９ 車体
５０３０ 天井
５０３１ 表示パネル
５０３２ ヒンジ部
５０３３ 光源
５０３４ 投射レンズ
５２６０ 基板
５２６１ 絶縁層
５２６２ 半導体層
５２６３ 絶縁層
５２６４ 導電層
５２６５ 絶縁層
５２６５ 絶縁膜
５２６６ 導電層
５２６７ 絶縁層
５２６８ 導電層
５２６９ 絶縁層
５２６９ 絶縁膜
５２７０ 発光層
５２７１ 導電層
５２７３ 絶縁層
５３００ 基板
５３０１ 導電層
５３０２ 絶縁層
５３０４ 導電層
５３０５ 絶縁層
５３０６ 導電層
５３０７ 液晶層
５３０８ 導電層
５３２１ トランジスタ
５３５０ 領域
５３５１ 領域
５３５２ 半導体基板
５３５３ 領域
５３５４ 絶縁層
５３５５ 領域
５３５６ 絶縁層
５３５７ 導電層
５３５８ 絶縁層
５３５９ 導電層
５３６０ 映像信号
５３６１ 回路
５３６２ 回路
５３６２ 配線
５３６３ 回路
５３６４ 画素部
５３６５ 回路
５３６６ 照明装置
５３６７ 画素
５３７１ 配線
５３７２ 配線
５３７３ 配線
５３８０ 基板
５３８１ 入力端子
５３９１ 基板
５３９２ 駆動回路
５３９３ 画素部
５４００ 基板
５４０１ 導電層
５４０２ 絶縁層
５４０４ 導電層
５４０５ 絶縁層
５４０６ 導電層
５４０８ 絶縁層
５４０９ 導電層
５４１０ 基板
５４２０ 画素
５４２１ トランジスタ
５４２１ 配線
５４２２ 液晶素子
５４２３ 容量素子
５４３１ 配線
５４３２ 配線
５４３３ 配線
５４３４ 電極
５４４１ 信号
５４４２ 信号
５２６２ａ 領域
５２６２ｂ 領域
５２６２ｃ 領域
５２６２ｄ 領域
５２６２ｅ 領域
５３０３ａ 半導体層
５３０３ｂ 半導体層
５３６１ａ 回路
５３６１ｂ 回路
５３６２ａ 回路
５３６２ｂ 回路
５４０３ａ 半導体層
５４０３ｂ 半導体層
５４２０Ａ サブ画素
５４２０Ｂ サブ画素
５４２１Ａ トランジスタ
５４２１Ｂ トランジスタ
５４２２Ａ 液晶素子
５４２２Ｂ 液晶素子
５４２３Ａ 容量素子
５４２３Ｂ 容量素子
５４３１Ａ 配線
５４３１Ｂ 配線
５４３２Ａ 配線
５４３２Ｂ 配線

Claims (2)

  1. 画素部と、駆動回路と、を有し、
    前記画素部は、第１の配線を介して前記駆動回路と電気的に接続され、
    前記画素部は、第１のトランジスタを有し、
    前記駆動回路は、第２乃至第１１のトランジスタを有し、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの他方は、クロック信号線と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は、電源線と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの他方は、前記電源線と電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの一方は、前記第１のトランジスタと電気的に接続された画素電極と同層に位置し、且つ同じ材料を有する第１の導電層を介して、前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの他方は、第１の信号線と電気的に接続され、
    前記第６のトランジスタのソースまたはドレインの一方は、前記第１の導電層を介して、前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのソースまたはドレインの他方は、前記電源線と電気的に接続され、
    前記第６のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソースまたはドレインの一方は、前記画素電極と同層に位置し、且つ同じ材料を有する第２の導電層を介して、前記第５のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソースまたはドレインの他方は、前記第１の信号線と電気的に接続され、
    前記第７のトランジスタのゲートは、前記第１の信号線と電気的に接続され、
    前記第８のトランジスタのソースまたはドレインの一方は、前記第２の導電層を介して、前記第５のトランジスタのゲートと電気的に接続され、
    前記第８のトランジスタのソースまたはドレインの他方は、前記電源線と電気的に接続され、
    前記第８のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第９のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
    前記第９のトランジスタのソースまたはドレインの他方は、前記電源線と電気的に接続され、
    前記第９のトランジスタのゲートは、第２の信号線と電気的に接続され、
    前記第１０のトランジスタのソースまたはドレインの一方は、前記画素電極と同層に位置し、且つ同じ材料を有する第３の導電層を介して、前記第２のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのゲートは、前記第２の信号線と電気的に接続され、
    前記第１１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第１１のトランジスタのソースまたはドレインの他方は、第３の信号線と電気的に接続される半導体装置。
  2. 画素部と、駆動回路と、を有し、
    前記画素部は、第１の配線を介して前記駆動回路と電気的に接続され、
    前記画素部は、第１のトランジスタを有し、
    前記駆動回路は、第２乃至第１１のトランジスタを有し、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの他方は、クロック信号線と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は、電源線と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの他方は、前記電源線と電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの一方は、前記第１のトランジスタと電気的に接続された画素電極と同層に位置し、且つ同じ材料を有する第１の導電層を介して、前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの他方は、第１の信号線と電気的に接続され、
    前記第６のトランジスタのソースまたはドレインの一方は、前記第１の導電層を介して、前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのソースまたはドレインの他方は、前記電源線と電気的に接続され、
    前記第６のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソースまたはドレインの一方は、前記画素電極と同層に位置し、且つ同じ材料を有する第２の導電層を介して、前記第５のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソースまたはドレインの他方は、前記第１の信号線と電気的に接続され、
    前記第７のトランジスタのゲートは、前記第１の信号線と電気的に接続され、
    前記第８のトランジスタのソースまたはドレインの一方は、前記第２の導電層を介して、前記第５のトランジスタのゲートと電気的に接続され、
    前記第８のトランジスタのソースまたはドレインの他方は、前記電源線と電気的に接続され、
    前記第８のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第９のトランジスタのソースまたはドレインの一方は、前記第１の配線と電気的に接続され、
    前記第９のトランジスタのソースまたはドレインの他方は、前記電源線と電気的に接続され、
    前記第９のトランジスタのゲートは、第２の信号線と電気的に接続され、
    前記第１０のトランジスタのソースまたはドレインの一方は、前記画素電極と同層に位置し、且つ同じ材料を有する第３の導電層を介して、前記第２のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのゲートは、前記第２の信号線と電気的に接続され、
    前記第１１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第１１のトランジスタのソースまたはドレインの他方は、第３の信号線と電気的に接続され、
    前記第２のトランジスタにおいて、ソース電極又はドレイン電極の一方がゲート電極に重なる面積は、ソース電極又はドレイン電極の他方がゲート電極に重なる面積よりも大きく、
    前記第５のトランジスタにおいて、ソース電極又はドレイン電極の一方がゲート電極に重なる面積は、ソース電極又はドレイン電極の他方がゲート電極に重なる面積よりも大きく、
    前記第９のトランジスタにおいて、ソース電極又はドレイン電極の他方がゲート電極に重なる面積は、ソース電極又はドレイン電極の一方がゲート電極に重なる面積よりも大きい半導体装置。
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