KR20050079718A - 시프트 레지스터와 이를 갖는 표시 장치 - Google Patents

시프트 레지스터와 이를 갖는 표시 장치 Download PDF

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Abstract

본 발명은 시프트 레지스터와 이를 갖는 표시장치에 관한 것으로, 상기 시프트 레지스터는 복수의 스테이지를 포함하고, 각 스테이지의 게이트 신호를 순차적으로 출력하는 시프트 레지스터로서, 상기 각 스테이지는, 외부 신호에 따라 제어 신호를 출력하는 입력부, 상기 입력부에 연결되고 외부로부터 입력되는 제1 클록 신호 및 상기 제어 신호에 따라 게이트 신호를 출력하는 출력부, 그리고 상기 출력부에 연결되고, 상기 제1 클록 신호 및 상기 제어 신호에 따라 전달 신호를 생성하는 신호 생성부를 포함하며, 상기 외부 신호는 인접한 스테이지의 전달 신호이다. 본 발명에 따르면, a-Si TFT의 임계 전압(Vth) 산포에 따른 오동작을 방지할 수 있어서 상대적으로 넓은 온도 환경에서 신뢰성을 높일 수 있다.

Description

시프트 레지스터와 이를 갖는 표시 장치{SHIFT REGISTER AND DISPLAY APPARATUS INCLUDING THE SAME}
본 발명은 시프트 레지스터 및 이를 갖는 표시 장치에 관한 것으로, 보다 상세하게는 높은 신뢰성을 갖는 시프트 레지스터에 관한 것이다.
최근, 액정 표시 장치는 TCP(tape carrier package) 또는 COG(chip on glass) 등의 방법으로 게이트 구동 IC를 장착하고 있으나, 제조 원가나 기구 설계적인 측면에서 상기한 제품의 구조에는 한계가 있다.
상기한 한계를 극복하기 위해 상기 게이트 구동 IC를 채택하지 않는 구조(이하, Gate IC-Less 구조)를 강구하는데, 이는 비정질-실리콘 박막 트랜지스터(이하, a-Si TFT)를 이용하며 TFT 구동 펄스를 발생시키는 시프트 레지스터로서 게이트 구동 IC와 같은 동작을 수행토록 하는 것이다.
도 1은 종래의 시프트 레지스터의 블록도이다.
도 1을 참조하면, N 개의 게이트 신호(또는 주사 신호)(GOUT1, GOUT2, ... GOUTN)를 출력하는 시프트 레지스터는 N 개의 스테이지를 구비하고 있다.
제1 스테이지는 타이밍 제어부(도시하지 않음)로부터 제공되는 스캔개시신호 (STV) 및 제1 클록 신호(CKV)를 제공받아, 첫 번째 게이트 라인의 출력 신호(GOUT1)를 출력하며, 상기 출력 신호(GOUT1)는 제2 스테이지의 입력단(IN)으로 입력된다.
또한, 상기 제2 스테이지는 상기 제1 스테이지로부터의 출력 신호(GOUT1)와 제2 클록 신호(CKVB)을 제공받아, 두 번째 게이트 라인의 출력 신호(GOUT2)를 출력하며, 상기 출력 신호(GOUT2)는 제3 스테이지의 입력단(IN)으로 입력된다.
상기와 같은 동일 방법으로, 제N 스테이지는 제(N-1) 스테이지로부터의 출력 신호(GOUT[N-1]) 및 제2 클록 신호(CKVB)을 각각 제공받아, N 번째 게이트 라인의 출력 신호(GOUTN)를 출력 단자(OUT)를 통해 출력한다.
도 2는 상기한 도 1의 시프트 레지스터의 회로도이다.
도 2를 참조하면, 상기 시프트 레지스터의 각 스테이지(100)는 풀업부(110), 풀다운부(120), 풀업 구동부(130) 및 풀다운 구동부(140)를 포함하며, 스캔개시신호(STV) 또는 이전 스테이지의 출력 신호를 근거로 게이트 신호(또는 주사 신호)를 출력한다. 예를 들면, 제1 스테이지는 타이밍 제어부(도시하지 않음)로부터 제공되는 스캔개시신호(STV)를 근거로 게이트 신호를 출력하고, 나머지 스테이지는 이전 스테이지로부터 출력되는 게이트 신호를 근거로 게이트 신호를 출력한다.
도 3는 상기한 도 1 및 도 2에 도시한 시프트 레지스터의 신호 파형도이다.
도 2 및 도 3을 참조하면, 상기 시프트 레지스터는 2 수평 주기(2H)를 1주기로 하여 제1 클록 신호(CKV) 및 상기 제1 클록 신호(CKV)와 위상 반전하는 제2 클록 신호(CKVB) 중 어느 하나를 인가받아, 게이트 라인에 게이트 신호를 순차적으로 출력한다. 이 때, 상기 제1 및 제2 클록 신호(CKV, CKVB)는 TFT를 구동하기 위한 전압, 예를 들면 -8V에서 24V까지 스윙하는 진폭을 갖는 신호이다.
도 2에 도시한 바와 같이, 상기 풀다운 구동부(140)는 각 스테이지의 출력 신호, 즉 게이트 신호를 출력한 후, 나머지 스테이지의 동작 기간 동안 노드(N1)를 오프 상태로 유지하는 역할을 한다. 이와 같이, 장기간 동안 오프 상태를 유지함으로 인한 TFT 특성 변화 및 온도 환경에 따른 TFT 오동작으로 인해 표시 장치의 특성이 열화되는 문제점이 있다.
이에, 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 높은 신뢰성을 갖는 시프트 레지스터를 제공하는 것이다.
또한, 본 발명의 다른 기술적 과제는 높은 신뢰성을 갖는 상기 시프트 레지스터를 구비하는 표시 장치를 제공하는 것이다.
이러한 기술적 과제를 이루기 위한 본 발명의 일 실시예에 따른 시프트 레지스터는 복수의 스테이지를 포함하고, 각 스테이지의 게이트 신호를 순차적으로 출력하는 시프트 레지스터로서, 상기 각 스테이지는, 외부 신호에 따라 제어 신호를 출력하는 입력부, 상기 입력부에 연결되고 외부로부터 입력되는 제1 클록 신호 및 상기 제어 신호에 따라 게이트 신호를 출력하는 출력부, 그리고 상기 출력부에 연결되고, 상기 제1 클록 신호 및 상기 제어 신호에 따라 전달 신호를 생성하는 신호 생성부를 포함하며, 상기 외부 신호는 인접한 스테이지의 전달 신호이다.
본 발명에 따른 시프트 레지스터를 구비한 표시 장치는, 복수의 게이트 라인, 복수의 데이터 라인, 복수의 표시 소자 및 복수의 스위칭 소자를 갖는 표시 패널, 화상 데이터, 복수의 게이트 제어 신호 및 복수의 데이터 제어 신호를 출력하는 타이밍 제어부, 상기 복수의 게이트 제어 신호에 따라 상기 복수의 게이트 라인에 게이트 신호를 순차적으로 출력하는 시프트 레지스터, 그리고 상기 복수의 데이터 제어 신호에 따라 상기 복수의 데이터 라인에 데이터 신호를 출력하는 데이터 구동 회로를 포함하며, 상기 시프트 레지스터는 상기 복수의 게이트 라인에 대응하여 해당 게이트 라인에 상기 게이트 신호를 출력하며 상기 게이트 신호와 별개의 전달 신호를 생성하는 복수의 스테이지를 포함하고, 상기 각 스테이지는 제1 클록 신호, 제2 클록 신호, 인접한 스테이지의 전달 신호 및 다음 스테이지의 게이트 신호에 기초하여 상기 게이트 신호를 생성한다.
본 발명에 따르면, 시프트 레지스터의 각 스테이지의 입력 신호로서 두 개의 클록 신호를 사용함으로써 높은 신뢰성을 갖는 시프트 레지스터를 구현할 수 있다.
또한, 본 발명에 따르면, 시프트 레지스터의 각 스테이지의 입력 신호를 이전 스테이지의 캐리 신호를 사용함으로써 높은 신뢰성을 갖는 시프트 레지스터를 구현할 수 있다.
또한, 본 발명에 따르면, 높은 신뢰성을 갖는 시프트 레지스터를 구비한 표시 장치를 구현할 수 있다.
첨부 도면을 참고하여, 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 당업자가 용이하게 실시 가능하도록 구체적으로 설명한다.
이하, 본 발명의 실시예에 따른 시프트 레지스터 및 이를 갖는 표시 장치에 대하여 도면을 참고하여 상세하게 설명한다.
도 4는 본 발명의 한 실시예에 따른 표시 장치의 개략도이다.
도 4를 참조하면, 본 실시예에 따른 표시 장치는 표시 패널(100), 타이밍 제어부(200), 계조 생성부(300), 전원 생성부(400), 시프트 레지스터(500) 및 데이터 구동 회로(600)를 포함한다.
상기 타이밍 제어부(200)는 외부로부터 공급되는 디지털 화상 데이터 및 제어 신호를 입력받아, 상기 시프트 레지스터(500) 및 상기 데이터 구동 회로(600)를 제어하는 다수의 제어 신호를 발생시키고, 상기 제어 신호에 따라 상기 디지털 화상 데이터를 상기 데이터 구동 회로(600)에 공급한다. 상기 타이밍 제어부(200)로부터 상기 시프트 레지스터(500)로 공급되는 제어 신호는 FPC(flexible printed cable) 또는 TCP를 통해 표시 패널상의 배선을 따라 공급된다. 구체적으로, 상기 제어 신호는 데이터 구동 회로(600)가 구비된 FPC 또는 TCP의 일단을 통해 표시 패널 상의 배선을 따라 상기 시프트 레지스터(500)의 첫 번째 단에 전송된다.
또한, 상기 데이터 구동 회로(600)는 상기 타이밍 제어부(200)로부터 공급되는 디지털 화상 데이터를 상기 제어 신호에 따라 아날로그 전압으로 변환하여 표시 패널 상에 형성된 다수의 데이터 라인에 공급한다.
또한, 상기 시프트 레지스터(500)는 상기 표시 패널 상에 형성된 다수의 게이트 라인을 제어하기 위한 구동 펄스를 발생시킨다. 도 4에 도시한 바와 같이, 상기 시프트 레지스터(500)는 표시 패널(100) 상에 형성되며, 외부로부터 서로 다른 위상을 갖는 두 개의 클록 신호, 즉 제1 클록 신호 및 제2 클록 신호를 받아 표시 특성을 열화하지 않는 양호한 동작을 구현할 수 있다.
또한, 상기 전원 생성부(400)는 상기 타이밍 제어부(200), 상기 계조 전압부(300), 상기 시프트 레지스터(500) 및 상기 데이터 구동 회로(600)에 필요한 전원 전압을 공급한다. 예를 들면, 상기 전원 생성부(400)는 디지털 전원 전압(DVdd), 아날로그 전원 전압(AVdd), 및 게이트 온/오프 전압(Von, Voff)을 발생시켜 상기 구성 요소에 각각 공급한다.
상기 표시 패널(100)은 다수의 게이트 라인, 다수의 데이터 라인, 다수의 표시 소자 및 상기 표시 소자를 제어하는 다수의 스위칭 소자로 구성되어 있고, 상기 계조 생성부(300)는 컬러 표현을 위한 기준 전압을 나타내며, 외부로부터 입력되는 아날로그 전압에 따라 다수의 기준 전압을 구성한다. 일반적으로 제품의 특성, 즉 해상도, 크기 등에 따라 서로 다른 개수의 기준 전압을 구성한다.
도 5는 본 발명의 제1 실시예에 따른 상기 시프트 레지스터(500)의 블록도이다.
도 5를 참조하면, 상기 시프트 레지스터(500)는 N 개의 게이트 신호(또는 주사 신호)(GOUT1, GOUT2, ... GOUTN)를 출력하는 N 개의 스테이지(ASRC1, ASRC2, ASRC3, ..., ASRCN)와 더미 게이트 신호(GDUMMY)를 출력하는 하나의 더미 스테이지 (ASRCN+1)를 구비한다. 여기서, 상기 시프트 레지스터(500)는 다수의 게이트 라인(도시하지 않음)과 데이터 라인(도시하지 않음)에 의해 정의되는 영역에 형성된 스위칭 소자(도시하지 않음)를 갖는 표시 패널(도시하지 않음)에 형성된다.
상기 시프트 레지스터(500)의 제1 스테이지(ASRC1)는 제1 및 제2 클록단(CK1, CK2)을 통해 외부로부터 제공되는 제1 및 제2 클록 신호(CKV, CKVB)를, 제1 및 제3 제어단(CT1, CT3)을 통해 스캔개시신호(STV)를, 그리고 제2 제어단(CT2)을 통해 제2 스테이지(ASRC2)로부터 제공되는 게이트 신호(GOUT2)를 각각 입력 받아 첫 번째 게이트 라인의 게이트 신호(GOUT1)를 출력 단자(OUT)를 통해 출력하며, 상기 제2 스테이지(ASRC2)의 제1 제어단(CT1)으로 출력한다.
상기 제2 스테이지(ASRC2)는 상기 제1 및 제2 클록단(CK1, CK2)을 통해 외부로부터 제공되는 제1 및 제2 클록 신호(CKV, CKVB)를, 제1 제어단(CT1)을 통해 상기 제1 스테이지(ASRC1)의 게이트 신호(GOUT1)를, 제2 제어단(CT2)을 통해 제3 스테이지(ASRC3)의 게이트 신호(GOUT3)를, 그리고 제3 제어단(CT3)을 통해 상기 스캔개시신호(STV)를 각각 입력 받아, 두 번째 게이트 라인의 게이트 신호(GOUT2)를 출력 단자(OUT)를 통해 출력하며, 상기 제3 스테이지(ASRC3)의 제1 제어단(CT1)으로 출력한다.
상기와 같은 동일 방법으로, 제N 스테이지(ASRC N)는 제1 및 제2 클록단 (CK1, CK2)을 통해 외부로부터 제공되는 제1 및 제2 클록 신호(CKV, CKVB)를, 제1 제어단(CT1)을 통해 이전 스테이지로부터 제공되는 게이트 신호를, 제2 제어단(CT2)을 통해 더미 스테이지(ASRCN+1)로부터 제공되는 더미 게이트 신호(GDUMMY)를, 그리고 제3 제어단(CT3)을 통해 상기 스캔개시신호(STV)를 각각 입력 받아, N 번째 게이트 라인의 게이트 신호(GOUTN)를 출력 단자(OUT)를 통해 출력하며, 상기 더미 스테이지(ASRCN+1)의 제1 제어단(CT1)으로 출력한다.
상기 제1 및 제2 클록 신호(CKV, CKVB)는 상기 시프트 레지스터(500)의 각 스테이지마다 제1 및 제2 클록단(CK1, CK2)에 서로 번갈아 가며 인가된다. 즉, 상기 제1 스테이지(ASRC1)에는 상기 제1 클록단(CK1)를 통해 상기 제1 클록 신호(CKV)가, 상기 제2 클록단(CK2)를 통해 상기 제2 클록 신호(CKVB)가 인가되며, 상기 제2 스테이지(ASRC2)에는 상기 제1 클록단(CK1)를 통해 상기 제2 클록 신호(CKVB)가, 상기 제2 클록단(CK2)를 통해 상기 제1 클록 신호(CKV)가 인가된다.
도 6은 본 발명의 제2 실시예에 따른 시프트 레지스터(500)의 블록도이다.
도 6을 참조하면, 상기 시프트 레지스터(500)는 N 개의 게이트 신호(또는 주사 신호)(GOUT1, GOUT2, ... GOUTN)를 출력하는 N 개의 스테이지(ASRC1, ASRC2, ASRC3, ...)와 더미 게이트 신호(GDUMMY)를 출력하는 하나의 더미 스테이지(도시하지 않음)를 구비한다. 여기서, 상기 시프트 레지스터(500)는 상기 제1 실시예와 동일하게 표시 패널(100) 상에 형성된다.
상기 시프트 레지스터(500)의 제1 스테이지(ASRC1)는 제1 클록단(CK1)을 통해 제1 클록 신호(CKV)를, 제2 클록단(CK2)을 통해 제2 클록 신호(CKVB)를, 스캔개시신호(STV), 및 제2 스테이지의 게이트 신호(GOUT2)를 입력 받아, 첫 번째 게이트 라인의 게이트 신호(GOUT1)를 출력단자(OUT)를 통해 출력하고, 또한 상기 제1 클록 신호(CKV)를 입력 받아 상기 제1 스테이지(ASRC1)의 캐리 신호단(CR)를 통해 캐리 신호를 출력한다.
상기 제2 스테이지는 상기 제1 클록단(CK1)을 통해 제2 클록 신호(CKVB)를, 상기 제2 클록단(CK2)을 통해 제1 클록 신호(CKV)를, 제1 스테이지의 캐리 신호와 제3 스테이지의 게이트 신호(GOUT3)를 입력 받아, 두 번째 게이트 라인의 게이트 신호(GOUT2)를 출력단자(OUT)를 통해 출력하고, 상기 제2 클록 신호(CKVB)를 입력 받아 상기 제2 스테이지(ASRC2)의 캐리 신호단(CR)을 통해 캐리 신호를 출력한다.
상기와 같은 동일 방법으로, 상기 시프트 레지스터(500)의 제N 스테이지는 상기 제1 클록단(CK1) 또는 상기 제2 클록단(CK2)을 통해 상기 제1 및 제2 클록 신호(CKV, CKVB)를, 및 제(N-1) 스테이지의 캐리 신호와 더미 스테이지의 더미 게이트 신호(GDUMMY)를 입력 받아, N번째 게이트 라인의 게이트 신호(GOUTN)를 출력 단자(OUT)를 통해 출력한다.
상기 각 스테이지에는 상기 제1 및 제2 클록 신호(CKV, CKVB)를 상기 제1 클록단(CK1) 또는 상기 제2 클록단(CK2)을 통해 서로 번갈아 가며 인가한다. 또한, 상기 각 스테이지는 최인접(最隣接) 스테이지, 즉 이전 또는 다음 스테이지의 출력 신호를 입력 받는 것으로 기재하고 있지만, 다른 인접 스테이지, 예를 들면, 차인접(次隣接) 또는 차차인접 스테이지의 출력 신호를 입력 받을 수도 있다. 예를 들면 제N 스테이지인 경우 제(N+2) 또는 제(N-2) 이상의 스테이지의 게이트 신호를 입력받을 수 있다.
도 7은 도 6에 도시한 시프트 레지스터(500)의 각 스테이지의 회로도이다.
도 7을 참조하면, 본 실시예에 따른 시프트 레지스터(500)의 각 스테이지는 입력부(510), 풀업 구동부(520), 신호 생성부(530), 출력부(540) 및 풀다운 구동부(550)를 포함한다. 도면에는, 다수의 스테이지 중 제N 스테이지를 나타내었다.
상기 입력부(510)는, 드레인과 게이트가 공통 연결되어 이전 스테이지, 즉 제(N-1) 스테이지의 캐리 신호(CR[N-1])를 입력 받는 NMOS 트랜지스터(T1)를 포함하며, 상기 캐리 신호(CR[N-1])에 따라 소스를 통하여 제1 제어 신호(CNTR1)를 출력한다.
상기 풀-업 구동부(520)는 드레인을 통하여 제1 클록 신호(CKV)를 입력 받아 소스를 통하여 출력하는 한 쌍의 트랜지스터(T2, T3)를 포함한다. 트랜지스터(T2)의 게이트는 소스와 연결되어 있고, 트랜지스터(T3)의 게이트는 제1 및 제2 캐패시터(C1, C2)를 통하여 각각 드레인 및 소스와 연결되어 있다.
상기 신호 생성부(530)는, 드레인에 상기 제1 클록 신호(CKV)가 입력되고, 게이트가 상기 입력부(510)의 출력(CNTR1)에 연결되고 상기 게이트와 소스가 제3 캐패시터(C3)로 연결된 NMOS 트랜지스터(T4)를 포함하며, 상기 제1 제어 신호(CNTR1) 및 상기 제1 클록 신호(CKV)에 따라 캐리 신호(CR[N])를 출력한다.
상기 출력부(540)는, 게이트가 상기 입력부(510)의 출력(CNTR1)과 연결되고, 드레인에 상기 제1 클록 신호(CKV)가 입력되며, 게이트와 소스가 제4 캐패시터(C4)로 연결되며, NMOS 트랜지스터(T5)를 포함하며, 상기 제1 제어 신호(CNTR1) 및 상기 제1 클록 신호(CKV)에 따라 게이트 신호(OUT[N])를 출력한다.
상기 풀-다운 구동부(550)는, 제(N-1) 스테이지의 캐리 신호(CR[N-1])와 저전위 레벨(Vss) 사이에 직렬로 연결되어 있는 세 개의 NMOS 트랜지스터(T6-T8), 입력부(510)의 출력(CNTR1)과 저전위 레벨(Vss) 사이에 병렬로 연결되어 있는 한 쌍의 NMOS 트랜지스터(T9, T10), 풀업 구동부(520)의 두 트랜지스터(T2, T3)의 출력과 저전위 레벨(Vss) 사이에 각각 연결되어 있는 한 쌍의 NMOS 트랜지스터(T11, T12), 그리고 출력부(540)의 출력과 저전위 레벨(Vss) 사이에 병렬로 연결되어 있는 한 쌍의 NMOS 트랜지스터(T13, T14)를 포함한다.
트랜지스터(T6, T8)의 게이트에는 제2 클록 신호(CKVB)가 입력되며, 트랜지스터(T7)의 게이트에는 제1 클록 신호(CKV)가 입력된다. 또한 트랜지스터(T6)와 트랜지스터(T7) 사이의 노드는 입력부(510)의 출력(CNTR1)에 연결되어 있고, 트랜지스터(T7)와 트랜지스터(T8) 사이의 노드는 출력부(540)의 출력(OUT[N])에 연결되어 있다.
트랜지스터(T9, T10)의 게이트에는 각각 더미 스테이지의 게이트 신호(OUT[DUM]) 및 제(N+1) 스테이지의 게이트 신호(OUT[N+1])가 입력되며, 트랜지스터(T11, T12)의 게이트는 공통으로 출력부(540)의 출력에 연결되어 있다.
트랜지스터(T13)의 게이트는 풀업 구동부(520)의 트랜지스터(T3)의 출력에 연결되어 있으며, 트랜지스터(T14)의 게이트에는 제(N+1) 스테이지의 게이트 신호(OUT[N+1])가 입력된다.
상술된 바와 같이, 상기 시프트 레지스터(500)의 각 스테이지에는 제1 및 제2 클록 신호(CKV, CKVB)가 모두 입력되며, 상기 제1 및 제2 클록 신호(CKV, CKVB)는 각 스테이지마다 두 클록단에 번갈아 입력된다.
도 8은 상기한 도 6 및 도 7에 도시된 시프트 레지스터(500)의 출력 파형도이다.
도 8을 참조하면, 상기 시프트 레지스터(500)의 각 스테이지에서 출력되는 게이트 신호(GOUTn1, GOUTn2, GOUTn3, ...)는 구형파에 근접한 동일 기울기를 가지며, 대략 25볼트의 동일 레벨을 갖는다.
도 8에 도시된 파형에서 볼 수 있듯이, 각 스테이지 내에 신호 생성부(530)를 구비함으로써 a-Si TFT의 임계 전압(Vth)이 정상적일 때는 물론 온도 변동에 의해 임계 전압이 변화하더라도 본 발명에 따른 시프트 레지스터는 정상적으로 동작함을 알 수 있다.
상기 시프트 레지스터는 액정 표시 장치, 유기EL 등의 다양한 평판 표시 장치에도 적용할 수 있음은 당업자에게 자명하다.
이상에서, 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 설명한 바와 같이, 본 발명에 따르면, 시프트 레지스터의 각 스테이지에 제1 클록 신호(CKV) 및 제2 클록 신호(CKVB)를 모두 입력하고, 또한 캐리 신호를 생성하는 별도의 신호 생성부를 둠으로써 a-Si TFT의 임계 전압(Vth)에 둔감한 시프트 레지스터 및 이를 갖는 표시 장치를 제공할 수 있다. 즉, a-Si TFT의 임계 전압(Vth) 산포에 따른 오동작을 방지할 수 있으므로 상대적으로 넓은 온도 환경에서 신뢰성을 높일 수 있다.
도 1은 종래의 시프트 레지스터의 블록도이다.
도 2는 도 1에 도시한 각 스테이지의 회로도이다.
도 3은 도 1 및 도 2에 도시한 시프트 레지스터의 신호 파형도이다.
도 4는 본 발명의 한 실시예에 따른 시프트 레지스터를 갖는 액정 표시 장치를 도시한 개략도이다.
도 5는 본 발명의 제1 실시예에 따른 시프트 레지스터의 블록도이다.
도 6은 본 발명의 제2 실시예에 따른 시프트 레지스터의 블록도이다.
도 7은 도 6에 도시한 시프트 레지스터의 각 스테이지의 회로도이다.
도 8은 도 6 및 도 7에 도시한 시프트 레지스터의 출력 파형도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 표시 패널 200: 타이밍 제어부
300: 계조 생성부 400: 전원 생성부
500: 시프트 레지스터 510: 입력부
520: 풀-업 구동부 530: 신호 생성부
540: 출력부 550: 풀-다운 구동부
600: 데이터 구동 회로

Claims (15)

  1. 복수의 스테이지를 포함하고, 각 스테이지의 게이트 신호를 순차적으로 출력하는 시프트 레지스터로서,
    상기 각 스테이지는,
    외부 신호에 따라 제어 신호를 출력하는 입력부,
    상기 입력부에 연결되고 외부로부터 입력되는 제1 클록 신호 및 상기 제어 신호에 따라 게이트 신호를 출력하는 출력부, 그리고
    상기 출력부에 연결되고, 상기 제1 클록 신호 및 상기 제어 신호에 따라 전달 신호를 생성하는 신호 생성부
    를 포함하며,
    상기 외부 신호는 인접한 스테이지의 전달 신호인
    시프트 레지스터.
  2. 제1항에 있어서,
    상기 제1 클록 신호에 따라 동작하는 풀-업 구동부, 그리고
    상기 입력부, 상기 풀-업 구동부 및 상기 출력부에 연결되고, 상기 제1 클록 신호, 상기 제2 클록 신호, 상기 외부 신호 및 다음 스테이지의 게이트 신호에 따라 동작하는 풀-다운 구동부
    를 더 포함하는 시프트 레지스터.
  3. 제2항에 있어서,
    상기 전달 신호는 캐리 신호인 것을 특징으로 하는 시프트 레지스터.
  4. 제2항에 있어서,
    인접한 스테이지의 상기 제1 및 제2 클록 신호는 서로 반대인 것을 특징으로 하는 시프트 레지스터.
  5. 제4항에 있어서,
    상기 제1 클록 신호와 상기 제2 클록 신호는 서로 위상이 반전하는 것을 특징으로 하는 시프트 레지스터.
  6. 제2항에 있어서,
    상기 입력부는, 공통 연결되어 상기 외부 신호를 수신하는 드레인과 게이트를 가지는 제1 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 시프트 레지스터.
  7. 제6항에 있어서,
    상기 출력부는, 상기 입력부의 제1 NMOS 트랜지스터의 소스와 전극과 연결된 게이트, 상기 제1 클록 신호를 수신하는 드레인, 상기 게이트와 제1 캐패시터로 연결된 소스를 가지는, 제2 NMOS 트랜지스터를 포함하는 시프트 레지스터.
  8. 제7항에 있어서,
    상기 신호 생성부는, 상기 제1 클록 신호를 수신하는 드레인, 상기 출력부에 연결된 게이트, 상기 게이트과 제1 캐패시터로 연결된 소스를 가지는 제3 NMOS 트랜지스터를 포함하는 시프트 레지스터.
  9. 제8항에 있어서,
    상기 풀-업 구동부는,
    공통 연결되어 상기 제1 클록 신호를 입력 받는 드레인 및 게이트와 상기 풀-다운 구동부에 연결되는 소스를 가지는 제4 NMOS 트랜지스터, 그리고
    상기 제1 클록 신호가 입력되는 드레인과 상기 풀-다운 구동부에 연결되는 게이트 및 소스를 가지는 제5 NMOS 트랜지스터를 포함하는 시프트 레지스터.
  10. 제9항에 있어서,
    상기 풀-다운 구동부는,
    상기 외부 신호와 저전위 레벨 사이에 차례로 직렬로 연결되어 있는 제6 내지 제8 NMOS 트랜지스터, 상기 입력부의 출력과 상기 저전위 레벨 사이에 병렬로 연결되어 있는 제9 및 제10 NMOS 트랜지스터, 상기 제4 및 제5 트랜지스터의 출력과 상기 저전위 레벨 사이에 각각 연결되어 있는 제11 및 제12 NMOS 트랜지스터, 그리고 상기 출력부의 출력과 상기 저전위 레벨 사이에 병렬로 연결되어 있는 제13 및 제14 NMOS 트랜지스터
    를 포함하고,
    상기 제6 및 제8 트랜지스터의 상기 제2 클록 신호를 수신하는 게이트를 가지고, 상기 제7 트랜지스터는 상기 제1 클록 신호를 수신하는 게이를 가지며, 상기 제6 트랜지스터와 상기 제7 트랜지스터 사이의 노드는 상기 입력부의 출력에 연결되어 있고, 상기 제7 트랜지스터와 상기 제8 트랜지스터 사이의 노드는 상기 출력부의 출력에 연결되며,
    상기 제9 및 제10 트랜지스터는 각각 더미 스테이지의 게이트 신호 및 다음 스테이지의 게이트 신호를 입력 받는 게이트를 가지며,
    상기 제11 및 제12 트랜지스터는 공통으로 상기 출력부의 출력에 연결되는 게이트를 가지며,
    상기 제13 트랜지스터는 상기 제5 트랜지스터의 출력에 연결된 게이트를 가지며, 상기 제14 트랜지스터(T14)는 다음 스테이지의 게이트 신호를 입력 받는 게이트를 가지는
    시프트 레지스터.
  11. 외부로부터 입력되는 화상 데이터를 표시하는 표시 장치로서,
    복수의 게이트 라인, 복수의 데이터 라인, 복수의 표시 소자 및 복수의 스위칭 소자를 갖는 표시 패널,
    화상 데이터, 복수의 게이트 제어 신호 및 복수의 데이터 제어 신호를 출력하는 타이밍 제어부,
    상기 복수의 게이트 제어 신호에 따라 상기 복수의 게이트 라인에 게이트 신호를 순차적으로 출력하는 시프트 레지스터, 그리고
    상기 복수의 데이터 제어 신호에 따라 상기 복수의 데이터 라인에 데이터 신호를 출력하는 데이터 구동 회로
    를 포함하며,
    상기 시프트 레지스터는 상기 복수의 게이트 라인에 대응하여 해당 게이트 라인에 상기 게이트 신호를 출력하며 상기 게이트 신호와 별개의 전달 신호를 생성하는 복수의 스테이지를 포함하고, 상기 각 스테이지는 제1 클록 신호, 제2 클록 신호, 인접한 스테이지의 전달 신호 및 다음 스테이지의 게이트 신호에 기초하여 상기 게이트 신호를 생성하는
    표시 장치.
  12. 제11항에 있어서,
    상기 시프트 레지스터는 상기 패널 상에 형성되는 것을 특징으로 하는 표시 장치.
  13. 제11항에 있어서,
    상기 복수의 게이트 제어 신호는 상기 표시 패널 상에 형성된 배선을 통해 상기 시프트 레지스터에 공급되는 것을 특징으로 하는 표시 장치.
  14. 제11항에 있어서, 상기 제1 클록 신호와 상기 제2 클록 신호는 서로 위상이 반전하는 것을 특징으로 하는 표시 장치.
  15. 제11항에 있어서,
    상기 전달 신호는 캐리 신호인 것을 특징으로 하는 표시 장치.
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