WO2011074316A1 - 走査信号線駆動回路およびそれを備えた表示装置 - Google Patents

走査信号線駆動回路およびそれを備えた表示装置 Download PDF

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高橋　佳久
泰章 岩瀬
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Definitions

  • the present invention relates to a display device and a driving circuit thereof, and more particularly to a scanning signal line driving circuit including a plurality of shift registers that drive scanning signal lines arranged in a display unit of the display device.
  • a-Si TFT a thin film transistor using amorphous silicon
  • a-Si TFT a thin film transistor using amorphous silicon
  • ⁇ c-SiTFT microcrystalline silicon
  • the mobility of microcrystalline silicon is larger than that of amorphous silicon, and the ⁇ c-Si TFT is formed in the same process as the a-Si TFT. For this reason, the use of ⁇ c-Si TFTs as drive elements is expected to reduce the frame area, reduce the number of chips of the driver IC, improve the mounting yield, and increase the size of the display device. .
  • the display portion of the active matrix type liquid crystal display device includes a plurality of source bus lines (video signal lines), a plurality of gate bus lines, a plurality of source bus lines, and a plurality of gate bus lines. And a plurality of pixel formation portions provided corresponding to the intersections. These pixel forming portions are arranged in a matrix to constitute a pixel array.
  • Each pixel formation unit holds a thin film transistor, which is a switching element in which a gate terminal is connected to a gate bus line passing through a corresponding intersection and a source terminal is connected to a source bus line passing through the intersection, and a pixel voltage value It includes a pixel capacity and the like.
  • the active matrix liquid crystal display device is also provided with the gate driver described above and a source driver (video signal line driving circuit) for driving the source bus line.
  • a video signal indicating a pixel voltage value is transmitted by a source bus line, but each source bus line cannot transmit a video signal indicating a pixel voltage value for a plurality of rows at a time (simultaneously). For this reason, the writing (charging) of the video signal to the pixel capacitors in the above-described pixel formation portion arranged in a matrix is sequentially performed row by row. Therefore, the gate driver is constituted by a shift register having a plurality of stages so that a plurality of gate bus lines are sequentially selected for a predetermined period. Each stage of the shift register is in one of two states (first state and second state) at each time point, and is a signal indicating the state (hereinafter referred to as “state signal”). ) As a scanning signal. Then, by sequentially outputting active scanning signals from a plurality of bistable circuits in the shift register, video signals are sequentially written to the pixel capacitors row by row as described above.
  • Japanese Unexamined Patent Application Publication No. 2005-94335 discloses a configuration that suppresses variation in threshold characteristics of a transistor with respect to a shift register provided in an electronic apparatus such as an image reading apparatus.
  • Japanese Laid-Open Patent Publication No. 2003-16794 discloses a configuration for preventing malfunction caused by parasitic capacitance of a transistor with respect to a shift register provided in an electronic device.
  • Japanese Laid-Open Patent Publication No. 2006-106394 discloses a configuration for operating two gate drivers using a different phase clock with respect to a liquid crystal display device.
  • 2006-107692 discloses a configuration for suppressing a malfunction caused by a change in threshold voltage of a transistor with respect to a shift register provided in a display panel.
  • Japanese Laid-Open Patent Publication No. 2006-127630 discloses a configuration for operating a shift register using a plurality of clocks with respect to a shift register used in a liquid crystal display device.
  • Japanese Laid-Open Patent Publication No. 2001-52494 discloses a configuration for preventing attenuation of the level of an output signal and fluctuation of threshold voltage characteristics of a transistor, with respect to a shift register provided in an electronic device.
  • the panel has been increased in size and definition.
  • the load capacity of the gate bus line increases accordingly.
  • the time required for the falling edge of the scanning signal (status signal) becomes longer.
  • the scanning signal for the certain row is low level (in the pixel formation unit). It may occur that the thin film transistor does not fall to a level at which the thin film transistor is turned off. As a result, a display defect due to a color mixture between the color to be displayed in a certain line and the color to be displayed in the next line occurs.
  • FIG. 19 is a circuit diagram showing a configuration example of a bistable circuit included in the shift register in the gate driver.
  • the bistable circuit includes 12 thin film transistors T1 to T12 and a capacitor CAP.
  • the bistable circuit has seven input terminals 41 to 47 and two output terminals 51 and 52 for outputting a status signal Q in addition to an input terminal for a low-level power supply voltage VSS. is doing.
  • the state signal Q output from the output terminal 51 is applied as a scanning signal GOUT to the gate bus line corresponding to the bistable circuit.
  • the state signal Q output from the output terminal 52 is a signal Z (hereinafter referred to as “another stage control signal”) Z for controlling the operation of the bistable circuit at a stage different from the bistable circuit.
  • another stage control signal Z for controlling the operation of the bistable circuit at a stage different from the bistable circuit.
  • the gate terminal of the thin film transistor T1, the source terminal of the thin film transistor T2, the drain terminal of the thin film transistor T3, the drain terminal of the thin film transistor T4, the drain terminal of the thin film transistor T5, the gate terminal of the thin film transistor T7, and the gate terminal of the thin film transistor T11 are connected to each other.
  • a region (wiring) in which these are connected to each other is referred to as “netA” for convenience.
  • the gate terminal of the thin film transistor T5, the source terminal of the thin film transistor T6, the drain terminal of the thin film transistor T7, and the drain terminal of the thin film transistor T8 are connected to each other.
  • a region (wiring) in which these are connected to each other is referred to as “netB” for convenience.
  • the gate driver described here includes two shift registers.
  • the scanning signal GOUT output from the bistable circuit in one shift register is applied to the odd-numbered gate bus line, and the scanning signal GOUT output from the bistable circuit in the other shift register is supplied to the even-numbered row.
  • the gate bus line Given to the gate bus line. That is, it can be considered that “one shift register that sequentially selects a plurality of gate bus lines in the display portion one by one is realized by these two shift registers”. Therefore, in the following, a configuration in which a plurality (two in this case) of shift registers provided for sequentially selecting a plurality of gate bus lines one by one is referred to as “the entire shift register”.
  • the n-th stage bistable circuit of the entire shift register operates as follows (see FIG. 20).
  • the input terminals 43, 47, 45, and 46 are supplied with the first clock CKA, the second clock CKB, the third clock CKC, and the fourth clock CKD, respectively.
  • the other stage control signal Z (n ⁇ 2) output from the (n ⁇ 2) stage bistable circuit is given to the input terminal 41 as the set signal S.
  • the other stage control signal Z (n + 2) output from the (n + 2) stage bistable circuit is supplied to the input terminal 44 as the reset signal R. Note that the period from the time point t1 to the time point t2 and the period from the time point t3 to the time point t4 are generally not set or set to a very short period.
  • the set signal S changes from low level to high level.
  • the thin film transistor T2 is turned on, the capacitor CAP is charged, and the potential of the netA changes from the low level to the high level.
  • the thin film transistors T1 and T11 are turned on.
  • the set signal S changes from high level to low level.
  • the thin film transistor T2 is turned off.
  • the potential of netA is maintained at a high level because it is maintained by the capacitor CAP.
  • the first clock CKA changes from the low level to the high level.
  • the potential of the state signal Q (the potentials of the output terminals 51 and 52) increases as the potential of the input terminal 43 increases.
  • the potential of the output terminal 51 rises, the potential of netA also rises via the capacitor CAP.
  • a large voltage is applied to the gate terminals of the thin film transistors T1 and T11, and the state signal Q is output to a level sufficient for the gate bus line connected to the output terminal 51 of the bistable circuit to be selected. The potential increases.
  • the first clock CKA changes from high level to low level.
  • the thin film transistors T1 and T11 are in the ON state, a current flows between the source and drain of the thin film transistors T1 and T11 due to a decrease in the potential of the input terminal 43, and the potential of the state signal Q (output terminals 51, 52 potential) gradually decreases.
  • the capacitor CAP is provided between the output terminal 51 and netA as shown in FIG. 19, the potential of netA decreases as the potential of the output terminal 51 decreases.
  • the potential of netA decreases by the amount of decrease in the potential of the output terminal 51, it does not decrease to the low level but is maintained at the high level.
  • the reset signal R and the second clock CKB change from low level to high level.
  • the thin film transistors T4, T9, and T10 are turned on.
  • the potential of the netA is lowered to a low level.
  • the potential of the output terminal 51 also decreases, but the potential decrease becomes gradual.
  • the potential of netA becomes low level and the thin film transistor T1 is turned off.
  • a period from time point t3 to time point t4 is not provided or is set to a very short period. This is because the effect of lowering the potential of the output terminal 51 due to current flowing between the source and drain of T1 cannot be obtained.
  • the potential of the output terminal 51 gradually decreases. That is, the falling edge of the scanning signal GOUT after the end of the charging period for each row is gradual. For this reason, as the panel is increased in size and definition, the risk of display defects due to color mixing as described above increases.
  • an object of the present invention is to realize a gate driver that can quickly cause a scanning signal to fall after the end of the charging period for each row in order to suppress the occurrence of display defects due to color mixing.
  • a first aspect of the present invention is a scanning signal line driving circuit of a display device for driving a plurality of scanning signal lines arranged in a display unit, A plurality of bistable circuits having a first state and a second state and connected in series to each other, wherein the first level change from the second level to the first level and the first level A shift register that operates based on a plurality of clock signals that periodically repeats a second level change that changes from a level to the second level, and is a shift register that includes a plurality of clock signals for each bistable circuit.
  • a plurality of shift registers in which the plurality of bistable circuits sequentially enter the first state when one is supplied as a scanning signal line driving clock signal; For each shift register, a clock signal having a different level change timing is given as the scanning signal line driving clock signal,
  • Each bistable circuit is An output node connected to the scanning signal line and outputting a state signal representing either the first state or the second state;
  • An output control switching element in which the scanning signal line driving clock signal is applied to the second electrode and the third electrode is connected to the output node; The level of the first node connected to the first electrode of the switching element for output control is changed toward the on level based on the state signal output from the bistable circuit in the stage preceding each bistable circuit.
  • a first node turn-on section for A state signal output from a bistable circuit at a stage subsequent to each of the bistable circuits is received as a first node turn-off signal, and the level of the first node is set to an off level based on the first node turn-off signal.
  • a first node turn-off unit for changing In each bistable circuit after each bistable circuit is in the first state, the scanning signal line driving clock signal undergoes the second level change in the shift register including each bistable circuit. In the period from the time after the bistable circuit of the next stage of each bistable circuit becomes the first state to the time when the scanning signal line driving clock signal changes the first level, the first The level of the first node turn-off signal is changed so that one node is turned off.
  • Each bistable circuit receives, as an output node turn-off signal, a state signal output from a bistable circuit subsequent to each bistable circuit, and turns off the output node based on the output node turn-off signal.
  • An output node turn-off unit for In each bistable circuit after each bistable circuit enters the first state, the scanning is performed from a time point later than a time point when the level of the output node turn-off signal changes so that the output node is turned off. The level of the first node turn-off signal is changed so that the first node is turned off during a period until the signal line driving clock signal changes to the first level.
  • Each bistable circuit is A first node controlling switching element having a second electrode connected to the first node and an off-level potential applied to the third electrode; A second node connected to the first electrode of the first node control switching element based on a clock signal other than the scanning signal line driving clock signal of the plurality of clock signals and the potential of the first node. And a second node control unit for controlling the potential of the first node.
  • Two shift registers are provided, The two shift registers alternately output the state signal of the first state one by one for the plurality of scanning signal lines, Each bistable circuit in the entire shift register including the two shift registers is supplied with a state signal output from the bistable circuit in the stage after the third stage of each of the stable circuits as the first node turn-off signal. It is characterized by that.
  • the timing at which the output of the state signal in the first state is performed from the two shift registers is shifted by a period substantially equal to one horizontal scanning period,
  • the period from when the scanning signal line driving clock signal changes the first level to when the second level changes, and after the second level changes until the first level changes This period is characterized by being a period substantially equal to two horizontal scanning periods.
  • a sixth aspect of the present invention is the fourth aspect of the present invention.
  • the two shift registers have a first clock signal supplied to the first stage bistable circuit of one shift register as the scanning signal line driving clock signal, and the phase of the first clock signal is 180 degrees.
  • the second clock signal that is shifted, the third clock signal that is 90 degrees out of phase with respect to the first clock signal, and the fourth clock that is 180 degrees out of phase with the third clock signal It operates based on the signal.
  • M shift registers are provided,
  • the m shift registers sequentially output the state signals of the first state one by one for the plurality of scanning signal lines,
  • Each bistable circuit in the entire shift register including the m shift registers is supplied with a state signal output from the bistable circuit of k stages after the corresponding stable circuit as the first node turn-off signal.
  • the relationship between m and k satisfies the following expression. m + 1 ⁇ k ⁇ 2m-1
  • m is an integer of 2 or more.
  • the timing at which the output of the state signal in the first state is performed from the m shift registers is shifted by a period substantially equal to one horizontal scanning period, The period from when the scanning signal line driving clock signal changes the first level to when the second level changes, and after the second level changes until the first level changes This period is characterized by being substantially equal to the m horizontal scanning period.
  • the signal wiring to be given to each bistable circuit as the first node turn-off signal is given as the output node turn-off signal to the bistable circuit in the stage after (km) stages of each bistable circuit. It is characterized in that it is formed so as to branch from a signal wiring to be formed.
  • Wiring for transmitting a plurality of driving signals for operating the plurality of shift registers including the plurality of clock signals is provided in common to the plurality of shift registers. To do.
  • each bistable circuit in the first aspect of the present invention, are all thin-film transistors having the same channel.
  • each bistable circuit is a thin film transistor made of amorphous silicon.
  • each bistable circuit is a thin film transistor made of microcrystalline silicon.
  • each bistable circuit is a thin film transistor made of polycrystalline silicon.
  • each bistable circuit is a thin film transistor made of an oxide semiconductor.
  • a sixteenth aspect of the present invention is a display device, A scanning signal line driving circuit according to the first aspect of the present invention is provided.
  • a seventeenth aspect of the present invention includes a plurality of bistable circuits having a first state and a second state and connected in series with each other, and changing from a second level to a first level.
  • a shift register that operates based on a plurality of clock signals that periodically repeats a level change of 1 and a second level change that changes from the first level to the second level, for each bistable circuit
  • a scanning signal line drive circuit comprising a plurality of shift registers in which the plurality of bistable circuits sequentially enter the first state when one of the plurality of clock signals is supplied as a scanning signal line drive clock signal.
  • a method of driving a plurality of scanning signal lines arranged in the display unit A first driving step for changing each bistable circuit from the second state to the first state; A second driving step for changing each bistable circuit from the first state to the second state; For each shift register, a clock signal having a different level change timing is given as the scanning signal line driving clock signal, Each bistable circuit is An output node connected to the scanning signal line and outputting a state signal representing either the first state being on level or the second state being off level; An output control switching element in which the scanning signal line driving clock signal is applied to the second electrode and the third electrode is connected to the output node; A first node connected to the first electrode of the output control switching element; For each bistable circuit, The first driving step includes A first node turn-on step for changing the level of the first node toward an on level based on a state signal output from a bistable circuit in a stage preceding each bistable circuit; A state signal turn-on step of changing the level of the state signal toward an on level by the first level change of the scanning signal
  • a first node turn-off step that changes toward After completion of the state signal turn-on step, the state signal turn-off step starts, and the bistable circuit next to each bistable circuit in the shift register including each bistable circuit completes the state signal turn-on step.
  • the first node turn-off step is started in a period from a later time point to a time point when the scanning signal line driving clock signal changes to the first level.
  • the scanning signal line driving circuit includes two shift registers.
  • the two shift registers alternately output the state signal of the first state one by one for the plurality of scanning signal lines,
  • Each bistable circuit in the entire shift register including the two shift registers is supplied with a state signal output from the bistable circuit in the stage after the third stage of each of the stable circuits as the first node turn-off signal. It is characterized by that.
  • the nineteenth aspect of the present invention is the eighteenth aspect of the present invention,
  • the timing at which the output of the state signal in the first state is performed from the two shift registers is shifted by a period substantially equal to one horizontal scanning period,
  • the period from when the scanning signal line driving clock signal changes the first level to when the second level changes, and after the second level changes until the first level changes This period is characterized by being a period substantially equal to two horizontal scanning periods.
  • the scanning signal line driving circuit includes m shift registers, The m shift registers sequentially output the state signals of the first state one by one for the plurality of scanning signal lines, Each bistable circuit in the entire shift register including the m shift registers is supplied with a state signal output from the bistable circuit of k stages after the corresponding stable circuit as the first node turn-off signal.
  • m is an integer of 2 or more.
  • the 21st aspect of the present invention is the 20th aspect of the present invention,
  • the timing at which the output of the state signal in the first state is performed from the m shift registers is shifted by a period substantially equal to one horizontal scanning period,
  • the period from when the scanning signal line driving clock signal changes the first level to when the second level changes, and after the second level changes until the first level changes This period is characterized by being substantially equal to the m horizontal scanning period.
  • the scanning signal line driving clock signal changes from the first level to the second level.
  • the first node is maintained in the ON level for a period corresponding to the phase difference of each shift register.
  • the output control switching element is maintained in the ON state for a period corresponding to the phase difference of each shift register after the start of the potential drop of the output node.
  • the potential of the scanning signal output from each output node quickly decreases to an off level after the selection period for the corresponding scanning signal line is completed.
  • the occurrence of a display defect due to a color mixture between a color to be displayed on a certain line and a color to be displayed on the next line is suppressed.
  • the period during which the output control switching element is maintained in the on state becomes longer, even if the load capacity of the scanning signal line increases due to an increase in the size of the panel or the like, display defects caused by waveform rounding of the scanning signal Occurrence is suppressed.
  • the turn-off of the output node by the output node turn-off unit is started before the turn-off of the first node by the first node turn-off unit is started. For this reason, the potential of the output node decreases more rapidly. This effectively suppresses the occurrence of display defects.
  • the potential of the second node can be turned on for each predetermined period using the clock signal while the potential of the first node is at the off level.
  • the first node controlling switching element is turned on every predetermined period. For this reason, for example, even when the threshold voltage shift of the switching element for output control occurs and the leakage current in the switching element becomes large, the potential of the first node can be reliably set to the off level every predetermined period, Abnormal pulse output from the output node is suppressed.
  • the period during which each bistable circuit is to be maintained in the first state is the ON period of the shift register output, and each bistable circuit is changed from the second state to the first state.
  • the first node is turned off after a period in which the phase difference between the two shift registers is added to the ON period of the shift register output after the shift to. For this reason, the first node is maintained in the on-level state for a relatively long period of time, and as in the first aspect of the present invention, the effect of lowering the potential of the output node based on the level change of the scanning signal line driving clock signal is obtained. Fully obtained.
  • the horizontal scanning period of each of the even and odd stages of the shift register is made equal, and the level change of the scanning signal line driving clock signal is performed as in the fourth aspect of the present invention.
  • the effect of lowering the potential of the output node based on is sufficiently obtained.
  • the scanning signal line driving circuit comprising a plurality of shift registers that operate based on the four-phase clock signals that are shifted in phase by 90 degrees, the same as in the fourth aspect of the present invention. The effect is obtained.
  • the period during which each bistable circuit is to be maintained in the first state is the ON period of the shift register output, and each bistable circuit is changed from the second state to the first state.
  • the first node is turned off after a period in which the phase difference between the shift registers is added to the ON period of the shift register output after the shift to. For this reason, the first node is maintained in the on-level state for a relatively long period of time, and as in the first aspect of the present invention, the effect of lowering the potential of the output node based on the level change of the scanning signal line driving clock signal is obtained. Fully obtained.
  • the horizontal scanning period of each stage of the shift register is made equal, and the level of the scanning signal line driving clock signal is changed as in the seventh aspect of the present invention.
  • the effect of lowering the potential of the output node based on is sufficiently obtained.
  • the area of the wiring for transmitting the first node turn-off signal can be reduced, and the display including the scanning signal line driving circuit according to the seventh aspect of the present invention.
  • the size of the apparatus can be reduced.
  • the area of the wiring for transmitting the driving signal for the shift register can be reduced, and the display provided with the scanning signal line driving circuit according to the first aspect of the present invention.
  • the size of the apparatus can be reduced.
  • the manufacturing cost of the scanning signal line driving circuit can be reduced.
  • the same effect as in the first aspect of the present invention can be obtained.
  • the same effect as in the first aspect of the present invention is obtained.
  • the fourteenth aspect of the present invention in the scanning signal line drive circuit that employs a thin film transistor made of polycrystalline silicon as a switching element, the same effect as in the first aspect of the present invention is obtained.
  • the same effect as in the first aspect of the present invention is obtained.
  • a display device including a scanning signal line driving circuit capable of obtaining the same effect as in the first aspect of the present invention is realized.
  • FIG. 3 is a block diagram for explaining “the whole shift register” in the active matrix liquid crystal display device according to the first embodiment of the present invention; It is a circuit diagram which shows the principal part of a structure of the bistable circuit in each embodiment. It is a signal waveform diagram for demonstrating the outline
  • FIG. 3 is a block diagram which shows the whole structure of a liquid crystal display device.
  • FIG. 6 is a waveform diagram of first to fourth gate clock signals in the first embodiment.
  • FIG. 6 is a signal waveform diagram for explaining the operation of the gate driver in the first embodiment.
  • FIG. 3 is a circuit diagram showing a configuration of a bistable circuit included in a shift register in the first embodiment.
  • FIG. 6 is a signal waveform diagram for explaining the operation of each stage of the shift register in the first embodiment.
  • a and B are diagrams for explaining the effects in the first embodiment. It is a figure for demonstrating the effect in the said 1st Embodiment.
  • FIG. 10 is a block diagram showing a configuration of a shift register in a gate driver in a modification of the first embodiment.
  • FIG. 6 is a block diagram showing a schematic configuration of a shift register in a gate driver of an active matrix type liquid crystal display device according to a second embodiment of the present invention.
  • FIG. FIG. 6 is a waveform diagram of first to sixth gate clock signals in the second embodiment.
  • FIG. 10 is a diagram illustrating an example of a correspondence relationship between first to sixth gate clock signals and first to fourth clocks for each shift register in the second embodiment.
  • it is a signal waveform diagram for demonstrating operation
  • the gate terminal (gate electrode) of the thin film transistor corresponds to the first electrode
  • the drain terminal (drain electrode) corresponds to the second electrode
  • the source terminal (source electrode) corresponds to the third electrode.
  • FIG. 2 is a circuit diagram illustrating a main part of a configuration of one stage of the shift register (configuration of a bistable circuit) in each embodiment.
  • FIG. 3 is a signal waveform diagram for explaining the outline of the operation of the bistable circuit.
  • the bistable circuit includes five thin film transistors T1, T2, T4, T9, and T11.
  • the bistable circuit has four input terminals 41, 43, 44, and 48 and two output terminals 51 and 52 in addition to the input terminal for the low-level power supply voltage VSS.
  • the gate terminal of the thin film transistor T1, the gate terminal of the thin film transistor T11, the source terminal of the thin film transistor T2, and the drain terminal of the thin film transistor T4 are connected to each other.
  • a region (wiring) in which these are connected to each other is referred to as “netA” (first node) for convenience.
  • the gate terminal is connected to netA
  • the drain terminal is connected to the input terminal 43
  • the source terminal is connected to the output terminal 51.
  • the gate terminal and the drain terminal are connected to the input terminal 41 (that is, diode connection), and the source terminal is connected to netA.
  • the gate terminal is connected to the input terminal 48
  • the drain terminal is connected to netA
  • the source terminal is connected to the power supply voltage VSS.
  • the gate terminal is connected to the input terminal 44, the drain terminal is connected to the output terminal 51, and the source terminal is connected to the power supply voltage VSS.
  • the gate terminal is connected to netA
  • the drain terminal is connected to the input terminal 43
  • the source terminal is connected to the output terminal 52.
  • two output terminals 51 and 52 are provided as terminals for outputting the status signal Q.
  • the present invention is not limited to this, and one output terminal 51 is provided. It may be a configuration.
  • the bistable circuit operates as follows (see FIG. 3).
  • the set signal S changes from the low level to the high level.
  • the thin film transistor T2 is turned on, and the potential of the netA changes from the low level to the high level.
  • the thin film transistors T1 and T11 are turned on.
  • the state signal Q is maintained at the low level.
  • the first clock CKA changes from the low level to the high level at the time point t2.
  • the potential of the state signal Q increases as the potential of the input terminal 43 increases.
  • the gate bus line connected to the output terminal 51 of the bistable circuit is selected.
  • the first clock CKA changes from the high level to the low level.
  • the first reset signal R1 changes from low level to high level.
  • the thin film transistor T9 is turned on, and the potential of the output terminal 51 is lowered.
  • the second reset signal R2 is maintained at the low level, the thin film transistor T4 is in an off state. Therefore, during the period in which the state signal Q changes from the high level to the low level, the potential of netA is maintained at the high level. For this reason, the thin film transistor T1 is maintained in the on state even after the time point t4, and the effect of lowering the potential of the state signal Q based on the change of the first clock CKA from the high level to the low level is sufficiently obtained. As a result, the potential of the output terminal 51 quickly decreases to a low level.
  • the second reset signal R2 changes from low level to high level.
  • the thin film transistor T4 is turned on, and the potential of netA changes from the high level to the low level.
  • a signal different from the signal for lowering the potential of the output terminal 51 and the signal for lowering the potential of netA is adopted, and the potential of the output terminal 51 is changed from high level to low level.
  • the timing at which the potential of netA changes from the high level to the low level is set to be later than the timing at which it changes. Specifically, the potential of netA is lowered based on the second reset signal R2 that changes from the low level to the high level at a timing later than the first reset signal R1 for lowering the potential of the output terminal 51.
  • a state signal (scanning signal) Q for driving a row subsequent to a row driven by a state signal (scanning signal) Q corresponding to the first reset signal R1 of each bistable circuit is The second reset signal R2 is provided to each bistable circuit.
  • FIG. 4 is a block diagram showing the overall configuration of the active matrix liquid crystal display device according to the first embodiment of the present invention. As shown in FIG. 4, this liquid crystal display device is common to a power supply 100, a DC / DC converter 110, a display control circuit 200, a source driver (video signal line drive circuit) 300, and a gate driver (scanning signal line drive circuit) 400. An electrode driving circuit 500 and a display unit 600 are provided. Note that the gate driver 400 is formed over a display panel including the display portion 600 using amorphous silicon, polycrystalline silicon, microcrystalline silicon, an oxide semiconductor (eg, IGZO), or the like. That is, in the present embodiment, the gate driver 400 has a monolithic configuration.
  • the display unit 600 includes a plurality (j) of source bus lines (video signal lines) SL1 to SLj, a plurality (i) of gate bus lines (scanning signal lines) GL1 to GLi, and their source buses.
  • a plurality of (i ⁇ j) pixel forming portions provided corresponding to the intersections of the lines SL1 to SLj and the gate bus lines GL1 to GLi are included. These pixel forming portions are arranged in a matrix to constitute a pixel array.
  • Each pixel forming portion includes a thin film transistor (TFT) 60 which is a switching element having a gate terminal connected to a gate bus line passing through a corresponding intersection and a source terminal connected to a source bus line passing through the intersection.
  • TFT thin film transistor
  • the liquid crystal layer is sandwiched between the electrode and the common electrode Ec.
  • a pixel capacitor Cp is constituted by a liquid crystal capacitor formed by the pixel electrode and the common electrode Ec.
  • an auxiliary capacitor is provided in parallel with the liquid crystal capacitor in order to reliably hold the voltage in the pixel capacitor Cp.
  • the auxiliary capacitor is not directly related to the present invention, its description and illustration are omitted.
  • the power supply 100 supplies a predetermined power supply voltage to the DC / DC converter 110, the display control circuit 200, and the common electrode drive circuit 500.
  • the DC / DC converter 110 generates a predetermined DC voltage for operating the source driver 300 and the gate driver 400 from the power supply voltage and supplies it to the source driver 300 and the gate driver 400.
  • the common electrode drive circuit 500 gives a predetermined potential Vcom to the common electrode Ec.
  • the display control circuit 200 receives an image signal DAT and a timing signal group TG such as a horizontal synchronization signal and a vertical synchronization signal sent from the outside, and receives a digital video signal DV and a source start pulse for controlling image display on the display unit 600.
  • a signal SSP, a source clock signal SCK, a latch strobe signal LS, a gate start pulse signal GSP, a gate clock signal GCK, and a clear signal CLR are output.
  • the gate clock signal GCK is composed of four-phase clock signals GCK1, GCK2, GCK3, and GCK4 as described later.
  • the gate start pulse signal GSP is composed of a first gate start pulse signal GSP1 and a second gate start pulse signal GSP2.
  • the source driver 300 receives the digital video signal DV, the source start pulse signal SSP, the source clock signal SCK, and the latch strobe signal LS output from the display control circuit 200, and drives the video signal S for driving to the source bus lines SL1 to SLj. (1) to S (j) are applied.
  • the gate driver 400 Based on the gate start pulse signal GSP, the gate clock signal GCK, and the clear signal CLR output from the display control circuit 200, the gate driver 400 uses the active scanning signals GOUT (1) to GOUT (i) for each gate bus line. The application to GL1 to GLi is repeated with one vertical scanning period as a cycle. A detailed description of the gate driver 400 will be given later.
  • the driving video signals S (1) to S (j) are applied to the source bus lines SL1 to SLj, and the scanning signals GOUT (1) to GOUT (i) are applied to the gate bus lines GL1 to GLi. Is applied, an image based on the image signal DAT sent from the outside is displayed on the display unit 600.
  • the gate driver 400 includes two shift registers (a first shift register 411 and a second shift register 412).
  • a pixel matrix of i rows ⁇ j columns is formed, and each stage of the first shift register 411 is provided so as to have a one-to-one correspondence with each odd-numbered row of the pixel matrix.
  • Each stage of the second shift register 412 is provided so as to have a one-to-one correspondence with each even-numbered row of the pixel matrix. Therefore, each of the first shift register 411 and the second shift register 412 includes (i / 2) stages.
  • Each stage of the first shift register 411 and the second shift register 412 is in any one of two states (first state and second state) at each time point, and This is a bistable circuit that outputs a signal indicating a state (state signal) as a scanning signal.
  • the first shift register 411 includes (i / 2) bistable circuits SR1 (1) to SR1 (i / 2)
  • the second shift register 412 includes (i / 2)
  • the circuit is composed of bistable circuits SR2 (1) to SR2 (i / 2). In this embodiment, if the bistable circuit is in the first state, a high level (H level) state signal is output from the bistable circuit as a scanning signal, and the bistable circuit is in the second state.
  • a low level (L level) state signal is output as a scanning signal from the bistable circuit.
  • the state signal output from each bistable circuit also functions as an other stage control signal for controlling the operation of the bistable circuit at a stage different from each bistable circuit.
  • FIG. 6 is a block diagram showing a configuration of the first shift register 411 and the second shift register 412 in the gate driver 400.
  • each bistable circuit includes a four-phase clock signal CKA (hereinafter referred to as “first clock”), CKB (hereinafter referred to as “second clock”), CKC (hereinafter referred to as “third clock”). ), And CKD (hereinafter referred to as “fourth clock”), an input terminal for receiving the clear signal CLR, and an input terminal for receiving the low-level power supply voltage VSS.
  • first clock hereinafter referred to as “first clock”
  • CKB hereinafter referred to as “second clock”
  • CKC hereinafter referred to as “third clock”).
  • CKD hereinafter referred to as “fourth clock”
  • the output terminal of the bistable circuit in the first shift register 411 is connected to the odd-numbered gate bus line, and the output terminal of the bistable circuit in the second shift register 412 is connected to the even-numbered gate bus line.
  • the odd-numbered gate bus lines are driven by the first shift register 411, and the even-numbered gate bus lines are driven by the second shift register 412.
  • the first gate start pulse signal GSP1 is supplied to the first stage SR1 (1) of the first shift register 411
  • the second gate start pulse signal GSP2 is supplied to the first stage SR2 (1) of the second shift register 412.
  • the gate bus lines in the display unit 600 are sequentially selected one by one. From this point of view, “one shift register that sequentially selects i gate bus lines GL1 to GLi one by one is realized by the first shift register 411 and the second shift register 412”. Can be considered.
  • the configuration in which the first shift register 411 and the second shift register 412 are combined is referred to as “the entire shift register” and is denoted by reference numeral 410.
  • the bistable circuit at the n-th stage in the entire shift register 410 is denoted by the symbol SR (n).
  • the first shift register 411 and the second shift register 412 have four-phase clock signals GCK1 (hereinafter referred to as “first gate clock signal”) and GCK2 (hereinafter “second gate clock signal”) as the gate clock signal GCK. ), GCK3 (hereinafter referred to as “third gate clock signal”), and GCK4 (hereinafter referred to as “fourth gate clock signal”).
  • first gate clock signal and GCK2 (hereinafter “second gate clock signal”) as the gate clock signal GCK. )
  • GCK3 hereinafter referred to as “third gate clock signal”
  • GCK4 hereinafter referred to as “fourth gate clock signal”.
  • all of the first to fourth gate clock signals GCK1 to GCK4 have approximately two horizontal scanning periods (2H) in the ON period (period maintained in a high level state). For each signal, the high level corresponds to the first level, and the low level corresponds to the second level.
  • the first gate clock signal GCK1 and the third gate clock signal GCK3 are 180 degrees out of phase with each other.
  • the second gate clock signal GCK2 and the fourth gate clock signal GCK4 are 180 degrees out of phase with each other. Further, the phase of the first gate clock signal GCK1 is advanced by 90 degrees from the phase of the second gate clock signal GCK2.
  • the 90-degree phase difference corresponds to approximately one horizontal scanning period (1H).
  • each bistable circuit The signals given to the input terminals of each stage (each bistable circuit) are as follows (see FIG. 6).
  • the first shift register 411 one of the first gate clock signal GCK1 and the third gate clock signal GCK3 is supplied as the first clock CKA, and the other is supplied as the second clock CKB. If the third gate clock signal GCK3 is supplied as the first clock CKA at the odd-numbered stage, the first gate clock signal GCK1 is supplied as the first clock CKA at the even-numbered stage.
  • one of the second gate clock signal GCK2 and the fourth gate clock signal GCK4 is supplied as the third clock CKC, and the other is supplied as the fourth clock CKD.
  • one of the second gate clock signal GCK2 and the fourth gate clock signal GCK4 is given as the first clock CKA, and the other is given as the second clock CKB.
  • one of the first gate clock signal GCK1 and the third gate clock signal GCK3 is given as the third clock CKC, and the other is given as the fourth clock CKD.
  • the clear signal CLR and the low-level power supply voltage VSS are commonly applied to all bistable circuits.
  • the set signal S, the first reset signal R1, and the second reset signal R2 are as follows (see FIG. 8). Focusing on the n-th stage SR (n) of the entire shift register 410, the other stage control signal Z (n-2) outputted from the stage before the second stage is given as the set signal S and outputted from the stage after the second stage.
  • the other stage control signal Z (n + 2) to be executed is given as the first reset signal R1, and the other stage control signal Z (n + 3) outputted from the stage after the third stage is given as the second reset signal R2.
  • the other stage control signal Z (5) output from the fifth stage SR (5) is given as the set signal S
  • the ninth stage SR ( The other stage control signal Z (9) output from 9) is given as the first reset signal R1
  • the other stage control signal Z (10) output from the tenth stage SR (10) is the second reset signal.
  • R2 the state signal Q output from the third stage SR1 (3) of the first shift register 411
  • the state signal Q output from the fifth stage SR1 (5) of the first shift register 411 is given as the first reset signal R1, and is output from the fifth stage SR2 (5) of the second shift register 412.
  • a state signal Q is provided as the second reset signal R2.
  • a state signal Q serving as a scanning signal GOUT (n) for driving the gate bus line GLn of the n-th row is obtained. Is output.
  • the state signal Q is supplied as the first reset signal R1 to the (n-2) th stage SR (n-2), and as the second reset signal R2, the (n-3) th stage SR (n-3). And is supplied as the set signal S to the (n + 2) stage SR (n + 2).
  • the first stage start signal SR1 (1) of the first shift register 411 is given a pulse of the first gate start pulse signal GSP1 as the set signal S, and the first stage of the second shift register 412
  • the first shift register 411 When the pulse of the second gate start pulse signal GSP2 as the set signal S is given to SR2 (1), the first shift register 411 generates the first gate based on the first to fourth gate clock signals GCK1 to GCK4.
  • the pulses of the gate start pulse signal GSP1 are sequentially transferred step by step, and the pulses of the second gate start pulse signal GSP2 are sequentially transferred step by step in the second shift register 412.
  • the status signal Q output from each stage of the entire shift register 410 is sequentially set to the high level.
  • the scanning signals GOUT (1) to GOUT (i) in which the high level state is maintained for approximately two horizontal scanning periods are substantially 1 to the gate bus lines GL1 to GLi in the display unit 600. It is given sequentially for each horizontal scanning period.
  • the first clock CKA corresponds to the scanning signal line driving clock signal
  • the first reset signal R1 corresponds to the output node turn-off signal
  • the second reset signal R2 corresponds to the first node. Corresponds to a turn-off signal.
  • FIG. 10 is a circuit diagram showing the configuration of the bistable circuit in this embodiment (the configuration of one stage of the first shift register 411 and the second shift register 412). As shown in FIG. 10, this bistable circuit includes 12 thin film transistors T1 to T12 and a capacitor CAP. The bistable circuit has eight input terminals 41 to 48 and two output terminals 51 and 52 in addition to the input terminal for the low-level power supply voltage VSS.
  • the input terminal that receives the set signal S is denoted by reference numeral 41
  • the input terminal that receives the clear signal CLR is denoted by reference numeral 42
  • the input terminal that receives the first clock CKA is denoted by reference numeral 43
  • the input terminal that receives the first reset signal R1 is denoted by reference numeral 44
  • the input terminal that receives the third clock CCK is denoted by reference numeral 45
  • the input terminal that receives the fourth clock CKD is denoted by reference numeral 46
  • An input terminal that receives the two clocks CKB is denoted by reference numeral 47
  • an input terminal that receives the second reset signal R2 is denoted by reference numeral 48.
  • An output terminal that outputs the state signal Q as the scanning signal GOUT is denoted by reference numeral 51
  • an output terminal that outputs the state signal Q as the other stage control signal Z is denoted by reference numeral 52.
  • the gate terminal of the thin film transistor T1, the source terminal of the thin film transistor T2, the drain terminal of the thin film transistor T3, the drain terminal of the thin film transistor T4, the drain terminal of the thin film transistor T5, the gate terminal of the thin film transistor T7, and the gate terminal of the thin film transistor T11 are connected to each other.
  • a region (wiring) in which these are connected to each other is referred to as “netA” (first node) for convenience.
  • the gate terminal of the thin film transistor T5, the source terminal of the thin film transistor T6, the drain terminal of the thin film transistor T7, and the drain terminal of the thin film transistor T8 are connected to each other.
  • a region (wiring) in which these are connected to each other is referred to as “netB” (second node) for convenience.
  • the gate terminal is connected to netA, the drain terminal is connected to the input terminal 43, and the source terminal is connected to the output terminal 51.
  • the gate terminal and the drain terminal are connected to the input terminal 41 (that is, diode connection), and the source terminal is connected to netA.
  • the gate terminal is connected to the input terminal 42, the drain terminal is connected to netA, and the source terminal is connected to the power supply voltage Vss.
  • the gate terminal is connected to the input terminal 48, the drain terminal is connected to netA, and the source terminal is connected to the power supply voltage Vss.
  • the gate terminal is connected to netB, the drain terminal is connected to netA, and the source terminal is connected to the power supply voltage Vss.
  • the gate terminal and the drain terminal are connected to the input terminal 45 (that is, diode connection), and the source terminal is connected to netB.
  • the gate terminal is connected to netA
  • the drain terminal is connected to netB
  • the source terminal is connected to the power supply voltage Vss.
  • the gate terminal is connected to the input terminal 46
  • the drain terminal is connected to netB
  • the source terminal is connected to the power supply voltage Vss.
  • the gate terminal is connected to the input terminal 44, the drain terminal is connected to the output terminal 51, and the source terminal is connected to the power supply voltage Vss.
  • the gate terminal is connected to the input terminal 47, the drain terminal is connected to the output terminal 51, and the source terminal is connected to the power supply voltage Vss.
  • the gate terminal is connected to the netA, the drain terminal is connected to the input terminal 43, and the source terminal is connected to the output terminal 52.
  • the gate terminal is connected to the input terminal 41, the drain terminal is connected to the output terminal 52, and the source terminal is connected to the power supply voltage Vss.
  • the capacitor CAP has one end connected to the netA and the other end connected to the output terminal 51.
  • the thin film transistor T1 applies the potential of the first clock CKA to the output terminal 51 when the potential of netA is at a high level.
  • the thin film transistor T2 sets the potential of netA to a high level when the set signal S is at a high level.
  • the thin film transistor T3 sets the potential of netA to low level when the clear signal CLR is at high level.
  • the thin film transistor T4 sets the potential of netA to a low level when the second reset signal R2 is at a high level.
  • the thin film transistor T5 sets the potential of netA to a low level when the potential of netB is at a high level.
  • the thin film transistor T6 sets the potential of netB to high level when the third clock CKC is at high level.
  • the thin film transistor T7 sets the potential of netB to a low level when the potential of netA is at a high level.
  • the thin film transistor T8 sets the potential of netB to a low level when the fourth clock CKD is at a high level.
  • the thin film transistor T9 sets the potential of the output terminal 51 to a low level when the first reset signal R1 is at a high level.
  • the thin film transistor T10 sets the potential of the output terminal 51 to a low level when the second clock CKB is at a high level.
  • the thin film transistor T11 applies the potential of the first clock CKA to the output terminal 52 when the potential of netA is at a high level.
  • the thin film transistor T12 sets the potential of the output terminal 52 to a low level when the set signal S is at a high level.
  • the capacitor CAP functions as a compensation capacitor for maintaining the potential of netA at a high level during the period when the gate bus line connected to the bistable circuit is in a selected state.
  • an output control switching element is realized by the thin film transistor T1
  • a first node control switching element is realized by the thin film transistor T5.
  • the first node turn-on unit is realized by the thin film transistor T2
  • the first node turn-off unit is realized by the thin film transistor T4
  • the output node turn-off unit is realized by the thin film transistor T9
  • the second node control unit is realized by the thin film transistors T6 to T8.
  • bistable circuit ⁇ 2.4 Operation of bistable circuit>
  • the bistable circuit is supplied with the first clock CKA, the second clock CKB, the third clock CKC, and the fourth clock CKD having waveforms as shown in FIG.
  • the clear signal CLR is set to a high level for a predetermined period every frame period, whereby the potential of netA is set to a low level for each frame period in all the bistable circuits.
  • the potential of netA and the potential of the status signal Q are at a low level.
  • the third clock CKC changes from the low level to the high level before the time point t0
  • the potential of the netB changes from the low level to the high level
  • the fourth clock CKD changes from the low level to the high level.
  • NetB changes from a high level to a low level. In this manner, the potential of netB becomes a high level every predetermined period and the thin film transistor T5 is turned on, so that the potential of netA is maintained at a low level during a period before time t0.
  • the set signal S changes from low level to high level. Since the thin film transistor T2 is diode-connected as shown in FIG. 10, when the set signal S goes high, the thin film transistor T2 is turned on and the capacitor CAP is charged. Accordingly, the potential of netA changes from the low level to the high level, and the thin film transistors T1 and T11 are turned on. At time t1, the set signal S changes from high level to low level. As a result, the thin film transistor T2 is turned off. At this time, since the potential of netA is maintained by the capacitor CAP, the potential of netA does not fluctuate due to the thin film transistor T2 being turned off.
  • the first clock CKA is at a low level. Therefore, the state signal Q is maintained at a low level during this period. Further, since the gate terminal of the thin film transistor T7 is connected to netA, the thin film transistor T7 is maintained in the ON state during the period from the time point t0 to the time point t2. Accordingly, during this period, the potential of netB is maintained at a low level, and as a result, the thin film transistor T5 is maintained in an off state. Furthermore, since the second reset signal R2 is maintained at the low level during this period, the thin film transistor T4 is maintained in the off state. As described above, the potential of netA does not decrease during the period from time t0 to time t2.
  • the first clock CKA changes from the low level to the high level.
  • the drain potentials of the thin film transistors T1 and T11 increase as the potential of the input terminal 43 increases.
  • the potential of the state signal Q (the potentials of the output terminals 51 and 52) also rises.
  • the potential of netA also rises via the capacitor CAP.
  • a large voltage is applied to the gate terminals of the thin film transistors T1 and T11, and the state signal Q is output to a level sufficient for the gate bus line connected to the output terminal 51 of the bistable circuit to be selected. The potential increases.
  • the state signal Q is maintained at the high level during the period from the time point t2 to the time point t3. Therefore, during this period, the video signal is written (charged) to the pixel capacitor Cp in the pixel formation portion in the row corresponding to the gate bus line connected to the output terminal 51 of the bistable circuit.
  • the first clock CKA changes from high level to low level.
  • the potential of the state signal Q (the potentials of the output terminals 51 and 52) decreases as the potential of the input terminal 43 decreases.
  • the potential of netA also decreases via the capacitor CAP.
  • the potential of netA decreases by the amount of decrease in the potential of the output terminal 51, it does not decrease to the low level but is maintained at the high level.
  • the first reset signal R1 and the second clock CKB change from the low level to the high level.
  • the thin film transistors T9 and T10 are turned on, and the potential of the output terminal 51 is lowered.
  • the second reset signal R2 is maintained at the low level, the thin film transistor T4 is in an off state. Therefore, during the period in which the state signal Q changes from the high level to the low level, the potential of netA is maintained at the high level. For this reason, the thin film transistor T1 is maintained in the on state even after the time point t4, and the effect of lowering the potential of the state signal Q based on the change of the first clock CKA from the high level to the low level is sufficiently obtained. As a result, the potential of the output terminal 51 quickly decreases to a low level.
  • the second reset signal R2 changes from low level to high level.
  • the thin film transistor T4 is turned on, and the potential of netA changes from the high level to the low level.
  • the third clock CKC changes from the low level to the high level. Since the thin film transistor T6 is diode-connected as shown in FIG. 10, when the third clock CKC becomes high level, the thin film transistor T6 is turned on, and the potential of netB changes from low level to high level. As a result, the thin film transistor T5 is turned on, so that the potential of the netA is surely at a low level.
  • the first node turn-on step is realized by the change in the level of the start signal S at time t0
  • the state signal turn-on step is realized by the change in the level of the first clock CKA at time t2
  • the time t3 The state signal turn-off step is realized by the change in the level of the first clock CKA at
  • the first node turn-off step is realized by the change in the level of the second reset signal R2 at time t5.
  • the gate terminal is connected to netA as an output control switching element for controlling the potential of the state signal Q in each stage of the shift register, and the first clock CKA
  • a thin film transistor T1 having a drain terminal connected to the input terminal 43 to which is supplied and a source terminal connected to an output terminal 51 that outputs a state signal Q is provided.
  • the potential of netA is set to a high level based on the set signal S, and is set to a low level based on the second reset signal R2.
  • each stage SR (n) in the entire shift register 410 has the other stage control signal Z (n ⁇ 2) output from the stage SR (n ⁇ 2) two stages before as the set signal S. Given.
  • each stage SR (n) is connected to the preceding stage SR (n ⁇ 1).
  • the other stage control signal Z (n + 3) output from the stage SR (n + 3) after the third stage lowers the potential of netA. It is given as a signal for reducing the level (the above-mentioned second reset signal R2). For this reason, the period during which the potential of netA is maintained at the high level becomes long, and the effect of lowering the potential of the state signal Q based on the change of the first clock CKA from the high level to the low level is sufficiently obtained. That is, after the end of the charging period for each row, the potential of the scanning signal is quickly lowered to a low level.
  • the potential of the netA becomes a low level. For this reason, for example, even when the threshold voltage of the thin film transistor T1 shifts and the leakage current in the thin film transistor T1 increases, the potential of the netA can be reliably set to a low level every predetermined period, and the output terminal 51 Abnormal pulse output is suppressed.
  • FIG. 12A is a signal waveform diagram in the conventional example
  • FIG. 12B is a signal waveform diagram in the present embodiment.
  • a thick dotted line 61 indicates the waveform of the scanning signal
  • a thin dotted line 62 indicates the waveform of netA.
  • a thick solid line 63 indicates the waveform of the scanning signal
  • a thin solid line 64 indicates the waveform of netA.
  • FIG. 13 is an enlarged view of a portion indicated by reference numeral 60 in FIGS. 12A and 12B. As can be understood from FIGS.
  • the period during which the potential of netA is maintained at a high level is longer than in the conventional example.
  • the time Ta required for the scan signal to fall by 90% is 3.4 ⁇ s in the prior art, whereas in the present embodiment, the scan signal falls by 90%.
  • the required time Tb is 2.5 ⁇ s.
  • the time required for the scanning signal to fall is shortened by about 26% compared to the conventional example.
  • the scanning signal falls quickly after the end of the charging period for each row, as compared with the conventional example.
  • the wiring for the second reset signal R2 for the n-th stage is branched from the wiring for the first reset signal R1 for the (n + 1) -th stage. Then, a wiring for the second reset signal R2 for the nth stage may be formed. With such a configuration, the length of the wiring for the second reset signal R2 can be made relatively short.
  • FIG. 15 is a block diagram showing a schematic configuration of a shift register in the liquid crystal display device according to the second embodiment of the present invention.
  • the overall configuration of the liquid crystal display device is the same as that in the first embodiment, and a description thereof will be omitted (see FIG. 4).
  • the gate driver 400 includes two shift registers.
  • the gate driver 400 includes three shift registers (first shift register 421, second shift register).
  • a register 422 and a third shift register 423) are included. That is, as shown in FIG. 15, the gate bus lines GL1 to GLi in the display unit 600 are driven one by one by the first shift register 421, the second shift register 422, and the third shift register 423.
  • the entire shift register 420 is realized.
  • each bistable circuit includes an input terminal for receiving the four-phase clock signals CKA, CKB, CKC, and CKD, an input terminal for receiving the clear signal CLR, An input terminal for receiving the level power supply voltage VSS, an input terminal for receiving the set signal S, an input terminal for receiving the first reset signal R1, and an input terminal for receiving the second reset signal R2 And an output terminal for outputting a status signal Q.
  • FIG. 15 for convenience of explanation, only an input terminal for receiving the second reset signal R2 and an output terminal for outputting the state signal Q are shown.
  • the circuit configuration of each bistable circuit is the same as that in the first embodiment (see FIG. 10).
  • the output terminal of the bistable circuit in the first shift register 421 is connected to the gate bus lines GL1, GL4, GL7,..., And the output terminal of the bistable circuit in the second shift register 422 is the gate bus. Are connected to the lines GL2, GL5, GL8,... And the output terminals of the bistable circuits in the third shift register 423 are connected to the gate bus lines GL3, GL6, GL9,.
  • first to sixth gate clock signals GCK1 to GCK6, which are six-phase clock signals, are given from the display control circuit 200 to the gate driver 400 (see FIG. 16).
  • the first to sixth gate clock signals GCK1 to GCK6 all have an ON period of approximately 3 horizontal scanning periods (3H).
  • the first gate clock signal GCK1 and the fourth gate clock signal GCK4 are 180 degrees out of phase with each other.
  • the second gate clock signal GCK2 and the fifth gate clock signal GCK5 are 180 degrees out of phase with each other.
  • the third gate clock signal GCK3 and the sixth gate clock signal GCK6 are 180 degrees out of phase with each other.
  • the phase of the first gate clock signal GCK1 is advanced by 60 degrees from the phase of the second gate clock signal GCK2.
  • the phase of the second gate clock signal GCK2 is advanced by 60 degrees from the phase of the third gate clock signal GCK3. Note that the phase difference of 60 degrees substantially corresponds to one horizontal scanning period (1H).
  • FIG. 17 is a diagram illustrating an example of a correspondence relationship between the first to sixth gate clock signals GCK1 to GCK6 and the first to fourth clocks CKA to CKD for each shift register. From FIG. 17, for example, the following can be grasped.
  • the first gate clock signal GCK1 is given as the first clock CKA
  • the fourth gate clock signal GCK4 is given as the second clock CKB
  • the fifth gate clock signal GCK5 is The third clock CKC is provided
  • the second gate clock signal GCK2 is provided as the fourth clock CKD.
  • FIG. 18 is a signal waveform diagram for explaining the operation of the bistable circuit in the present embodiment.
  • the signals given to the bistable circuit as the set signal S, the first reset signal R1, and the second reset signal R2 are different from those in the first embodiment.
  • the other stage control signal Z (n-3) output from the (n-3) th stage SR (n-3) is supplied to the nth stage SR (n) of the entire shift register.
  • the other stage control signal Z (n + 3) output from the (n + 3) stage SR (n + 3) is provided as the first reset signal R1, and the other stage output from the (n + 4) stage SR (n + 4).
  • the stage control signal Z (n + 4) is provided as the second reset signal R2.
  • the bistable circuit in the present embodiment performs the same operation as the bistable circuit in the first embodiment. That is, at time t3, the first clock CKA changes from the high level to the low level, so that the potential of the state signal Q (the potentials of the output terminals 51 and 52) and the potential of the netA gradually decrease. After that, at time t4, the first reset signal R1 and the second clock CKB change from the low level to the high level, whereby the thin film transistors T9 and T10 are turned on, and the potential of the output terminal 51 further decreases. At this time, since the second reset signal R2 is maintained at the low level, the thin film transistor T4 is in an off state. Accordingly, after time t4, the potential of netA is maintained at a high level, and the thin film transistor T1 is maintained in an on state.
  • the period during which the potential of netA is maintained at a high level for each bistable circuit becomes long, and the first clock CKA changes from a high level to a low level.
  • the effect of lowering the potential of the state signal Q based on the above is sufficiently obtained.
  • the scanning signal GOUT falls quickly after the end of the charging period for each row.
  • the occurrence of defects is suppressed.
  • the gate driver 400 includes two shift registers (a first shift register 411 and a second shift register 412), and each bistable circuit in the entire shift register 410 has three stages after. Based on the state signal Q output from the stage bistable circuit, the potential of the netA is lowered to a low level.
  • the gate driver 400 includes three shift registers (a first shift register 421, a second shift register 422, and a third shift register 423). In each of the bistable circuits, the potential of netA is lowered to the low level based on the state signal Q output from the bistable circuit of the stage after four stages.
  • the present invention is not limited to this, and can be generalized as follows.
  • the gate driver 400 composed of m shift registers that sequentially drive the gate bus lines every horizontal scanning period, the following equation (1) is satisfied and the state signal Q output from each bistable circuit is turned on.
  • the period is m horizontal scanning periods (mH)
  • the potential of netA is set to the low level on the basis of the state signal Q output from the bistable circuit in the k-th stage for each bistable circuit in the entire shift register. It can be set as the structure reduced to. m + 1 ⁇ k ⁇ 2m ⁇ 1 (1)
  • liquid crystal display device has been described as an example, but the present invention is not limited to this.
  • the present invention can also be applied to other display devices such as an organic EL (Electro Luminescence).

Abstract

　各行についての充電期間の終了後に速やかに走査信号を立ち下げることのできるゲートドライバを実現することを目的とする。 ゲートドライバは２個のシフトレジスタによって構成され、シフトレジスタ全体（４１０）におけるｎ段目の双安定回路（ＳＲ（ｎ））は、走査信号として出力ノード（５１，５２）から状態信号（Ｑ）を出力する。出力ノード（５１，５２）のレベルを第１クロック（ＣＫＡ）に基づいて変化させるための薄膜トランジスタ（Ｔ１，Ｔ１１）のゲート端子に接続された第１ノード（ｎｅｔＡ）は（ｎ－２）段目の双安定回路（ＳＲ（ｎ－２））から出力される状態信号（Ｑ）をセット信号（Ｓ）として入力することによりオンレベルにされ、出力ノード（５１，５２）が（ｎ＋２）段目の双安定回路（ＳＲ（ｎ＋２））から出力される状態信号（Ｑ）を第１のリセット信号（Ｒ１）として入力することによりオフレベルにされ、第１ノード（ｎｅｔＡ）は（ｎ＋３）段目の双安定回路（ＳＲ（ｎ＋３））から出力される状態信号（Ｑ）を第２のリセット信号（Ｒ２）として入力することによりオフレベルにされる。

Description

走査信号線駆動回路およびそれを備えた表示装置
　本発明は、表示装置およびその駆動回路に関し、詳しくは、表示装置の表示部に配設された走査信号線を駆動する複数のシフトレジスタからなる走査信号線駆動回路に関する。
　近年、液晶表示装置において、ゲートバスライン（走査信号線）を駆動するためのゲートドライバ（走査信号線駆動回路）のモノリシック化が進んでいる。従来、ゲートドライバは液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かったが、近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。モノリシックゲートドライバを備えた液晶表示装置では、従来よりアモルファスシリコン（ａ－Ｓｉ）を用いた薄膜トランジスタ（以下「ａ－ＳｉＴＦＴ」という）が駆動素子として採用されているが、近年、微結晶シリコン（μｃ－Ｓｉ）を用いた薄膜トランジスタ（以下「μｃ－ＳｉＴＦＴ」という）の採用が図られている。微結晶シリコンの移動度はアモルファスシリコンの移動度よりも大きく、かつ、μｃ－ＳｉＴＦＴはａ－ＳｉＴＦＴと同様の工程で形成される。このため、駆動素子にμｃ－ＳｉＴＦＴを採用することにより、額縁面積の縮小やドライバＩＣのチップ数の削減などによるコストの低減，実装歩留まりの向上，表示装置の大型化の実現などが期待される。
　ところで、アクティブマトリクス型の液晶表示装置の表示部には、複数本のソースバスライン（映像信号線）と、複数本のゲートバスラインと、それら複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。これらの画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタや、画素電圧値を保持するための画素容量などを含んでいる。アクティブマトリクス型の液晶表示装置には、また、上述したゲートドライバと、ソースバスラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。
　画素電圧値を示す映像信号はソースバスラインによって伝達されるが、各ソースバスラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、マトリクス状に配置された上述の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。そこで、複数本のゲートバスラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。シフトレジスタの各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（以下、「状態信号」という。）を走査信号として出力する双安定回路となっている。そして、シフトレジスタ内の複数の双安定回路から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。
　なお、本願発明に関連して、以下のような先行技術が知られている。日本の特開２００５－９４３３５号公報には、画像読取装置等の電子装置に設けられるシフトレジスタに関し、トランジスタの閾値特性の変動を抑止する構成が開示されている。日本の特開２００３－１６７９４号公報には、電子装置に設けられるシフトレジスタに関し、トランジスタの寄生容量に起因する誤動作を防止する構成が開示されている。日本の特開２００６－１０６３９４号公報には、液晶表示装置に関し、他相クロックを用いて２個のゲートドライバを動作させる構成が開示されている。日本の特開２００６－１０７６９２号公報には、表示パネルに設けられるシフトレジスタに関し、トランジスタの閾値電圧の変動に起因する誤動作を抑止する構成が開示されている。日本の特開２００６－１２７６３０号公報には、液晶表示装置に用いられるシフトレジスタに関し、複数のクロックを用いてシフトレジスタを動作させる構成が開示されている。日本の特開２００１－５２４９４号公報には、電子装置に設けられるシフトレジスタに関し、出力信号のレベルの減衰やトランジスタの閾値電圧特性の変動を防止する構成が開示されている。
日本の特開２００５－９４３３５号公報 日本の特開２００３－１６７９４号公報 日本の特開２００６－１０６３９４号公報 日本の特開２００６－１０７６９２号公報 日本の特開２００６－１２７６３０号公報 日本の特開２００１－５２４９４号公報
　ところで、近年、モノリシックゲートドライバを備えた液晶表示装置において、パネルの大型化や高精細化が進んでいる。パネルが大型化すると、それに伴ってゲートバスラインの負荷容量が増大する。これにより、走査信号（状態信号）の立ち下がりに要する時間が長くなる。そうすると、或る行についての画素容量への充電期間の終了後、次の行についての画素容量への充電期間が開始するまでに、当該或る行についての走査信号がローレベル（画素形成部内の薄膜トランジスタがオフ状態となるレベル）にまで立ち下がらないことが生じ得る。その結果、或る行に表示されるべき色と次の行に表示されるべき色との混色に起因する表示不良が発生する。また、パネルが高精細化することによっても、１ライン当たりの充電時間が短くなるので、上述のような混色に起因する表示不良が発生する。このような混色に起因する表示不良の発生について、シフトレジスタに含まれる双安定回路の構成および双安定回路の入出力信号の波形を示しつつ説明する。なお、以下においては、双安定回路内に設けられている薄膜トランジスタはすべてｎチャネル型であるものとして説明する。
　図１９は、ゲートドライバ内のシフトレジスタに含まれる双安定回路の構成例を示す回路図である。双安定回路は、図１９に示すように、１２個の薄膜トランジスタＴ１～Ｔ１２と、キャパシタＣＡＰとを備えている。また、この双安定回路は、ローレベルの電源電圧ＶＳＳ用の入力端子のほか、７個の入力端子４１～４７と、状態信号Ｑを出力するための２個の出力端子５１，５２とを有している。なお、出力端子５１から出力される状態信号Ｑは、この双安定回路に対応するゲートバスラインに走査信号ＧＯＵＴとして与えられる。また、出力端子５２から出力される状態信号Ｑは、この双安定回路とは異なる段の双安定回路の動作を制御するための信号（以下、「他段制御信号」という。）Ｚとして、当該異なる段の双安定回路に与えられる。
　薄膜トランジスタＴ１のゲート端子，薄膜トランジスタＴ２のソース端子，薄膜トランジスタＴ３のドレイン端子，薄膜トランジスタＴ４のドレイン端子，薄膜トランジスタＴ５のドレイン端子，薄膜トランジスタＴ７のゲート端子，および薄膜トランジスタＴ１１のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」という。薄膜トランジスタＴ５のゲート端子，薄膜トランジスタＴ６のソース端子，薄膜トランジスタＴ７のドレイン端子，および薄膜トランジスタＴ８のドレイン端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＢ」という。
　ところで、ここで説明するゲートドライバについては、２個のシフトレジスタが含まれていることを前提としている。そして、一方のシフトレジスタ内の双安定回路から出力される走査信号ＧＯＵＴは奇数行目のゲートバスラインに与えられ、他方のシフトレジスタ内の双安定回路から出力される走査信号ＧＯＵＴは偶数行目のゲートバスラインに与えられる。すなわち、「これら２個のシフトレジスタによって、表示部内の複数本のゲートバスラインを１本ずつ順次に選択する１つのシフトレジスタが実現されている」と考えることができる。そこで、以下においては、複数本のゲートバスラインを１本ずつ順次に選択するために設けられた複数個（ここでは２個）のシフトレジスタを合わせた構成のことを「シフトレジスタ全体」という。
　以上のような構成において、シフトレジスタ全体のｎ段目の双安定回路は次のように動作する（図２０参照）。なお、入力端子４３，４７，４５，および４６には、それぞれ第１クロックＣＫＡ，第２クロックＣＫＢ，第３クロックＣＫＣ，および第４クロックＣＫＤが与えられる。また、入力端子４１には、（ｎ－２）段目の双安定回路から出力される他段制御信号Ｚ（ｎ－２）がセット信号Ｓとして与えられる。さらに、入力端子４４には、（ｎ＋２）段目の双安定回路から出力される他段制御信号Ｚ（ｎ＋２）がリセット信号Ｒとして与えられる。なお、時点ｔ１から時点ｔ２までの期間および時点ｔ３から時点ｔ４までの期間は一般に設けられないか非常に短い期間に設定されており、図２０では、時点ｔ１から時点ｔ２までの期間および時点ｔ３から時点ｔ４までの期間を本来の期間よりも長く図示している。以下、便宜上、時点ｔ１と時点ｔ２、及び時点ｔ３と時点ｔ４とを分けて説明する。これについては、図３、図１１、図１８、およびそれらの説明についても同様である。
　時点ｔ０になると、セット信号Ｓがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ２はオン状態となり、キャパシタＣＡＰが充電されて、ｎｅｔＡの電位はローレベルからハイレベルに変化する。その結果、薄膜トランジスタＴ１，Ｔ１１はオン状態となる。時点ｔ１になると、セット信号Ｓはハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ２がオフ状態となる。このとき、ｎｅｔＡの電位は、キャパシタＣＡＰによって維持されているので、ハイレベルで維持される。
　時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ１，Ｔ１１はオン状態となっているので、入力端子４３の電位の上昇に伴って状態信号Ｑの電位（出力端子５１，５２の電位）も上昇する。出力端子５１の電位が上昇すると、キャパシタＣＡＰを介して、ｎｅｔＡの電位も上昇する。その結果、薄膜トランジスタＴ１，Ｔ１１のゲート端子には大きな電圧が印加され、この双安定回路の出力端子５１に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで状態信号Ｑの電位が上昇する。
　時点ｔ３になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。このとき、薄膜トランジスタＴ１，Ｔ１１はオン状態となっているので、入力端子４３の電位が低下することによって薄膜トランジスタＴ１，Ｔ１１のソース－ドレイン間に電流が流れ、状態信号Ｑの電位（出力端子５１，５２の電位）は徐々に低下する。また、出力端子５１－ｎｅｔＡ間には図１９に示すようにキャパシタＣＡＰが設けられているので、出力端子５１の電位の低下に従ってｎｅｔＡの電位も低下する。但し、ｎｅｔＡの電位は、ほぼ出力端子５１の電位の低下分だけ低下するので、ローレベルまでは低下せずハイレベルで維持される。
　時点ｔ４になると、リセット信号Ｒおよび第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ４，Ｔ９，およびＴ１０はオン状態となる。薄膜トランジスタＴ４がオン状態となることによって、ｎｅｔＡの電位はローレベルにまで低下する。このとき、薄膜トランジスタＴ９，Ｔ１０がオン状態となることによって出力端子５１の電位も低下するが、その電位低下は緩やかなものとなる。その理由は、時点ｔ４になるとｎｅｔＡの電位がローレベルとなって薄膜トランジスタＴ１がオフ状態となり、一般に時点ｔ３から時点ｔ４までの期間が設けられないか非常に短い期間に設定されているため、薄膜トランジスタＴ１のソース－ドレイン間に電流が流れることによる出力端子５１の電位低下の効果が得られないからである。
　以上のように、出力端子５１の電位は徐々に低下する。すなわち、各行についての充電期間の終了後における走査信号ＧＯＵＴの立ち下がりは緩やかなものとなる。このため、パネルの大型化や高精細化が進むにつれて、上述したような混色に起因する表示不良が発生するおそれが高まる。
　そこで本発明は、混色に起因する表示不良の発生を抑止すべく、各行についての充電期間の終了後に速やかに走査信号を立ち下げることのできるゲートドライバを実現することを目的とする。
　本発明の第１の局面は、表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
　第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路からなり、第２のレベルから第１のレベルへと変化する第１のレベル変化と前記第１のレベルから前記第２のレベルへと変化する第２のレベル変化とを周期的に繰り返す複数のクロック信号に基づいて動作するシフトレジスタであって、双安定回路毎に前記複数のクロック信号のうちの１つが走査信号線駆動用クロック信号として与えられることにより前記複数の双安定回路が順次に第１の状態となるシフトレジスタを複数個備え、
　シフトレジスタ毎に、レベルの変化するタイミングが異なるクロック信号が前記走査信号線駆動用クロック信号として与えられ、
　各双安定回路は、
　　前記走査信号線に接続され、前記第１の状態または前記第２の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
　　第２電極に前記走査信号線駆動用クロック信号が与えられ、前記出力ノードに第３電極が接続された出力制御用スイッチング素子と、
　　当該各双安定回路よりも前の段の双安定回路から出力される状態信号に基づいて前記出力制御用スイッチング素子の第１電極に接続された第１ノードのレベルをオンレベルに向けて変化させるための第１ノードターンオン部と、
　　当該各双安定回路よりも後の段の双安定回路から出力される状態信号を第１ノードターンオフ用信号として受け取り、前記第１ノードターンオフ用信号に基づいて前記第１ノードのレベルをオフレベルに向けて変化させるための第１ノードターンオフ部と
を有し、
　各双安定回路において、当該各双安定回路が前記第１の状態となった後、前記走査信号線駆動用クロック信号が前記第２のレベル変化をし、当該各双安定回路を含むシフトレジスタにおける当該各双安定回路の次段の双安定回路が前記第１の状態となるより後の時点から前記走査信号線駆動用クロック信号が前記第１のレベル変化をする時点までの期間に、前記第１ノードのターンオフが行われるよう前記第１ノードターンオフ用信号のレベルが変化することを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　各双安定回路は、当該各双安定回路よりも後の段の双安定回路から出力される状態信号を出力ノードターンオフ用信号として受け取り、前記出力ノードターンオフ用信号に基づいて前記出力ノードをターンオフするための出力ノードターンオフ部を更に有し、
　各双安定回路において、当該各双安定回路が前記第１の状態となった後、前記出力ノードのターンオフが行われるよう前記出力ノードターンオフ用信号のレベルが変化する時点より後の時点から前記走査信号線駆動用クロック信号が前記第１のレベル変化をする時点までの期間に、前記第１ノードのターンオフが行われるよう前記第１ノードターンオフ用信号のレベルが変化することを特徴とする。
　本発明の第３の局面は、本発明の第１の局面において、
　各双安定回路は、
　　前記第１ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第１ノード制御用スイッチング素子と、
　　前記複数のクロック信号のうちの前記走査信号線駆動用クロック信号以外のクロック信号と前記第１ノードの電位とに基づいて前記第１ノード制御用スイッチング素子の第１電極に接続された第２ノードの電位を制御する第２ノード制御部と
を更に有することを特徴とする。
　本発明の第４の局面は、本発明の第１の局面において、
　前記シフトレジスタを２個備え、
　前記２個のシフトレジスタは、前記複数の走査信号線について１本ずつ交互に前記第１の状態の前記状態信号の出力を行い、
　前記２個のシフトレジスタからなるシフトレジスタ全体における各双安定回路には、当該各安定回路の３段後の段の双安定回路から出力される状態信号が前記第１ノードターンオフ用信号として与えられることを特徴とする。
　本発明の第５の局面は、本発明の第４の局面において、
　前記２個のシフトレジスタから前記第１の状態の前記状態信号の出力が行われるタイミングがほぼ１水平走査期間に等しい期間だけずれていて、
　前記走査信号線駆動用クロック信号が前記第１のレベル変化をしてから前記第２のレベル変化をするまでの期間および前記第２のレベル変化をしてから前記第１のレベル変化をするまでの期間は、ほぼ２水平走査期間に等しい期間であることを特徴とする。
　本発明の第６の局面は、本発明の第４の局面において、
　前記２個のシフトレジスタは、一方のシフトレジスタの１段目の双安定回路に前記走査信号線駆動用クロック信号として与えられる第１のクロック信号，前記第１のクロック信号とは位相が１８０度ずれている第２のクロック信号，前記第１のクロック信号よりも位相が９０度遅れている第３のクロック信号，および前記第３のクロック信号とは位相が１８０度ずれている第４のクロック信号に基づいて動作することを特徴とする。
　本発明の第７の局面は、本発明の第１の局面において、
　前記シフトレジスタをｍ個備え、
　前記ｍ個のシフトレジスタは、前記複数の走査信号線について１本ずつ順次に前記第１の状態の前記状態信号の出力を行い、
　前記ｍ個のシフトレジスタからなるシフトレジスタ全体における各双安定回路には、当該各安定回路のｋ段後の段の双安定回路から出力される状態信号が前記第１ノードターンオフ用信号として与えられ、
　ｍとｋとの関係が下記の式を満たすことを特徴とする。
ｍ＋１≦ｋ≦２ｍ－１
ここで、ｍは２以上の整数である。
　本発明の第８の局面は、本発明の第７の局面において、
　前記ｍ個のシフトレジスタから前記第１の状態の前記状態信号の出力が行われるタイミングがほぼ１水平走査期間に等しい期間ずつずれていて、
　前記走査信号線駆動用クロック信号が前記第１のレベル変化をしてから前記第２のレベル変化をするまでの期間および前記第２のレベル変化をしてから前記第１のレベル変化をするまでの期間は、ほぼｍ水平走査期間に等しい期間であることを特徴とする。
　本発明の第９の局面は、本発明の第７の局面において、
　各双安定回路に前記第１ノードターンオフ用信号として与えられるべき信号用の配線は、当該各双安定回路の（ｋ－ｍ）段後の段の双安定回路に前記出力ノードターンオフ用信号として与えられるべき信号用の配線から分岐するようにして形成されていることを特徴とする。
　本発明の第１０の局面は、本発明の第１の局面において、
　前記複数のクロック信号を含む、前記複数個のシフトレジスタを動作させるための複数の駆動用信号を伝達するための配線は、前記複数個のシフトレジスタに共通的に設けられていることを特徴とする。
　本発明の第１１の局面は、本発明の第１の局面において、
　各双安定回路に含まれるスイッチング素子は、すべてが同一チャネルの薄膜トランジスタであることを特徴とする。
　本発明の第１２の局面は、本発明の第１の局面において、
　各双安定回路に含まれるスイッチング素子は、アモルファスシリコンからなる薄膜トランジスタであることを特徴とする。
　本発明の第１３の局面は、本発明の第１の局面において、
　各双安定回路に含まれるスイッチング素子は、微結晶シリコンからなる薄膜トランジスタであることを特徴とする。
　本発明の第１４の局面は、本発明の第１の局面において、
　各双安定回路に含まれるスイッチング素子は、多結晶シリコンからなる薄膜トランジスタであることを特徴とする。
　本発明の第１５の局面は、本発明の第１の局面において、
　各双安定回路に含まれるスイッチング素子は、酸化物半導体からなる薄膜トランジスタであることを特徴とする。
　本発明の第１６の局面は、表示装置であって、
　本発明の第１の局面に係る走査信号線駆動回路を備えていることを特徴とする。
　本発明の第１７の局面は、第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路からなり、第２のレベルから第１のレベルへと変化する第１のレベル変化と前記第１のレベルから前記第２のレベルへと変化する第２のレベル変化とを周期的に繰り返す複数のクロック信号に基づいて動作するシフトレジスタであって、双安定回路毎に前記複数のクロック信号のうちの１つが走査信号線駆動用クロック信号として与えられることにより前記複数の双安定回路が順次に第１の状態となるシフトレジスタを複数個備えた走査信号線駆動回路によって、表示部に配設された複数の走査信号線を駆動する方法であって、
　各双安定回路を前記第２の状態から前記第１の状態に変化させるための第１駆動ステップと、
　各双安定回路を前記第１の状態から前記第２の状態に変化させるための第２駆動ステップと
を含み、
　シフトレジスタ毎に、レベルの変化するタイミングが異なるクロック信号が前記走査信号線駆動用クロック信号として与えられ、
　各双安定回路は、
　　前記走査信号線に接続され、オンレベルである前記第１の状態またはオフレベルである前記第２の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
　　第２電極に前記走査信号線駆動用クロック信号が与えられ、前記出力ノードに第３電極が接続された出力制御用スイッチング素子と、
　　前記出力制御用スイッチング素子の第１電極に接続された第１ノードと
を有し、
　各双安定回路について、
　　前記第１駆動ステップは、
　　　当該各双安定回路よりも前の段の双安定回路から出力される状態信号に基づいて前記第１ノードのレベルをオンレベルに向けて変化させる第１ノードターンオンステップと、
　　　前記走査信号線駆動用クロック信号の前記第１のレベル変化によって前記状態信号のレベルをオンレベルに向けて変化させる状態信号ターンオンステップと
を含み、
　　前記第２駆動ステップは、
　　　前記走査信号線駆動用クロック信号の前記第２のレベル変化によって前記状態信号のレベルをオフレベルに向けて変化させる状態信号ターンオフステップと、
　　　当該各双安定回路よりも後の段の双安定回路から出力される状態信号を第１ノードターンオフ用信号として受け取り、前記第１ノードターンオフ用信号に基づいて前記第１ノードのレベルをオフレベルに向けて変化させる第１ノードターンオフステップと
を含み、
　　前記状態信号ターンオンステップの終了後、前記状態信号ターンオフステップが開始して、当該各双安定回路を含むシフトレジスタにおける当該各双安定回路の次段の双安定回路が前記状態信号ターンオンステップを完了するより後の時点から前記走査信号線駆動用クロック信号が前記第１のレベル変化をする時点までの期間に、前記第１ノードターンオフステップが開始されることを特徴とする。
　本発明の第１８の局面は、本発明の第１７の局面において、
　前記走査信号線駆動回路は前記シフトレジスタを２個備え、
　前記２個のシフトレジスタは、前記複数の走査信号線について１本ずつ交互に前記第１の状態の前記状態信号の出力を行い、
　前記２個のシフトレジスタからなるシフトレジスタ全体における各双安定回路には、当該各安定回路の３段後の段の双安定回路から出力される状態信号が前記第１ノードターンオフ用信号として与えられることを特徴とする。
　本発明の第１９の局面は、本発明の第１８の局面において、
　前記２個のシフトレジスタから前記第１の状態の前記状態信号の出力が行われるタイミングがほぼ１水平走査期間に等しい期間だけずれていて、
　前記走査信号線駆動用クロック信号が前記第１のレベル変化をしてから前記第２のレベル変化をするまでの期間および前記第２のレベル変化をしてから前記第１のレベル変化をするまでの期間は、ほぼ２水平走査期間に等しい期間であることを特徴とする。
　本発明の第２０の局面は、本発明の第１７の局面において、
　前記走査信号線駆動回路は前記シフトレジスタをｍ個備え、
　前記ｍ個のシフトレジスタは、前記複数の走査信号線について１本ずつ順次に前記第１の状態の前記状態信号の出力を行い、
　前記ｍ個のシフトレジスタからなるシフトレジスタ全体における各双安定回路には、当該各安定回路のｋ段後の段の双安定回路から出力される状態信号が前記第１ノードターンオフ用信号として与えられ、
　ｍとｋとの関係が下記の式を満たすことを特徴とする。
ｍ＋１≦ｋ≦２ｍ－１
ここで、ｍは２以上の整数である。
　本発明の第２１の局面は、本発明の第２０の局面において、
　前記ｍ個のシフトレジスタから前記第１の状態の前記状態信号の出力が行われるタイミングがほぼ１水平走査期間に等しい期間ずつずれていて、
　前記走査信号線駆動用クロック信号が前記第１のレベル変化をしてから前記第２のレベル変化をするまでの期間および前記第２のレベル変化をしてから前記第１のレベル変化をするまでの期間は、ほぼｍ水平走査期間に等しい期間であることを特徴とする。
　本発明の第１の局面によれば、走査信号線駆動回路を構成する複数のシフトレジスタの各双安定回路において、走査信号線駆動用クロック信号が第１のレベルから第２のレベルに変化することによる出力ノードの電位低下の開始後、各シフトレジスタの位相差にあたる期間、第１ノードはオンレベルの状態で維持される。このため、出力ノードの電位低下の開始後、各シフトレジスタの位相差にあたる期間、出力制御用スイッチング素子はオン状態で維持される。これにより、走査信号線駆動用クロック信号のレベルの変化に基づく出力ノードの電位低下の効果が充分に得られる。従って、各出力ノードから出力される走査信号の電位は、対応する走査信号線についての選択期間終了後、速やかにオフレベルに低下する。その結果、例えば、或る行に表示されるべき色と次の行に表示されるべき色との混色に起因する表示不良の発生が抑止される。また、出力制御用スイッチング素子がオン状態で維持される期間が長くなることから、パネルの大型化等によって走査信号線の負荷容量が増大しても、走査信号の波形なまりに起因する表示不良の発生が抑制される。
　本発明の第２の局面によれば、第１ノードターンオフ部による第１ノードのターンオフが開始される前に、出力ノードターンオフ部による出力ノードのターンオフが開始される。このため、出力ノードの電位はより速やかに低下する。これにより、表示不良の発生が効果的に抑制される。
　本発明の第３の局面によれば、第１ノードの電位がオフレベルとなっている期間に、クロック信号を用いて第２ノードの電位を所定期間毎にオンレベルにすることができる。これにより、第１ノードの電位がオフレベルとなっている期間中、所定期間毎に第１ノード制御用スイッチング素子がオン状態となる。このため、例えば出力制御用スイッチング素子の閾値電圧のシフトが生じて当該スイッチング素子におけるリーク電流が大きくなった場合でも、所定期間毎に第１ノードの電位を確実にオフレベルにすることができ、出力ノードからの異常パルスの出力が抑制される。
　本発明の第４の局面によれば、各双安定回路が第１の状態で維持されるべき期間はシフトレジスタ出力のオン期間となり、当該各双安定回路が第２の状態から第１の状態に変化してからシフトレジスタ出力のオン期間に２個のシフトレジスタ間の位相差を加えた期間の後に第１ノードのターンオフが開始される。このため、第１ノードはオンレベルの状態で比較的長い期間維持され、本発明の第１の局面と同様、走査信号線駆動用クロック信号のレベルの変化に基づく出力ノードの電位低下の効果が充分に得られる。
　本発明の第５の局面によれば、シフトレジスタの偶奇段それぞれの水平走査期間を等しい期間とした上で、本発明の第４の局面と同様、走査信号線駆動用クロック信号のレベルの変化に基づく出力ノードの電位低下の効果が充分に得られる。
　本発明の第６の局面によれば、９０度ずつ位相がずれた４相のクロック信号に基づいて動作する複数のシフトレジスタからなる走査信号線駆動回路において、本発明の第４の局面と同様の効果が得られる。
　本発明の第７の局面によれば、各双安定回路が第１の状態で維持されるべき期間はシフトレジスタ出力のオン期間となり、当該各双安定回路が第２の状態から第１の状態に変化してからシフトレジスタ出力のオン期間にそれぞれのシフトレジスタ間の位相差を加えた期間の後に第１ノードのターンオフが開始される。このため、第１ノードはオンレベルの状態で比較的長い期間維持され、本発明の第１の局面と同様、走査信号線駆動用クロック信号のレベルの変化に基づく出力ノードの電位低下の効果が充分に得られる。
　本発明の第８の局面によれば、シフトレジスタの各段それぞれの水平走査期間を等しい期間とした上で、本発明の第７の局面と同様、走査信号線駆動用クロック信号のレベルの変化に基づく出力ノードの電位低下の効果が充分に得られる。
　本発明の第９の局面によれば、第１ノードターンオフ用信号を伝達するための配線の面積を小さくすることができ、本発明の第７の局面に係る走査信号線駆動回路を備えた表示装置の小型化が可能となる。
　本発明の第１０の局面によれば、シフトレジスタの駆動用信号を伝達するための配線の面積を小さくすることができ、本発明の第１の局面に係る走査信号線駆動回路を備えた表示装置の小型化が可能となる。
　本発明の第１１の局面によれば、走査信号線駆動回路の製造コストを下げることができる。
　本発明の第１２の局面によれば、アモルファスシリコンからなる薄膜トランジスタをスイッチング素子として採用する走査信号線駆動回路において、本発明の第１の局面と同様の効果が得られる。
　本発明の第１３の局面によれば、微結晶シリコンからなる薄膜トランジスタをスイッチング素子として採用する走査信号線駆動回路において、本発明の第１の局面と同様の効果が得られる。
　本発明の第１４の局面によれば、多結晶シリコンからなる薄膜トランジスタをスイッチング素子として採用する走査信号線駆動回路において、本発明の第１の局面と同様の効果が得られる。
　本発明の第１５の局面によれば、酸化物半導体からなる薄膜トランジスタをスイッチング素子として採用する走査信号線駆動回路において、本発明の第１の局面と同様の効果が得られる。
　本発明の第１６の局面によれば、本発明の第１の局面と同様の効果が得られる走査信号線駆動回路を備えた表示装置が実現される。
本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置において、「シフトレジスタ全体」について説明するためのブロック図である。 各実施形態における双安定回路の構成の要部を示す回路図である。 各実施形態における双安定回路の動作の概要を説明するための信号波形図である。 上記第１の実施形態において、液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、ゲートドライバの構成を説明するためのブロック図である。 上記第１の実施形態において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 上記第１の実施形態における第１～第４ゲートクロック信号の波形図である。 上記第１の実施形態において、シフトレジスタ全体のｎ段目の双安定回路の入出力信号について説明するための図である。 上記第１の実施形態において、ゲートドライバの動作を説明するための信号波形図である。 上記第１の実施形態において、シフトレジスタに含まれる双安定回路の構成を示す回路図である。 上記第１の実施形態において、シフトレジスタの各段の動作を説明するための信号波形図である。 ＡおよびＢは、上記第１の実施形態における効果について説明するための図である。 上記第１の実施形態における効果について説明するための図である。 上記第１の実施形態の変形例において、ゲートドライバ内のシフトレジスタの構成を示すブロック図である。 本発明の第２の実施形態に係るアクティブマトリクス型の液晶表示装置のゲートドライバ内のシフトレジスタの概略構成を示すブロック図である。 上記第２の実施形態における第１～第６ゲートクロック信号の波形図である。 上記第２の実施形態において、各シフトレジスタについての第１～第６ゲートクロック信号と第１～第４クロックとの対応関係の例を示す図である。 上記第２の実施形態において、双安定回路の動作について説明するための信号波形図である。 ゲートドライバ内のシフトレジスタに含まれる双安定回路の構成例を示す回路図である。 シフトレジスタの各段の動作を説明するための信号波形図である。
　以下、添付図面を参照しつつ、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子（ゲート電極）は第１電極に相当し、ドレイン端子（ドレイン電極）は第２電極に相当し、ソース端子（ソース電極）は第３電極に相当する。また、双安定回路内に設けられている薄膜トランジスタはすべてｎチャネル型であるものとして説明する。
＜１．実施形態における考え方＞
　はじめに、以下に説明する各実施形態における考え方について、図２および図３を参照しつつ説明する。図２は、各実施形態におけるシフトレジスタの１段分の構成（双安定回路の構成）の要部を示す回路図である。また、図３は、その双安定回路の動作の概要を説明するための信号波形図である。
　図２に示すように、双安定回路は、５個の薄膜トランジスタＴ１，Ｔ２，Ｔ４，Ｔ９，およびＴ１１を備えている。また、双安定回路は、ローレベルの電源電圧ＶＳＳ用の入力端子のほか、４個の入力端子４１，４３，４４，および４８と２個の出力端子５１，５２を有している。薄膜トランジスタＴ１のゲート端子，薄膜トランジスタＴ１１のゲート端子，薄膜トランジスタＴ２のソース端子，および薄膜トランジスタＴ４のドレイン端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」（第１ノード）という。
　薄膜トランジスタＴ１については、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子５１に接続されている。薄膜トランジスタＴ２については、ゲート端子およびドレイン端子は入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴ４については、ゲート端子は入力端子４８に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ９については、ゲート端子は入力端子４４に接続され、ドレイン端子は出力端子５１に接続され、ソース端子は電源電圧ＶＳＳに接続されている。薄膜トランジスタＴ１１については、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子５２に接続されている。なお、以下の各実施形態においては、状態信号Ｑを出力するための端子として２つの出力端子５１，５２が設けられているが、本発明はこれに限定されず、１つの出力端子５１が設けられる構成であっても良い。
　以上のような構成において、双安定回路は次のように動作する（図３参照）。時点ｔ０になると、セット信号Ｓがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ２はオン状態となり、ｎｅｔＡの電位はローレベルからハイレベルに変化する。その結果、薄膜トランジスタＴ１，Ｔ１１はオン状態となる。但し、時点ｔ０～時点ｔ２の期間中、第１クロックＣＫＡはローレベルとなっているので、状態信号Ｑはローレベルで維持される。
　時点ｔ１に第２クロックＣＫＢがハイレベルからローレベルに変化した後、時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。このとき、薄膜トランジスタＴ１，Ｔ１１はオン状態となっているので、入力端子４３の電位の上昇とともに状態信号Ｑの電位（出力端子５１，５２の電位）は上昇する。これにより、この双安定回路の出力端子５１に接続されているゲートバスラインが選択状態となる。時点ｔ３になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。このとき、薄膜トランジスタＴ１，Ｔ１１はオン状態となっているので、入力端子４３の電位が低下することによって薄膜トランジスタＴ１，Ｔ１１のソース－ドレイン間に電流が流れ、状態信号Ｑの電位（出力端子５１，５２の電位）が低下する。
　時点ｔ４になると、第１のリセット信号Ｒ１がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ９はオン状態となり、出力端子５１の電位は低下する。このとき、第２のリセット信号Ｒ２はローレベルで維持されているので、薄膜トランジスタＴ４はオフ状態となっている。従って、状態信号Ｑがハイレベルからローレベルに変化している期間中、ｎｅｔＡの電位はハイレベルで維持されている。このため、時点ｔ４以降も薄膜トランジスタＴ１はオン状態で維持され、第１クロックＣＫＡがハイレベルからローレベルに変化することに基づく状態信号Ｑの電位低下の効果が充分に得られる。その結果、出力端子５１の電位は速やかにローレベルにまで低下する。
　時点ｔ５になると、第２のリセット信号Ｒ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ４はオン状態となり、ｎｅｔＡの電位はハイレベルからローレベルに変化する。
　以上のように、各実施形態では、出力端子５１の電位を低下させるための信号とｎｅｔＡの電位を低下させるための信号とは異なる信号が採用され、出力端子５１の電位がハイレベルからローレベルに変化するタイミングよりもｎｅｔＡの電位がハイレベルからローレベルに変化するタイミングの方が遅くなるようにされている。詳しくは、出力端子５１の電位を低下させるための第１のリセット信号Ｒ１よりも遅れたタイミングでローレベルからハイレベルに変化する第２のリセット信号Ｒ２に基づいてｎｅｔＡの電位が低下するように、以下の各実施形態では、各双安定回路の第１のリセット信号Ｒ１に相当する状態信号（走査信号）Ｑによって駆動される行よりも後ろの行を駆動する状態信号（走査信号）Ｑが第２のリセット信号Ｒ２として当該各双安定回路に与えられる構成となっている。このような構成により、ｎｅｔＡの電位がハイレベルで維持される期間が従来よりも長くなり、第１クロックＣＫＡがハイレベルからローレベルに変化することに基づく状態信号Ｑの電位低下の効果が充分に得られる。従って、各行についての充電期間の終了後、当該各行の駆動用の走査信号の電位は速やかにローレベルにまで低下する。
＜２．第１の実施形態＞
＜２．１　全体構成および動作＞
　図４は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図４に示すように、この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と共通電極駆動回路５００と表示部６００とを備えている。なお、ゲートドライバ４００は、アモルファスシリコン，多結晶シリコン，微結晶シリコン，酸化物半導体（例えばＩＧＺＯ）などを用いて、表示部６００を含む表示パネル上に形成されている。すなわち、本実施形態においては、ゲートドライバ４００がモノリシック化された構成となっている。
　表示部６００には、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ１～ＳＬｊと、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ１～ＧＬｉと、それらのソースバスラインＳＬ１～ＳＬｊとゲートバスラインＧＬ１～ＧＬｉとの交差点にそれぞれ対応して設けられた複数個（ｉ×ｊ個）の画素形成部とが含まれている。これらの画素形成部はマトリクス状に配置されて画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されると共に当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（ＴＦＴ）６０と、その薄膜トランジスタ６０のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお通常、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。
　電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路５００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、ソースドライバ３００およびゲートドライバ４００を動作させるための所定の直流電圧を電源電圧から生成し、それをソースドライバ３００およびゲートドライバ４００に供給する。共通電極駆動回路５００は、共通電極Ｅｃに所定の電位Ｖｃｏｍを与える。
　表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部６００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，ゲートスタートパルス信号ＧＳＰ，ゲートクロック信号ＧＣＫ，およびクリア信号ＣＬＲとを出力する。なお、ゲートクロック信号ＧＣＫは、後述するように４相のクロック信号ＧＣＫ１，ＧＣＫ２，ＧＣＫ３，およびＧＣＫ４で構成されている。また、ゲートスタートパルス信号ＧＳＰは、第１ゲートスタートパルス信号ＧＳＰ１と第２ゲートスタートパルス信号ＧＳＰ２とで構成されている。
　ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，およびラッチストローブ信号ＬＳを受け取り、各ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号Ｓ（１）～Ｓ（ｊ）を印加する。
　ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰ，ゲートクロック信号ＧＣＫ，およびクリア信号ＣＬＲに基づいて、アクティブな走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）の各ゲートバスラインＧＬ１～ＧＬｉへの印加を１垂直走査期間を周期として繰り返す。なお、このゲートドライバ４００についての詳しい説明は後述する。
　以上のようにして、各ソースバスラインＳＬ１～ＳＬｊに駆動用映像信号Ｓ（１）～Ｓ（ｊ）が印加され、各ゲートバスラインＧＬ１～ＧＬｉに走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。
＜２．２　ゲートドライバの構成および動作＞
　次に、図１，図５，および図６を参照しつつ、本実施形態におけるゲートドライバ４００の構成について説明する。図５に示すように、ゲートドライバ４００には２つのシフトレジスタ（第１のシフトレジスタ４１１および第２のシフトレジスタ４１２）が含まれている。表示部６００にはｉ行×ｊ列の画素マトリクスが形成されているところ、画素マトリクスの奇数行目の各行と１対１で対応するように第１のシフトレジスタ４１１の各段が設けられ、画素マトリクスの偶数行目の各行と１対１で対応するように第２のシフトレジスタ４１２の各段が設けられている。従って、第１のシフトレジスタ４１１および第２のシフトレジスタ４１２は、いずれも（ｉ／２）段で構成されている。また、第１のシフトレジスタ４１１および第２のシフトレジスタ４１２の各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（状態信号）を走査信号として出力する双安定回路となっている。このように、第１のシフトレジスタ４１１は（ｉ／２）個の双安定回路ＳＲ１（１）～ＳＲ１（ｉ／２）で構成され、第２のシフトレジスタ４１２は（ｉ／２）個の双安定回路ＳＲ２（１）～ＳＲ２（ｉ／２）で構成されている。なお、本実施形態においては、双安定回路が第１の状態となっていれば、当該双安定回路からはハイレベル（Ｈレベル）の状態信号が走査信号として出力され、双安定回路が第２の状態となっていれば、当該双安定回路からはローレベル（Ｌレベル）の状態信号が走査信号として出力される。また、各双安定回路から出力される状態信号は、当該各双安定回路とは異なる段の双安定回路の動作を制御する他段制御信号としても機能する。
　図６は、ゲートドライバ４００内の第１のシフトレジスタ４１１および第２のシフトレジスタ４１２の構成を示すブロック図である。図６に示すように、各双安定回路には、４相のクロック信号ＣＫＡ（以下「第１クロック」という。），ＣＫＢ（以下「第２クロック」という。），ＣＫＣ（以下「第３クロック」という。），およびＣＫＤ（以下「第４クロック」という。）をそれぞれ受け取るための入力端子と、クリア信号ＣＬＲを受け取るための入力端子と、ローレベルの電源電圧ＶＳＳを受け取るための入力端子と、走査開始用の信号であるセット信号Ｓを受け取るための入力端子と、走査終了用の信号である第１のリセット信号Ｒ１および第２のリセット信号Ｒ２をそれぞれ受け取るための入力端子と、状態信号Ｑを出力するための出力端子とが設けられている。第１のシフトレジスタ４１１内の双安定回路の出力端子は奇数行目のゲートバスラインに接続され、第２のシフトレジスタ４１２内の双安定回路の出力端子は偶数行目のゲートバスラインに接続されている。
　上述した構成により、奇数行目のゲートバスラインは第１のシフトレジスタ４１１によって駆動され、偶数行目のゲートバスラインは第２のシフトレジスタ４１２によって駆動される。また、第１ゲートスタートパルス信号ＧＳＰ１が第１のシフトレジスタ４１１の１段目ＳＲ１（１）に与えられ、第２ゲートスタートパルス信号ＧＳＰ２が第２のシフトレジスタ４１２の１段目ＳＲ２（１）に与えられることによって、表示部６００内のゲートバスラインは１本ずつ順次に選択される。このような観点から、「第１のシフトレジスタ４１１と第２のシフトレジスタ４１２とで、ｉ本のゲートバスラインＧＬ１～ＧＬｉを１本ずつ順次に選択する１つのシフトレジスタが実現されている」と考えることができる。そこで、以下においては、第１のシフトレジスタ４１１と第２のシフトレジスタ４１２とを合わせた構成のことを「シフトレジスタ全体」といい、符号４１０を付す。なお、図１に示すように、シフトレジスタ全体４１０におけるｎ段目の双安定回路には符号ＳＲ（ｎ）を付す。
　第１のシフトレジスタ４１１および第２のシフトレジスタ４１２には、ゲートクロック信号ＧＣＫとして４相のクロック信号ＧＣＫ１（以下「第１ゲートクロック信号」という。），ＧＣＫ２（以下「第２ゲートクロック信号」という。），ＧＣＫ３（以下「第３ゲートクロック信号」という。），およびＧＣＫ４（以下「第４ゲートクロック信号」という。）が与えられる。図７に示すように、第１～第４ゲートクロック信号ＧＣＫ１～ＧＣＫ４については、いずれもオン期間（ハイレベルの状態で維持される期間）がほぼ２水平走査期間（２Ｈ）となっている。なお、各信号について、ハイレベルが第１のレベルに相当し、ローレベルが第２のレベルに相当する。
　第１ゲートクロック信号ＧＣＫ１と第３ゲートクロック信号ＧＣＫ３とは互いに位相が１８０度ずらされている。また、第２ゲートクロック信号ＧＣＫ２と第４ゲートクロック信号ＧＣＫ４とは互いに位相が１８０度ずらされている。さらに、第１ゲートクロック信号ＧＣＫ１の位相は、第２ゲートクロック信号ＧＣＫ２の位相よりも９０度だけ進められている。なお、この９０度の位相差はほぼ１水平走査期間（１Ｈ）に相当する。
　各段（各双安定回路）の入力端子に与えられる信号は次のようになっている（図６参照）。第１のシフトレジスタ４１１においては、第１ゲートクロック信号ＧＣＫ１または第３ゲートクロック信号ＧＣＫ３の一方が第１クロックＣＫＡとして与えられ、他方が第２クロックＣＫＢとして与えられる。仮に奇数段目において第３ゲートクロック信号ＧＣＫ３が第１クロックＣＫＡとして与えられると、偶数段目では第１ゲートクロック信号ＧＣＫ１が第１クロックＣＫＡとして与えられる。また、第１のシフトレジスタ４１１においては、第２ゲートクロック信号ＧＣＫ２または第４ゲートクロック信号ＧＣＫ４の一方が第３クロックＣＫＣとして与えられ、他方が第４クロックＣＫＤとして与えられる。第２のシフトレジスタ４１２においては、第２ゲートクロック信号ＧＣＫ２または第４ゲートクロック信号ＧＣＫ４の一方が第１クロックＣＫＡとして与えられ、他方が第２クロックＣＫＢとして与えられる。また、第２のシフトレジスタ４１２においては、第１ゲートクロック信号ＧＣＫ１または第３ゲートクロック信号ＧＣＫ３の一方が第３クロックＣＫＣとして与えられ、他方が第４クロックＣＫＤとして与えられる。クリア信号ＣＬＲおよびローレベルの電源電圧ＶＳＳについては、全ての双安定回路に共通的に与えられる。
　セット信号Ｓ，第１のリセット信号Ｒ１，および第２のリセット信号Ｒ２については、次のようになっている（図８参照）。シフトレジスタ全体４１０のｎ段目ＳＲ（ｎ）に着目すると、２段前の段から出力される他段制御信号Ｚ（ｎ－２）がセット信号Ｓとして与えられ、２段後の段から出力される他段制御信号Ｚ（ｎ＋２）が第１のリセット信号Ｒ１として与えられ、３段後の段から出力される他段制御信号Ｚ（ｎ＋３）が第２のリセット信号Ｒ２として与えられる。例えば、シフトレジスタ全体４１０の７段目ＳＲ（７）に着目すると、５段目ＳＲ（５）から出力される他段制御信号Ｚ（５）がセット信号Ｓとして与えられ、９段目ＳＲ（９）から出力される他段制御信号Ｚ（９）が第１のリセット信号Ｒ１として与えられ、１０段目ＳＲ（１０）から出力される他段制御信号Ｚ（１０）が第２のリセット信号Ｒ２として与えられる。換言すれば、第１のシフトレジスタ４１１の４段目ＳＲ１（４）に着目すると、第１のシフトレジスタ４１１の３段目ＳＲ１（３）から出力される状態信号Ｑがセット信号Ｓとして与えられ、第１のシフトレジスタ４１１の５段目ＳＲ１（５）から出力される状態信号Ｑが第１のリセット信号Ｒ１として与えられ、第２のシフトレジスタ４１２の５段目ＳＲ２（５）から出力される状態信号Ｑが第２のリセット信号Ｒ２として与えられる。
　次に、各段（各双安定回路）の出力端子から出力される信号について説明する。図８に示すように、シフトレジスタ全体４１０のｎ段目ＳＲ（ｎ）の出力端子からは、ｎ行目のゲートバスラインＧＬｎについての駆動用の走査信号ＧＯＵＴ（ｎ）となる状態信号Ｑが出力される。当該状態信号Ｑは、第１のリセット信号Ｒ１として（ｎ－２）段目ＳＲ（ｎ－２）に与えられ、第２のリセット信号Ｒ２として（ｎ－３）段目ＳＲ（ｎ－３）に与えられ、セット信号Ｓとして（ｎ＋２）段目ＳＲ（ｎ＋２）に与えられる。
　以上のような構成において、第１のシフトレジスタ４１１の１段目ＳＲ１（１）にセット信号Ｓとしての第１ゲートスタートパルス信号ＧＳＰ１のパルスが与えられ、第２のシフトレジスタ４１２の１段目ＳＲ２（１）にセット信号Ｓとしての第２ゲートスタートパルス信号ＧＳＰ２のパルスが与えられると、上記第１～第４ゲートクロック信号ＧＣＫ１～４に基づいて、第１のシフトレジスタ４１１内で第１ゲートスタートパルス信号ＧＳＰ１のパルスが１段ずつ順次に転送され、第２のシフトレジスタ４１２内で第２ゲートスタートパルス信号ＧＳＰ２のパルスが１段ずつ順次に転送される。そして、それらのパルスの転送に応じて、シフトレジスタ全体４１０の各段から出力される状態信号Ｑが順次にハイレベルとなる。これにより、図９に示すように、ハイレベルの状態がほぼ２水平走査期間維持される走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｉ）が、表示部６００内のゲートバスラインＧＬ１～ＧＬｉにほぼ１水平走査期間毎に順次に与えられる。
　なお、本実施形態においては、第１クロックＣＫＡが走査信号線駆動用クロック信号に相当し、第１のリセット信号Ｒ１が出力ノードターンオフ用信号に相当し、第２のリセット信号Ｒ２が第１ノードターンオフ用信号に相当する。
＜２．３　双安定回路の構成＞
　図１０は、本実施形態における双安定回路の構成（第１のシフトレジスタ４１１および第２のシフトレジスタ４１２の一段分の構成）を示す回路図である。図１０に示すように、この双安定回路は、１２個の薄膜トランジスタＴ１～Ｔ１２と、キャパシタＣＡＰとを備えている。また、この双安定回路は、ローレベルの電源電圧ＶＳＳ用の入力端子のほか、８個の入力端子４１～４８と２個の出力端子５１，５２とを有している。ここで、セット信号Ｓを受け取る入力端子には符号４１を付し、クリア信号ＣＬＲを受け取る入力端子には符号４２を付し、第１クロックＣＫＡを受け取る入力端子には符号４３を付し、第１のリセット信号Ｒ１を受け取る入力端子には符号４４を付し、第３クロックＣＫＣを受け取る入力端子には符号４５を付し、第４クロックＣＫＤを受け取る入力端子には符号４６を付し、第２クロックＣＫＢを受け取る入力端子には符号４７を付し、第２のリセット信号Ｒ２を受け取る入力端子には符号４８を付している。また、状態信号Ｑを走査信号ＧＯＵＴとして出力する出力端子には符号５１を付し、状態信号Ｑを他段制御信号Ｚとして出力する出力端子には符号５２を付している。
　次に、この双安定回路内における構成要素間の接続関係について説明する。薄膜トランジスタＴ１のゲート端子，薄膜トランジスタＴ２のソース端子，薄膜トランジスタＴ３のドレイン端子，薄膜トランジスタＴ４のドレイン端子，薄膜トランジスタＴ５のドレイン端子，薄膜トランジスタＴ７のゲート端子，および薄膜トランジスタＴ１１のゲート端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＡ」（第１ノード）という。薄膜トランジスタＴ５のゲート端子，薄膜トランジスタＴ６のソース端子，薄膜トランジスタＴ７のドレイン端子，および薄膜トランジスタＴ８のドレイン端子は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを便宜上「ｎｅｔＢ」（第２ノード）という。
　薄膜トランジスタＴ１については、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子５１に接続されている。薄膜トランジスタＴ２については、ゲート端子およびドレイン端子は入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＡに接続されている。薄膜トランジスタＴ３については、ゲート端子は入力端子４２に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ４については、ゲート端子は入力端子４８に接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ５については、ゲート端子はｎｅｔＢに接続され、ドレイン端子はｎｅｔＡに接続され、ソース端子は電源電圧Ｖｓｓに接続されている。
　薄膜トランジスタＴ６については、ゲート端子およびドレイン端子は入力端子４５に接続され（すなわち、ダイオード接続となっている）、ソース端子はｎｅｔＢに接続されている。薄膜トランジスタＴ７については、ゲート端子はｎｅｔＡに接続され、ドレイン端子はｎｅｔＢに接続され、ソース端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ８については、ゲート端子は入力端子４６に接続され、ドレイン端子はｎｅｔＢに接続され、ソース端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ９については、ゲート端子は入力端子４４に接続され、ドレイン端子は出力端子５１に接続され、ソース端子は電源電圧Ｖｓｓに接続されている。薄膜トランジスタＴ１０については、ゲート端子は入力端子４７に接続され、ドレイン端子は出力端子５１に接続され、ソース端子は電源電圧Ｖｓｓに接続されている。
　薄膜トランジスタＴ１１については、ゲート端子はｎｅｔＡに接続され、ドレイン端子は入力端子４３に接続され、ソース端子は出力端子５２に接続されている。薄膜トランジスタＴ１２については、ゲート端子は入力端子４１に接続され、ドレイン端子は出力端子５２に接続され、ソース端子は電源電圧Ｖｓｓに接続されている。キャパシタＣＡＰについては、一端はｎｅｔＡに接続され、他端は出力端子５１に接続されている。
　次に、各構成要素のこの双安定回路における機能について説明する。薄膜トランジスタＴ１は、ｎｅｔＡの電位がハイレベルになっているときに、第１クロックＣＫＡの電位を出力端子５１に与える。薄膜トランジスタＴ２は、セット信号Ｓがハイレベルになっているときに、ｎｅｔＡの電位をハイレベルにする。薄膜トランジスタＴ３は、クリア信号ＣＬＲがハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴ４は、第２のリセット信号Ｒ２がハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴ５は、ｎｅｔＢの電位がハイレベルになっているときに、ｎｅｔＡの電位をローレベルにする。薄膜トランジスタＴ６は、第３クロックＣＫＣがハイレベルになっているときに、ｎｅｔＢの電位をハイレベルにする。薄膜トランジスタＴ７は、ｎｅｔＡの電位がハイレベルになっているときに、ｎｅｔＢの電位をローレベルにする。薄膜トランジスタＴ８は、第４クロックＣＫＤがハイレベルになっているときに、ｎｅｔＢの電位をローレベルにする。薄膜トランジスタＴ９は、第１のリセット信号Ｒ１がハイレベルになっているときに、出力端子５１の電位をローレベルにする。薄膜トランジスタＴ１０は、第２クロックＣＫＢがハイレベルになっているときに、出力端子５１の電位をローレベルにする。薄膜トランジスタＴ１１は、ｎｅｔＡの電位がハイレベルになっているときに、第１クロックＣＫＡの電位を出力端子５２に与える。薄膜トランジスタＴ１２は、セット信号Ｓがハイレベルになっているときに、出力端子５２の電位をローレベルにする。キャパシタＣＡＰは、この双安定回路に接続されたゲートバスラインが選択状態となっている期間中にｎｅｔＡの電位をハイレベルで維持するための補償容量として機能する。
　なお、本実施形態においては、薄膜トランジスタＴ１によって出力制御用スイッチング素子が実現され、薄膜トランジスタＴ５によって第１ノード制御用スイッチング素子が実現されている。また、薄膜トランジスタＴ２によって第１ノードターンオン部が実現され、薄膜トランジスタＴ４によって第１ノードターンオフ部が実現され、薄膜トランジスタＴ９によって出力ノードターンオフ部が実現され、薄膜トランジスタＴ６～Ｔ８によって第２ノード制御部が実現されている。
＜２．４　双安定回路の動作＞
　次に、図１０および図１１を参照しつつ、本実施形態における双安定回路の動作について説明する。液晶表示装置の動作中、この双安定回路には図１１に示すような波形の第１クロックＣＫＡ，第２クロックＣＫＢ，第３クロックＣＫＣ，および第４クロックＣＫＤが与えられる。なお、クリア信号ＣＬＲについては１フレーム期間毎に所定期間だけハイレベルとなり、これによって全ての双安定回路でｎｅｔＡの電位が１フレーム期間毎にローレベルとされる。
　時点ｔ０以前の期間には、ｎｅｔＡの電位および状態信号Ｑの電位（出力端子５１，５２の電位）はローレベルとなっている。また、時点ｔ０以前の期間には、第３クロックＣＫＣがローレベルからハイレベルに変化すると、ｎｅｔＢの電位はローレベルからハイレベルに変化し、第４クロックＣＫＤがローレベルからハイレベルに変化すると、ｎｅｔＢの電位はハイレベルからローレベルに変化する。このようにｎｅｔＢの電位が所定期間毎にハイレベルとなって薄膜トランジスタＴ５がオン状態となるので、時点ｔ０以前の期間には、ｎｅｔＡの電位はローレベルで維持される。
　時点ｔ０になると、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＴ２は図１０に示すようにダイオード接続となっているので、セット信号Ｓがハイレベルとなることによって薄膜トランジスタＴ２はオン状態となり、キャパシタＣＡＰが充電される。これにより、ｎｅｔＡの電位はローレベルからハイレベルに変化し、薄膜トランジスタＴ１，Ｔ１１はオン状態となる。時点ｔ１になると、セット信号Ｓはハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ２がオフ状態となる。このとき、ｎｅｔＡの電位はキャパシタＣＡＰによって維持されているので、薄膜トランジスタＴ２がオフ状態となったことに起因してｎｅｔＡの電位が変動することはない。
　ところで、時点ｔ０～時点ｔ２の期間中、第１クロックＣＫＡはローレベルとなっている。このため、この期間中、状態信号Ｑはローレベルで維持される。また、薄膜トランジスタＴ７のゲート端子はｎｅｔＡに接続されているので、時点ｔ０～時点ｔ２の期間中、薄膜トランジスタＴ７はオン状態で維持される。これにより、この期間中、ｎｅｔＢの電位はローレベルで維持され、その結果、薄膜トランジスタＴ５はオフ状態で維持される。さらに、この期間中、第２のリセット信号Ｒ２はローレベルで維持されているので、薄膜トランジスタＴ４はオフ状態で維持される。以上より、ｎｅｔＡの電位が時点ｔ０～時点ｔ２の期間中に低下することはない。
　時点ｔ２になると、第１クロックＣＫＡがローレベルからハイレベルに変化する。これにより、入力端子４３の電位の上昇に伴い薄膜トランジスタＴ１，Ｔ１１のドレイン電位が上昇する。このとき、薄膜トランジスタＴ１，Ｔ１１はオン状態となっているので、状態信号Ｑの電位（出力端子５１，５２の電位）も上昇する。出力端子５１の電位が上昇すると、キャパシタＣＡＰを介して、ｎｅｔＡの電位も上昇する。その結果、薄膜トランジスタＴ１，Ｔ１１のゲート端子には大きな電圧が印加され、この双安定回路の出力端子５１に接続されているゲートバスラインが選択状態となるのに充分なレベルにまで状態信号Ｑの電位が上昇する。第１クロックＣＫＡがハイレベルにされた状態は時点ｔ３まで維持されるので、時点ｔ２～時点ｔ３の期間中、状態信号Ｑはハイレベルで維持される。従って、この期間中に、この双安定回路の出力端子５１に接続されているゲートバスラインに対応する行の画素形成部において画素容量Ｃｐへの映像信号の書き込み（充電）が行われる。
　時点ｔ３になると、第１クロックＣＫＡがハイレベルからローレベルに変化する。このとき、薄膜トランジスタＴ１，Ｔ１１はオン状態となっているので、入力端子４３の電位の低下とともに状態信号Ｑの電位（出力端子５１，５２の電位）は低下する。出力端子５１の電位が低下することによって、キャパシタＣＡＰを介してｎｅｔＡの電位も低下する。但し、ｎｅｔＡの電位は、ほぼ出力端子５１の電位の低下分だけ低下するので、ローレベルまでは低下せずハイレベルで維持される。
　時点ｔ４になると、第１のリセット信号Ｒ１および第２クロックＣＫＢがローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ９，Ｔ１０はオン状態となり、出力端子５１の電位は低下する。このとき、第２のリセット信号Ｒ２はローレベルで維持されているので、薄膜トランジスタＴ４はオフ状態となっている。従って、状態信号Ｑがハイレベルからローレベルに変化している期間中、ｎｅｔＡの電位はハイレベルで維持されている。このため、時点ｔ４以降も薄膜トランジスタＴ１はオン状態で維持され、第１クロックＣＫＡがハイレベルからローレベルに変化することに基づく状態信号Ｑの電位低下の効果が充分に得られる。その結果、出力端子５１の電位は速やかにローレベルにまで低下する。
　時点ｔ５になると、第２のリセット信号Ｒ２がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ４はオン状態となり、ｎｅｔＡの電位はハイレベルからローレベルに変化する。また、第３クロックＣＫＣがローレベルからハイレベルに変化する。薄膜トランジスタＴ６は図１０に示すようにダイオード接続となっているので、第３クロックＣＫＣがハイレベルとなることによって薄膜トランジスタＴ６はオン状態となり、ｎｅｔＢの電位はローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ５はオン状態となるので、ｎｅｔＡの電位は確実にローレベルとなる。
　時点ｔ５以降の期間については、次にセット信号Ｓがローレベルからハイレベルに変化するまで、時点ｔ０以前の期間と同様の動作が繰り返される。
　なお、本実施形態においては、時点ｔ０における開始信号Ｓのレベルの変化によって第１ノードターンオンステップが実現され、時点ｔ２における第１クロックＣＫＡのレベルの変化によって状態信号ターンオンステップが実現され、時点ｔ３における第１クロックＣＫＡのレベルの変化によって状態信号ターンオフステップが実現され、時点ｔ５における第２のリセット信号Ｒ２のレベルの変化によって第１ノードターンオフステップが実現されている。
＜２．５　効果＞
　本実施形態によれば、図１０に示すように、シフトレジスタの各段に、状態信号Ｑの電位を制御するための出力制御用スイッチング素子として、ｎｅｔＡにゲート端子が接続され、第１クロックＣＫＡが与えられる入力端子４３にドレイン端子が接続され、状態信号Ｑを出力する出力端子５１にソース端子が接続された薄膜トランジスタＴ１が設けられている。そして、ｎｅｔＡの電位は、セット信号Ｓに基づいてハイレベルとされ、第２のリセット信号Ｒ２に基づいてローレベルとされる。このような構成において、シフトレジスタ全体４１０における各段ＳＲ（ｎ）には、２段前の段ＳＲ（ｎ－２）から出力される他段制御信号Ｚ（ｎ－２）がセット信号Ｓとして与えられる。また、９０度ずつ位相がずれた４相のクロック信号（第１～第４ゲートクロック信号ＧＣＫ１～ＧＣＫ４）がシフトレジスタ全体４１０に与えられ、各段ＳＲ（ｎ）は、前段ＳＲ（ｎ－１）に与えられるクロック信号よりも位相が９０度遅れたクロック信号に基づいて動作する。ところで、オン期間が２水平走査期間である状態信号（走査信号）Ｑを出力する２つのシフトレジスタを備えた構成において、シフトレジスタ全体４１０における各段ＳＲ（ｎ）について、仮に２段後の段ＳＲ（ｎ＋２）から出力される他段制御信号Ｚ（ｎ＋２）に基づいてｎｅｔＡの電位をハイレベルからローレベルに低下させると、状態信号Ｑの電位が充分に低下する前にｎｅｔＡの電位がローレベルにまで低下する。このため、第１クロックＣＫＡがハイレベルからローレベルに変化することに基づく状態信号Ｑの電位低下の効果が充分に得られず、状態信号Ｑの電位は速やかにはローレベルまで低下しない。この点、本実施形態によれば、シフトレジスタ全体４１０における各段ＳＲ（ｎ）について、３段後の段ＳＲ（ｎ＋３）から出力される他段制御信号Ｚ（ｎ＋３）がｎｅｔＡの電位をローレベルに低下させるための信号（上述の第２のリセット信号Ｒ２）として与えられる。このため、ｎｅｔＡの電位がハイレベルで維持される期間が長くなり、第１クロックＣＫＡがハイレベルからローレベルに変化することに基づく状態信号Ｑの電位低下の効果が充分に得られる。すなわち、各行についての充電期間の終了後、走査信号の電位は速やかにローレベルにまで低下する。その結果、或る行に表示されるべき色と次の行に表示されるべき色との混色に起因する表示不良の発生が抑止される。また、ｎｅｔＡの電位がハイレベルで維持される期間が長くなることから、パネルの大型化等によってゲートバスラインの負荷容量が増大しても、走査信号の波形なまりに起因する表示不良の発生が抑制される。
　また、本実施形態によれば、ｎｅｔＡの電位，第３クロックＣＫＣの電位，および第４クロックＣＫＤの電位によって制御される薄膜トランジスタＴ５がオン状態になると、ｎｅｔＡの電位はローレベルとなる。このため、例えば薄膜トランジスタＴ１の閾値電圧のシフトが生じて当該薄膜トランジスタＴ１におけるリーク電流が大きくなった場合でも、所定期間毎にｎｅｔＡの電位を確実にローレベルにすることができ、出力端子５１からの異常パルスの出力が抑制される。
　次に、シミュレーション結果を示して、本実施形態における効果について説明する。図１２Ａは従来例における信号波形図であり、図１２Ｂは本実施形態における信号波形図である。図１２Ａにおいて、符号６１の太点線は走査信号の波形を示し、符号６２の細点線はｎｅｔＡの波形を示している。また、図１２Ｂにおいて、符号６３の太実線は走査信号の波形を示し、符号６４の細実線はｎｅｔＡの波形を示している。図１３は、図１２Ａおよび図１２Ｂにおいて符号６０で示す部分の拡大図である。図１２Ａおよび図１２Ｂから把握されるように、本実施形態においては、従来例と比較してｎｅｔＡの電位がハイレベルで維持される期間が長くなっている。その結果、図１３に示すように、従来においては走査信号が９０パーセント立ち下がるのに要する時間Ｔａが３．４μｓであったのに対し、本実施形態においては走査信号が９０パーセント立ち下がるのに要する時間Ｔｂが２．５μｓとなっている。すなわち、本実施形態においては、従来例と比較して、走査信号が立ち下がるのに要する時間が約２６パーセント短縮されている。このように、本実施形態によれば、従来例と比較して、各行についての充電期間の終了後に走査信号が速やかに立ち下がる。
＜２．６　変形例＞
　上記第１の実施形態においては、第１のシフトレジスタ４１１および第２のシフトレジスタ４１２のそれぞれについて、第１～第４ゲートクロック信号ＧＣＫ１～ＧＣＫ４用の配線，クリア信号ＣＬＲ用の配線，およびローレベルの電源電圧ＶＳＳ用の配線が設けられていた。しかしながら、本発明はこれに限定されない。例えばシフトレジスタ全体の各段を図１４に示すように配置することにより、第１～第４ゲートクロック信号ＧＣＫ１～ＧＣＫ４用の配線，クリア信号ＣＬＲ用の配線，およびローレベルの電源電圧ＶＳＳ用の配線をそれぞれ１本ずつにすることが可能となる。これにより、シフトレジスタの駆動信号用の配線面積を小さくすることができ、表示装置の小型化が可能となる。
　また、例えばｎ段目についての第２のリセット信号Ｒ２用の配線に関し、図１４で符号４１９で示すように、（ｎ＋１）段目についての第１のリセット信号Ｒ１用の配線から分岐するようにしてｎ段目についての第２のリセット信号Ｒ２用の配線を形成しても良い。このような構成により、第２のリセット信号Ｒ２用の配線の長さを比較的短くすることが可能となる。
＜３．第２の実施形態＞
＜３．１　シフトレジスタの構成＞
　図１５は、本発明の第２の実施形態に係る液晶表示装置におけるシフトレジスタの概略構成を示すブロック図である。なお、液晶表示装置の全体構成については上記第１の実施形態と同様であるので説明を省略する（図４参照）。上記第１の実施形態においてはゲートドライバ４００には２つのシフトレジスタが含まれていたが、本実施形態においてはゲートドライバ４００には３つのシフトレジスタ（第１のシフトレジスタ４２１，第２のシフトレジスタ４２２，および第３のシフトレジスタ４２３）が含まれている。すなわち、図１５に示すように、第１のシフトレジスタ４２１，第２のシフトレジスタ４２２，および第３のシフトレジスタ４２３によって、表示部６００内のゲートバスラインＧＬ１～ＧＬｉを１本ずつ駆動するためのシフトレジスタ全体４２０が実現されている。
　各双安定回路には、上記第１の実施形態と同様、４相のクロック信号ＣＫＡ，ＣＫＢ，ＣＫＣ，およびＣＫＤをそれぞれ受け取るための入力端子と、クリア信号ＣＬＲを受け取るための入力端子と、ローレベルの電源電圧ＶＳＳを受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、第１のリセット信号Ｒ１を受け取るための入力端子と、第２のリセット信号Ｒ２を受け取るための入力端子と、状態信号Ｑを出力するための出力端子とが設けられている。但し、図１５においては、説明の便宜上、第２のリセット信号Ｒ２を受け取るための入力端子および状態信号Ｑを出力するための出力端子のみを示している。各双安定回路の回路構成についても、上記第１の実施形態と同様である（図１０参照）。なお、第１のシフトレジスタ４２１内の双安定回路の出力端子はゲートバスラインＧＬ１，ＧＬ４，ＧＬ７，・・・に接続され、第２のシフトレジスタ４２２内の双安定回路の出力端子はゲートバスラインＧＬ２，ＧＬ５，ＧＬ８，・・・に接続され、第３のシフトレジスタ４２３内の双安定回路の出力端子はゲートバスラインＧＬ３，ＧＬ６，ＧＬ９，・・・に接続されている。
　本実施形態においては、６相のクロック信号である第１～第６ゲートクロック信号ＧＣＫ１～ＧＣＫ６が表示制御回路２００からゲートドライバ４００に与えられる（図１６参照）。図１６に示すように、第１～第６ゲートクロック信号ＧＣＫ１～ＧＣＫ６については、いずれもオン期間がほぼ３水平走査期間（３Ｈ）となっている。第１ゲートクロック信号ＧＣＫ１と第４ゲートクロック信号ＧＣＫ４とは互いに位相が１８０度ずらされている。第２ゲートクロック信号ＧＣＫ２と第５ゲートクロック信号ＧＣＫ５とは互いに位相が１８０度ずらされている。第３ゲートクロック信号ＧＣＫ３と第６ゲートクロック信号ＧＣＫ６とは互いに位相が１８０度ずらされている。第１ゲートクロック信号ＧＣＫ１の位相は、第２ゲートクロック信号ＧＣＫ２の位相よりも６０度だけ進められている。第２ゲートクロック信号ＧＣＫ２の位相は、第３ゲートクロック信号ＧＣＫ３の位相よりも６０度だけ進められている。なお、この６０度の位相差はほぼ１水平走査期間（１Ｈ）に相当する。
　図１７は、各シフトレジスタについての第１～第６ゲートクロック信号ＧＣＫ１～ＧＣＫ６と第１～第４クロックＣＫＡ～ＣＫＤとの対応関係の例を示す図である。図１７より、例えば次のことが把握される。第１のシフトレジスタ４２１の奇数段目については、第１ゲートクロック信号ＧＣＫ１が第１クロックＣＫＡとして与えられ、第４ゲートクロック信号ＧＣＫ４が第２クロックＣＫＢとして与えられ、第５ゲートクロック信号ＧＣＫ５が第３クロックＣＫＣとして与えられ、第２ゲートクロック信号ＧＣＫ２が第４クロックＣＫＤとして与えられる。
＜３．２　双安定回路の動作＞
　図１８は、本実施形態における双安定回路の動作について説明するための信号波形図である。本実施形態においては、セット信号Ｓ，第１のリセット信号Ｒ１，および第２のリセット信号Ｒ２として双安定回路に与えられる信号が上記第１の実施形態とは異なっている。具体的には、シフトレジスタ全体のｎ段目ＳＲ（ｎ）には、（ｎ－３）段目ＳＲ（ｎ－３）から出力される他段制御信号Ｚ（ｎ－３）がセット信号Ｓとして与えられ、（ｎ＋３）段目ＳＲ（ｎ＋３）から出力される他段制御信号Ｚ（ｎ＋３）が第１のリセット信号Ｒ１として与えられ、（ｎ＋４）段目ＳＲ（ｎ＋４）から出力される他段制御信号Ｚ（ｎ＋４）が第２のリセット信号Ｒ２として与えられる。
　図１１および図１８から把握されるように、本実施形態における双安定回路では、上記第１の実施形態における双安定回路と同様の動作が行われる。すなわち、時点ｔ３になると、第１クロックＣＫＡがハイレベルからローレベルに変化することによって、状態信号Ｑの電位（出力端子５１，５２の電位）およびｎｅｔＡの電位が徐々に低下する。その後、時点ｔ４になると、第１のリセット信号Ｒ１および第２クロックＣＫＢがローレベルからハイレベルに変化することによって、薄膜トランジスタＴ９，Ｔ１０がオン状態となり、出力端子５１の電位が更に低下する。このとき、第２のリセット信号Ｒ２はローレベルで維持されているので、薄膜トランジスタＴ４はオフ状態となっている。従って、時点ｔ４以降も、ｎｅｔＡの電位はハイレベルで維持され、薄膜トランジスタＴ１はオン状態で維持される。
＜３．３　効果＞
　本実施形態によれば、上記第１の実施形態と同様、各双安定回路についてｎｅｔＡの電位がハイレベルで維持される期間が長くなり、第１クロックＣＫＡがハイレベルからローレベルに変化することに基づく状態信号Ｑの電位低下の効果が充分に得られる。これにより、各行についての充電期間の終了後、走査信号ＧＯＵＴは速やかに立ち下がる。その結果、或る行に表示されるべき色と次の行に表示されるべき色との混色に起因する表示不良の発生やパネルの大型化等に伴う走査信号ＧＯＵＴの波形なまりに起因する表示不良の発生が抑制される。
＜４．その他＞
＜４．１　構成の一般化＞
　上記第１の実施形態においては、ゲートドライバ４００は２個のシフトレジスタ（第１のシフトレジスタ４１１および第２のシフトレジスタ４１２）からなり、シフトレジスタ全体４１０における各双安定回路について３段後の段の双安定回路から出力される状態信号Ｑに基づいてｎｅｔＡの電位がローレベルにまで低下する構成となっていた。また、上記第２の実施形態においては、ゲートドライバ４００は３個のシフトレジスタ（第１のシフトレジスタ４２１，第２のシフトレジスタ４２２，および第３のシフトレジスタ４２３）からなり、シフトレジスタ全体４２０における各双安定回路について４段後の段の双安定回路から出力される状態信号Ｑに基づいてｎｅｔＡの電位がローレベルにまで低下する構成となっていた。しかしながら、本発明はこれに限定されず、次のように一般化することができる。
　１水平走査期間毎に順次にゲートバスラインを駆動する、ｍ個のシフトレジスタからなるゲートドライバ４００において、下記の式（１）を満たすことおよび各双安定回路から出力される状態信号Ｑのオン期間がｍ水平走査期間（ｍＨ）であることを前提として、シフトレジスタ全体における各双安定回路についてｋ段後の段の双安定回路から出力される状態信号Ｑに基づいてｎｅｔＡの電位をローレベルに低下させる構成とすることができる。
ｍ＋１≦ｋ≦２ｍ－１　　　・・・（１）
　例えば、上記第１の実施形態のようにゲートドライバ４００が２個のシフトレジスタによって構成される場合、上式（１）より「３≦ｋ≦３」となる。従って、シフトレジスタ全体における各双安定回路について、当該各双安定回路の３段後の段の双安定回路から出力される状態信号Ｑに基づいてｎｅｔＡの電位をローレベルに低下させる構成とすれば良い。また、例えば、上記第２の実施形態のようにゲートドライバ４００が３個のシフトレジスタによって構成される場合、上式（１）より「４≦ｋ≦５」となる。従って、シフトレジスタ全体における各双安定回路について、当該各双安定回路の４段後または５段後の段の双安定回路から出力される状態信号Ｑに基づいてｎｅｔＡの電位をローレベルに低下させる構成とすれば良い。さらに、例えば、ゲートドライバ４００が４個のシフトレジスタによって構成される場合、上式（１）より「５≦ｋ≦７」となる。従って、シフトレジスタ全体における各双安定回路について、当該各双安定回路の５～７段後の段の双安定回路から出力される状態信号Ｑに基づいてｎｅｔＡの電位をローレベルに低下させる構成とすれば良い。
＜４．２　液晶表示装置以外の表示装置への適用＞
　上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の他の表示装置にも本発明を適用することができる。
　４１～４８…（双安定回路の）入力端子
　５１，５２…（双安定回路の）出力端子
　２００…表示制御回路
　３００…ソースドライバ（映像信号線駆動回路）
　４００…ゲートドライバ（走査信号線駆動回路）
　４１０，４２０…シフトレジスタ全体
　４１１，４２１…第１のシフトレジスタ
　４１２，４２２…第２のシフトレジスタ
　４２３…第３のシフトレジスタ
　６００…表示部
　ＳＲ，ＳＲ１，ＳＲ２…双安定回路
　ＣＡＰ…キャパシタ（容量素子）
　Ｔ１～Ｔ１２…薄膜トランジスタ
　ＧＬ１～ＧＬｉ…ゲートバスライン
　ＳＬ１～ＳＬｊ…ソースバスライン
　ＧＣＫ１～ＧＣＫ６…第１～第６ゲートクロック信号
　ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤ…第１クロック，第２クロック，第３クロック，第４クロック
　Ｓ…セット信号
　Ｒ１…第１のリセット信号
　Ｒ２…第２のリセット信号
　Ｑ…状態信号
　ＧＯＵＴ…走査信号
　Ｚ…他段制御信号
　ＶＳＳ…ローレベルの電源電圧

Claims (21)

  1. 　表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
    　第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路からなり、第２のレベルから第１のレベルへと変化する第１のレベル変化と前記第１のレベルから前記第２のレベルへと変化する第２のレベル変化とを周期的に繰り返す複数のクロック信号に基づいて動作するシフトレジスタであって、双安定回路毎に前記複数のクロック信号のうちの１つが走査信号線駆動用クロック信号として与えられることにより前記複数の双安定回路が順次に第１の状態となるシフトレジスタを複数個備え、
    　シフトレジスタ毎に、レベルの変化するタイミングが異なるクロック信号が前記走査信号線駆動用クロック信号として与えられ、
    　各双安定回路は、
    　　前記走査信号線に接続され、前記第１の状態または前記第２の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
    　　第２電極に前記走査信号線駆動用クロック信号が与えられ、前記出力ノードに第３電極が接続された出力制御用スイッチング素子と、
    　　当該各双安定回路よりも前の段の双安定回路から出力される状態信号に基づいて前記出力制御用スイッチング素子の第１電極に接続された第１ノードのレベルをオンレベルに向けて変化させるための第１ノードターンオン部と、
    　　当該各双安定回路よりも後の段の双安定回路から出力される状態信号を第１ノードターンオフ用信号として受け取り、前記第１ノードターンオフ用信号に基づいて前記第１ノードのレベルをオフレベルに向けて変化させるための第１ノードターンオフ部と
    を有し、
    　各双安定回路において、当該各双安定回路が前記第１の状態となった後、前記走査信号線駆動用クロック信号が前記第２のレベル変化をし、当該各双安定回路を含むシフトレジスタにおける当該各双安定回路の次段の双安定回路が前記第１の状態となるより後の時点から前記走査信号線駆動用クロック信号が前記第１のレベル変化をする時点までの期間に、前記第１ノードのターンオフが行われるよう前記第１ノードターンオフ用信号のレベルが変化することを特徴とする、走査信号線駆動回路。
  2. 　各双安定回路は、当該各双安定回路よりも後の段の双安定回路から出力される状態信号を出力ノードターンオフ用信号として受け取り、前記出力ノードターンオフ用信号に基づいて前記出力ノードをターンオフするための出力ノードターンオフ部を更に有し、
    　各双安定回路において、当該各双安定回路が前記第１の状態となった後、前記出力ノードのターンオフが行われるよう前記出力ノードターンオフ用信号のレベルが変化する時点より後の時点から前記走査信号線駆動用クロック信号が前記第１のレベル変化をする時点までの期間に、前記第１ノードのターンオフが行われるよう前記第１ノードターンオフ用信号のレベルが変化することを特徴とする、請求項１に記載の走査信号線駆動回路。
  3. 　各双安定回路は、
    　　前記第１ノードに第２電極が接続され、第３電極にオフレベルの電位が与えられる第１ノード制御用スイッチング素子と、
    　　前記複数のクロック信号のうちの前記走査信号線駆動用クロック信号以外のクロック信号と前記第１ノードの電位とに基づいて前記第１ノード制御用スイッチング素子の第１電極に接続された第２ノードの電位を制御する第２ノード制御部と
    を更に有することを特徴とする、請求項１に記載の走査信号線駆動回路。
  4. 　前記シフトレジスタを２個備え、
    　前記２個のシフトレジスタは、前記複数の走査信号線について１本ずつ交互に前記第１の状態の前記状態信号の出力を行い、
    　前記２個のシフトレジスタからなるシフトレジスタ全体における各双安定回路には、当該各安定回路の３段後の段の双安定回路から出力される状態信号が前記第１ノードターンオフ用信号として与えられることを特徴とする、請求項１に記載の走査信号線駆動回路。
  5. 　前記２個のシフトレジスタから前記第１の状態の前記状態信号の出力が行われるタイミングがほぼ１水平走査期間に等しい期間だけずれていて、
    　前記走査信号線駆動用クロック信号が前記第１のレベル変化をしてから前記第２のレベル変化をするまでの期間および前記第２のレベル変化をしてから前記第１のレベル変化をするまでの期間は、ほぼ２水平走査期間に等しい期間であることを特徴とする、請求項４に記載の走査信号線駆動回路。
  6. 　前記２個のシフトレジスタは、一方のシフトレジスタの１段目の双安定回路に前記走査信号線駆動用クロック信号として与えられる第１のクロック信号，前記第１のクロック信号とは位相が１８０度ずれている第２のクロック信号，前記第１のクロック信号よりも位相が９０度遅れている第３のクロック信号，および前記第３のクロック信号とは位相が１８０度ずれている第４のクロック信号に基づいて動作することを特徴とする、請求項４に記載の走査信号線駆動回路。
  7. 　前記シフトレジスタをｍ個備え、
    　前記ｍ個のシフトレジスタは、前記複数の走査信号線について１本ずつ順次に前記第１の状態の前記状態信号の出力を行い、
    　前記ｍ個のシフトレジスタからなるシフトレジスタ全体における各双安定回路には、当該各安定回路のｋ段後の段の双安定回路から出力される状態信号が前記第１ノードターンオフ用信号として与えられ、
    　ｍとｋとの関係が下記の式を満たすことを特徴とする、請求項１に記載の走査信号線駆動回路：
    ｍ＋１≦ｋ≦２ｍ－１
    ここで、ｍは２以上の整数である。
  8. 　前記ｍ個のシフトレジスタから前記第１の状態の前記状態信号の出力が行われるタイミングがほぼ１水平走査期間に等しい期間ずつずれていて、
    　前記走査信号線駆動用クロック信号が前記第１のレベル変化をしてから前記第２のレベル変化をするまでの期間および前記第２のレベル変化をしてから前記第１のレベル変化をするまでの期間は、ほぼｍ水平走査期間に等しい期間であることを特徴とする、請求項７に記載の走査信号線駆動回路。
  9. 　各双安定回路に前記第１ノードターンオフ用信号として与えられるべき信号用の配線は、当該各双安定回路の（ｋ－ｍ）段後の段の双安定回路に前記出力ノードターンオフ用信号として与えられるべき信号用の配線から分岐するようにして形成されていることを特徴とする、請求項７に記載の走査信号線駆動回路。
  10. 　前記複数のクロック信号を含む、前記複数個のシフトレジスタを動作させるための複数の駆動用信号を伝達するための配線は、前記複数個のシフトレジスタに共通的に設けられていることを特徴とする、請求項１に記載の走査信号線駆動回路。
  11. 　各双安定回路に含まれるスイッチング素子は、すべてが同一チャネルの薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
  12. 　各双安定回路に含まれるスイッチング素子は、アモルファスシリコンからなる薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
  13. 　各双安定回路に含まれるスイッチング素子は、微結晶シリコンからなる薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
  14. 　各双安定回路に含まれるスイッチング素子は、多結晶シリコンからなる薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
  15. 　各双安定回路に含まれるスイッチング素子は、酸化物半導体からなる薄膜トランジスタであることを特徴とする、請求項１に記載の走査信号線駆動回路。
  16. 　前記表示部を含み、請求項１に記載の走査信号線駆動回路を備えていることを特徴とする、表示装置。
  17. 　第１の状態と第２の状態とを有し互いに直列に接続された複数の双安定回路からなり、第２のレベルから第１のレベルへと変化する第１のレベル変化と前記第１のレベルから前記第２のレベルへと変化する第２のレベル変化とを周期的に繰り返す複数のクロック信号に基づいて動作するシフトレジスタであって、双安定回路毎に前記複数のクロック信号のうちの１つが走査信号線駆動用クロック信号として与えられることにより前記複数の双安定回路が順次に第１の状態となるシフトレジスタを複数個備えた走査信号線駆動回路によって、表示部に配設された複数の走査信号線を駆動する方法であって、
    　各双安定回路を前記第２の状態から前記第１の状態に変化させるための第１駆動ステップと、
    　各双安定回路を前記第１の状態から前記第２の状態に変化させるための第２駆動ステップと
    を含み、
    　シフトレジスタ毎に、レベルの変化するタイミングが異なるクロック信号が前記走査信号線駆動用クロック信号として与えられ、
    　各双安定回路は、
    　　前記走査信号線に接続され、オンレベルである前記第１の状態またはオフレベルである前記第２の状態のいずれかの状態を表す状態信号を出力する出力ノードと、
    　　第２電極に前記走査信号線駆動用クロック信号が与えられ、前記出力ノードに第３電極が接続された出力制御用スイッチング素子と、
    　　前記出力制御用スイッチング素子の第１電極に接続された第１ノードと
    を有し、
    　各双安定回路について、
    　　前記第１駆動ステップは、
    　　　当該各双安定回路よりも前の段の双安定回路から出力される状態信号に基づいて前記第１ノードのレベルをオンレベルに向けて変化させる第１ノードターンオンステップと、
    　　　前記走査信号線駆動用クロック信号の前記第１のレベル変化によって前記状態信号のレベルをオンレベルに向けて変化させる状態信号ターンオンステップと
    を含み、
    　　前記第２駆動ステップは、
    　　　前記走査信号線駆動用クロック信号の前記第２のレベル変化によって前記状態信号のレベルをオフレベルに向けて変化させる状態信号ターンオフステップと、
    　　　当該各双安定回路よりも後の段の双安定回路から出力される状態信号を第１ノードターンオフ用信号として受け取り、前記第１ノードターンオフ用信号に基づいて前記第１ノードのレベルをオフレベルに向けて変化させる第１ノードターンオフステップと
    を含み、
    　　前記状態信号ターンオンステップの終了後、前記状態信号ターンオフステップが開始して、当該各双安定回路を含むシフトレジスタにおける当該各双安定回路の次段の双安定回路が前記状態信号ターンオンステップを完了するより後の時点から前記走査信号線駆動用クロック信号が前記第１のレベル変化をする時点までの期間に、前記第１ノードターンオフステップが開始されることを特徴とする、駆動方法。
  18. 　前記走査信号線駆動回路は前記シフトレジスタを２個備え、
    　前記２個のシフトレジスタは、前記複数の走査信号線について１本ずつ交互に前記第１の状態の前記状態信号の出力を行い、
    　前記２個のシフトレジスタからなるシフトレジスタ全体における各双安定回路には、当該各安定回路の３段後の段の双安定回路から出力される状態信号が前記第１ノードターンオフ用信号として与えられることを特徴とする、請求項１７に記載の駆動方法。
  19. 　前記２個のシフトレジスタから前記第１の状態の前記状態信号の出力が行われるタイミングがほぼ１水平走査期間に等しい期間だけずれていて、
    　前記走査信号線駆動用クロック信号が前記第１のレベル変化をしてから前記第２のレベル変化をするまでの期間および前記第２のレベル変化をしてから前記第１のレベル変化をするまでの期間は、ほぼ２水平走査期間に等しい期間であることを特徴とする、請求項１８に記載の駆動方法。
  20. 　前記走査信号線駆動回路は前記シフトレジスタをｍ個備え、
    　前記ｍ個のシフトレジスタは、前記複数の走査信号線について１本ずつ順次に前記第１の状態の前記状態信号の出力を行い、
    　前記ｍ個のシフトレジスタからなるシフトレジスタ全体における各双安定回路には、当該各安定回路のｋ段後の段の双安定回路から出力される状態信号が前記第１ノードターンオフ用信号として与えられ、
    　ｍとｋとの関係が下記の式を満たすことを特徴とする、請求項１７に記載の駆動方法：
    ｍ＋１≦ｋ≦２ｍ－１
    ここで、ｍは２以上の整数である。
  21. 　前記ｍ個のシフトレジスタから前記第１の状態の前記状態信号の出力が行われるタイミングがほぼ１水平走査期間に等しい期間ずつずれていて、
    　前記走査信号線駆動用クロック信号が前記第１のレベル変化をしてから前記第２のレベル変化をするまでの期間および前記第２のレベル変化をしてから前記第１のレベル変化をするまでの期間は、ほぼｍ水平走査期間に等しい期間であることを特徴とする、請求項２０に記載の駆動方法。
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