CN102915698B - 移位寄存器单元、栅极驱动电路和显示装置 - Google Patents
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Abstract
本发明提供了一种移位寄存器单元、栅极驱动电路和显示装置。所述移位寄存器单元包括：输出上拉晶体管；上拉节点下拉晶体管；输出下拉晶体管；输出晶体管；自举电容；上拉驱动单元；下拉驱动单元；第一复位单元，分别与第一复位端、上拉节点、本级输出端和低电平输出端连接；所述第一复位端与后一级移位寄存器单元的输出端连接；第二复位单元，分别与第二复位端、本级输出端和低电平输出端连接；所述第二复位端与当前级移位寄存器单元后第N级移位寄存器单元的输出端连接，N为大于1的整数。本发明采用至少两个复位单元以抑制当前输出后的第一单元时间、第N单元时间的噪声。
Description
技术领域
本发明涉及有机发光显示领域，尤其涉及一种移位寄存器单元、栅极驱动电路和显示装置。
背景技术
集成栅极移位寄存器将栅极脉冲输出寄存器集成在面板上，从而节省了IC，降低了成本。集成栅极移位寄存器的实现方法有很多种，可以包含不同多个晶体管和电容，常用的有12T1C，9T1C，13T1C等结构。移位脉冲的实现都至少要包含一组时钟信号、一个上拉晶体管、一个下拉晶体管和一个输出晶体管。
GOA(GateDriverOnArray，阵列基板行驱动)电路在使用一段时间后，由于放电薄膜晶体管的性能变差，放电电流减小，输出噪声变大，这个噪声可能被作为下一级GOA单元电路的输入，产生输出。尤其是在高温条件下，噪声更大，容易形成Multi-output(多输出)的现象。
在现有的集成栅极移位寄存器采用的12T1C的结构中，其只有一个复位单元，该复位单元只能抑制在当前单元时间内输出到后一个单元时间的噪声而当前单元时间之后的其他单元时间内，该复位单元无法进行噪声抑制，该没被有效的抑制的噪声被作为输入逐级放大，形成多个输出。
如图1所示，在第二时钟信号端CLKB输出高电平，且下拉节点PD的电位为高电平的第一单元时间内，输出的噪声被有效消除，而第二单元时间内的输出噪声却保留，作为下一个移位寄存器单元电路的输入在下一个单元时间产生不期望的输出，这个噪声被逐级放大，在GOA整体电路的最后一行就非常明显。
发明内容
本发明的主要目的在于提供一种移位寄存器单元、栅极驱动电路和显示装置，可以抑制当前输出后的第一单元时间和第N单元时间的噪声，N为大于1的整数。
为了达到上述目的，本发明提供了一种移位寄存器单元，包括：
输出上拉晶体管，输出上拉晶体管的栅极与上拉节点连接，漏极与第一时钟信号端连接，源极与本级输出端连接；
上拉节点下拉晶体管，上拉节点下拉晶体管的栅极与下拉节点连接，漏极与上拉节点连接，源极与低电平输出端连接；
输出下拉晶体管，输出下拉晶体管的栅极与下拉节点连接，漏极与本级输出端连接，源极与低电平输出端连接；
输出晶体管，输出晶体管的栅极与第二时钟信号端连接，漏极与本级输出端连接，源极与低电平输出端连接；
自举电容，连接于上拉节点和本级输出端之间；
上拉驱动单元，分别与输入端、上拉节点和第二时钟信号端连接；
下拉驱动单元，分别与上拉节点、下拉节点、低电平输出端和第二时钟信号端连接；
第一复位单元，分别与第一复位端、上拉节点、本级输出端和低电平输出端连接；
所述第一复位端与后一级移位寄存器单元的输出端连接；
所述移位寄存器进一步包括：
第二复位单元，分别与第二复位端、本级输出端和低电平输出端连接；
所述第二复位端与当前级移位寄存器单元后第N级移位寄存器单元的输出端连接，N为大于1的整数。
实施时，所述第一复位单元包括第一复位晶体管和第二复位晶体管，其中，
所述第一复位晶体管的栅极与后一级移位寄存器单元的输出端连接，漏极与上拉节点连接，漏极与低电平输出端连接；
所述第二复位晶体管的栅极与后一级移位寄存器单元的输出端连接，漏极与本级输出端连接，源极与低电平输出端连接。
实施时，所述第二复位单元包括第三复位晶体管；
所述第三复位晶体管的栅极与当前级移位寄存器单元后第N级移位寄存器单元的输出端连接，漏极与本级输出端连接，源极与低电平输出端连接；
N为大于1的整数。
实施时，本发明所述的移位寄存器单元进一步包括：
第三复位单元，分别与第三复位端、本级输出端和低电平输出端连接；
所述第三复位端与当前级移位寄存器单元后第M级移位寄存器单元的输出端连接，M为大于1且不等于N的整数。
实施时，所述第三复位单元包括第四复位晶体管；
所述第四复位晶体管的栅极与当前级移位寄存器单元后第M级移位寄存器单元的输出端连接，漏极与本级输出端连接，源极与低电平输出端连接；
M为大于1且不等于N的整数。
本发明还提供了一种栅极驱动电路，包括P级上述的移位寄存器单元；
除了最后一级移位寄存器单元，每一级移位寄存器单元的第一复位端与后一级移位寄存器单元的输出端连接；
对于第一级移位寄存器单元至第(P-N)级移位寄存器单元，每一级移位寄存器单元的第二复位端与当前级移位寄存器单元后第N级移位寄存器单元的输出端连接；
除了第一级移位寄存器单元，每一级移位寄存器单元的输入端与上一级移位寄存器单元的本级输出端连接；
第一级移位寄存器单元的输入端接入起始信号；
最后一级移位寄存器单元的第一复位端与本级输出端连接；
N为大于1的整数，P为大于N的整数。
本发明还提供了一种栅极驱动电路，包括Q级上述的移位寄存器单元；
除了最后一级移位寄存器单元，每一级移位寄存器单元的第一复位端与后一级移位寄存器单元的输出端连接；
对于第一级移位寄存器单元至第(P-N)级移位寄存器单元，每一级移位寄存器单元的第二复位端与当前级移位寄存器单元后第N级移位寄存器单元的输出端连接；
对于第一级移位寄存器单元至第(P-M)级移位寄存器单元，每一级移位寄存器单元的第三复位端与当前级移位寄存器单元后第M级移位寄存器单元的输出端连接；
除了第一级移位寄存器单元，每一级移位寄存器单元的输入端与上一级移位寄存器单元的本级输出端连接；
第一级移位寄存器单元的输入端接入起始信号；
最后一级移位寄存器单元的第一复位端与本级输出端连接；
N为大于1的整数，M为大于1且不等于N的整数，Q为大于M和N的整数。
本发明还提供了一种显示装置，包括上述的移位寄存器。
本发明所述的移位寄存器单元、栅极驱动电路和显示装置中，与现有技术相比，增加了一个或多个复位晶体管，这些增加的晶体管由后级单元电路的输出电压进行控制，实现对在不同阶段的噪声的放电处理，因此能够对现有技术中无法进行放电处理的输出噪声进行放电，有效抑制了噪声的产生。
附图说明
图1为现有的12T1C单元电路中GOA输出的第二个单元时间内的噪声形成不期望的输出的示意图；
图2是本发明所述的移位寄存器单元的第一实施例的电路图；
图3是本发明所述的移位寄存器单元的第一实施例中第一复位薄膜晶体管和第二复位薄膜晶体管对GOA输出放电的示意图；
图4是本发明所述的移位寄存器单元的第二实施例的电路图；
图5是本发明所述的移位寄存器单元的第二实施例的工作时序图；
图6是本发明所述的移位寄存器单元的第三实施例的电路图；
图7是本发明所述的移位寄存器单元的第三实施例的工作时序图；
图8是本发明所述的移位寄存器单元的第四实施例的电路图；
图9是本发明所述的移位寄存器单元的第五实施例的电路图；
图10是本发明所述的移位寄存器单元的第五实施例的工作时序图；
图11是本发明所述的栅极驱动电路的一具体实施例的电路图。
具体实施方式
为使得本发明的目的、技术方案和优点表达得更加清楚明白，下面结合附图及具体实施例对本发明再做进一步详细的说明。
如图2所述，本发明所述的移位寄存器单元的第一实施例包括：
输出上拉晶体管M1，输出上拉晶体管M1的栅极与上拉节点PU连接，漏极与第一时钟信号端CLK连接，源极与本级输出端(n)OUTPUT连接；
上拉节点下拉晶体管M2，上拉节点下拉晶体管M2的栅极与下拉节点PD连接，漏极与上拉节点PU连接，源极与低电平输出端VSS连接；
输出下拉晶体管M3，输出下拉晶体管M3的栅极与下拉节点PD连接，漏极与本级输出端连接OUTPUT，源极与低电平输出端VSS连接；
输出晶体管M4，输出晶体管M4的栅极与第二时钟信号端CLKB连接，漏极与本级输出端OUTPUT连接，源极与低电平输出端VSS连接；
自举电容C，连接于上拉节点PU和本级输出端(n)OUTPUT之间；
上拉驱动单元11，分别与输入端INPUT、上拉节点PU和第二时钟信号端CLKB连接；
下拉驱动单元12，分别与上拉节点PU、下拉节点PD、低电平输出端VSS和第二时钟信号端CLKB连接；
第一复位单元13，分别与第一复位端RST1、上拉节点PU、本级输出端OUTPUT和低电平输出端VSS连接；
所述第一复位端RST1与后一级移位寄存器单元的输出端(n+1)OUTPUT连接；
其中，n为当前移位寄存器单元的级数；
所述移位寄存器进一步还可以包括：
第二复位单元14，分别与第二复位端RST2、本级输出端OUTPUT和低电平输出端VSS连接；
所述第二复位端RST2与当前级移位寄存器单元后第N级移位寄存器单元的输出端(n+N)OUTPUT连接，N为大于1的整数；
第一时钟信号CLK和第二时钟信号CLKB反相。
本发明所述的移位寄存器单元的第一实施例中，与现有技术相比，增加了复位单元，这些增加的复位单元由后级单元电路的输出电压进行控制，实现对不同阶段的噪声的放电处理，因此能够对现有技术中无法进行放电处理的本级输出噪声进行放电，有效抑制了噪声的产生。
在本发明的具体实施例中，上拉驱动单元11、下拉驱动单元11、第一复位单元13、第二复位单元14和第三复位单元15等可以通过多种方式实现，下面就其中一种具体实现详细说明如下。如图3所示，是本发明所述的移位寄存器单元的第二实施例的电路图，本发明所述的移位寄存器单元的第二实施例基于本发明所述的移位寄存器单元的第一实施例，其与第一实施例的差别在于，其中具体公开了上拉驱动单元11、下拉驱动单元11、第一复位单元13、第二复位单元14和第三复位单元15的结构，如图3所示，在本发明所述的移位寄存器单元的第二实施例中，所述第一复位单元13具体可以包括第一复位晶体管M5和第二复位晶体管M6，其中，
所述第一复位晶体管M5，第一复位晶体管M5的栅极与后一级移位寄存器单元的输出端(n+1)OUTPUT连接，漏极与上拉节点PU连接，漏极与低电平输出端VSS连接；
所述第二复位晶体管M6，第二复位晶体管M6的栅极与后一级移位寄存器单元的输出端(n+1)OUTPUT连接，漏极与本级输出端OUTPUT连接，源极与低电平输出端VSS连接；
所述第二复位单元14具体可以包括第三复位晶体管M7；
所述第三复位晶体管M7，第三复位晶体管M7的栅极均与当前级移位寄存器单元后第二级移位寄存器单元的输出端(n+2)OUTPUT连接，漏极与本级输出端OUTPUT连接，源极与低电平输出端VSS连接；
所述上拉驱动单元11包括第一上拉驱动晶体管M8和第二上拉驱动晶体管M9，其中，
第一上拉驱动晶体管M8，第一上拉驱动晶体管M8的栅极和漏极与输入端INPUT连接，源极与上拉节点PU连接；
第二上拉驱动晶体管M9，第二上拉驱动晶体管M9的栅极与第二时钟信号CLKB端连接，漏极与输入端INPUT连接，源极与上拉节点PU连接；
所述下拉驱动单元12包括第一下拉驱动晶体管M10、第二下拉驱动晶体管M11、第三下拉驱动晶体管M12和第四下拉驱动晶体管M13，其中，
第一下拉驱动晶体管M10，第一下拉驱动晶体管M10的栅极与上拉节点PU连接，漏极与下拉控制节点PD_CN连接，源极与低电平输出端VSS连接；
第二下拉驱动晶体管M11，第二下拉驱动晶体管M11的栅极与上拉节点PU连接，漏极与下拉节点PD连接，源极与低电平输出端VSS连接；
第三下拉驱动晶体管M12，第三下拉驱动晶体管M12的栅极和漏极与第二时钟信号端CLKB连接，源极与下拉控制节点PD_CN连接；
第四下拉驱动晶体管M13，第四下拉驱动晶体管M13的栅极与下拉控制节点PD_CN连接，漏极与第二时钟信号端CLKB连接，源极与下拉节点PD连接。
本发明所述的移位寄存器单元的第二实施例为包含两个复位单元的GOA单元电路，该两个复位单元包括的复位晶体管(M5和M6)的栅极分别与后一级移位寄存器单元的输出端(n+1)OUTPUT连接，而M7的栅极分别与后一级移位寄存器单元的输出端(n+1)OUTPUT连接，后两级移位寄存器单元的输出端(n+2)OUTPUT连接，实现对当前输出后第一个和第二个单元时间内噪声的放电。
图4为本发明所述的移位寄存器单元的第二实施例中复位晶体管对GOA输出放电的示意图，当前输出同时对其前两个的输出噪声放电。
如图5所示，本发明所述的移位寄存器单元的第二实施例在工作时，
第I阶段，INPUT输出高电平，RST1输出低电平，则上拉节点PU的电位为高电平，M8、M1、M11、M10、M9导通，PD_CN的电位和PD的电位为低电平，则M2、M3截止；CLKB输出高电平，M13导通，通过设置M12和M10沟道宽长比的比例、M13和M11沟道宽长比的比例，使得PD的电位接近低电平，进而M2和M3截止；RST1和RST2输出低电平，则M5、M6、M7截止；由于M6、M2、M5截止，M1导通，CLK输出低电平，本级输出端(n)OUTPUT输出低电平。
第II阶段，INPUT变为输出低电平，RST1、RST2仍输出低电平，则PU的电位仍为高电平，M1、M11、M10仍导通；CLKB变为输出低电平，M13、M4截止，那么PD的电位仍为低电平，则M3和M2仍截止；RST1和RST2仍输出低电平，则M5、M6，M7仍截止；CLK变为输出高电平，由于M6、M3截止，M1导通，CLK输出高电平，本级输出端(n)OUTPUT变为输出高电平。
第III阶段，INPUT仍输出低电平，M8截止；RST1变为输出高电平，则M5、M6导通；RST2输出低电平，则M7截止；于是PU的电位被放电至低电平，M1、M11、M10截止；CLKB输出高电平，M13导通，那么PD变为输出高电平，则M2、M3导通；由于M1截止，M6、M3导通，所以本级输出端(n)OUTPUT变为输出低电平。
第IV阶段，INPUT仍输出低电平，M8截止；RST1变为输出低电平，则M5、M6截止,RST2变为输出高电平，M7导通；PU的电位仍为低电平，则M1、M10、M11仍截止；CLKB输出低电平，M4截止，M12截止，PC_CN的电位仍为高电平，M13导通，那么PD的电位由最高点逐渐降低，则M2、M3由最大导通逐渐截止；CLK变为输出高电平，由于M1、M6截止，本级输出端(n)OUTPUT的电位保持低电平，这时M7导通对输出的噪声放电；
第V阶段，INPUT仍输出低电平，M8截止；RST1仍输出低电平，则M5、M6截止；RST2变为输出低电平，M7截止；PU的电位仍为低电平，M1、M11、M10仍截止；CLKB输出高电平，M13、M12导通，那么PD的电位由最低点逐渐升高，则M2、M3由关闭逐渐到最大导通(此时，如果PU有噪声，则可通过M2放掉；如果输出有噪声，则可通过M3放掉)；CLK输出低电平，由于M1、M6截止，所以本级输出端(n)OUTPUT的电位保持为低电平。
本发明所述的移位寄存器与现有的移位寄存器的差异在于：多了第二复位端RST2对输出放电；
本发明所述的移位寄存器的优点在于：由于RST2输出高电平时PD输出为低电平，M2、M3均截止，无法对输出和PU噪声放电，RST2输出信号可以对此时的噪声放电。
图6是本发明所述的移位寄存器单元的第三实施例的电路图，本发明所述的移位寄存器单元的第三实施例基于本发明所述的移位寄存器单元的第一实施例。
如图6所示，本发明所述的移位寄存器单元的第三实施例与本发明所述的移位寄存器单元的第二实施例的区别在于：所述第三复位晶体管M7的栅极与当前级移位寄存器单元后第四级移位寄存器单元的输出端(n+4)OUTPUT连接。
图7是本发明所述的移位寄存器单元的第三实施例的工作时序图。
图8是本发明所述的移位寄存器单元的第四实施例的电路图，本发明所述的移位寄存器单元的第四实施例基于本发明所述的移位寄存器单元的第一实施例。
如图8所示，本发明所述的移位寄存器单元的第四实施例与本发明所述的移位寄存器单元的第一实施例的区别在于：
本发明所述的移位寄存器单元的第四实施例进一步包括：
第三复位单元15，分别与第三复位端RST3、本级输出端(n)OUTPUT和低电平输出端VSS连接；
所述第三复位端RST3与当前级移位寄存器单元后第M级移位寄存器单元的输出端(n+M)OUTPUT连接，M为大于1且不等于N的整数。
图9是本发明所述的移位寄存器单元的第五实施例的电路图，本发明所述的移位寄存器单元的第五实施例基于本发明所述的移位寄存器单元的第四实施例。
如图9所示，在本发明所述的移位寄存器单元的第五实施例中
所述第一复位单元13包括第一复位晶体管M5和第二复位晶体管M6，其中，
所述第一复位晶体管M5，栅极与后一级移位寄存器单元的输出端(n+1)OUTPUT连接，漏极与上拉节点PU连接，源极与低电平输出端VSS连接；
所述第二复位晶体管M6，栅极与后一级移位寄存器单元的输出端(n+1)OUTPUT连接，漏极与本级输出端(n)OUTPUT连接，源极与低电平输出端VSS连接；
所述第二复位单元13包括第三复位晶体管M7；
所述第三复位晶体管M7，栅极与当前级移位寄存器单元后第四级移位寄存器单元的输出端(n+4)OUTPUT连接，漏极与本级输出端(n)OUTPUT连接，源极与低电平输出端VSS连接；
所述上拉驱动单元11包括第一上拉驱动晶体管M8和第二上拉驱动晶体管M9，其中，
第一上拉驱动晶体管M8，栅极和漏极与输入端INPUT连接，源极与上拉节点PU连接；
第二上拉驱动晶体管M9，栅极与第二时钟信号端连接，漏极与输入端INPUT连接，源极与上拉节点PU连接；
所述下拉驱动单元12包括第一下拉驱动晶体管M10、第二下拉驱动晶体管M11、第三下拉驱动晶体管M12和第四下拉驱动晶体管M13，其中，
第一下拉驱动晶体管M10，栅极与上拉节点PU连接，漏极与下拉控制节点PD_CN连接，源极与低电平输出端VSS连接；
第二下拉驱动晶体管M11，栅极与上拉节点PU连接，漏极与下拉节点PD连接，源极与低电平输出端VSS连接；
第三下拉驱动晶体管M12，栅极和漏极与第二时钟信号端CLKB连接，源极与下拉控制节点PD_CN连接；
第四下拉驱动晶体管M13，栅极与下拉控制节点PD_CN连接，漏极与第二时钟信号端CLKB连接，源极与下拉节点PD连接；
所述第三复位单元15包括第四复位晶体管M14；
所述第四复位晶体管M14，栅极与当前级移位寄存器单元后第二级移位寄存器单元的输出端(n+2)OUTPUT连接，漏极与本级输出端(n)OUTPUT连接，源极与低电平输出端VSS连接。
本发明还提供了一种栅极驱动电路，其特征在于，包括P级本发明所述的移位寄存器单元的第一实施例、第二实施例或第三实施例；
除了最后一级移位寄存器单元，每一级移位寄存器单元的第一复位端与后一级移位寄存器单元的输出端连接；
对于第一级移位寄存器单元至第(P-N)级移位寄存器单元，每一级移位寄存器单元的第二复位端与当前级移位寄存器单元后第N级移位寄存器单元的输出端连接；
除了第一级移位寄存器单元，每一级移位寄存器单元的输入端与上一级移位寄存器单元的本级输出端连接；
第一级移位寄存器单元的输入端接入起始信号；
最后一级移位寄存器单元的第一复位端与本级输出端连接；
N为大于1的整数，P为大于N的整数。
本发明还提供了一种栅极驱动电路，包括Q级本发明所述的移位寄存器单元的第四实施例或第五实施例；
除了最后一级移位寄存器单元，每一级移位寄存器单元的第一复位端与后一级移位寄存器单元的输出端连接；
对于第一级移位寄存器单元至第(Q-N)级移位寄存器单元，每一级移位寄存器单元的第二复位端与当前级移位寄存器单元后第N级移位寄存器单元的输出端连接；
对于第一级移位寄存器单元至第(Q-M)级移位寄存器单元，每一级移位寄存器单元的第三复位端与当前级移位寄存器单元后第M级移位寄存器单元的输出端连接；
除了第一级移位寄存器单元，每一级移位寄存器单元的输入端与上一级移位寄存器单元的本级输出端连接；
第一级移位寄存器单元的输入端接入起始信号；
最后一级移位寄存器单元的第一复位端与本级输出端连接；
N为大于1的整数，M为大于1且不等于N的整数，Q为大于M和N的整数。
如图11所示，本发明所述的栅极驱动电路的一具体实施例包括P级移位寄存器单元；
除了最后一级移位寄存器单元，每一级移位寄存器单元的第一复位端RST1与后一级移位寄存器单元的输出端连接；
对于第一级移位寄存器单元至第(P-2)级移位寄存器单元，每一级移位寄存器单元的第二复位端RST2与当前级移位寄存器单元后第2级移位寄存器单元的输出端连接；
除了第一级移位寄存器单元，每一级移位寄存器单元的输入端INPUT与上一级移位寄存器单元的本级输出端连接；
第一级移位寄存器单元的输入端INPUT接入起始信号STV；
最后一级移位寄存器单元的第一复位端RST1与本级输出端OUTPUT连接；
在图11中，S1、S2、S3、Sn、SP指示的分别是第一级移位寄存器单元、第二级移位寄存器单元、第三级移位寄存器单元、第n级移位寄存器单元、第P级移位寄存器单元；
G1、G2、G3、Gn、GP指示的分别是有源矩阵的第一行扫描线、有源矩阵的第二行扫描线、有源矩阵的第三行扫描线、有源矩阵的第n行扫描线、有源矩阵的第P行扫描线；n为大于3小于P的整数。
本发明的实施例还提供一种显示装置，包括如以上实施例所述的移位寄存器，所述显示装置可以包括液晶显示装置，例如液晶面板、液晶电视、手机、液晶显示器。除了液晶显示装置外，所述显示装置还可以包括有机发光显示器或者其他类型的显示装置，比如电子阅读器等。该移位寄存器可以作为显示装置的扫描电路或者栅极驱动电路等，以提供逐行扫描功能，将扫描信号送至显示区域。
以上说明对本发明而言只是说明性的，而非限制性的，本领域普通技术人员理解，在不脱离所附权利要求所限定的精神和范围的情况下，可做出许多修改、变化或等效，但都将落入本发明的保护范围内。
Claims (8)
1.一种移位寄存器单元，其特征在于，包括：
输出上拉晶体管，输出上拉晶体管的栅极与上拉节点连接，漏极与第一时钟信号端连接，源极与本级输出端连接；
上拉节点下拉晶体管，上拉节点下拉晶体管的栅极与下拉节点连接，漏极与上拉节点连接，源极与低电平输出端连接；
输出下拉晶体管，输出下拉晶体管的栅极与下拉节点连接，漏极与本级输出端连接，源极与低电平输出端连接；
输出晶体管，输出晶体管的栅极与第二时钟信号端连接，漏极与本级输出端连接，源极与低电平输出端连接；
自举电容，连接于上拉节点和本级输出端之间；
上拉驱动单元，分别与输入端、上拉节点和第二时钟信号端连接；
下拉驱动单元，分别与上拉节点、下拉节点、低电平输出端和第二时钟信号端连接；
第一复位单元，分别与第一复位端、上拉节点、本级输出端和低电平输出端连接；
所述第一复位端与后一级移位寄存器单元的输出端连接；
所述移位寄存器进一步包括：
第二复位单元，分别与第二复位端、本级输出端和低电平输出端连接；
所述第二复位端与当前级移位寄存器单元后第N级移位寄存器单元的输出端连接，N为大于1的整数。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述第一复位单元包括第一复位晶体管和第二复位晶体管，其中，
所述第一复位晶体管的栅极与后一级移位寄存器单元的输出端连接，漏极与上拉节点连接，源极与低电平输出端连接；
所述第二复位晶体管的栅极与后一级移位寄存器单元的输出端连接，漏极与本级输出端连接，源极与低电平输出端连接。
3.如权利要求2所述的移位寄存器单元，其特征在于，所述第二复位单元包括第三复位晶体管；
所述第三复位晶体管的栅极与当前级移位寄存器单元后第N级移位寄存器单元的输出端连接，漏极与本级输出端连接，源极与低电平输出端连接；
N为大于1的整数。
4.如权利要求1至3中任一权利要求所述的移位寄存器单元，其特征在于，进一步包括：
第三复位单元，分别与第三复位端、本级输出端和低电平输出端连接；
所述第三复位端与当前级移位寄存器单元后第M级移位寄存器单元的输出端连接，M为大于1且不等于N的整数。
5.如权利要求4所述的移位寄存器单元，其特征在于，所述第三复位单元包括第四复位晶体管；
所述第四复位晶体管的栅极与当前级移位寄存器单元后第M级移位寄存器单元的输出端连接，漏极与本级输出端连接，源极与低电平输出端连接；
M为大于1且不等于N的整数。
6.一种栅极驱动电路，其特征在于，包括P级如权利要求1至3中任一权利要求所述的移位寄存器单元；
除了最后一级移位寄存器单元，每一级移位寄存器单元的第一复位端与后一级移位寄存器单元的输出端连接；
对于第一级移位寄存器单元至第(P-N)级移位寄存器单元，每一级移位寄存器单元的第二复位端与当前级移位寄存器单元后第N级移位寄存器单元的输出端连接；
除了第一级移位寄存器单元，每一级移位寄存器单元的输入端与上一级移位寄存器单元的本级输出端连接；
第一级移位寄存器单元的输入端接入起始信号；
最后一级移位寄存器单元的第一复位端与本级输出端连接；
N为大于1的整数，P为大于N的整数。
7.一种栅极驱动电路，其特征在于，包括Q级权利要求4或5所述的移位寄存器单元；
除了最后一级移位寄存器单元，每一级移位寄存器单元的第一复位端与后一级移位寄存器单元的输出端连接；
对于第一级移位寄存器单元至第(Q-N)级移位寄存器单元，每一级移位寄存器单元的第二复位端与当前级移位寄存器单元后第N级移位寄存器单元的输出端连接；
对于第一级移位寄存器单元至第(Q-M)级移位寄存器单元，每一级移位寄存器单元的第三复位端与当前级移位寄存器单元后第M级移位寄存器单元的输出端连接；
除了第一级移位寄存器单元，每一级移位寄存器单元的输入端与上一级移位寄存器单元的本级输出端连接；
第一级移位寄存器单元的输入端接入起始信号；
最后一级移位寄存器单元的第一复位端与本级输出端连接；
N为大于1的整数，M为大于1且不等于N的整数，Q为大于M，且大于N的整数。
8.一种显示装置，其特征在于，包括如权利要求6或7所述的栅极驱动电路。
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