CN104766580A - 移位寄存器单元及驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元及驱动方法、栅极驱动电路和显示装置 Download PDF

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Abstract

本发明提供了一种移位寄存器单元及驱动方法、栅极驱动电路和显示装置。所述移位寄存器单元包括输入端、栅极驱动信号输出端、复位端、上拉晶体管、下拉晶体管、下拉节点控制模块、上拉节点控制模块和输出放噪晶体管；下拉节点控制模块在第一放噪阶段控制下拉晶体管导通，使栅极驱动信号输出端输出低电平，在第二放噪阶段控制将下拉节点的电位下拉为低电位；上拉节点控制模块在第一放噪阶段和第二放噪阶段控制上拉节点的电位被拉低为低电位，控制上拉晶体管关断。本发明解决了由时钟信号引起的耦合电压问题，提高了良率；运用的薄膜晶体管较少，从而实可以现窄边框设计，降低成本，同时可以实现双向扫描。

Description

移位寄存器单元及驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及驱动方法、栅极驱动电路和显示装置。
背景技术
随着液晶显示不断的发展，高分辨率、窄边框成为液晶显示发展的趋势，而栅极移位寄存器在显示面板中的应用，是实现窄边框与高分辨率的重要方法之一。
TFT-LCD(Thin Film Transistor-Liquid Crystal Display薄膜场效应晶体管-液晶显示器)的驱动器主要包括栅极驱动电路与数据驱动电路，而栅极驱动电路主要由多级移位寄存器单元组成，每一级移位寄存器单元均与一根栅线对接，通过移位寄存器单元的输出信号，逐行扫描驱动像素TFT。但是现有的移位寄存器单元不能解决由于时钟信号引起的耦合电压的问题，不能在实现双向扫描的同时使得噪音的干扰降到最低，采用的薄膜晶体管多，不利于实现窄边框，成本高，良率低。
发明内容
本发明的主要目的在于提供一种移位寄存器单元及驱动方法、栅极驱动电路和显示装置，解决了现有技术中不能在实现阈值电压补偿以及双向扫描的同时使得噪音的干扰降到最低，采用的薄膜晶体管多，不利于实现窄边框的问题。
为了达到上述目的，本发明提供了一种移位寄存器单元，包括输入端、栅极驱动信号输出端和复位端，所述移位寄存器单元还包括：
上拉晶体管，栅极与上拉节点连接，第一极接入第一时钟信号，第二极与所述栅极驱动信号输出端连接；
下拉晶体管，栅极与下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入第一低电平；
下拉节点控制模块，接入所述第一低电平和第二时钟信号，并分别与所述上拉节点和所述下拉节点连接，用于在每一显示周期的预充电阶段控制所述下拉节点的电位为低电位，在每一显示周期的输出阶段控制该下拉节点的电位维持为低电位，还用于在每一显示周期的第一放噪阶段控制将所述下拉节点的电位上拉为高电位，从而控制所述下拉晶体管导通，使得所述栅极驱动信号输出端输出低电平，在每一显示周期的第二放噪阶段控制将所述下拉节点的电位下拉为低电位；
上拉节点控制模块，接入高电平、所述第一低电平和第二低电平，并分别与上拉节点、所述下拉节点、所述输入端和所述复位端连接，用于在每一显示周期的预充电阶段控制所述上拉节点的电位被拉高为高电位，在每一显示周期的输出阶段控制所述上拉节点的电位被进一步自举拉高，从而控制所述上拉晶体管保持导通，使得所述栅极驱动信号输出端输出所述第一时钟信号，在每一显示周期的第一放噪阶段控制所述上拉节点的电位被拉低为低电位，并在每一显示周期的第二放噪阶段控制所述上拉节点的电位维持为低电位，从而控制所述上拉晶体管关断；
所述第一时钟信号和所述第二时钟信号反相。
实施时，本发明所述的移位寄存器单元还包括：输出放噪晶体管，栅极接入第二时钟信号，第一极与所述栅极驱动信号输出端连接，第二端接入所述第一低电平，在每一显示周期的预充电阶段和第一放噪阶段导通，以对所述栅极驱动信号输出端进行放噪，使得所述栅极驱动信号输出端输出低电平。
实施时，所述下拉节点控制模块，还接入所述第一时钟信号，进一步用于在每一显示周期的第二放噪阶段将所述下拉节点的电位拉高为高电位，从而通过所述上拉节点控制模块进一步控制所述上拉节点的电位为低电位并控制所述栅极驱动信号输出端输出低电平。
实施时，所述下拉节点控制模块包括：
第一下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入所述第一低电平；
以及，下拉节点控制电容，连接于所述下拉节点和第二时钟信号输出端之间。
实施时，所述下拉节点控制模块还包括：
第二下拉节点控制晶体管，栅极接入所述第一时钟信号，第一极与所述下拉节点连接，第二极接入所述第一时钟信号。
实施时，所述上拉节点控制模块包括第一晶体管、第二晶体管、上拉节点控制晶体管和存储电容，其中，
所述上拉节点控制晶体管，栅极与所述下拉节点连接，第一极接入所述第一低电平，第二极与所述上拉节点连接；
所述存储电容，连接与所述上拉节点和所述栅极驱动信号输出端之间；
在正向扫描时：所述第一晶体管，栅极与所述输入端连接，第一极接入所述高电平，第二极与所述上拉节点连接；
所述第二晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极接入所述第二低电平；
在反向扫描时：所述第一晶体管，栅极与所述复位端连接，第一极接入所述第二低电平，第二极与所述上拉节点连接；
所述第二晶体管，栅极与所述输入端连接，第一极与所述上拉节点连接，第二极接入所述高电平。
本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：在每一显示周期内，在正向扫描和反向扫描时：
在预充电阶段，输入端接入高电平，复位端接入低电平，第一时钟信号为低电平，第二时钟信号为高电平，上拉节点控制模块控制上拉节点的电位被拉高为高电位，从而控制上拉晶体管导通，下拉节点控制模块控制下拉节点的电位为低电位，从而控制下拉晶体管关断，所述输出放噪晶体管导通，栅极驱动信号输出端输出低电平，所述输出放噪晶体管；
在输出阶段，所述输入端接入低电平。所述复位端接入低电平，所述第一时钟信号为高电平，所述第二时钟信号为低电平，上拉节点控制模块控制所述上拉节点的电位被进一步自举拉高，从而控制所述上拉晶体管保持导通，使得所述栅极驱动信号输出端输出所述第一时钟信号，下拉节点控制模块控制该下拉节点的电位维持为低电位；
在第一放噪阶段，所述输入端接入低电平，所述复位端接入高电平，所述第一时钟信号为低电平，所述第二时钟信号为高电平，上拉节点控制模块控制所述上拉节点的电位被拉低为低电位，下拉节点控制模块控制将所述下拉节点的电位上拉为高电位，从而控制所述下拉晶体管导通，使得所述栅极驱动信号输出端输出低电平，所述输出放噪晶体管导通，以对所述栅极驱动信号输出端进行放噪，使得所述栅极驱动信号输出端输出低电平；
在第二放噪阶段，所述输入端接入低电平，所述复位端接入低电平，所述第一时钟信号为高电平，所述第二时钟信号为低电平，上拉节点控制模块控制所述上拉节点的电位维持为低电位，从而控制所述上拉晶体管关断，下拉节点控制模块控制将所述下拉节点的电位下拉为低电位。
实施时，本发明所述的移位寄存器单元的驱动方法还包括：在一显示周期内第二放噪阶段结束后至下一显示周期开始前，重复所述第一放噪阶段和所述第二放噪阶段。
实施时，所述驱动方法还包括：
在每一显示周期的第二放噪阶段，下拉节点控制模块进一步控制所述下拉节点的电位拉高为高电位，从而通过所述上拉节点控制模块进一步控制所述上拉节点的电位为低电位，通过所述输出放噪晶体管进一步控制所述栅极驱动信号输出端输出低电平。
本发明还提供了一种栅极驱动电路，包括沉积在阵列基板上的多级上述的移位寄存器单元；
第一级移位寄存器单元的输入端接入开启信号；
除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；
除了最后一级移位寄存器单元之外，每一级移位寄存器单元的复位端与相邻下一级移位寄存器单元的栅极驱动信号输出端连接；
最后一级移位寄存器单元的复位端接入复位信号。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
与现有技术相比，本发明所述的移位寄存器单元及驱动方法、栅极驱动电路和显示装置，利用每个元器件实现栅极驱动信号输出端无效时，不断进行降噪，使噪音的干扰降到最低，解决了由时钟信号引起的耦合电压问题，提高了良率；运用的薄膜晶体管较少，从而实可以现窄边框设计，降低成本，同时可以实现双向扫描。
附图说明
图1是本发明实施例所述的移位寄存器单元的结构图；
图2是本发明另一实施例所述的移位寄存器单元的结构图；
图3是本发明又一实施例所述的移位寄存器单元的结构图；
图4是本发明实施例所述的栅极驱动电路的结构图；
图5是正向扫描的第n级移位寄存器单元G(n)的第一具体实施例的电路图；
图6是图5所示的移位寄存器单元在正向扫描时的工作时序图；
图7是正向扫描的第n级移位寄存器单元G(n)的第二具体实施例的电路图；
图8是图7所示的移位寄存器单元在正向扫描时的工作时序图；
图9是正向扫描的第n级移位寄存器单元G(n)的第三具体实施例的电路图；
图10是反向扫描的第n级移位寄存器单元G(n)的第一具体实施例的电路图；
图11是反向扫描的第n级移位寄存器单元G(n)的第二具体实施例的电路图；
图12是反向扫描的第n级移位寄存器单元G(n)的第三具体实施例的电路图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，本发明实施例所述的移位寄存器单元，包括输入端Input、栅极驱动信号输出端Output和复位端Reset，所述移位寄存器单元还包括：
上拉晶体管M11，栅极与上拉节点PU连接，第一极接入第一时钟信号CLK，第二极与所述栅极驱动信号输出端Output连接；
下拉晶体管M12，栅极与下拉节点PD连接，第一极与所述栅极驱动信号输出端连接Output，第二极接入第一低电平VGL；
下拉节点控制模块11，接入所述第一低电平VGL和第二时钟信号CLKB，并分别与所述上拉节点PU和所述下拉节点PD连接，用于在每一显示周期的预充电阶段控制所述下拉节点PD的电位为低电位，在每一显示周期的输出阶段控制该下拉节点PD的电位维持为低电位，还用于在每一显示周期的第一放噪阶段控制将所述下拉节点PD的电位上拉为高电位，从而控制所述下拉晶体管M12导通，使得所述栅极驱动信号输出端Output输出低电平，在每一显示周期的第二放噪阶段控制将所述下拉节点的电位下拉为低电位；
以及，上拉节点控制模块12，接入高电平VDD、所述第一低电平VGL和第二低电平VSS，并分别与上拉节点PU、所述下拉节点PD、所述输入端Input和所述复位端Reset连接，用于在每一显示周期的预充电阶段控制所述上拉节点PU的电位被拉高为高电位，在每一显示周期的输出阶段控制所述上拉节点PU的电位被进一步自举拉高，从而控制所述上拉晶体管M11保持导通，使得所述栅极驱动信号输出端Output输出所述第一时钟信号CLK，在每一显示周期的第一放噪阶段控制所述上拉节点PU的电位被拉低为低电位，并在每一显示周期的第二放噪阶段控制所述上拉节点PU的电位维持为低电位，从而控制所述上拉晶体管M11关断。
在本发明该实施例所述的移位寄存器单元中，所述上拉晶体管M11和所述下拉晶体管M12都为n型晶体管。
所述第一时钟信号CLK和所述第二时钟信号CLKB反相。
本发明实施例所述的移位寄存器单元可以实现在栅极驱动信号输出端无效时不断进行降噪，使噪音的干扰降到最低，解决了由时钟信号引起的耦合电压问题，提高了良率。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中第一极可以为源极或漏极，第二极可以为漏极或源极。此外，按照晶体管的特性区分可以将晶体管分为n型晶体管或p型晶体管。在本发明实施例提供的驱动电路中，所有晶体管均是以n型晶体管为例进行的说明，可以想到的是在采用p型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。
具体的，如图2所示，本发明实施例所述的移位寄存器单元还包括：输出放噪晶体管M13，栅极接入第二时钟信号CLKB，第一极与所述栅极驱动信号输出端Output连接，第二端接入所述第一低电平VGL，在每一显示周期的预充电阶段和第一放噪阶段导通，以对所述栅极驱动信号输出端Output进行放噪，使得所述栅极驱动信号输出端Output输出低电平。
实施时，如图3所示，所述下拉节点控制模块11，还接入所述第一时钟信号CLK，进一步用于在每一显示周期的第二放噪阶段将所述下拉节点PD的电位拉高为高电位，从而通过所述上拉节点控制模块12进一步控制所述上拉节点PU的电位为低电位并控制所述栅极驱动信号输出端Output输出低电平。
在图3中，所述下拉节点控制模块11和所述上拉节点控制模块12在每一显示周期的第二放噪阶段通过所述输出放噪晶体管M13进一步控制所述栅极驱动信号输出端Output输出低电平，进一步加强防噪功能。
具体的，所述下拉节点控制模块包括：
第一下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入所述第一低电平；
以及，下拉节点控制电容，连接于所述下拉节点和第二时钟信号输出端之间。
具体的，所述下拉节点控制模块还包括：
第二下拉节点控制晶体管，栅极接入所述第一时钟信号，第一极与所述下拉节点连接，第二极接入所述第一时钟信号。
具体的，所述上拉节点控制模块包括第一晶体管、第二晶体管、上拉节点控制晶体管和存储电容，其中，
所述上拉节点控制晶体管，栅极与所述下拉节点连接，第一极接入所述第一低电平，第二极与所述上拉节点连接；
所述存储电容，连接与所述上拉节点和所述栅极驱动信号输出端之间；
在正向扫描时：所述第一晶体管，栅极与所述输入端连接，第一极接入所述高电平，第二极与所述上拉节点连接；
所述第二晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极接入所述第二低电平；
在反向扫描时：所述第一晶体管，栅极与所述复位端连接，第一极接入所述第二低电平，第二极与所述上拉节点连接；
所述第二晶体管，栅极与所述输入端连接，第一极与所述上拉节点连接，第二极接入所述高电平。
如图4所示，本发明实施例所述的栅极驱动电路，包括沉积在阵列基板上的多级上述的移位寄存器单元；
第一级移位寄存器单元G(1)的输入端接入开启信号STV；
除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端INPUT与相邻上一级移位寄存器单元的栅极驱动信号输出端OUTPUT连接；
除了最后一级移位寄存器单元之外，每一级移位寄存器单元的复位端RESET与相邻下一级移位寄存器单元的栅极驱动信号输出端OUTPUT连接；
最后一级移位寄存器单元的复位端接入复位信号(图2中未示)；
在图4中，G(2)标示第二级移位寄存器单元，G(3)标示第三级移位寄存器单元，G(4)标示第四级移位寄存器单元。
下面通过具体实施例来说明本发明所述的移位寄存器单元。
如图5所示，正向扫描的第n级移位寄存器单元G(n)的第一具体实施例(n为正整数)包括输入端Input、栅极驱动信号输出端Output、复位端Reset、上拉晶体管M11、下拉晶体管M12、下拉节点控制模块11、上拉节点控制模块12和输出放噪晶体管M13，其中，
所述上拉晶体管M11，栅极与上拉节点PU连接，第一极接入第一时钟信号CLK，第二极与所述栅极驱动信号输出端Output连接；
所述下拉晶体管M12，栅极与下拉节点PD连接，第一极与所述栅极驱动信号输出端连接Output，第二极接入第一低电平VGL；
所述下拉节点控制模块11包括：
第一下拉节点控制晶体管M111，栅极与所述上拉节点PU连接，第一极与所述下拉节点PD连接，第二极接入所述第一低电平VGL；
以及，下拉节点控制电容Cpd，连接于所述下拉节点PD和输出所述第二时钟信号CLKB的第二时钟信号输出端之间；
所述上拉节点控制模块12包括第一晶体管M121、第二晶体管M122、上拉节点控制晶体管M123和存储电容Cs，其中，
所述上拉节点控制晶体管M123，栅极与所述下拉节点PD连接，第一极接入所述第一低电平VGL，第二极与所述上拉节点PU连接；
所述存储电容Cs，连接与所述上拉节点PU和所述栅极驱动信号输出端Output之间；
所述第一晶体管M121，栅极与所述输入端Input连接，第一极接入所述高电平VDD，第二极与所述上拉节点PU连接；
所述第二晶体管M122，栅极与所述复位端Reset连接，第一极与所述上拉节点PU连接，第二极接入所述第二低电平VSS；
所述输出放噪晶体管M13，栅极接入第二时钟信号CLKB，第一极与所述栅极驱动信号输出端Output连接，第二端接入所述第一低电平VGL，在每一显示周期的预充电阶段和第一放噪阶段导通，以对所述栅极驱动信号输出端Output进行放噪，使得所述栅极驱动信号输出端Output输出低电平。
如图6所示，图5所示的移位寄存器单元在正向扫描时，在一显示周期内，具体工作过程如下：
在预充电阶段S1：Input接入高电平(即Input与上一级移位寄存器单元的Output连接)，使得M121导通；CLK为低电平，VDD通过M121给Cs充电，使得PU的电位拉高；PU的电位为高电平，使得M111导通，将PD的电位拉为低电平；PD的电位为低电平使得M12与M123都关断，同时CLKB信号为高电平，对Output进行放噪，从而保证了栅极驱动信号的稳定性输出；
在输出阶段S2：Input接入低电平，M121关断，上拉节点PU的电位继续保持高电位，M11保持开启状态，此时CLK为高电平，上拉节点PU的电位由于自举效应(bootstrapping)持续升高，从而M11持续保持开启状态，栅极驱动信号输出；PU的电位为高电位，M111仍处于开启状态，从而M12和M123继续关断，同时CLKB为低电平，M3关断，保证栅极驱动信号的稳定输出；
在第一放噪阶段S3：Input接入低电平，Reset接入高电平(即为下一级移位寄存器单元输出的栅极驱动信号)，使得M122处于导通状态，PU的电位被拉低，从而实现关断M11；同时CLKB信号也为高电平，M13处于导通状态，使得Output输出低电平，对Output进行放噪；此时PU的电位为低电位，M111关断，CLKB通过Cpd将PD的电位上拉为高电位，M12打开，从而实现对Output进行放噪；同时PD的电位为高电位，M123打开，从而实现对PU进行放噪；上述可使得由CLK产生的Coupling(耦合)噪声电压得以消除，从而实现低压输出，保证信号输出的稳定性；
在第二放噪阶段S4，CLKB为低电平，M13断开CLKB通过Cpd将PD的电位拉低为低电位，M123和M12关断，；此时Reset也为低电平，因此M122关断，PU的电位维持为低电位；
在下一帧到来之前，该移位寄存器单元一直重复第一放噪阶段S3与第二放噪阶段S4，在第一放噪阶段S3对上拉节点PU和栅极驱动信号输出端Output进行放噪。
如果需要图5所示的移位寄存器单元进行反向扫描，则需要将图5中的VDD和VSS互换，将Input和Reset互换即可，工作过程相同。
如图7所示，正向扫描的第n级移位寄存器单元G(n)的第二具体实施例(n为正整数)在如图5所示的第一具体实施例的基础上增加了一个第二下拉节点控制晶体管M112；
所述第二下拉节点控制晶体管M112，栅极接入所述第一时钟信号CLK，第一极与所述下拉节点PD连接，第二极接入所述第一时钟信号CLK。
如图8所示，图7所示的移位寄存器单元在正向扫描时，在一显示周期内，具体工作过程如下：
在预充电阶段S1，Input接入高电平(即Input与上一级移位寄存器单元的Output连接)，使得M121导通；CLK为低电平，VDD通过M121给Cs充电，使得PU的电位拉高；PU的电位为高电平，使得M111导通，使得PD的电位被拉低为低电平，从而使得M12和M123都关断，同时CLKB为高电平，M13导通，对Output进行放噪，从而保证了栅极驱动信号的稳定性输出；
在输出阶段S2，Input接入低电平，M121关断，上拉节点PU的电位继续保持高电位，M11保持开启状态；此时CLK为高电平，上拉节点PU的电位由于自举效应(bootstrapping)持续升高，从而M11持续保持开启状态，栅极驱动信号输出；PU的电位为高电位，M111仍处于开启状态，同时CLKB为低电平，M112处于关断状态，从而M12和M123继续关断，由于CLKB为低电平，M13处于关断状态，保证栅极驱动信号的稳定性输出；
在第一放噪阶段S3，Reset接入高电平(即为下一级移位寄存器单元输出的栅极驱动信号)，使得M122处于导通状态，PU的电位被拉低，从而实现关断M11与M111；同时CLKB也为高电平，M13处于导通状态，将栅极驱动信号拉低到VGL，由于CLKB为高电平，CLKB通过Cpd将PD的电位拉高为高电位，M123和M12都处于导通状态，同时对PU与Output进行放电；
在第二放噪阶段S4，CLK为高电平，CLKB为低电平，此时PU的电位为低电位，M111与M112均为关断状态，M122打开，从而使得PD的电位拉为高电位，M12打开，从而实现对Output进行放噪；同时PD的电位为高电位，M123打开，从而实现对PU进行放噪；上述可使得由CLK产生的耦合噪声电压得以消除，从而实现低电平输出，保证栅极驱动信号输出的稳定性；
在下一帧到来之前，该移位寄存器单元一直重复第一放噪阶段S3与第二放噪阶段S4，不断对上拉节点PU和栅极驱动信号输出端Output进行放噪。
在如图7所示的正向扫描的第n级移位寄存器单元G(n)的第二具体实施例中，由于增加了M112，从而在每一显示周期的复位阶段和第二放噪阶段通过所述输出放噪晶体管M13进一步控制所述栅极驱动信号输出端Output输出低电平，进一步加强防噪功能。
如果需要图7所示的移位寄存器单元进行反向扫描，则需要将图7中的VDD和VSS互换，将Input和Reset互换即可，工作过程相同。
如图9所示，正向扫描的第n级移位寄存器单元G(n)的第三具体实施例(n为正整数)在如图7所示的第二具体实施例的基础上减少了输出放噪晶体管M13。
如图8所示，图9所示的移位寄存器单元在正向扫描时，在一显示周期内，具体工作过程如下：
在预充电阶段S1，Input接入高电平(即Input与上一级移位寄存器单元的Output连接)，使得M121导通；CLK为低电平，VDD通过M121给Cs充电，使得PU的电位拉高；PU的电位为高电平，使得M111导通，使得PD的电位被拉低为低电平，从而使得M12和M123都关断，同时CLKB为高电平，M13导通，对Output进行放噪，从而保证了栅极驱动信号的稳定性输出；
在输出阶段S2，Input接入低电平，M121关断，上拉节点PU的电位继续保持高电位，M11保持开启状态；此时CLK为高电平，上拉节点PU的电位由于自举效应(bootstrapping)持续升高，从而M11持续保持开启状态，栅极驱动信号输出；PU的电位为高电位，M111仍处于开启状态，同时CLKB为低电平，M112处于关断状态，从而M12和M123继续关断；
在第一放噪阶段S3，Reset接入高电平(即为下一级移位寄存器单元输出的栅极驱动信号)，使得M122处于导通状态，PU的电位被拉低，从而实现关断M11与M111；由于CLKB为高电平，CLKB通过Cpd将PD的电位拉高为高电位，M123和M12都处于导通状态，同时对PU与Output进行放电；
在第二放噪阶段S4，CLK为高电平，CLKB为低电平，此时PU的电位为低电位，M111与M112均为关断状态，M122打开，从而使得PD的电位拉为高电位，M12打开，从而实现对Output进行放噪；同时PD的电位为高电位，M123打开，从而实现对PU进行放噪；上述可使得由CLK产生的耦合噪声电压得以消除，从而实现低电平输出，保证栅极驱动信号输出的稳定性；
在下一帧到来之前，该移位寄存器单元一直重复第一放噪阶段S3与第二放噪阶段S4，不断对上拉节点PU和栅极驱动信号输出端Output进行放噪。
如图10所示，反向扫描的第n级移位寄存器单元G(n)的第一具体实施例(n为正整数)包括输入端Input、栅极驱动信号输出端Output、复位端Reset、上拉晶体管M11、下拉晶体管M12、下拉节点控制模块11、上拉节点控制模块12和输出放噪晶体管M13，其中，
所述上拉晶体管M11，栅极与上拉节点PU连接，第一极接入第一时钟信号CLK，第二极与所述栅极驱动信号输出端Output连接；
所述下拉晶体管M12，栅极与下拉节点PD连接，第一极与所述栅极驱动信号输出端连接Output，第二极接入第一低电平VGL；
所述下拉节点控制模块11包括：
第一下拉节点控制晶体管M111，栅极与所述上拉节点PU连接，第一极与所述下拉节点PD连接，第二极接入所述第一低电平VGL；
以及，下拉节点控制电容Cpd，连接于所述下拉节点PD和输出所述第二时钟信号CLKB的第二时钟信号输出端之间；
所述上拉节点控制模块12包括第一晶体管M121、第二晶体管M122、上拉节点控制晶体管M123和存储电容Cs，其中，
所述上拉节点控制晶体管M123，栅极与所述下拉节点PD连接，第一极接入所述第一低电平VGL，第二极与所述上拉节点PU连接；
所述存储电容Cs，连接与所述上拉节点PU和所述栅极驱动信号输出端Output之间；
所述第一晶体管M121，栅极与所述复位端Reset连接，第一极接入所述第二电平VSS，第二极与所述上拉节点PU连接；
所述第二晶体管M122，栅极与所述输入端Input连接，第一极与所述上拉节点PU连接，第二极接入所述高电平VDD；
所述输出放噪晶体管M13，栅极接入第二时钟信号CLKB，第一极与所述栅极驱动信号输出端Output连接，第二端接入所述第一低电平VGL，在每一显示周期的预充电阶段和第一放噪阶段导通，以对所述栅极驱动信号输出端Output进行放噪，使得所述栅极驱动信号输出端Output输出低电平。
反向扫描的第n级移位寄存器单元G(n)的第一具体实施例与正向扫描的第n级移位寄存器单元G(n)的第一具体实施例对应，并且，如图10所示的反向扫描的第n级移位寄存器单元G(n)的第一具体实施例的工作时序图也如图6所示。
如图11所示，反向扫描的第n级移位寄存器单元G(n)的第二具体实施例(n为正整数)在如图10所示的反向扫描的第n级移位寄存器单元G(n)的第一具体实施例的基础上增加了一个第二下拉节点控制晶体管M112；
所述第二下拉节点控制晶体管M112，栅极接入所述第一时钟信号CLK，第一极与所述下拉节点PD连接，第二极接入所述第一时钟信号CLK。
反向扫描的第n级移位寄存器单元G(n)的第二具体实施例与正向扫描的第n级移位寄存器单元G(n)的第二具体实施例对应，并且，如图11所示的反向扫描的第n级移位寄存器单元G(n)的第二具体实施例的工作时序图也如图8所示。
如图12所示，正向扫描的第n级移位寄存器单元G(n)的第三具体实施例(n为正整数)在如图9所示的第三具体实施例的基础上减少了输出放噪晶体管M13。
反向扫描的第n级移位寄存器单元G(n)的第三具体实施例与正向扫描的第n级移位寄存器单元G(n)的第三具体实施例对应，并且，如图12所示的反向扫描的第n级移位寄存器单元G(n)的第三具体实施例的工作时序图也如图8所示。
由上可知，包括多级以上移位寄存器单元的移位寄存器仅通过一种电路结构即可以实现正向扫描和反向扫描，只需在切换扫描方向时相应改变接入第一晶体管的第一极的信号，以及接入第二晶体管的第二极的信号即可，需要使用晶体管少，功耗低。
本发明实施例所述的栅极驱动电路，包括多级上述的移位寄存器单元，不仅可以实现栅极驱动的功能，采用的信号线与TFT少，实现了窄边框设计，同时可以实现双向扫描，提高了良率，降低了生产成本，增强了栅极移位寄存器的稳定性；本发明充分利用每个元器件实现输出端无效时，不断进行降噪，使噪音的干扰降到最低，解决了由CLK引起的耦合电压问题，提高了良率；同时可以避免TFT本身的阈值电压的漂移而造成的移位寄存器单元输出异常与寿命缩短的现象。
本发明实施例所述的移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：在每一显示周期内，在正向扫描和反向扫描时：
在预充电阶段，输入端接入高电平，复位端接入低电平，第一时钟信号为低电平，第二时钟信号为高电平，上拉节点控制模块控制上拉节点的电位被拉高为高电位，从而控制上拉晶体管导通，下拉节点控制模块控制下拉节点的电位为低电位，从而控制下拉晶体管关断，所述输出放噪晶体管导通，栅极驱动信号输出端输出低电平，所述输出放噪晶体管；
在输出阶段，所述输入端接入低电平。所述复位端接入低电平，所述第一时钟信号为高电平，所述第二时钟信号为低电平，上拉节点控制模块控制所述上拉节点的电位被进一步自举拉高，从而控制所述上拉晶体管保持导通，使得所述栅极驱动信号输出端输出所述第一时钟信号，下拉节点控制模块控制该下拉节点的电位维持为低电位；
在第一放噪阶段，所述输入端接入低电平，所述复位端接入高电平，所述第一时钟信号为低电平，所述第二时钟信号为高电平，上拉节点控制模块控制所述上拉节点的电位被拉低为低电位，下拉节点控制模块控制将所述下拉节点的电位上拉为高电位，从而控制所述下拉晶体管导通，使得所述栅极驱动信号输出端输出低电平，所述输出放噪晶体管导通，以对所述栅极驱动信号输出端进行放噪，使得所述栅极驱动信号输出端输出低电平；
在第二放噪阶段，所述输入端接入低电平，所述复位端接入低电平，所述第一时钟信号为高电平，所述第二时钟信号为低电平，上拉节点控制模块控制所述上拉节点的电位维持为低电位，从而控制所述上拉晶体管关断，下拉节点控制模块控制将所述下拉节点的电位下拉为低电位。
具体的，本发明实施例所述的移位寄存器单元的驱动方法还包括：在一显示周期内第二放噪阶段结束后至下一显示周期开始前，重复所述第一放噪阶段和所述第二放噪阶段。
具体的，所述驱动方法还包括：
在每一显示周期的第二放噪阶段，下拉节点控制模块进一步控制所述下拉节点的电位拉高为高电位，从而通过所述上拉节点控制模块进一步控制所述上拉节点的电位为低电位，通过所述输出放噪晶体管进一步控制所述栅极驱动信号输出端输出低电平。
本发明实施例所述的显示装置，包括上述的栅极驱动电路。
该显示装置可以为液晶显示器、液晶电视、OLED(Organic Light-EmittingDiode，有机电致发光二极管)显示面板、OLED显示器、OLED电视或电子纸等显示装置。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (11)

1.一种移位寄存器单元，其特征在于，包括输入端、栅极驱动信号输出端和复位端，所述移位寄存器单元还包括：
上拉晶体管，栅极与上拉节点连接，第一极接入第一时钟信号，第二极与所述栅极驱动信号输出端连接；
下拉晶体管，栅极与下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入第一低电平；
下拉节点控制模块，接入所述第一低电平和第二时钟信号，并分别与所述上拉节点和所述下拉节点连接，用于在每一显示周期的预充电阶段控制所述下拉节点的电位为低电位，在每一显示周期的输出阶段控制该下拉节点的电位维持为低电位，还用于在每一显示周期的第一放噪阶段控制将所述下拉节点的电位上拉为高电位，从而控制所述下拉晶体管导通，使得所述栅极驱动信号输出端输出低电平，在每一显示周期的第二放噪阶段控制将所述下拉节点的电位下拉为低电位；
上拉节点控制模块，接入高电平、所述第一低电平和第二低电平，并分别与上拉节点、所述下拉节点、所述输入端和所述复位端连接，用于在每一显示周期的预充电阶段控制所述上拉节点的电位被拉高为高电位，在每一显示周期的输出阶段控制所述上拉节点的电位被进一步自举拉高，从而控制所述上拉晶体管保持导通，使得所述栅极驱动信号输出端输出所述第一时钟信号，在每一显示周期的第一放噪阶段控制所述上拉节点的电位被拉低为低电位，并在每一显示周期的第二放噪阶段控制所述上拉节点的电位维持为低电位，从而控制所述上拉晶体管关断；
所述第一时钟信号和所述第二时钟信号反相。
2.如权利要求1所述的移位寄存器单元，其特征在于，还包括：输出放噪晶体管，栅极接入第二时钟信号，第一极与所述栅极驱动信号输出端连接，第二端接入所述第一低电平，在每一显示周期的预充电阶段和第一放噪阶段导通，以对所述栅极驱动信号输出端进行放噪，使得所述栅极驱动信号输出端输出低电平。
3.如权利要求1或2所述的移位寄存器单元，其特征在于，所述下拉节点控制模块，还接入所述第一时钟信号，进一步用于在每一显示周期的第二放噪阶段将所述下拉节点的电位拉高为高电位，从而通过所述上拉节点控制模块进一步控制所述上拉节点的电位为低电位并控制所述栅极驱动信号输出端输出低电平。
4.如权利要求3所述的移位寄存器单元，其特征在于，所述下拉节点控制模块包括：
第一下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入所述第一低电平；
以及，下拉节点控制电容，连接于所述下拉节点和第二时钟信号输出端之间。
5.如权利要求4所述的移位寄存器单元，其特征在于，所述下拉节点控制模块还包括：
第二下拉节点控制晶体管，栅极接入所述第一时钟信号，第一极与所述下拉节点连接，第二极接入所述第一时钟信号。
6.如权利要求1或2所述的移位寄存器单元，其特征在于，所述上拉节点控制模块包括第一晶体管、第二晶体管、上拉节点控制晶体管和存储电容，其中，
所述上拉节点控制晶体管，栅极与所述下拉节点连接，第一极接入所述第一低电平，第二极与所述上拉节点连接；
所述存储电容，连接与所述上拉节点和所述栅极驱动信号输出端之间；
在正向扫描时：所述第一晶体管，栅极与所述输入端连接，第一极接入所述高电平，第二极与所述上拉节点连接；
所述第二晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极接入所述第二低电平；
在反向扫描时：所述第一晶体管，栅极与所述复位端连接，第一极接入所述第二低电平，第二极与所述上拉节点连接；
所述第二晶体管，栅极与所述输入端连接，第一极与所述上拉节点连接，第二极接入所述高电平。
7.一种移位寄存器单元的驱动方法，应用于如权利要求1至6中任一权利要求所述的移位寄存器单元，其特征在于，所述驱动方法包括：在每一显示周期内，在正向扫描和反向扫描时：
在预充电阶段，输入端接入高电平，复位端接入低电平，第一时钟信号为低电平，第二时钟信号为高电平，上拉节点控制模块控制上拉节点的电位被拉高为高电位，从而控制上拉晶体管导通，下拉节点控制模块控制下拉节点的电位为低电位，从而控制下拉晶体管关断，所述输出放噪晶体管导通，栅极驱动信号输出端输出低电平，所述输出放噪晶体管；
在输出阶段，所述输入端接入低电平。所述复位端接入低电平，所述第一时钟信号为高电平，所述第二时钟信号为低电平，上拉节点控制模块控制所述上拉节点的电位被进一步自举拉高，从而控制所述上拉晶体管保持导通，使得所述栅极驱动信号输出端输出所述第一时钟信号，下拉节点控制模块控制该下拉节点的电位维持为低电位；
在第一放噪阶段，所述输入端接入低电平，所述复位端接入高电平，所述第一时钟信号为低电平，所述第二时钟信号为高电平，上拉节点控制模块控制所述上拉节点的电位被拉低为低电位，下拉节点控制模块控制将所述下拉节点的电位上拉为高电位，从而控制所述下拉晶体管导通，使得所述栅极驱动信号输出端输出低电平，所述输出放噪晶体管导通，以对所述栅极驱动信号输出端进行放噪，使得所述栅极驱动信号输出端输出低电平；
在第二放噪阶段，所述输入端接入低电平，所述复位端接入低电平，所述第一时钟信号为高电平，所述第二时钟信号为低电平，上拉节点控制模块控制所述上拉节点的电位维持为低电位，从而控制所述上拉晶体管关断，下拉节点控制模块控制将所述下拉节点的电位下拉为低电位。
8.如权利要求7所述的移位寄存器单元的驱动方法，其特征在于，还包括：在一显示周期内第二放噪阶段结束后至下一显示周期开始前，重复所述第一放噪阶段和所述第二放噪阶段。
9.如权利要求7或8所述的移位寄存器单元的驱动方法，其特征在于，所述驱动方法还包括：
在每一显示周期的第二放噪阶段，下拉节点控制模块进一步控制所述下拉节点的电位拉高为高电位，从而通过所述上拉节点控制模块进一步控制所述上拉节点的电位为低电位，通过所述输出放噪晶体管进一步控制所述栅极驱动信号输出端输出低电平。
10.一种栅极驱动电路，其特征在于，包括沉积在阵列基板上的多级如权利要求1至6中任一权利要求所述的移位寄存器单元；
第一级移位寄存器单元的输入端接入开启信号；
除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端与相邻上一级移位寄存器单元的栅极驱动信号输出端连接；
除了最后一级移位寄存器单元之外，每一级移位寄存器单元的复位端与相邻下一级移位寄存器单元的栅极驱动信号输出端连接；
最后一级移位寄存器单元的复位端接入复位信号。
11.一种显示装置，其特征在于，包括如权利要求10所述的栅极驱动电路。
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