CN104167192A - 一种移位寄存器单元、栅极驱动电路及显示器件 - Google Patents

Abstract

本发明实施例提供一种移位寄存器单元、栅极驱动电路及显示器件，涉及显示技术领域，避免应当处于高电平状态的上拉控制节点的电位被误拉低。该移位寄存器单元包括输入模块、输出模块、稳压模块以及复位模块。

Description

一种移位寄存器单元、栅极驱动电路及显示器件

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及显示器件。

背景技术

液晶显示器(Liquid Crystal Display，简称LCD)具有低辐射、体积小及低耗能等优点，被广泛地应用在笔记本电脑、平面电视或移动电话等电子产品中。

液晶显示器是由位于水平和垂直两个方向的像素矩阵交错构成，当液晶显示器进行显示时，数据驱动电路可以将输入的显示数据及时钟信号定时顺序锁存，转换成模拟信号后输入到液晶面板的数据线，栅级驱动电路则可以将输入的时钟信号经过移位寄存器转换成控制像素开启/关断的电压，并逐行施加到液晶面板的栅级线上。

为了进一步降低液晶显示器产品的生产成本，现有的栅极驱动电路常采用GOA(Gate Driver on Array，阵列基板行驱动)设计将TFT(Thin Film Transistor，薄膜场效应晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省掉栅极驱动集成电路部分，其不仅可以从材料成本和制作工艺两方面降低产品成本，而且显示面板可以做到两边对称和窄边框的美观设计。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路。

现有技术中典型的利用GOA技术的移位寄存器的结构如图1所示，移位寄存器在工作时间内，信号输入端Input输入高电平，薄膜晶体管M1导通为PU节点和电容C充电；薄膜晶体管M3导通，时钟信号端CLK输入高电平，电容C的自举(Bootstrapping)作用将PU节点的电位进一步拉高，Output输出高电平；信号端Reset输入高电平，此时薄膜晶体管M2和M4导通，对PU节点和Output进行放电。在此之后直到下一次Input为高电平之前，移位寄存器处于非工作时间。

然而现有技术中，由于阵列基板制作工艺中的缺陷会导致阵列基板上的薄膜晶体管(Thin Film Transistor，TFT)出现漏电流(I_off)或者阈值电压漂移(Vth shift)的不良现象产生。这样一来，当PU节点在正常充电及电位拉升的过程中，会因为TFT的漏电流及阈值电压漂移而对PU点的电位进行下拉，甚至使得PU点的电位下拉至低于Output的电位。因此，使得Output无法正常输出，从而降低了GOA电路的稳定性和信赖性。

发明内容

本发明的实施例提供一种移位寄存器单元、栅极驱动电路及显示器件，避免应当处于高电平状态的上拉控制节点的电位被误拉低。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例的一方面，提供一种移位寄存器单元，包括：输入模块、输出模块、稳压模块以及复位模块；

所述输入模块，分别连接第一信号输入端和上拉控制节点，用于根据所述第一信号输入端输入的信号控制所述上拉控制节点的电位；

所述输出模块，连接第一时钟信号端、所述上拉控制节点和本级信号输出端，用于在所述上拉控制节点电位的控制下使得所述本级信号输出端输出所述第一时钟信号端的信号；

所述稳压模块，分别连接所述上拉控制节点和所述输出模块，用于根据所述输出模块的输出结果对所述上拉控制节点进行充电；

所述复位模块，连接第二信号输入端、所述复位电压端、所述上拉控制节点、以及所述本级信号输出端，用于通过所述第二信号输入端输入的信号，对所述上拉控制节点以及所述本级信号输出端的电位进行复位。

本发明实施例的另一方面，提供一种栅极驱动电路，包括多级上所述的任意一种移位寄存器单元；

除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输入端连接于其相邻的上一级移位寄存器单元的本级信号输出端；

除最后一级移位寄存器单元外，其余每个移位寄存器单元的第二信号输入端与其相邻的下一级移位寄存器单元的本级信号输出端相连接。

本发明实施例的又一方面，提供一种显示器件，包括如上所述的栅极驱动电路。

本发明实施例提供一种移位寄存器单元、栅极驱动电路及显示器件。该移位寄存器单元包括输入模块、输出模块、稳压模块以及复位模块，通过与输出模块相连接的稳压模块，可以对上拉控制节点进行充电，避免由于TFT的漏电流或阈值电压漂移而将应当处于高电位状态的上拉控制节点的电位下拉，确保本级信号输出端能够正常输出。从而提升了GOA电路的稳定性和信赖性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术提供的一种移位寄存器单元的结构示意图；

图2为本发明实施例提供的一种移位寄存器单元的结构示意图；

图3为本发明实施例提供的另一种移位寄存器单元的结构示意图；

图4为本发明实施例提供的又一种移位寄存器单元的结构示意图；

图5a为本发明实施例提供的一种移位寄存器单元的工作时序图；

图5b为本发明实施例提供的一种移位寄存器单元中上拉控制节点的输出曲线对比图；

图6、图7、图8为本发明实施例提供的一种移位寄存器单元的工作状态示意图；

图9为发明实施例提供的一种栅极驱动电路的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种移位寄存器单元，如图2所示，可以包括：输入模块10、输出模块20、稳压模块30以及复位模块40。

其中，输入模块10，分别连接第一信号输入端Input和上拉控制节点PU，用于根据第一信号输入端Input输入的信号控制上拉控制节点PU的电位。

输出模块20，连接第一时钟信号端CLK、上拉控制节点PU和本级信号输出端Output，用于在上拉控制节点PU电位的控制下使得本级信号输出端Output输出第一时钟信号端CLK的信号。

稳压模块30，分别连接上拉控制节点PU和输出模块20，用于根据输出模块20的输出结果对上拉控制节点PU进行充电。

复位模块40，连接第二信号输入端Reset、复位电压端V、上拉控制节点PU、以及本级信号输出端Output，用于通过第二信号输入端Reset输入的信号，对上拉控制节点PU以及本级信号输出端Output的电位进行复位，具体的可以复位至复位电压端V的电压。

需要说明的是，复位电压端V可以为接地端，或复位电压端V输入低电平VSS。在本发明实施例中，均是以复位电压端V输入低电平VSS为例进行的说明。

本发明实施例提供一种移位寄存器单元、栅极驱动电路及显示器件。该移位寄存器单元包括输入模块、输出模块、稳压模块以及复位模块，通过与输出模块相连接的稳压模块，可以对上拉控制节点进行充电，避免由于TFT的漏电流或阈值电压漂移而将应当处于高电位状态的上拉控制节点的电位下拉，确保本级信号输出端能够正常输出,从而提升了GOA电路的稳定性和信赖性。

进一步地，如图4所示，输入模块10可以包括：

第一晶体管T1，其第一极和栅极连接第一信号输入端Input，第二极与上拉控制节点PU相连接。这样一来，通过第一晶体管T1，可以根据第一信号输入端Input输入的信号控制该上拉控制节点PU的电位。

进一步地，输出模块20可以包括：

第二晶体管T2，其第一极连接第一时钟信号端CLK，栅极连接上拉控制节点PU，第二极与本级信号输出端Output相连接。

电容C，其一端连接上拉控制节点PU，另一端与本级信号输出端Output相连接。这样一来，通过输出模块20，使得电容C在进行预充电之后，在第一时钟信号端CLK为高电平的半个时钟周期内，通过电容C的自举作用将PU节点的电位进一步拉高，使得本级信号输出端Output输出高电平，即输出栅极驱动信号，以使其所控制的一行栅线在高电平的作用下打开。

进一步地，稳压模块30可以包括：

第三晶体管T3，其第一极和栅极连接第二晶体管T2的第二极，第二极连接上拉控制节点PU。

这样一来，当第三晶体管T3打开时，在第一时钟信号端CLK为高电平的半个时钟周期内，可以对上拉控制节点PU进行充电，将其电位进行上拉，以避免由于TFT的漏电流或阈值电压漂移而将应当处于高电位状态的上拉控制节点PU的电位下拉，确保本级信号输出端Output能够正常输出。

进一步地，复位模块40可以包括：

第四晶体管T4，其栅极连接第二信号输入端Reset，第一极连接上拉控制节点PU，第二极与复位电压端V相连接。

第五晶体管T5，其栅极连接第二信号输入端Reset，第一极连接本级信号输出端Output，第二极与复位电压端V相连接。这样一来，通过第四晶体管T4和第五晶体管T5，可以根据第二信号输入端Reset输入的复位信号对上拉控制节点PU和本级信号输出端Output的电位进行复位。

进一步地，当上述复位模块40将本级信号输出端Output的电位进行复位后，在下一次第一信号输入端Input输入高电平之前，本级信号输出端Output处于浮动(Floating)的状态。即，没有控制信号对本级信号输出端Output进行控制。这样一来，会导致本级信号输出端Output出现噪声干扰，从而降低GOA电路的稳定性。因此，如图3所示，所述移位寄存器单元还可以包括下拉模块50和下拉控制模块60。

所述下拉模块50，分别连接复位电压端V、下拉控制节点PD(其中，该下拉控制节点还与第二时钟信号端CLKB相连接)、上拉控制节点PU和本级信号输出端Output，用于在下拉控制节点PD电位的控制下将上拉控制节点PU和本级信号输出端输出Output的信号下拉为低电平。从而可以减小噪声干扰；

所述下拉控制模块，分别连接上拉控制节点PU，下拉控制节点PD以及复位电压端V，用于根据上拉控制节点PU的电位，对下拉控制节点PD的电位进行控制。例如，当上拉控制节点PU为高电平时，可以将下拉控制节点PD的电位拉低至复位电压端V。从而使得下拉控制节点PD控制的下拉模块50处于非工作状态，避免下拉模块50将上拉控制节点PU的电位误拉低。

需要说明的是，第一时钟信号端CLK和第二时钟信号端CLKB输入的信号周期相方向相反。

进一步地，下拉模块50可以包括：

第六晶体管T6，其栅极连接下拉控制节点PD，第一极连接上拉控制节点PU，第二极与复位电压端V相连接。

第七晶体管T7，其栅极连接下拉控制节点PD，第一极连接本级信号输出端Output，第二极与复位电压端V相连接。

具体的，当上拉控制节点PU为高电平时，下拉控制节点PD为低电平，第六晶体管T6和第七晶体管T7处于截止状态，以保证上拉控制节点PU的电位和本级信号输出端Output的输出。当第二时钟信号端CLKB输入高电平，上拉控制节点PU为低电平，下拉控制节点PD为高电平时，可以分别通过第六晶体管T6和第七晶体管T7，将上拉控制节点PU的电位和本级信号输出端Output的电位下拉为低电平，从而能够避免由于电容C自身的耦合电容中的电量没有得到充分的释放，而对本级信号输出端Output造成噪声干扰，从而提高GOA电路的稳定性。

进一步地，下拉控制模块60可以包括：

第八晶体管T8，其第一极连接下拉控制节点PD，栅极连接上拉控制节点PU，第二极与复位电压端V(例如低电压VSS)相连接。这样一来，第八晶体管T8，可以避免下拉控制节点PD对上拉控制节点PU电位的影响。

需要说明的是，第一、本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中第一极称为源极，第二极称为漏极。

第二、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7以及第八晶体管T8为N型晶体管；或，

第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7以及第八晶体管T8为P型晶体管。

当采用N型晶体管时，其第一极可以是源极，第二极可以是漏极，当采用P型晶体管时，其第一极可以是漏极，第二极可以是源极。其中，本发明实施例中，均是以晶体管均为N型晶体管为例进行的说明，可以想到，当均采用P型晶体管时需要相应调整驱动信号的时序。

以下以图4所示的结构为例并结合该移位寄存器的输入输出时序图如图5a所示，对移位寄存器单元的工作过程进行详细的描述。

T1阶段：CLK＝0；CLKB＝1；Pu＝1；PD＝0；Input＝1；Output＝0；Reset＝0。

需要说明的是上述数字0代表低电平，数字1代表高电平。

如图6所示，由于第一信号输入端Input＝1，因此第一晶体管T1导通并控制移位寄存器开始工作，第一信号输入端Input通过第一晶体管T1将上拉控制节点PU的电位拉高并为电容C充电。第二时钟信号端CLKB＝1，但由于上拉控制节点PU＝1，因此第八晶体管T8导通并将下拉控制节点PD拉低至低电平。这样可以使第六晶体管T6和第七晶体管T7保持关闭，以避免第六晶体管T6将上拉控制节点PU拉低至低电平。在上拉控制节点PU为高电平时，第二晶体管T2导通，但是由于第一时钟信号端CLK＝0，因此本级信号输出端Output输出低电平。此外，第三晶体管T3关闭，稳压模块30处于非工作状态。第二信号输入端Reset＝0，第四晶体管T4和第五晶体管T5关闭。T1阶段为该移位寄存器中电容C的充电阶段。

T2阶段：CLK＝1；CLKB＝0；Pu＝1；PD＝0；Input＝0；Output＝1；Reset＝0。

如图7所示，由于第一信号输入端Input＝0，因此第一晶体管T1关闭，第一时钟信号端CLK＝1，第二晶体管T2继续导通，电容C的自举作用将上拉控制节点PU进一步拉高。由于第二时钟信号端CLKB＝0，因此第六晶体管T6和第七晶体管T7关闭，以避免其分别将上拉控制节点PU和本级信号输出端Output的电位拉低。并且，上拉控制节点PU＝1，第八晶体管T8导通并将下拉控制节点PD的电位拉低，从而确保下拉控制节点PD保持低电平。由于上拉控制节点PU为高电平，因此第二晶体管T2导通将第一时钟信号端CLK输入的高电平通过本级信号输出端Output输出，以使其所控制的一行栅线在高电平的作用下打开。数据线开始写入信号。T2阶段为该移位寄存器打开的阶段。

此外，第一时钟信号端CLK输入的高电平可以将第三晶体管T3打开，并为上拉控制节点PU充电，从而可以避免由于某些TFT(例如T4)的漏电流或阈值电压漂移而将应当处于高电位状态的上拉控制节点PU的电位下拉，确保本级信号输出端Output能够正常输出。具体的实验测试结果如图5b所示，当移位寄存器单元中设置有上述用于给上拉控制节点PU进行充电的第三晶体管T3时，上拉控制节点PU的输出曲线01，相对于没有设置上述第三晶体管T3的移位寄存器单元中上拉控制节点PU的输出曲线02而言，在上拉控制节点PU应当处于高电位状态的时间点t处，上拉控制节点PU的输出曲线02中的b点对应的电压值小于上拉控制节点PU的输出曲线01中的a点对应的电压值。因此，在上拉控制节点PU被下拉到Output电位以下的恶劣情况下，上述第三晶体管T3打开可以并为上拉控制节点PU充电，防止其电位被误下拉。

T3阶段：CLK＝0；CLKB＝1；Pu＝0；PD＝1；Input＝0；Output＝0；Reset＝1。

如图8所示，由于第二信号输入端Reset＝1，因此第四晶体管T4和第五晶体管T5导通；此外第二时钟信号端CLKB＝1，下拉控制节点PD为高电平，因此第六晶体管T6和第七晶体管T7导通，上拉控制节点PU和本级信号输出端Output的电压被下拉至低电平。本级信号输出端Output无输出，以使其所控制的一行栅线在低电平的作用下关闭。T3阶段为该移位寄存器复位的阶段。

T4、T5阶段，本级信号输出端Output的电位均为低电平，其所控制的一行栅线处于关闭状态。并且，在T5阶段当第二时钟信号端CLKB＝1时，下拉控制节点PD为高电平，因此第六晶体管T6和第七晶体管T7导通。可以保证本级信号输出端Output的电压被下拉至低电平，从而能够避免由于电容C自身的耦合电容中的电量没有得到充分的释放，而对本级信号输出端Output造成噪声干扰。从而提高GOA电路的稳定性。

此后直到下一次第一信号输入端Input为高电平时，该移位寄存器单元一直重复T4和T5阶段，这一时期可以称为移位寄存器单元的非工作时间。而T1～T3阶段可以称为移位寄存器单元的工作时间。由上面的描述可知，在移位寄存器单元的打开阶段(T2阶段)，由于本级信号输出端Output需将第一时钟信号端CLK输入的高电平输出，以使其所控制的一行栅线在高电平的作用下打开。因此，需要保证上拉控制节点PD的电位处于高电平，以确保第二晶体管T2处于打开的状态。所以，可以通过将第三晶体管T3打开，为上拉控制节点PU充电，以避免由于TFT的漏电流或阈值电压漂移而将应当处于高电位状态的上拉控制节点PU的电位下拉，使得本级信号输出端Output能够正常输出。

本发明实施例提供一种栅极驱动电路，如图9所示，可以包括多级如上所述的移位寄存器单元。其中，每一级移位寄存器单元SR的输出端Output输出本级的行扫描信G；每个移位寄存器单元都有一个第一时钟信号CLK输入和一个第二时钟信号CLKB输入；第二时钟信号CLKB与第一时钟信号CLK具有180度的相位差，并且第一时钟信号CLK和第二时钟信号CLKB均在各自的工作周期内一半时间输出高电平，另一半时间输出低电平。

除第一级移位寄存器单元SR0外，其余每个移位寄存器单元的第一信号输入端G(N-1)连接于其相邻的上一级移位寄存器单元的本级信号输出端Output。

除最后一级移位寄存器单元SRn外，其余每个移位寄存器单元的第二信号输入端G(N+1)与其相邻的下一级移位寄存器单元的本级信号输出端Output)相连接。

在本发明实施例中，第一级移位寄存器单元SR0的第一信号输入端G(N-1)I可以输入帧起始信号STV；最后一级移位寄存器单元SRn的第二信号输入端G(N+1)可以输入复位信号RST，或者最后一级移位寄存器单元SRn的输出Output(Gn)作为本级的复位信号RST。

本发明提供了一种栅极驱动电路。该栅极驱动电路包括各级移位寄存器单元，该移位寄存器单元包括输入模块、输出模块、稳压模块以及复位模块，通过与输出模块相连接的稳压模块，可以对上拉控制节点进行充电，避免由于TFT的漏电流或阈值电压漂移而将应当处于高电位状态的上拉控制节点的电位下拉，确保本级信号输出端能够正常输出。从而提升了GOA电路的稳定性和信赖性。

本发明实施例还提供一种显示器件，包括如上所述的栅极驱动电路。

其中，栅极驱动电路的详细结构已在前述实施例中做了详细的描述，此处不再赘述。

在本发明实施例中，显示器件具体至少可以包括液晶显示装置和有机发光二极管显示装置，例如该显示器件可以为液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。

本发明提供了一种显示器件。该显示器件包括栅极驱动电路，该栅极驱动电路包括各级移位寄存器单元，该移位寄存器单元包括输入模块、输出模块、稳压模块以及复位模块，通过与输出模块相连接的稳压模块，可以对上拉控制节点进行充电，避免由于TFT的漏电流或阈值电压漂移而将应当处于高电位状态的上拉控制节点的电位下拉，确保本级信号输出端能够正常输出。从而提升了GOA电路的稳定性和信赖性。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括：输入模块、输出模块、稳压模块以及复位模块；

所述输入模块，分别连接第一信号输入端和上拉控制节点，用于根据所述第一信号输入端输入的信号控制所述上拉控制节点的电位；

所述输出模块，连接第一时钟信号端、所述上拉控制节点和本级信号输出端，用于在所述上拉控制节点电位的控制下使得所述本级信号输出端输出所述第一时钟信号端的信号；

所述稳压模块，分别连接所述上拉控制节点和所述输出模块，用于根据所述输出模块的输出结果对所述上拉控制节点进行充电；

所述复位模块，连接第二信号输入端、所述复位电压端、所述上拉控制节点、以及所述本级信号输出端，用于通过所述第二信号输入端输入的信号，对所述上拉控制节点以及所述本级信号输出端的电位进行复位。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括：

第一晶体管，其第一极和栅极连接所述第一信号输入端，第二极与所述上拉控制节点相连接。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述输出模块包括：

第二晶体管，其第一极连接所述第一时钟信号端，栅极连接所述上拉控制节点，第二极与所述本级信号输出端相连接；

电容，其一端连接所述上拉控制节点，另一端与所述本级信号输出端相连接。

4.根据权利要求3所述的移位寄存器单元，其特征在于，稳压模块包括：

第三晶体管，其第一极和栅极连接所述第二晶体管的第二极，第二极连接所述上拉控制节点。

5.根据权利要求4所述的移位寄存器单元，其特征在于，所述复位模块包括：

第四晶体管，其栅极连接所述第二信号输入端，第一极连接所述上拉控制节点，第二极与所述复位电压端相连接；

第五晶体管，其栅极连接所述第二信号输入端，第一极连接所述本级信号输出端，第二极与所述复位电压端相连接。

6.根据权利要求1所述的移位寄存器单元，其特征在于，还包括：下拉模块和下拉控制模块；

所述下拉模块，分别连接所述复位电压端、下拉控制节点、所述上拉控制节点和所述本级信号输出端，用于在所述下拉控制节点电位的控制下将所述上拉控制节点和所述本级信号输出端输出的信号下拉为低电平；

所述下拉控制模块，分别连接所述上拉控制节点，所述下拉控制节点以及所述复位电压端，用于根据所述上拉控制节点的电位，对所述下拉控制节点的电位进行控制。

7.根据权利要求6所述的移位寄存器单元，其特征在于，所述下拉模块包括：

第六晶体管，其栅极连接所述下拉控制节点，第一极连接所述上拉控制节点，第二极与所述复位电压端相连接；

第七晶体管，其栅极连接所述下拉控制节点，第一极连接所述本级信号输出端，第二极与所述复位电压端相连接。

8.根据权利要求7所述的移位寄存器单元，其特征在于，所述下拉控制模块包括：

第八晶体管，其第一极连接所述下拉控制节点，栅极连接所述上拉控制节点，第二极与所述复位电压端相连接。

9.一种栅极驱动电路，其特征在于，包括多级如权利要求1至8任一项所述的移位寄存器单元；

除第一级移位寄存器单元外，其余每个移位寄存器单元的第一信号输入端连接于其相邻的上一级移位寄存器单元的本级信号输出端；

除最后一级移位寄存器单元外，其余每个移位寄存器单元的第二信号输入端与其相邻的下一级移位寄存器单元的本级信号输出端相连接。

10.一种显示器件，其特征在于，包括如权利要求9所述的栅极驱动电路。