CN110176204A - 移位寄存器及其驱动方法、栅极驱动电路、显示装置 - Google Patents

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Abstract

本发明提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，移位寄存器包括：输入模块，用于在输入阶段将输入端与第一节点导通；第一稳压模块，用于将第一节点与第二节点导通，并稳定第二节点和中间输出端间的电压；第一上拉控制模块，用于在输入阶段和复位阶段将第二电平信号传至中间输出端；在输出阶段将第一电平信号传输至中间输出端；上拉模块；第一下拉控制模块，用于在输出阶段将第二电平端与第三节点导通；在输入阶段和复位阶段将第一电平端与第三节点导通；第二稳压模块，用于稳定最终输出端与第三节点间的电压；下拉晶体管，栅极与第三节点相连，第一极与第一电平端连，第二极与最终输出端连。本发明能输出无阈值损失的低电平。

Description

移位寄存器及其驱动方法、栅极驱动电路、显示装置
技术领域
本发明涉及显示技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。
背景技术
显示装置在进行显示时，栅极驱动单元的多个移位寄存器依次向相应的栅线提供扫描信号。其中，每个移位寄存器在其工作的输出阶段输出有效信号，在输出阶段之后输出无效信号，但目前移位寄存器在输出阶段之后输出的无效信号存在一定的阈值损失。例如，对于移位寄存器中的晶体管为P型晶体管，且在输出阶段输出高电平信号为例，在输出阶段之后，下拉晶体管将低电平信号端的信号传输至移位寄存器的输出端，但P型晶体管在传输低电平信号时存在阈值损失，从而导致移位寄存器输出阶段之后输出的低电平会有一定的损失。
因此，如何在输出阶段之后输出无阈值损失的低电平成为亟待解决的技术问题。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，从而能够在输出阶段之后输出无阈值损失的低电平信号。
为了实现上述目的，本发明提供一种移位寄存器，包括：
输入模块，与所述移位寄存器的输入端、第一时钟端和第一节点相连，用于在输入阶段响应于所述第一时钟端提供的第一电平信号的控制，将所述输入端与所述第一节点导通；
第一稳压模块，与所述第一节点、第二节点和所述移位寄存器的中间输出端相连，用于在输入阶段将第一节点与第二节点导通，并稳定所述第二节点和所述中间输出端之间的电压；
第一上拉控制模块，与所述中间输出端、所述第二节点和第二时钟端相连，响应于所述第二节点电位的控制，用于在输入阶段和复位阶段将所述第二时钟端提供的第二电平信号传输至所述中间输出端；并在输出阶段将所述第二时钟端提供的第一电平信号传输至所述中间输出端；
上拉模块，与所述中间输出端、移位寄存器的最终输出端和提供第二电平信号的第二电平端相连，用于在输出阶段响应于所述中间输出端电位的控制，将所述第二电平端与所述最终输出端导通；
第一下拉控制模块，与所述中间输出端、第三节点、第三时钟端、所述第二电平端和提供第一电平信号的第一电平端相连，用于在输出阶段响应于所述中间输出端电位的控制，将所述第二电平端与所述第三节点导通；并在输入阶段和复位阶段响应于第三时钟端提供的第一电平信号的控制，将所述第一电平端与所述第三节点导通；
第二稳压模块，与下级节点连接端、所述最终输出端和所述第三节点相连，用于在输出阶段和复位阶段响应于下级节点连接端提供的第一电平信号的控制，稳定所述最终输出端与所述第三节点之间的电压；
下拉晶体管，其栅极与所述第三节点相连，第一极与所述第一电平端相连，第二极与所述最终输出端相连。
优选地，所述第二稳压模块还用于在第一下拉阶段响应于下级节点连接端提供的第一电平信号的控制，稳定所述最终输出端与所述第三节点之间的电压；
所述移位寄存器还包括：
第二上拉控制模块，与所述第一时钟端、所述第一节点、所述第一电平端和第四节点相连，用于在输出阶段响应于所述第一节点电位的控制，将所述第一时钟端提供的第二电平信号传输至所述第四节点；并在第一下拉阶段响应于所述第一时钟端提供的第一电平信号的控制，将所述第一电平端与所述第四节点导通；
第三稳压模块，与所述第二电平端和所述第四节点相连，用于稳定所述第二电平端与所述第四节点之间的电压；
第三上拉控制模块，与所述第四节点、所述第二电平端和所述中间输出端相连，用于在第一下拉阶段和第二下拉阶段响应于所述第四节点电位的控制，将所述第二电平端与所述中间输出端导通；
第二下拉控制模块，与所述中间输出端、所述第三节点和第四时钟端相连，响应于所述第四节点和所述中间输出端的电位的控制，用于在所述第四时钟端提供的信号从第一下拉阶段的第二电平信号变为第二下拉阶段的第一电平信号时，稳定所述第三节点和所述第四时钟端之间的电压。
优选地，所述输入模块包括第一晶体管，所述第一晶体管的栅极与所述第一时钟端相连，所述第一晶体管的第一极与所述移位寄存器的输入端相连，所述第一晶体管的第二极与所述第一节点相连。
优选地，所述第一稳压模块包括第一电容和第二晶体管，
所述第一电容的两端分别与所述第二节点和所述中间输出端相连；
所述第二晶体管的栅极与所述第一电平端相连，所述第二晶体管的第一极与所述第二节点相连，所述第二晶体管的第二极与所述第一节点相连。
优选地，所述第一上拉控制模块包括第三晶体管，所述第三晶体管的栅极与所述第二节点相连，所述第三晶体管的第一极与所述中间输出端相连，所述第三晶体管的第二极与所述第二时钟端相连。
优选地，所述上拉模块包括第四晶体管，所述第四晶体管的栅极与所述中间输出端相连，所述第四晶体管的第一极与所述第二电平端相连，所述第四晶体管的第二极与所述最终输出端相连。
优选地，所述第一下拉控制模块包括第五晶体管和第六晶体管，
所述第五晶体管的栅极与所述中间输出端相连，所述第五晶体管的第一极与所述第二电平端相连，所述第五晶体管的第二极与所述第三节点相连；
所述第六晶体管的栅极与所述第三时钟端相连，所述第六晶体管的第一极与所述第三节点相连，所述第六晶体管的第二极与所述第一电平端相连。
优选地，所述第二稳压模块包括第二电容和第七晶体管，
所述第七晶体管的栅极与所述下级节点连接端相连，所述第七晶体管的第一极与所述最终输出端相邻，所述第七晶体管的第二极与所述第二电容的第一端相连，所述第二电容的第二端与所述第三节点相连。
优选地，所述第二上拉控制模块包括第八晶体管和第九晶体管，
所述第八晶体管的栅极与所述第一时钟端相连，所述第八晶体管的第一极与所述第一电平端相连，所述第八晶体管的第二极与所述第四节点相连；
所述第九晶体管的栅极与所述第一节点相连，所述第九晶体管的第一极与所述第四节点相连，所述第九晶体管的第二极与所述第一时钟端相连。
优选地，所述第三稳压模块包括第三电容，所述第三电容的两端分别与所述第四节点和所述第二电平端相连。
优选地，所述第三上拉控制模块包括第十晶体管，所述第十晶体管的栅极与所述第四节点相连，所述第十晶体管的第一极与所述第二电平端相连，所述第十晶体管的第二极与所述中间输出端相连。
优选地，所述第二下拉控制模块包括第十一晶体管、第十二晶体管和第四电容，
所述第十一晶体管的栅极与所述第四节点相连，所述第十一晶体管的第一极与所述第四电容的第一端相连，所述第十一晶体管的第二极与所述第十二晶体管的第一极相连；
所述第十二晶体管的栅极和所述第四电容的第二端均与所述第三节点相连，所述第十二晶体管的第二极与所述第四时钟端相连。
优选地，所述移位寄存器还包括第四上拉控制模块，所述第四上拉控制模块与所述第四节点、所述第二时钟端、所述第一节点和所述第二电平端相连，用于在所述第二下拉阶段响应于所述第四节点的电位和所述第二时钟端提供的第一电平信号的控制，将所述第二电平端与所述第一节点导通。
优选地，所述第四上拉控制模块包括第十三晶体管和第十四晶体管，
所述第十三晶体管的栅极与所述第四节点相连，所述第十三晶体管的第一极与所述第二电平端相连，所述第十三晶体管的第二极与所述第十四晶体管的第一极相连；
所述第十四晶体管的栅极与所述第二时钟端相连，所述第十四晶体管的第二极与所述第一节点相连。
相应地，本发明还提供一种如上所述的移位寄存器的驱动方法，包括：
在输入阶段，所述输入模块将移位寄存器的输入端与所述第一节点导通；所述第一稳压模块将所述第一节点与所述第二节点导通；所述第一上拉控制模块将所述第二时钟端提供的第二电平信号传输至中间输出端；所述第一下拉控制模块将所述第一电平端与所述第三节点导通；所述下拉晶体管将所述第一电平端与所述最终输出端导通；
在输出阶段，所述第一上拉控制模块将所述第二时钟端提供的第一电平信号传输至中间输出端；所述上拉模块将所述第二电平端与所述最终输出端导通；
在复位阶段，所述第一上拉控制模块将所述第二时钟端提供的第二电平信号传输至中间输出端；所述第一下拉控制模块将所述第一电平端与所述第三节点导通；所述下拉晶体管将第一电平端与最终输出端导通；所述第二稳压模块将最终输出端和所述第三节点之间的电压稳定保持与输出阶段相同。
优选地，所述移位寄存器为权利要求2所述的移位寄存器，在输出阶段，所述第二上拉控制模块将所述第一时钟端提供的第二电平信号传输至所述第四节点；
在所述复位阶段之后还包括：
在第一下拉阶段，所述第二上拉控制模块将所述第一电平端与所述第四节点导通；
在第二下拉阶段，所述第三稳压模块将所述第四节点的电位保持与第一下拉阶段相同；所述第二下拉控制模块将所述第三节点和第四时钟端之间的电压保持与之前的第一下拉阶段相同；
所述第一下拉阶段和所述第二下拉阶段交替进行。
相应地，本发明还提供一种栅极驱动电路，包括级联的多个移位寄存器，所述移位寄存器为上述移位寄存器；
除最后一级移位寄存器以外，其余每级移位寄存器的中间输出端均与下一级移位寄存器的输入端相连；除最后一级移位寄存器以外，其余每级移位寄存器的下级节点连接端均与下一级移位寄存器的第一节点相连。
相应地，本发明还提供一种显示装置，包括本发明提供的上述栅极驱动电路。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1是本发明实施例一提供的移位寄存器的模块结构示意图；
图2是本发明实施例二提供的移位寄存器的模块结构示意图；
图3是本发明实施例三提供的移位寄存器的结构示意图；
图4是本发明提供的移位寄存器的工作时序图；
图5是本发明实施例四提供的一种移位寄存器的驱动方法流程图；
图6是本发明实施例五提供的一种栅极驱动电路的结构示意图。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
图1是本发明实施例一提供的移位寄存器的模块结构示意图，如图1所示，所述移位寄存器包括输入模块1、第一稳压模块2、第一上拉控制模块3、上拉模块4、第一下拉控制模块5、第二稳压模块6和下拉晶体管Tp。其中：
输入模块1与所述移位寄存器的输入端IN、第一时钟端CK、第一节点N1相连，用于在输入阶段响应于第一时钟端CK提供的第一电平信号的控制，将移位寄存器的输入端IN与第一节点N1导通。第一节点N1为输入模块1和第一稳压模块2之间的连接节点。
第一稳压模块2与第一节点N1、第二节点N2和所述移位寄存器的中间输出端GOUT相连，用于在输入阶段将第一节点N1与第二节点N2导通，并稳定第二节点N2和中间输出端GOUT之间的电压，以使第一节点N1在输出阶段没有信号输入时，能够保持第二节点N2与中间输出端GOUT之间的电压与输入阶段相同。其中，第二节点N2为第一稳压模块2与第一上拉控制模块3之间的连接节点；中间输出端GOUT用于连接下一级移位寄存器的输入端。
第一上拉控制模块3与中间输出端GOUT、第二节点N2和第二时钟端CB相连，响应于第二节点N2电位的控制，用于在输入阶段和复位阶段将第二时钟端CB提供的第二电平信号传输至中间输出端GOUT；并在输出阶段将第二时钟端CB提供的第一电平信号传输至中间输出端GOUT。
上拉模块4与中间输出端GOUT、移位寄存器的最终输出端EOUT和提供第二电平信号的第二电平端VGH相连，用于在输出阶段响应于中间输出端GOUT电位的控制，将第二电平端VGH与最终输出端EOUT导通。其中，最终输出端EOUT用于与栅线相连，以向栅线提供扫描信号。
第一下拉控制模块5与中间输出端GOUT、第三节点N3、第三时钟端CLK、第二电平端VGH和提供第一电平信号的第一电平端VGL相连，用于在输出阶段响应于中间输出端GOUT电位的控制，将第二电平端VGH与第三节点N3导通；并在输入阶段和复位阶段响应于第三时钟端CLK提供的第一电平信号的控制，将第一电平端VGL与第三节点N3导通。其中，第三节点N3为下拉晶体管的栅极、第二稳压模块以及第二下拉控制模块之间的连接节点。
第二稳压模块6与下级节点连接端Next、最终输出端EOUT和第三节点N3相连，用于在输出阶段和复位阶段响应于下级节点连接端Next提供的第一电平信号的控制，稳定最终输出端EOUT和第三节点N3之间的电压，即，在输出阶段对最终输出端EOUT和第三节点N3之间的电压进行存储，且在复位阶段保持存储的电压与输出阶段相同。其中，下级节点连接端Next用于连接下一级移位寄存器的第一节点N1。
下拉晶体管Tp的栅极与第三节点N3相连，第一极与第一电平端VGL相连，第二极与移位寄存器的最终输出端EOUT相连。下拉晶体管Tp的第一极和第二极在其栅极接收到第一电平信号时导通。
上述各模块中可以包括晶体管，第一电平信号和第二电平信号可以根据各模块中的晶体管和下拉晶体管Tp的类型确定，当各个晶体管为N型晶体管时，第一电平信号为高电平信号，第二电平信号为低电平信号；当各个晶体管为P型晶体管时，第一电平信号为低电平信号，第二电平信号为高电平信号，相应地，第一电平端VGL为低电平信号端，第二电平端VGH为高电平信号端。本发明以移位寄存器中的各晶体管为P型晶体管、第一电平信号为低电平信号、第二电平信号为高电平信号、移位寄存器的最终输出端EOUT在输出阶段输出高电平信号为例进行介绍。
现有技术中移位寄存器在输出阶段之后输出有阈值损失的低电平信号的原因在于：在输出阶段之后的复位阶段，下拉晶体管的栅极接收到的低电平信号与下拉晶体管的源极所连接的低电平信号端的电位相同，但P型晶体管是在栅极小于源极电位、且电位差不小于P型晶体管阈值的绝对值时才充分开启，因此，目前移位寄存器的下拉晶体管在复位阶段并不能充分开启，导致低电平信号端的信号传输至移位寄存器的输出端时产生阈值损失。例如，下拉晶体管的阈值电压为-1V，当下拉晶体管栅极电位和源极电位均为-7V时，下拉晶体管并不能将源极的-7V的电位充分传输至漏极，漏极电位最多会达到-6V。同理，N型晶体管在传输高电平信号时也会有阈值损失，那么，对于移位寄存器的各晶体管为N型晶体管、移位寄存器在输出阶段低电平信号的情况，移位寄存器在复位阶段输出的高电平信号也会有阈值损失。
和现有技术相比，本发明中的移位寄存器的工作过程如下：在输入阶段，输入端IN的第一电平信号(低电平信号)通过输入模块1和第一稳压模块2传输至第二节点N2；第一上拉控制模块3将第二时钟端CB提供的高电平信号传输至中间输出端GOUT；第一下拉控制模块5在第三时钟端CLK的第一电平信号的控制下，将第一电平端VGL的第一电平信号传输至第三节点N3，从而使下拉晶体管Tp开启，最终输出端EOUT接收到第一电平端VGL的低电平信号。在输出阶段，在第一稳压模块2的稳压作用下，第二节点N2保持低电位，从而使第一上拉控制模块3将第二时钟端CB的低电平信号传输至中间输出端GOUT，进而在中间输出端GOUT的低电位控制下，第一下拉控制模块5将第二电平端VGH的第二电平信号(高电平信号)传输至第三节点N3；此时，上拉模块4将第二电平端VGH的高电平信号传输至最终输出端EOUT。在复位阶段，在第三时钟端CLK提供的低电平信号的控制下，第一下拉控制模块5将第一电平端VGL的低电平信号传输至第三节点N3，从而使得下拉晶体管Tp开启，最终输出端EOUT接收到第一电平端VGL的低电平信号；此时，由于最终输出端EOUT的电位相较于输出阶段有所降低，因此，在第二稳压模块6的稳压作用下，第三节点N3在复位阶段开始时的低电位基础上进一步降低，从而保证下拉晶体管Tp可以充分开启，进而使得最终输出端EOUT可以输出无阈值损失的低电平信号。
例如，第一电平信号为-7V的信号，第二电平信号为+7V的信号，下拉晶体管Tp的阈值电压为-1V。这种情况下，对于本发明的移位寄存器而言，在输入阶段，输入端IN提供的-7V的信号通过输入模块1和第一稳压模块2向第二节点N2传输；此时，若输入模块1包括阈值电压为-1V的晶体管，则第二节点N2电位达到-7+|-1|＝-6V。在输出阶段，第二时钟端的-7V的信号通过第一上拉控制模块3向中间输出端GOUT传输，此时，在第一稳压模块2的稳压作用下，第一节点N1的电位达到-6-(7+7)＝-20V，因此，第一下拉控制模块5将第二电平端VGH与第三节点N3导通，第三节点N3达到+7V的电位；另外，在中间输出端GOUT的电位控制下，上拉模块4将第二电平端VGH与最终输出端导通，最终输出端EOUT达到+7V的电位，从而使得最终输出端EOUT与第三节点N3之间的电压为0V。在复位阶段，第一下拉控制模块5将第一电平端VGL的-7V的信号传输至第三节点N3，从而使得下拉晶体管Tp开启，最终输出端EOUT开始先达到-6V的电位；而由于最终输出端的电位由之前的+7V降低为-6V，因此，在第二稳压模块6的稳压作用下，第三节点N3的电位会在之前的-7V的基础上进一步降低至-7-(7+6)＝-20V，从而保证下拉晶体管Tp可以充分开启，以将第一信号端VGL的-7V的电压充分传输至最终输出端EOUT。
图2是本发明实施例二提供的移位寄存器的模块结构示意图，如图2所示，所述移位寄存器相较于实施例一的移位寄存器而言，还包括第二上拉控制模块7、第三稳压模块8、第三上拉控制模块9和第二下拉控制模块10。其中：
第二上拉控制模块7与第一时钟端CK、第一节点N1、第一电平端VGL和第四节点N4相连，用于在输出阶段响应于第一节点N1电位的控制，将第一时钟端CK提供的第二电平信号传输至第四节点N4；在第一下拉阶段响应于第一时钟端CK的第一电平信号的控制，将第一电平端VGL与第四节点N4导通。
第三稳压模块8与第二电平端VGH和第四节点N4相连，用于稳定第二电平端VGH与第四节点N4之间的电压。其中，第四节点N4为第二上拉控制模块7与第三稳压模块8之间的连接节点。
第三上拉控制模块9与第四节点N4、第二电平端VGH和中间输出端GOUT相连，用于在第一下拉阶段和第二下拉阶段响应于第四节点N4电位的控制，将第二电平端VGH与中间输出端GOUT导通。
第二下拉控制模块10与中间输出端GOUT、第三节点N3和第四时钟端CLB相连，响应于第四节点N4和中间输出端GOUT的电位的控制，用于在第一下拉阶段对所述第三节点N3和第四时钟端CLB之间的电压进行存储；且在第四时钟端CLB提供的信号从第一下拉阶段的第二电平信号变为第二下拉阶段的第一电平信号时，稳定第三节点N3和第四时钟端CLB之间的电压。
图2的移位寄存器在工作时，在输出阶段，第一节点N1达到低电位(参见上文描述)，在第一节点N1的低电位的控制下，第二上拉控制模块7将第一时钟端CK提供的高电平信号传输至第四节点N4；此时，第三上拉控制模块9并不会将第二电平端VGH与中间输出端GOUT导通，从而保证中间输出端GOUT在输出阶段的低电位。在复位阶段之后的第一下拉阶段，第二上拉控制模块7将第一电平端VGL的低电平信号传输至第四节点N4，这时，第三上拉控制模块9将第二电平端VGH的高电平信号传输至中间输出端GOUT，进而防止最终输出端EOUT通过上拉模块4与第二电平端VGH导通；另外，第三节点N3在第二稳压模块6的稳压作用下保持上一阶段的低电位，而在第三节点N3的低电位和第四节点N4的低电位的共同控制下，第二下拉控制模块10将第四时钟端CLB与第三节点N3之间的电压稳定为当前状态。在第二下拉阶段，第三节点N3开始先保持第一下拉阶段的低电位，第四节点N4在第三稳压模块8的稳压作用下保持低电位；在第三节点N3和第四节点N4的低电位控制下，第二下拉控制模块10将第四时钟端CLB与第三节点N3之间的电位稳定为与第一下拉阶段相同；而由于第四时钟端CLB提供的信号从第一下拉阶段的高电平跳变为第二下拉阶段的低电平信号，因此，第三节点N3的电位也会相应地再降低。其中，第一下拉阶段和第二下拉阶段可以交替进行，从而周期性地将第三节点N3拉低至较低电位，以防止因晶体管漏电而导致第三节点N3电位升高，因此，图2的移位寄存器能够使第三节点N3在复位阶段之后一直处于比第一电平端VGL更低的电位，从而保证下拉晶体管Tp的充分开启，最终输出端EOUT无阈值损失地输出低电平信号。和图1的移位寄存器相比，图2的移位寄存器能够将第三节点N3保持与复位阶段相同或更低的电位，以防止出现因第三节点N3漏电而无法使下拉晶体管Tp充分开启的现象。
同样以上文中第一电平信号为-7V的信号、第二电平信号为+7V的信号、下拉晶体管Tp的阈值电压为-1V为例，在图2的移位寄存器中，在输入阶段，和图1相同的，第二节点N2电位达到-7+|-1|＝-6V。在输出阶段，和图1相同的，第一节点N1的电位达到-20V，第三节点的电位N3达到+7V，最终输出端EOUT的电位达到+7V。在复位阶段，第三节点N3的电位在-7V的基础上进一步降低至-20V，从而保证下拉晶体管Tp可以充分开启。在第一下拉阶段，第二上拉控制模块7将第一电平端VGL的-7V的信号向第四节点N4传输，这时，中间输出端GOUT通过第三上拉控制模块9接收到第二电平端VGH提供的+7V的信号；另外，第三节点N3在第二稳压模块6的稳压作用下保持上一阶段-20V的电位；而在第三节点N3和第四节点N4的低电位的共同控制下，第二下拉控制模块10将第四时钟端CLB与第三节点N3之间的电压稳定为当前状态。在第二下拉阶段，第四时钟端CLB提供的信号电压从第一下拉阶段的+7V跳变为第二下拉阶段的-7V，从而使第三节点N3的电位进一步降低，从而达到-20-(7+7)＝-27V。
优选地，所述移位寄存器还包括第四上拉控制模块11，第四上拉控制模块11与第四节点N4、第二时钟端CB、第一节点N1和第二电平端VGH相连，用于在所述第二下拉阶段响应于第四节点N4的电位和第二时钟端CB提供的第一电平信号的控制，将第二电平端VGH与第一节点N1导通。第四上拉控制模块11能够保证第一节点N1和第二节点N2在第二下拉阶段处于高电位，从而保证第二时钟端CB与中间输出端GOUT断开，防止中间输出端GOUT受到第二时钟端CB的低电平信号的影响。
图3是本发明实施例三提供的移位寄存器的结构示意图，实施例三的移位寄存器为图2的移位寄存器的一种具体化实施方式。下面结合图3对实施例三的移位寄存器的结构进行介绍。
输入模块1包括第一晶体管T1，第一晶体管T1的栅极与第一时钟端CK相连，第一晶体管T1的第一极与所述移位寄存器的输入端IN相连，第一晶体管T1的第二极与第一节点N1相连。
第一稳压模块2包括第一电容C1和第二晶体管T2。第一电容C1的两端分别与第二节点N2和中间输出端GOUT相连。第二晶体管T2的栅极与第一电平端VGL相连，第二晶体管T2的第一极与第二节点N2相连，第二晶体管T2的第二极与第一节点N1相连。
第一上拉控制模块3包括第三晶体管T3，第三晶体管T3的栅极与第二节点N2相连，第三晶体管T3的第一极与中间输出端GOUT相连，第三晶体管T3的第二极与第二时钟端CB相连。
上拉模块4包括第四晶体管T4，第四晶体管T4的栅极与中间输出端GOUT相连，第四晶体管T4的第一极与第二电平端VGH相连，第四晶体管T4的第二极与最终输出端EOUT相连。
第一下拉控制模块5包括第五晶体管T5和第六晶体管T6。其中，第五晶体管T5的栅极与中间输出端GOUT相连，第五晶体管T5的第一极与第二电平端VGH相连，第五晶体管T5的第二极与第三节点N3相连。第六晶体管T6的栅极与第三时钟端CLK相连，第六晶体管T6的第一极与第三节点N3相连，第六晶体管T6的第二极与第一电平端VGL相连。
第二稳压模块6包括第二电容C2和第七晶体管T7。其中，第七晶体管T7的栅极与下级节点连接端Next相连，第七晶体管T7的第一极与最终输出端EOUT相邻，第七晶体管T7的第二极与第二电容C2的第一端相连，第二电容C2的第二端与第三节点N3相连。
第二上拉控制模块7包括第八晶体管T8和第九晶体管T9。其中，第八晶体管T8的栅极与第一时钟端CK相连，第八晶体管T8的第一极与第一电平端VGL相连，第八晶体管T8的第二极与第四节点N4相连。第九晶体管T9的栅极与第一节点N1相连，第九晶体管T9的第一极与第四节点N4相连，第九晶体管T9的第二极与第一时钟端CK相连。
第三稳压模块8包括第三电容C3，第三电容C3的两端分别与第四节点N4和第二电平端VGH相连。
第三上拉控制模块9包括第十晶体管T10，第十晶体管T10的栅极与第四节点N4相连，第十晶体管T10的第一极与第二电平端VGH相连，第十晶体管T10的第二极与中间输出端GOUT相连。
第二下拉控制模块10包括第十一晶体管T11、第十二晶体管T12和第四电容C4。其中，第十一晶体管T11的栅极与第四节点N4相连，第十一晶体管T11的第一极与第四电容C4的第一端相连，第十一晶体管T11的第二极与第十二晶体管T12的第一极相连。第十二晶体管T12的栅极和第四电容C4的第二端均与第三节点N3相连，第十二晶体管T12的第二极与第四时钟端CLB相连。
第四上拉控制模块11包括第十三晶体管T13和第十四晶体管T14。其中，第十三晶体管T13的栅极与第四节点N4相连，所述第十三晶体管T13的第一极与第二电平端VGH相连，第十三晶体管T13的第二极与第十四晶体管T14的第一极相连。第十四晶体管T14的栅极与第二时钟端CB相连，第十四晶体管的第二极与第一节点N1相连。
在本实施例中，“第一极”具体是指晶体管的源极，“第二极”具体是指晶体管的漏极。当然，“第一极”与“第二极”可进行互换。另外，在本实施例中，各晶体管优选为P型晶体管。
下面结合图3和图4对本实施例中的移位寄存器的工作过程进行介绍。其中，各晶体管均为P型晶体管，第一电平端VGL提供低电平信号，第二电平端VGH提供高电平信号，低电平信号的电压为VL，高电平信号的电压为VH。图4是本发明提供的移位寄存器的工作时序图，如图3所示，该移位寄存器的工作过程包括：输入阶段t1、输出阶段t2、复位阶段t3、第一下拉阶段t4和第二下拉阶段t5，第一下拉阶段t4和第二下拉阶段t5在复位阶段t3之后交替进行。
在输入阶段t1，移位寄存器的输入端IN接收到低电平信号，第一时钟端CK提供高电平信号，第二时钟端CB提供高电平信号，第三时钟端CLK提供低电平信号，第四时钟端CLB提供高电平信号。
在第一时钟端CK提供的低电平信号的控制下，第一晶体管T1开启；在第一电平端VGL提供的低电平信号的控制下，第二晶体管T2开启，输入端IN与第一节点N1和第二节点N2导通。由于P型晶体管在栅极电位小于源极电位且差值至少为晶体管阈值时，才充分开启(即，P型晶体管在传输低电平信号时会有阈值损失)，因此，第一节点N1的电位为VL+|Vth|，VL为输入端IN提供的低电平信号的电压，|Vth|为第一晶体管T1阈值电压的绝对值。而由于第一电平端VGL的电位小于第一节点N1的电位，因此，第二晶体管T2充分开启，第二节点N2的电位达到VL+|Vth|，从而使得第三晶体管T3开启，中间输出端GOUT接收到第二时钟端CB的高电平信号。
由于中间输出端GOUT达到高电位，因此，第五晶体管T5关断；而第六晶体管T6在第三时钟端CLK提供的高电平信号的控制下开启，从而将第一电平端VGL的低电平信号传输至第三节点N3，进而控制下拉晶体管Tp开启，最终输出端EOUT接收到第一电平端VGL的低电平信号。
其中，在第一个显示周期，第三节点N3在输入阶段通过第六晶体管T6接收到第一电平端VGL的低电平信号，而在第一个显示周期之后，第三节点N3在输入阶段保持上一显示周期结束时的电位(该电位比第一电平端VGL的低电平更低，具体参见下文描述)。
在输出阶段t2，移位寄存器的输入端IN接收到高电平信号，第一时钟端CK和第三时钟端CLK提供高电平信号，第二时钟端CB和第四时钟端CLB提供低电平信号；下级节点连接端Next提供低电平信号。
此时，第一晶体管T1关断，第三晶体管T3将第二时钟端CB的低电平信号传输至中间输出端GOUT。由于中间输出端GOUT的电位相对于输入阶段t1有所降低，因此在C1的自举作用下，第二节点N2的电位进一步降低，达到2VL+|Vth|-VH，从而使得第三晶体管T3更充分的开启。另外，由于此时第二晶体管T2的栅极电位高于第二节点N2的电位，因此，第二晶体管T2关断，从而防止第一节点N1漏电。
在第三时钟端CLK的高电平信号控制下，第六晶体管T6关断。而由于中间输出端GOUT达到低电位，因此第四晶体管T4和第五晶体管T5均开启，第三节点N3和最终输出端EOUT接收到第二电平端VGH的高电平信号。同时，第七晶体管T7在下级节点连接端Next提供的低电平信号的控制下开启，第二电容C2两端的电位分别与最终输出端EOUT和第三节点N3的电位相同。
另外，由于第一晶体管T1和第二晶体管T2均关断，则第一节点N1保持上一阶段的低电位，从而使得第九晶体管T9开启，进而将第一时钟端CK的高电平信号传输至第四节点N4。在第四节点N4的高电位的控制下，第十晶体管T10和第十一晶体管T11均关断，以防止第二信号端VGH的高电平信号对中间输出端GOUT电位的影响，以及防止第四时钟端CLKB对第三节点N3电位的影响。
在复位阶段t3，移位寄存器的输入端IN接收到高电平信号，第一时钟端CK、第二时钟端CB和第四时钟端CLKB均提供高电平信号，第三时钟端CLK提供低电平信号；下级节点连接端提供低电平信号。
和输出阶段t2中相同地，第一晶体管T1和第二晶体管T2均关断，第三晶体管T3开启。此时，第二时钟端CB的高电平信号传输至中间输出端GOUT。在中间输出端GOUT高电位的控制下，第四晶体管T4和第五晶体管T5均关断。同时，第六晶体管T6在第三时钟端CLK提供的高电平信号的控制下开启，从而使第三节点N3与第一电平端VGL导通而达到低电位。
在第三节点N3低电位的控制下，下拉晶体管Tp开启，以将最终输出端EOUT与第一电平端VGL导通，从而导致最终输出端EOUT的电位相较于输出阶段t2有所降低。同时，第七晶体管T7在下级节点连接端提供的低电平信号的控制下开启，从而使得第二电容C2的第一端的电位相较于输出阶段t2降低，因此，在第二电容C2的自举作用下，第三节点N3(即，第二电容C2第二端)的电位将进一步降低至VL以下，从而保证下拉晶体管Tp更充分地开启，进而使得最终输出端EOUT输出无阈值损失的低电平信号。
在第一下拉阶段t4，移位寄存器的输入端IN接收到高电平信号，第一时钟端CK和第三时钟端CLK均提供低电平信号，第二时钟端CB和第四时钟端CLB均提供高电平信号；下级节点连接端Next提供低电平信号。
由于第一时钟端CK提供低电平信号，因此第一晶体管T1开启，将输入端IN的高电平信号传输至第一节点N1；且第二晶体管T2在第一信号端VGL的控制下开启，从而使第二节点N2接收到输入端IN的高电平信号，进而将第三晶体管T3关断。与此同时，第八晶体管T8在第一时钟端CK提供的低电平信号的控制下开启，从而将第一电平端VGL的低电平信号传输至第四节点N4。
在第四节点N4的低电位控制下，第十晶体管T10开启，以将第二电平端VGH的高电平信号传输至中间输出端GOUT，从而使第四晶体管T4和第五晶体管T5均关断。另外，第七晶体管T7在下级节点连接端Next提供的低电平信号的控制下保持开启，第二电容C2使第三节点N3保持复位阶段t3的低电位，从而使第十二晶体管T12开启。又由于第四节点N4处于低电位状态，因此，第十一晶体管T11开启，此时，第四电容C4存储第四节点N4与第四时钟端CLB提供的高电平信号之间的电位差。
在第二下拉阶段t5，移位寄存器的输入端IN接收到高电平信号，第一时钟端CK和第三时钟端CLK均提供高电平信号，第二时钟端CB和第四时钟端CLB均提供低电平信号；下级节点连接端Next提供高电平信号。
由于第一时钟端CK提供高电平信号，因此，第八晶体管T8和第一晶体管T1均关断；在第一电容C1的稳压作用下，第一节点N1保持之前第一下拉阶段t4的高电位，从而使第九晶体管T9也关断；在第三电容C3的稳压作用下，第四节点N4保持第一下拉阶段t4的低电位。另外，在第四电容C4的稳压作用下，第三节点N3先保持第一下拉阶段t4的低电位。
由于第三节点N3和第四节点N4处于低电位，因此第十一晶体管T11开启和第十二晶体管T12均开启，第四电容C4的第一端接收到第四时钟端CLB的低电平信号。由于第四电容C4第一端的电位相较于第一下拉阶段有所降低，因此，第四电容C4第二端(即，第三节点N3)的电位也会相应降低，达到比第一下拉阶段t4时的低电位更低的状态，从而保证下拉晶体管Tp的充分开启，进而使最终输出端EOUT输出无阈值损失的低电平信号。
另外，由于在实际应用中，晶体管中难免会产生寄生电容，这样就容易导致当晶体管源极或漏极连接的时钟端发生信号跳变时，其栅极电位也会发生波动，从而影响晶体管的开启程度。而本实施例的移位寄存器在第二下拉阶段t5，第十三晶体管T13在第四节点N4低电位的控制下开启，第十四晶体管T14在第二时钟端CB提供的低电平信号的控制下开启，从而将第二电平端VGH的高电平信号传输至第一节点N1，进而通过第二晶体管T2传输至第二节点N2，从而稳定第二节点N2的电位，以保证第三晶体管T3处于关断状态。
在本实施例中，第一下拉阶段t4和第二下拉阶段t5可以在复位阶段t3之后交替进行，直至移位寄存器的输入端IN再次接收到低电平信号而进入下一周期。通过在第二下拉阶段t5将第三节点N3的电位在第一下拉阶段t4的基础上进一步下拉，可以防止因晶体管的漏电而导致第三节点N3电位升高的情况，保证下拉晶体管Tp的充分开启。
另外，如图4的时序中，输出阶段t2与输入阶段t1之间、第二下拉阶段t5与其之前第一下拉阶段t4之间、以及第二下拉阶段t5与其之后的第一下拉阶段t4之间均存在间隔阶段t0。在每个间隔阶段t0，第一时钟端CK和第二时钟端CB均提供高电平信号；第三时钟端CLK和第四时钟端CLB在每个间隔阶段t0中提供的信号分别与各自在该间隔阶段t0之后的下一阶段中提供的信号相同。该间隔阶段t0的设置作用将在下文的栅极驱动电路中进行说明，这里先不赘述。
图5是本发明实施例四提供的一种移位寄存器的驱动方法流程图，该移位寄存器采用上述实施例一至实施例三中任一提供的移位寄存器，如图5所示，所述驱动方法包括：
S1、在输入阶段，输入模块将移位寄存器的输入端与所述第一节点导通；第一稳压模块将所述第一节点与所述第二节点导通，所述第一上拉控制模块将所述第二时钟端提供的第二电平信号传输至中间输出端；所述第一下拉控制模块将所述第一电平端与所述第三节点导通；所述下拉晶体管将所述第一电平端与所述最终输出端导通。
S2、在输出阶段，所述第一上拉控制模块将所述第二时钟端提供的第一电平信号传输至中间输出端；所述上拉模块将所述第二电平端与所述最终输出端导通。
S3、在复位阶段，所述第一上拉控制模块将所述第二时钟端提供的第二电平信号传输至中间输出端；所述第一下拉控制模块将所述第一电平端与所述第三节点导通；所述下拉晶体管将第一电平端与最终输出端导通；所述第二稳压模块将最终输出端和所述第三节点之间的电压稳定保持与输出阶段相同。
当移位寄存器还包括第二上拉控制模块、第三稳压模块、第三上拉控制模块和第二下拉控制模块时，在步骤S2中的输出阶段，所述第二上拉控制模块将所述第一时钟端提供的第二电平信号传输至所述第四节点。所述驱动方法还包括在复位阶段之后进行的：
S4、在第一下拉阶段，所述第二上拉控制模块将所述第一电平端与所述第四节点导通。
S5、在第二下拉阶段，所述第三稳压模块将所述第四节点的电位保持与第一下拉阶段相同；所述第二下拉控制模块将所述第三节点和第四时钟端之间的电压保持与之前的第一下拉阶段相同。
所述第一下拉阶段和所述第二下拉阶段交替进行，直至下一周期。
另外，当移位寄存器还包括第四上拉控制模块时，在第二下拉阶段，第四上拉控制模块将第二电平端与第一节点导通，以保证第一节点处于高电位。
上述各步骤的具体工作过程已在上述实施例一至实施例三中进行介绍，此处不再赘述。
图6是本发明实施例五提供的一种栅极驱动电路的结构示意图，如图6所示，所述栅极驱动电路包括级联的多个移位寄存器GOA_1、GOA_2……GOA_n-1、GOA_n，所述该移位寄存器采用上述实施例一至三中任一提供的移位寄存器。
其中，各级移位寄存器的最终输出端EOUT分别与各条栅线G1、G2……Gn一一对应相连。除最后一级移位寄存器GOA_n以外，其余每级移位寄存器的中间输出端GOUT均与下一级移位寄存器的输入端IN相连。并且，除最后一级移位寄存器GOA_n以外，其余每级移位寄存器的下级节点连接端Next均与下一级移位寄存器的第一节点N1相连，从而在不增加额外电源信号的情况下，利用上下级信号实现上一级移位寄存器的无阈值损失的低电平输出。
另外，第一级移位寄存器GOA_1的输入端IN与帧起始端STV相连，最后一级移位寄存器GOA_n的下级节点连接端Next的信号与信号端END相连，信号端END用于在最后一级移位寄存器GOA_n的输出阶段、复位阶段和第一下拉阶段提供低电平信号。
另外，栅极驱动电路还可以包括第一时钟信号线CKL、第二时钟信号线CBL、第三时钟信号线CLKL和第四时钟信号线CLBL，该四条信号线均用于提供时钟信号。其中，奇数级移位寄存器的第一时钟端CK、偶数级移位寄存器的第二时钟端CB均与第一时钟信号线CKL相连，奇数级移位寄存器的第二时钟端CB、偶数级移位寄存器的第一时钟端CK均与第二时钟信号线CBL相连，奇数级移位寄存器的第三时钟端CLK、偶数级移位寄存器的第四时钟端CLB均与第三时钟信号线CBL相连，奇数级移位寄存器的第四时钟端CLB、偶数级移位寄存器的第三时钟端CLK均与第四时钟信号线CLKL相连。
由于移位寄存器单元的最终输出端是在其第二时钟端CB提供低电平信号时才输出低电平信号的，因此，当第一时钟信号线CKL和第二时钟信号线CBL中的一者提供高电平信号时，则有一级移位寄存器的最终输出端输出高电平信号。例如，若第一级移位寄存器的最终输出端在图4中t2阶段输出高电平信号时，则第二级移位寄存器的最终输出端在t4阶段输出高电平信号，第三级移位寄存器的最终输出端在第二个t4阶段输出高电平信号，以此类推。而图4中，间隔阶段t0设置能够使各级移位寄存器的输出阶段均匀分布。需要说明的是，本发明对各时钟信号线CKL、CBL、CLKL和CLBL提供的时钟信号的占空比不作限定，只要使各级移位寄存器的输出阶段之间的间隔相同即可。
本发明实施例五提供的栅极驱动电路能够利用上下级移位寄存器的信号实现移位寄存器无阈值损失的输出低电平信号，具有简单的结构。
本发明实施例六提供一种显示装置，该显示装置包括上述实施例五中提供的栅极驱动电路。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (18)

1.一种移位寄存器，其特征在于，包括：
输入模块，与所述移位寄存器的输入端、第一时钟端和第一节点相连，用于在输入阶段响应于所述第一时钟端提供的第一电平信号的控制，将所述输入端与所述第一节点导通；
第一稳压模块，与所述第一节点、第二节点和所述移位寄存器的中间输出端相连，用于在输入阶段将第一节点与第二节点导通，并稳定所述第二节点和所述中间输出端之间的电压；
第一上拉控制模块，与所述中间输出端、所述第二节点和第二时钟端相连，响应于所述第二节点电位的控制，用于在输入阶段和复位阶段将所述第二时钟端提供的第二电平信号传输至所述中间输出端；并在输出阶段将所述第二时钟端提供的第一电平信号传输至所述中间输出端；
上拉模块，与所述中间输出端、移位寄存器的最终输出端和提供第二电平信号的第二电平端相连，用于在输出阶段响应于所述中间输出端电位的控制，将所述第二电平端与所述最终输出端导通；
第一下拉控制模块，与所述中间输出端、第三节点、第三时钟端、所述第二电平端和提供第一电平信号的第一电平端相连，用于在输出阶段响应于所述中间输出端电位的控制，将所述第二电平端与所述第三节点导通；并在输入阶段和复位阶段响应于第三时钟端提供的第一电平信号的控制，将所述第一电平端与所述第三节点导通；
第二稳压模块，与下级节点连接端、所述最终输出端和所述第三节点相连，用于在输出阶段和复位阶段响应于下级节点连接端提供的第一电平信号的控制，稳定所述最终输出端与所述第三节点之间的电压；
下拉晶体管，其栅极与所述第三节点相连，第一极与所述第一电平端相连，第二极与所述最终输出端相连。
2.根据权利要求1所述的移位寄存器，其特征在于，所述第二稳压模块还用于在第一下拉阶段响应于下级节点连接端提供的第一电平信号的控制，稳定所述最终输出端与所述第三节点之间的电压；
所述移位寄存器还包括：
第二上拉控制模块，与所述第一时钟端、所述第一节点、所述第一电平端和第四节点相连，用于在输出阶段响应于所述第一节点电位的控制，将所述第一时钟端提供的第二电平信号传输至所述第四节点；并在第一下拉阶段响应于所述第一时钟端提供的第一电平信号的控制，将所述第一电平端与所述第四节点导通；
第三稳压模块，与所述第二电平端和所述第四节点相连，用于稳定所述第二电平端与所述第四节点之间的电压；
第三上拉控制模块，与所述第四节点、所述第二电平端和所述中间输出端相连，用于在第一下拉阶段和第二下拉阶段响应于所述第四节点电位的控制，将所述第二电平端与所述中间输出端导通；
第二下拉控制模块，与所述中间输出端、所述第三节点和第四时钟端相连，响应于所述第四节点和所述中间输出端的电位的控制，用于在所述第四时钟端提供的信号从第一下拉阶段的第二电平信号变为第二下拉阶段的第一电平信号时，稳定所述第三节点和所述第四时钟端之间的电压。
3.根据权利要求1或2所述的移位寄存器，其特征在于，所述输入模块包括第一晶体管，所述第一晶体管的栅极与所述第一时钟端相连，所述第一晶体管的第一极与所述移位寄存器的输入端相连，所述第一晶体管的第二极与所述第一节点相连。
4.根据权利要求1或2所述的移位寄存器，其特征在于，所述第一稳压模块包括第一电容和第二晶体管，
所述第一电容的两端分别与所述第二节点和所述中间输出端相连；
所述第二晶体管的栅极与所述第一电平端相连，所述第二晶体管的第一极与所述第二节点相连，所述第二晶体管的第二极与所述第一节点相连。
5.根据权利要求1或2所述的移位寄存器，其特征在于，所述第一上拉控制模块包括第三晶体管，所述第三晶体管的栅极与所述第二节点相连，所述第三晶体管的第一极与所述中间输出端相连，所述第三晶体管的第二极与所述第二时钟端相连。
6.根据权利要求1或2所述的移位寄存器，其特征在于，所述上拉模块包括第四晶体管，所述第四晶体管的栅极与所述中间输出端相连，所述第四晶体管的第一极与所述第二电平端相连，所述第四晶体管的第二极与所述最终输出端相连。
7.根据权利要求1或2所述的移位寄存器，其特征在于，所述第一下拉控制模块包括第五晶体管和第六晶体管，
所述第五晶体管的栅极与所述中间输出端相连，所述第五晶体管的第一极与所述第二电平端相连，所述第五晶体管的第二极与所述第三节点相连；
所述第六晶体管的栅极与所述第三时钟端相连，所述第六晶体管的第一极与所述第三节点相连，所述第六晶体管的第二极与所述第一电平端相连。
8.根据权利要求1或2所述的移位寄存器，其特征在于，所述第二稳压模块包括第二电容和第七晶体管，
所述第七晶体管的栅极与所述下级节点连接端相连，所述第七晶体管的第一极与所述最终输出端相邻，所述第七晶体管的第二极与所述第二电容的第一端相连，所述第二电容的第二端与所述第三节点相连。
9.根据权利要求2所述的移位寄存器，其特征在于，所述第二上拉控制模块包括第八晶体管和第九晶体管，
所述第八晶体管的栅极与所述第一时钟端相连，所述第八晶体管的第一极与所述第一电平端相连，所述第八晶体管的第二极与所述第四节点相连；
所述第九晶体管的栅极与所述第一节点相连，所述第九晶体管的第一极与所述第四节点相连，所述第九晶体管的第二极与所述第一时钟端相连。
10.根据权利要求2所述的移位寄存器，其特征在于，所述第三稳压模块包括第三电容，所述第三电容的两端分别与所述第四节点和所述第二电平端相连。
11.根据权利要求2所述的移位寄存器，其特征在于，所述第三上拉控制模块包括第十晶体管，所述第十晶体管的栅极与所述第四节点相连，所述第十晶体管的第一极与所述第二电平端相连，所述第十晶体管的第二极与所述中间输出端相连。
12.根据权利要求2所述的移位寄存器，其特征在于，所述第二下拉控制模块包括第十一晶体管、第十二晶体管和第四电容，
所述第十一晶体管的栅极与所述第四节点相连，所述第十一晶体管的第一极与所述第四电容的第一端相连，所述第十一晶体管的第二极与所述第十二晶体管的第一极相连；
所述第十二晶体管的栅极和所述第四电容的第二端均与所述第三节点相连，所述第十二晶体管的第二极与所述第四时钟端相连。
13.根据权利要求2所述移位寄存器，其特征在于，所述移位寄存器还包括第四上拉控制模块，所述第四上拉控制模块与所述第四节点、所述第二时钟端、所述第一节点和所述第二电平端相连，用于在所述第二下拉阶段响应于所述第四节点的电位和所述第二时钟端提供的第一电平信号的控制，将所述第二电平端与所述第一节点导通。
14.根据权利要求13所述移位寄存器，其特征在于，所述第四上拉控制模块包括第十三晶体管和第十四晶体管，
所述第十三晶体管的栅极与所述第四节点相连，所述第十三晶体管的第一极与所述第二电平端相连，所述第十三晶体管的第二极与所述第十四晶体管的第一极相连；
所述第十四晶体管的栅极与所述第二时钟端相连，所述第十四晶体管的第二极与所述第一节点相连。
15.一种如权利要求1至14中任意一项所述的移位寄存器的驱动方法，其特征在于，包括：
在输入阶段，所述输入模块将移位寄存器的输入端与所述第一节点导通；所述第一稳压模块将所述第一节点与所述第二节点导通；所述第一上拉控制模块将所述第二时钟端提供的第二电平信号传输至中间输出端；所述第一下拉控制模块将所述第一电平端与所述第三节点导通；所述下拉晶体管将所述第一电平端与所述最终输出端导通；
在输出阶段，所述第一上拉控制模块将所述第二时钟端提供的第一电平信号传输至中间输出端；所述上拉模块将所述第二电平端与所述最终输出端导通；
在复位阶段，所述第一上拉控制模块将所述第二时钟端提供的第二电平信号传输至中间输出端；所述第一下拉控制模块将所述第一电平端与所述第三节点导通；所述下拉晶体管将第一电平端与最终输出端导通；所述第二稳压模块将最终输出端和所述第三节点之间的电压稳定保持与输出阶段相同。
16.根据权利要求15所述的驱动方法，其特征在于，所述移位寄存器为权利要求2所述的移位寄存器，在输出阶段，所述第二上拉控制模块将所述第一时钟端提供的第二电平信号传输至所述第四节点；
在所述复位阶段之后还包括：
在第一下拉阶段，所述第二上拉控制模块将所述第一电平端与所述第四节点导通；
在第二下拉阶段，所述第三稳压模块将所述第四节点的电位保持与第一下拉阶段相同；所述第二下拉控制模块将所述第三节点和第四时钟端之间的电压保持与之前的第一下拉阶段相同；
所述第一下拉阶段和所述第二下拉阶段交替进行。
17.一种栅极驱动电路，包括级联的多个移位寄存器，其特征在于，所述移位寄存器为权利要求1至14中任意一项所述的移位寄存器；
除最后一级移位寄存器以外，其余每级移位寄存器的中间输出端均与下一级移位寄存器的输入端相连；除最后一级移位寄存器以外，其余每级移位寄存器的下级节点连接端均与下一级移位寄存器的第一节点相连。
18.一种显示装置，其特征在于，包括权利要求17所述的栅极驱动电路。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111223454A (zh) * 2020-03-23 2020-06-02 维沃移动通信有限公司 发光控制电路、发光控制模组及电子设备
CN111243490A (zh) * 2020-03-31 2020-06-05 厦门天马微电子有限公司 一种移位寄存器及其驱动方法、栅极驱动电路及显示装置
CN111415624A (zh) * 2020-04-29 2020-07-14 京东方科技集团股份有限公司 移位寄存器电路及其驱动方法、栅极驱动电路、显示装置
CN112509513A (zh) * 2020-12-15 2021-03-16 云谷（固安）科技有限公司 移位寄存器、显示面板及显示装置
CN112802424A (zh) * 2021-02-26 2021-05-14 合肥维信诺科技有限公司 移位寄存器、显示面板及显示装置
CN112951163A (zh) * 2021-03-25 2021-06-11 厦门天马微电子有限公司 移位寄存器及驱动方法、栅线驱动电路、显示面板及装置
CN113421528A (zh) * 2021-06-22 2021-09-21 京东方科技集团股份有限公司 驱动电路、驱动方法和显示装置
CN114255701A (zh) * 2020-09-25 2022-03-29 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、驱动电路和显示装置
WO2022082719A1 (zh) * 2020-10-23 2022-04-28 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、驱动电路和显示装置
WO2022246611A1 (zh) * 2021-05-24 2022-12-01 京东方科技集团股份有限公司 移位寄存器及其驱动方法、扫描驱动电路、显示装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220019153A (ko) * 2020-08-06 2022-02-16 삼성디스플레이 주식회사 표시 장치를 검사하는 검사 장치, 얼룩 보상을 수행하는 표시 장치 및 얼룩 보상 방법
CN114930437A (zh) * 2020-10-27 2022-08-19 京东方科技集团股份有限公司 栅极驱动单元、栅极驱动电路、栅极驱动方法和显示装置
WO2022133800A1 (zh) * 2020-12-23 2022-06-30 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动器、显示装置
CN112802423A (zh) * 2021-02-05 2021-05-14 厦门天马微电子有限公司 显示面板和显示装置
EP4120229A4 (en) * 2021-03-09 2023-06-28 BOE Technology Group Co., Ltd. Shift register, drive circuit and display substrate
CN113889022A (zh) * 2021-10-27 2022-01-04 合肥维信诺科技有限公司 移位寄存器、显示面板和显示装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101765876A (zh) * 2007-07-24 2010-06-30 皇家飞利浦电子股份有限公司 具有阈值电压补偿的移位寄存器电路
US20130027377A1 (en) * 2011-07-29 2013-01-31 Jin-Wook Yang Gate driver and display device including the same
CN103400558A (zh) * 2013-07-31 2013-11-20 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN104167192A (zh) * 2014-07-22 2014-11-26 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示器件
CN104464628A (zh) * 2014-12-18 2015-03-25 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路及显示装置
US20150194952A1 (en) * 2012-06-06 2015-07-09 Canon Kabushiki Kaisha Active matrix panel, detection apparatus and detection system
CN104934071A (zh) * 2015-07-02 2015-09-23 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示装置
CN107068106A (zh) * 2017-06-21 2017-08-18 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100281336B1 (ko) * 1998-10-21 2001-03-02 구본준 쉬프트 레지스터 회로
CN103295641B (zh) * 2012-06-29 2016-02-10 上海天马微电子有限公司 移位寄存器及其驱动方法
CN105185294B (zh) 2015-10-23 2017-11-14 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、移位寄存器和显示装置
CN205050536U (zh) * 2015-10-23 2016-02-24 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器和显示装置
KR101882435B1 (ko) * 2016-10-05 2018-08-24 실리콘 디스플레이 (주) 시프트 레지스터
CN107204176A (zh) 2017-07-20 2017-09-26 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101765876A (zh) * 2007-07-24 2010-06-30 皇家飞利浦电子股份有限公司 具有阈值电压补偿的移位寄存器电路
US20130027377A1 (en) * 2011-07-29 2013-01-31 Jin-Wook Yang Gate driver and display device including the same
US20150194952A1 (en) * 2012-06-06 2015-07-09 Canon Kabushiki Kaisha Active matrix panel, detection apparatus and detection system
CN103400558A (zh) * 2013-07-31 2013-11-20 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN104167192A (zh) * 2014-07-22 2014-11-26 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示器件
CN104464628A (zh) * 2014-12-18 2015-03-25 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路及显示装置
CN104934071A (zh) * 2015-07-02 2015-09-23 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示装置
CN107068106A (zh) * 2017-06-21 2017-08-18 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111223454A (zh) * 2020-03-23 2020-06-02 维沃移动通信有限公司 发光控制电路、发光控制模组及电子设备
CN111223454B (zh) * 2020-03-23 2021-07-02 维沃移动通信有限公司 发光控制电路、发光控制模组及电子设备
CN111243490A (zh) * 2020-03-31 2020-06-05 厦门天马微电子有限公司 一种移位寄存器及其驱动方法、栅极驱动电路及显示装置
CN111243490B (zh) * 2020-03-31 2022-08-30 厦门天马微电子有限公司 一种移位寄存器及其驱动方法、栅极驱动电路及显示装置
CN111415624A (zh) * 2020-04-29 2020-07-14 京东方科技集团股份有限公司 移位寄存器电路及其驱动方法、栅极驱动电路、显示装置
CN111415624B (zh) * 2020-04-29 2021-05-14 京东方科技集团股份有限公司 移位寄存器电路及其驱动方法、栅极驱动电路、显示装置
CN114255701A (zh) * 2020-09-25 2022-03-29 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、驱动电路和显示装置
CN114255701B (zh) * 2020-09-25 2022-12-20 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、驱动电路和显示装置
WO2022082719A1 (zh) * 2020-10-23 2022-04-28 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、驱动电路和显示装置
CN114945969A (zh) * 2020-10-23 2022-08-26 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、驱动电路和显示装置
CN114945969B (zh) * 2020-10-23 2023-04-18 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、驱动电路和显示装置
US11922845B2 (en) 2020-10-23 2024-03-05 Chengdu Boe Optoelectronics Technology Co., Ltd. Shift register unit, method for driving the same, driving circuit and display device
CN112509513A (zh) * 2020-12-15 2021-03-16 云谷（固安）科技有限公司 移位寄存器、显示面板及显示装置
CN112802424A (zh) * 2021-02-26 2021-05-14 合肥维信诺科技有限公司 移位寄存器、显示面板及显示装置
CN112951163A (zh) * 2021-03-25 2021-06-11 厦门天马微电子有限公司 移位寄存器及驱动方法、栅线驱动电路、显示面板及装置
WO2022246611A1 (zh) * 2021-05-24 2022-12-01 京东方科技集团股份有限公司 移位寄存器及其驱动方法、扫描驱动电路、显示装置
US20230071031A1 (en) * 2021-05-24 2023-03-09 Chengdu Boe Optoelectronics Technology Co., Ltd. Shift register and method of driving the same, scan driving circuit and display device
US11948513B2 (en) * 2021-05-24 2024-04-02 Chengdu Boe Optoelectronics Technology Co., Ltd. Shift register with first control circuit and output circuit and method of driving the same, scan driving circuit and display device
CN113421528A (zh) * 2021-06-22 2021-09-21 京东方科技集团股份有限公司 驱动电路、驱动方法和显示装置
CN113421528B (zh) * 2021-06-22 2022-08-30 京东方科技集团股份有限公司 驱动电路、驱动方法和显示装置

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GR01 Patent grant
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