CN205050536U - 移位寄存器单元、移位寄存器和显示装置 - Google Patents

Abstract

本实用新型公开一种移位寄存器单元、移位寄存器和显示装置，涉及显示技术领域，为解决显示装置显示不均匀，显示装置的显示效果差的问题。所述移位寄存器单元包括输入模块、下拉控制模块、上拉控制模块、上拉模块和下拉模块；其中，输入模块与第一触发信号端、第一时钟信号端、低电平端和上拉控制节点连接，输入模块用于利用自举效应，将第一触发信号端的信号无阈值电压损耗地传输至上拉控制节点。本实用新型提供的移位寄存器单元用于显示装置中。

Description

移位寄存器单元、移位寄存器和显示装置

技术领域

本实用新型涉及显示技术领域，尤其涉及一种移位寄存器单元、移位寄存器和显示装置。

背景技术

显示装置在进行显示时，需要利用移位寄存器实现对像素单元的扫描，移位寄存器包括多个移位寄存器单元，每个移位寄存器单元对应一行像素单元，为像素单元提供栅极驱动信号，从而由多个移位寄存器单元实现对显示装置的像素单元的逐行扫描驱动，以显示图像。

但是，移位寄存器单元中的输入模块包括晶体管，晶体管存在阈值电压，而在制作过程中制得的各个移位寄存器单元中输入模块的晶体管的阈值电压往往不同，阈值电压向正向漂移的晶体管在触发信号的作用下容易出现开启不充分的现象，阈值电压的影响使得各个移位寄存器单元中后续电路的晶体管充分开启的时长不同，因此各个移位寄存器单元输出的栅极驱动信号的上升沿或下降沿持续的时长不同，导致显示装置显示不均匀，阈值电压向正向漂移特别严重的情况下，后续电路的晶体管甚至无法开启，从而降低了显示装置的显示效果。

实用新型内容

本实用新型的目的在于提供一种移位寄存器单元、移位寄存器和显示装置，用于保证显示装置显示均匀，提高显示装置的显示效果。

为了实现上述目的，本实用新型提供如下技术方案：

第一方面，本实用新型提供一种移位寄存器单元，包括输入模块、下拉控制模块、上拉控制模块、上拉模块和下拉模块；

其中，所述输入模块与第一触发信号端、第一时钟信号端、低电平端和上拉控制节点连接，所述输入模块用于利用自举效应，将所述第一触发信号端的信号无阈值电压损耗地传输至所述上拉控制节点，所述上拉控制节点为所述输入模块、所述上拉控制模块、所述下拉控制模块和所述上拉模块的连接点；

所述下拉控制模块与所述第一时钟信号端、所述上拉控制节点、下拉控制节点和所述低电平端连接，所述下拉控制模块用于根据所述第一时钟信号端的信号和所述上拉控制节点的信号，控制所述下拉控制节点的信号为高电平信号或低电平信号，所述下拉控制节点为所述下拉控制模块、所述上拉控制模块和所述下拉模块的连接点；

所述上拉控制模块与第二触发信号端、所述低电平端、所述上拉控制节点、所述下拉控制节点、所述下拉模块和所述移位寄存器单元的输出端连接，所述上拉控制模块用于根据所述第二触发信号端的信号和自举效应，控制所述上拉控制节点的信号为高电平信号或低电平信号；

所述上拉模块与所述第一时钟信号端、所述上拉控制节点和所述移位寄存器单元的输出端连接，所述上拉模块用于在所述上拉控制节点的信号和所述第一时钟信号端的信号的控制下，将所述移位寄存器单元的输出端的信号上拉为高电平信号；

所述下拉模块与所述第二触发信号端、所述低电平端、第二时钟信号端、所述下拉控制节点和所述移位寄存器单元的输出端连接，所述下拉模块用于在所述下拉控制节点的信号、所述第二触发信号端的信号和所述第二时钟信号端的信号的控制下，将所述移位寄存器单元的输出端的信号下拉为低电平信号。

第二方面，本实用新型提供一种移位寄存器，包括多级上述技术方案中所述的移位寄存器单元。

第三方面，本实用新型提供一种显示装置，包括上述技术方案中所述的移位寄存器。

本实用新型提供的移位寄存器单元、移位寄存器和显示装置，移位寄存器单元包括输入模块、下拉控制模块、上拉控制模块、上拉模块和下拉模块，与现有技术中后续电路受到输入模块的阈值电压影响的移位寄存器单元相比，本实用新型中的移位寄存器单元中的输入模块能够利用自举效应，将输入模块的输入端的电压大幅度提高，使得输入模块的输入端的电压远远大于输入模块中的晶体管的阈值电压，从而输入模块能够将第一触发信号端的信号无阈值电压损耗地传输至上拉控制节点，移位寄存器单元中的后续电路不受输入模块中晶体管的阈值电压的影响，保证各个移位寄存器单元中后续电路中的晶体管能够迅速地充分开启，使得各个移位寄存器单元输出的栅极驱动信号的上升沿或下降沿持续的时长基本相同，从而保证显示装置显示均匀，且后续电路能够正常传递信号，提高显示装置的显示效果。

附图说明

此处所说明的附图用来提供对本实用新型的进一步理解，构成本实用新型的一部分，本实用新型的示意性实施例及其说明用于解释本实用新型，并不构成对本实用新型的不当限定。在附图中：

图1为本实用新型实施例一中的移位寄存器单元的结构示意图；

图2为与图1和图4对应的信号时序图；

图3为本实用新型实施例一中在不同的阈值电压下的上拉控制节点的信号时序图；

图4为本实用新型实施例二中的移位寄存器单元的结构示意图。

具体实施方式

为了进一步说明本实用新型实施例提供的移位寄存器单元、移位寄存器和显示装置，下面结合说明书附图进行详细描述。

实施例一

请参阅图1，本实用新型实施例提供的移位寄存器单元包括输入模块P1、下拉控制模块P2、上拉控制模块P3、上拉模块P4和下拉模块P5。其中，输入模块P1与第一触发信号端STU、第一时钟信号端CLK1、低电平端VGL和上拉控制节点Q连接，输入模块P1用于利用自举效应，将第一触发信号端STU的信号无阈值电压V_th损耗地传输至上拉控制节点Q，设输入模块中的晶体管的栅极开启信号和第一极开启信号的电压均为V1(高电平信号)，输入模块中的晶体管的栅极关闭信号和第一极关闭信号的电压均为V2(低电平信号)，传输至上拉控制节点的信号的电压为V1-V_th，在现有技术中，当输入模块中的晶体管的阈值电压变化时，传输至上拉控制节点的信号是波动的，而在本实用新型实施例中的移位寄存器单元中，输入模块P1利用自身的自举效应，将输入模块P1的输入端的电压抬升为2V1-V2左右(该电压值为理论值，受到其他因素的影响，该电压值可能会上下浮动，但不影响本实用新型中移位寄存器单元的电路效果)，输入模块P1的输入端的电压2V1-V2远远大于V1+V_th，从而使得移位寄存器电路的后续电路不再受到输入模块P1中的晶体管的阈值电压V_th的影响，上拉控制节点的高电平信号的电压为V1；上拉控制节点Q为输入模块P1、上拉控制模块P3、下拉控制模块P2和上拉模块P4的连接点。

下拉控制模块P2与第一时钟信号端CLK1、上拉控制节点Q、下拉控制节点QB和低电平端VGL连接，下拉控制模块P2用于根据第一时钟信号端CLK1的信号和上拉控制节点Q的信号，控制下拉控制节点QB的信号为高电平信号或低电平信号，下拉控制节点QB为下拉控制模块P2、上拉控制模块P3和下拉模块P5的连接点。

上拉控制模块P3与第二触发信号端STD、低电平端VGL、上拉控制节点Q、下拉控制节点QB、下拉模块P5和移位寄存器单元的输出端Output连接，上拉控制模块P3用于根据第二触发信号端STD的信号和自举效应，控制上拉控制节点Q的信号为高电平信号或低电平信号。

上拉模块P4与第一时钟信号端CLK1、上拉控制节点Q和移位寄存器单元的输出端Output连接，上拉模块P4用于在上拉控制节点Q的信号和第一时钟信号端CLK1的信号的控制下，将移位寄存器单元的输出端Output的信号上拉为高电平信号。

下拉模块P5与第二触发信号端STD、低电平端VGL、第二时钟信号端CLK2、下拉控制节点QB和移位寄存器单元的输出端Output连接，下拉模块P5用于在下拉控制节点QB的信号、第二触发信号端STD的信号和第二时钟信号端CLK2的信号的控制下，将移位寄存器单元的输出端Output的信号下拉为低电平信号。

请参阅图2，图2为与上述移位寄存器单元对应的信号时序图，下面将结合上述移位寄存器单元，对上述移位寄存器单元的驱动方法进行相关说明，上述移位寄存器单元的驱动方法包括：

第一阶段(即A-B时间段)，第一触发信号端STU的信号与第二时钟信号端CLK2的信号均为高电平信号，第二触发信号端STD的信号与第一时钟信号端CLK1的信号均为低电平信号；输入模块P1利用自身的自举效应，使得输入模块P1的输入端的信号的电压大幅度提高，提高后的输入模块P1的输入端的信号的电压大至不受输入模块P1中的晶体管的阈值电压V_th的影响，能够将第一触发信号端STU的高电平信号无阈值电压V_th损耗地传输至上拉控制节点Q，请参阅图3，图3为移位寄存器单元中的上拉控制节点Q的电压仿真图，中纵轴表示电压，横轴表示时间，可以得到，当输入模块P1中的晶体管的阈值电压V_th分别为0、2V、4V、6V、8V和10V时，上拉控制节点Q的信号的电压并不受到影响。上拉模块P4在上拉控制节点Q的高电平信号和第一时钟信号端CLK1的低电平信号的控制下，将第一时钟信号端CLK1的低电平信号传输至移位寄存器单元的输出端Output；移位寄存器单元的输出端Output输出低电平信号。

第二阶段(即B-C时间段)，第一触发信号端STU的信号、第二时钟信号端CLK2的信号与第二触发信号端STD的信号均为低电平信号，第一时钟信号端CLK1的信号为高电平信号；上拉控制模块P3利用自举效应，控制上拉控制节点Q的信号为高电平信号；上拉模块P4在上拉控制节点Q的高电平信号和第一时钟信号端CLK1的高电平信号的控制下，将移位寄存器单元的输出端Output的信号上拉为高电平信号。

第三阶段(即C-D时间段)，第一触发信号端STU的信号与第一时钟信号端CLK1的信号均为低电平信号，第二触发信号端STD的信号和第二时钟信号端CLK2的信号均为高电平信号；上拉控制模块P3根据第二触发信号端STD的高电平信号，控制上拉控制节点Q的信号为低电平信号；下拉模块P5在第二触发信号端STD的高电平信号和第二时钟信号端CLK2的高电平信号的控制下，将移位寄存器单元的输出端Output的信号下拉为低电平信号。

第四阶段(即D-E时间段)，第一触发信号端STU的信号、第二时钟信号端CLK2的信号与第二触发信号端STD的信号均为低电平信号，第一时钟信号端CLK1的信号为高电平信号；下拉控制模块P2根据第一时钟信号端CLK1的高电平信号和上拉控制节点Q的低电平信号，控制下拉控制节点QB的信号为高电平信号；下拉模块P5在下拉控制节点QB的高电平信号的控制下，将移位寄存器单元的输出端Output的信号下拉为低电平信号。

第五阶段(即E-F时间段)，第一触发信号端STU的信号、第一时钟信号端CLK1的信号与第二触发信号端STD的信号均为低电平信号，第二时钟信号端CLK2的信号为高电平信号；下拉模块P5在第二时钟信号端CLK2的高电平信号的控制下，将移位寄存器单元的输出端Output的信号下拉为低电平信号。

本实用新型提供的移位寄存器单元，移位寄存器单元包括输入模块P1、下拉控制模块P2、上拉控制模块P3、上拉模块P4和下拉模块P5，与现有技术中后续电路受到输入模块P1的阈值电压V_th影响的移位寄存器单元相比，本实用新型中的移位寄存器单元中的输入模块P1能够利用自举效应，将输入模块P1的输入端的电压大幅度提高，使得输入模块P1的输入端的电压远远大于输入模块P1中的晶体管的阈值电压V_th，从而输入模块P1能够将第一触发信号端STU的信号无阈值电压V_th损耗地传输至上拉控制节点Q，移位寄存器单元中的后续电路不受输入模块P1中晶体管的阈值电压V_th的影响，保证各个移位寄存器单元中后续电路中的晶体管能够迅速地充分开启，使得各个移位寄存器单元输出的栅极驱动信号的上升沿或下降沿持续的时长基本相同，从而保证显示装置显示均匀，且后续电路能够正常传递信号，提高显示装置的显示效果。

实施例二

请参阅图4，下面将详细说明实施例一中的输入模块P1、下拉控制模块P2、上拉控制模块P3、上拉模块P4和下拉模块P5的具体结构。

输入模块P1包括第一晶体管T1、第二晶体管T2、第三晶体管T3以及第一电容C1；其中，第一晶体管T1，其栅极与第一触发信号端STU连接，其第一极与第二晶体管T2的第二极、第一电容C1的第一极连接，其第二极与第一触发信号端STU连接；

第二晶体管T2，其栅极连接第一时钟信号端CLK1，其第一极与低电平端VGL连接，其第二极与第一电容C1的第一极连接；

第三晶体管T3，其栅极与第一电容C1的第一极连接，其第一极与上拉控制节点Q、第一电容C1的第二极连接，其第二极与第一触发信号端STU连接；

第一电容C1，其第二极与上拉控制节点Q连接。

需要注意的是，这里的第一电容C1可以是在第三晶体管T3的栅极和第三晶体管T3的第一极之间添加的一个电容，也可以是第三晶体管T3的寄生电容，或者是以其他方式存在的电容，利用输入模块P1中的电容的自举效应以达到将第一触发信号端STU的信号无阈值电压V_th损耗地传输至上拉控制节点Q的目的的设计均在本实用新型的保护范围之中。

下拉控制模块P2包括第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7；

第四晶体管T4，其栅极与第一时钟信号端CLK1连接，其第一极与第五晶体管T5的栅极和第六晶体管T6的第二极连接，其第二极与第一时钟信号端CLK1连接；

第五晶体管T5，其栅极与第六晶体管T6的第二极连接，其第一极与第七晶体管T7的第二极、下拉控制节点QB连接，其第二极与第一时钟信号端CLK1连接；

第六晶体管T6，其栅极与上拉控制节点Q连接，其第一极与低电平端VGL连接；

第七晶体管T7，其栅极与上拉控制节点Q连接，其第一极与低电平端VGL连接，其第二极与下拉控制节点QB连接。

上拉控制模块P3包括第八晶体管T8、第九晶体管T9和第二电容C2；其中，第八晶体管T8，其栅极与第二触发信号端STD连接，其第一极与低电平端VGL连接，其第二极与上拉控制节点Q连接；

第九晶体管T9，其栅极与下拉控制节点QB连接，其第一极与低电平端VGL连接，其第二极与第二电容C2的第一极、上拉控制节点Q连接；

第二电容C2，其第一极与上拉控制节点Q连接，其第二极与下拉模块P5、移位寄存器单元的输出端Output连接。

上拉模块P4包括第十晶体管T10；其中，第十晶体管T10，其栅极与上拉控制节点Q连接，其第一极与移位寄存器单元的输出端Output相连，其第二极与第一时钟信号端CLK1连接。

下拉模块P5包括第十一晶体管T11、第十二晶体管T12和第十三晶体管T13；其中，第十一晶体管T11，其栅极与下拉控制节点QB连接，其第一极与低电平端VGL连接，其第二极与移位寄存器单元的输出端Output连接；

第十二晶体管T12，其栅极与第二触发信号端STD连接，其第一极与低电平端VGL连接，其第二极与第十三晶体管T13的第一极、移位寄存器的输出端连接；

第十三晶体管T13，其栅极与第二时钟信号端CLK2连接，其第一极与移位寄存器的输出端连接，其第二极与低电平端VGL连接。

具体的，上拉控制节点Q为第三晶体管T3的第一极、第一电容C1的第二极、第六晶体管T6的栅极、第七晶体管T7的栅极、第八晶体管T8的第二极、第九晶体管T9的第二极、第二电容C2的第一极和第十晶体管T10的栅极的连接点；下拉控制节点QB为第五晶体管T5的第一极、第七晶体管T7的第二极、第九晶体管T9的栅极和第十一晶体管T11的栅极的连接点。

下面将以上述各个晶体管均为P型晶体管为例，对图4所示的移位寄存器单元的驱动方法进行说明，请参阅图2，图2为与图4所示的移位寄存器单元相对应。

实施例一中的第一阶段(A-B时间段)具体包括：第一晶体管T1的栅极接收第一触发信号端STU的高电平信号，第一晶体管T1开启；第二晶体管T2的栅极接收第一时钟信号端CLK1的低电平信号，第二晶体管T2关闭；第一电容C1利用自身的自举效应，将第三晶体管T3的栅极电压(即图4中G点处电压)抬升，第三晶体管T3充分开启，设第三晶体管T3的栅极开启信号和第一极开启信号的电压均为V1(高电平信号)，输入模块中的晶体管的栅极关闭信号和第一极关闭信号的电压均为V2(低电平信号)，传输至上拉控制节点的信号的电压为V1-V_th，在现有技术中，当输入模块中的晶体管的阈值电压变化时，传输至上拉控制节点的信号是波动的，而在本实用新型实施例中的移位寄存器单元中，第一电容C1利用自身的自举效应，能够将第三晶体管T3的栅极的信号的电压抬升为2V1-V2左右(该电压值为理论值，受到其他因素的影响，该电压值可能会上下浮动，但不影响本实用新型中移位寄存器单元的电路效果)，第三晶体管T3的栅极的信号的电压2V1-V2远远大于V1+V_th，从而使得移位寄存器电路的后续电路不再受到输入模块P1中的晶体管的阈值电压V_th的影响，上拉控制节点的高电平信号的电压为V1，也就是说，通过第三晶体管T3将第一触发信号端STU的高电平信号无阈值电压V_th损耗地传输至上拉控制节点Q；

第四晶体管T4的栅极接收第一时钟信号端CLK1的低电平信号，第四晶体管T4关闭；第六晶体管T6的栅极和第七晶体管T7的栅极接收上拉控制节点Q的高电平信号，第六晶体管T6和第七晶体管T7均开启；通过第六晶体管T6将低电平端VGL的低电平信号传输至第五晶体管T5的栅极，第五晶体管T5关闭；通过第七晶体管T7将低电平端VGL的低电平信号传输至下拉控制节点QB；第九晶体管T9的栅极和第十一晶体管T11的栅极接收下拉控制节点QB的低电平信号，第九晶体管T9和第十晶体管T10均关闭；第八晶体管T8的栅极和第十二晶体管T12的栅极接收第二触发信号端STD的低电平信号，第八晶体管T8和第十二晶体管T12均关闭；第十三晶体管T13的栅极接收第一时钟信号端CLK1的高电平信号，第十三晶体管T13开启，通过第十三晶体管T13将低电平信号端的低电平信号传输至移位寄存器单元的输出端Output；

第十晶体管T10的栅极接收上拉控制节点Q的高电平信号，第十晶体管T10开启；通过第十晶体管T10将第一时钟信号端CLK1的低电平信号传输至移位寄存器单元的输出端Output；移位寄存器单元的输出端Output输出低电平信号。

实施例一中的第二阶段(B-C时间段)具体包括：第一晶体管T1的栅极接收第一触发信号端STU的低电平信号，第一晶体管T1关闭；第二晶体管T2的栅极接收第一时钟信号端CLK1的高电平信号，第二晶体管T2开启，通过第二晶体管T2将低电平端VGL的低电平信号传输至第三晶体管T3的栅极，第三晶体管T3关闭；第二电容C2利用自身的自举效应，将上拉控制节点Q的信号抬升为高电平信号；第六晶体管T6的栅极和第七晶体管T7的栅极接收上拉控制节点Q的高电平信号，第六晶体管T6和第七晶体管T7均开启；通过第六晶体管T6将低电平端VGL的低电平信号传输至第五晶体管T5的栅极，第五晶体管T5关闭；通过第七晶体管T7将低电平端VGL的低电平信号传输至下拉控制节点QB；第九晶体管T9的栅极和第十一晶体管T11的栅极接收下拉控制节点QB的低电平信号，第九晶体管T9和第十一晶体管T11均关闭；第八晶体管T8的栅极和第十二晶体管T12的栅极接收第二触发信号端STD的低电平信号，第八晶体管T8和第十二晶体管T12关闭；第十三晶体管T13的栅极接收第一时钟信号端CLK1的低电平信号，第十三晶体管T13关闭；第十晶体管T10的栅极接收上拉控制节点Q的高电平信号，第十晶体管T10开启；通过第十晶体管T10将第一时钟信号端CLK1的高电平信号传输至移位寄存器单元的输出端Output；将移位寄存器的输出端的信号删啦为高电平信号。

实施例一中的第三阶段(C-D时间段)具体包括：第一晶体管T1的栅极接收第一触发信号端STU的低电平信号，第一晶体管T1关闭；第二晶体管T2的栅极接收第一时钟信号端CLK1的低电平信号，第二晶体管T2关闭；故第三晶体管T3的栅极的信号也为低电平信号，第三晶体管T3关闭；第六晶体管T6的栅极和第七晶体管T7的栅极接收上拉控制节点Q的低电平信号，第六晶体管T6和第七晶体管T7均关闭；第四晶体管T4的栅极接收第一时钟信号端CLK1的低电平信号，第四晶体管T4关闭；故第五晶体管T5关闭，下拉控制节点QB的信号为低电平信号，第九晶体管T9的栅极和第十一晶体管T11的栅极接收下拉控制节点QB的低电平信号，第九晶体管T9和第十一晶体管T11均关闭；第十三晶体管T13的栅极接收第二时钟信号端CLK2的高电平信号，第十三晶体管T13开启，通过第十三晶体管T13将低电平端VGL的低电平信号传输至移位寄存器单元的输出端Output；第八晶体管T8的栅极和第十二晶体管T12的栅极接收第二触发信号端STD的高电平信号，第八晶体管T8和第十二晶体管T12均开启；通过第八晶体管T8将低电平端VGL的低电平信号传输至上拉控制节点Q，第十晶体管T10的栅极接收上拉控制节点Q的低电平信号，第十晶体管T10关闭；通过第十二晶体管T12将低电平端VGL的低电平信号传输至移位寄存器单元的输出端Output；将移位寄存器单元的输出端Output的信号下拉为低电平信号。

实施例一中的第四阶段(D-E时间段)具体包括：第一晶体管T1的栅极接收第一触发信号端STU的低电平信号，第一晶体管T1关闭；第二晶体管T2的栅极接收第一时钟信号端CLK1的高电平信号，第二晶体管T2开启，通过第二晶体管T2将低电平端VGL的低电平信号传输至第三晶体管T3的栅极，第三晶体管T3关闭；第八晶体管T8的栅极和第十二晶体管T12的栅极接收第二触发信号端STD的低电平信号，第八晶体管T8和第十二晶体管T12关闭；第十三晶体管T13接收第二时钟信号端CLK2的低电平信号，第十三晶体管T13关闭；第四晶体管T4的栅极接收第一时钟信号端CLK1的高电平信号，第四晶体管T4开启；通过第四晶体管T4将第一时钟信号端CLK1的高电平信号传输至第五晶体管T5的栅极，第五晶体管T5开启；通过第五晶体管T5将第一时钟信号端CLK1的高电平信号传输至下拉控制节点QB；第九晶体管T9的栅极和第十一晶体管T11的栅极接收下拉控制节点QB的高电平信号，第九晶体管T9和第十一晶体管T11均开启；通过第九晶体管T9将低电平端VGL的低电平信号传输至上拉控制节点Q，第十晶体管T10的栅极接收上拉控制节点Q的低电平信号，第十晶体管T10关闭；通过第十一晶体管T11将低电平端VGL的低电平信号传输至移位寄存器单元的输出端Output；将移位寄存器单元的输出端Output的信号下拉为低电平信号。

实施例一中的第五阶段(E-F时间段)具体包括：第一晶体管T1的栅极接收第一触发信号端STU的低电平信号，第一晶体管T1关闭；第二晶体管T2的栅极接收第一时钟信号端CLK1的低电平信号，第二晶体管T2关闭；故第三晶体管T3的栅极的信号也为低电平信号，第三晶体管T3关闭；故上拉控制节点Q的信号为低电平信号，第十晶体管T10的栅极接收上拉控制节点Q的低电平信号，第十晶体管T10关闭；第六晶体管T6的栅极和第七晶体管T7的栅极接收上拉控制节点Q的低电平信号，第六晶体管T6和第七晶体管T7均关闭；第四晶体管T4的栅极接收第一时钟信号端CLK1的低电平信号，第四晶体管T4关闭；在第一时钟信号端CLK1的信号从高电平信号跳变为低电平信号时，由于第五晶体管T5的寄生电容的影响，第五晶体管T5的栅极产生略高于低电平信号的一个信号，第五晶体管T5轻微开启，通过第五晶体管T5将第一时钟信号端CLK1的低电平信号传输至下拉控制节点QB；第八晶体管T8的栅极和第十二晶体管T12的栅极接收第二触发信号端STD的低电平信号，第八晶体管T8和第十二晶体管T12关闭；第十三晶体管T13的栅极接收所述第二时钟信号端CLK2的高电平信号，所述第十三晶体管T13开启；通过所述第十三晶体管T13将所述低电平端VGL的低电平信号传输至所述移位寄存器单元的输出端Output；将所述移位寄存器单元的输出端Output的信号下拉为低电平信号。

值得一提的是，在上述第一阶段至第五阶段后的时间段中，第十一晶体管T11和第十三晶体管T13会交替开启，从而交替地将移位寄存器单元的输出端Output的信号下拉为低电平信号，第十一晶体管T11与第十三晶体管T13交替打开工作，减小了第十一晶体管T11与第十三晶体管T13受到的电应力的影响，延长电路寿命。

需要说明的是，本实用新型实施例中各个晶体管的第一极和第二极分别为源极和漏极，但并不限定，也就是说，当晶体管的第一极为源极时，晶体管的第二极为漏极；或者，当晶体管的第一极为漏极时，晶体管的第二极为源极。

实施例三

本实用新型实施例提供了一种移位寄存器，其特征在于，包括多级如上述实施例中所述的移位寄存器单元，所述移位寄存器中的移位寄存器单元与上述实施例中的移位寄存器单元具有的优势相同，此处不再赘述。

实施例四

本实用新型实施例提供了一种显示装置，所述显示装置包括上述实施例中的移位寄存器，所述显示装置中的移位寄存器与上述实施例中的移位寄存器具有的优势相同，此处不再赘述。具体的，显示装置包括液晶显示面板、OLED显示面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。

Claims (8)

1.一种移位寄存器单元，其特征在于，包括输入模块、下拉控制模块、上拉控制模块、上拉模块和下拉模块；

其中，所述输入模块与第一触发信号端、第一时钟信号端、低电平端和上拉控制节点连接，所述输入模块用于利用自举效应，将所述第一触发信号端的信号无阈值电压损耗地传输至所述上拉控制节点，所述上拉控制节点为所述输入模块、所述上拉控制模块、所述下拉控制模块和所述上拉模块的连接点；

所述下拉控制模块与所述第一时钟信号端、所述上拉控制节点、下拉控制节点和所述低电平端连接，所述下拉控制模块用于根据所述第一时钟信号端的信号和所述上拉控制节点的信号，控制所述下拉控制节点的信号为高电平信号或低电平信号，所述下拉控制节点为所述下拉控制模块、所述上拉控制模块和所述下拉模块的连接点；

所述上拉控制模块与第二触发信号端、所述低电平端、所述上拉控制节点、所述下拉控制节点、所述下拉模块和所述移位寄存器单元的输出端连接，所述上拉控制模块用于根据所述第二触发信号端的信号和自举效应，控制所述上拉控制节点的信号为高电平信号或低电平信号；

所述上拉模块与所述第一时钟信号端、所述上拉控制节点和所述移位寄存器单元的输出端连接，所述上拉模块用于在所述上拉控制节点的信号和所述第一时钟信号端的信号的控制下，将所述移位寄存器单元的输出端的信号上拉为高电平信号；

所述下拉模块与所述第二触发信号端、所述低电平端、第二时钟信号端、所述下拉控制节点和所述移位寄存器单元的输出端连接，所述下拉模块用于在所述下拉控制节点的信号、所述第二触发信号端的信号和所述第二时钟信号端的信号的控制下，将所述移位寄存器单元的输出端的信号下拉为低电平信号。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括第一晶体管、第二晶体管、第三晶体管以及第一电容；

其中，所述第一晶体管，其栅极与所述第一触发信号端连接，其第一极与所述第二晶体管的第二极、所述第一电容的第一极连接，其第二极与所述第一触发信号端连接；

所述第二晶体管，其栅极连接所述第一时钟信号端，其第一极与所述低电平端连接，其第二极与所述第一电容的第一极连接；

所述第三晶体管，其栅极与所述第一电容的第一极连接，其第一极与所述上拉控制节点、所述第一电容的第二极连接，其第二极与所述第一触发信号端连接；

所述第一电容，其第二极与所述上拉控制节点连接。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉控制模块包括第四晶体管、第五晶体管、第六晶体管和第七晶体管；

所述第四晶体管，其栅极与所述第一时钟信号端连接，其第一极与所述第五晶体管的栅极和所述第六晶体管的第二极连接，其第二极与所述第一时钟信号端连接；

所述第五晶体管，其栅极与所述第六晶体管的第二极连接，其第一极与所述第七晶体管的第二极、所述下拉控制节点连接，其第二极与所述第一时钟信号端连接；

所述第六晶体管，其栅极与所述上拉控制节点连接，其第一极与所述低电平端连接；

所述第七晶体管，其栅极与所述上拉控制节点连接，其第一极与所述低电平端连接，其第二极与所述下拉控制节点连接。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉控制模块包括第八晶体管、第九晶体管和第二电容；

其中，所述第八晶体管，其栅极与所述第二触发信号端连接，其第一极与所述低电平端连接，其第二极与所述上拉控制节点连接；

所述第九晶体管，其栅极与所述下拉控制节点连接，其第一极与所述低电平端连接，其第二极与所述第二电容的第一极、所述上拉控制节点连接；

所述第二电容，其第一极与所述上拉控制节点连接，其第二极与所述下拉模块、所述移位寄存器单元的输出端连接。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉模块包括第十晶体管；

其中，所述第十晶体管，其栅极与所述上拉控制节点连接，其第一极与所述移位寄存器单元的输出端相连，其第二极与所述第一时钟信号端连接。

6.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括第十一晶体管、第十二晶体管和第十三晶体管；

其中，所述第十一晶体管，其栅极与所述下拉控制节点连接，其第一极与所述低电平端连接，其第二极与所述移位寄存器单元的输出端连接；

所述第十二晶体管，其栅极与所述第二触发信号端连接，其第一极与所述低电平端连接，其第二极与所述第十三晶体管的第一极、所述移位寄存器的输出端连接；

所述第十三晶体管，其栅极与所述第二时钟信号端连接，其第一极与所述移位寄存器的输出端连接，其第二极与所述低电平端连接。

7.一种移位寄存器，其特征在于，包括多级如权利要求1-6中任意一项所述的移位寄存器单元。

8.一种显示装置，其特征在于，包括如权利要求7所述的移位寄存器。