CN110085159A - 一种移位寄存器单元、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器单元、栅极驱动电路及显示装置，由于输入模块可以在输入信号端的信号控制下，将输入信号端的信号提供给第一连接节点；在第二时钟信号端的信号控制下，将参考信号端的信号提供给第一连接节点；在第一连接节点处于浮接状态时，保持第一连接节点和第二连接节点之间的电压差稳定，从而可以使第一连接节点的电平进一步被上拉或下拉，这样可以在第一连接节点的信号控制下，将第一时钟信号端的信号提供给第二连接节点，以及在第一连接节点的信号控制下，将第二连接节点与上拉节点导通，可以尽可能将第一时钟信号端的信号在无电压损失的情况下提供给上拉节点，从而可以提高输出稳定性，进而提高显示效果。

Description

一种移位寄存器单元、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种移位寄存器单元、栅极驱动电路及显示装置。

背景技术

随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。其中，阵列基板行驱动(Gate Driver on Array，GOA)技术将薄膜晶体管(Thin FilmTransistor，TFT)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制备工艺两方面降低产品成本，而且还可以使显示面板做到两边对称和窄边框的美观设计。

一般的栅极驱动电路均是由多个级联的移位寄存器单元组成，各级移位寄存器单元分别向阵列基板上的栅线输出扫描信号。通常的移位寄存器单元都包括用于将输入信号端的信号输入到上拉节点的输入模块。然而，现有的输入模块在将输入信号端的信号输入到上拉节点的过程中，由于输入模块中的晶体管打开不充分，从而导致输入到上拉节点中的信号存在电压损失，进而导致输出异常与显示异常。

发明内容

本发明实施例提供一种移位寄存器单元、栅极驱动电路及显示装置，用以改善输入到上拉节点中的信号的电压损失，从而改善输出异常与显示异常。

本发明实施例提供了一种移位寄存器单元，包括分别与输入信号端和上拉节点电连接的输入模块，所述输入模块用于在所述输入信号端的信号控制下，将所述输入信号端的信号提供给第一连接节点；在所述第一连接节点的信号控制下，将第一时钟信号端的信号提供给第二连接节点；在第二时钟信号端的信号控制下，将参考信号端的信号提供给所述第一连接节点；在所述第一连接节点处于浮接状态时，保持所述第一连接节点和所述第二连接节点之间的电压差稳定；以及在所述第一连接节点的信号控制下，将所述第二连接节点与所述上拉节点导通。

可选地，在本发明实施例中，所述输入模块包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第一电容；

所述第一晶体管的栅极和其第一极均与所述输入信号端电连接，所述第一晶体管的第二极与所述第一连接节点电连接；

所述第二晶体管的栅极与所述第一连接节点电连接，所述第二晶体管的第一极与所述第一时钟信号端电连接，所述第二晶体管的第二极与所述第二连接节点电连接；

所述第三晶体管的栅极与所述第一连接节点电连接，所述第三晶体管的第一极与所述第二连接节点电连接，所述第三晶体管的第二极与所述上拉节点电连接；

所述第四晶体管的栅极与所述第二时钟信号端电连接，所述第四晶体管的第一极与所述参考信号端电连接，所述第四晶体管的第二极与所述第一连接节点电连接；

所述第一电容电连接于所述第一连接节点与所述第二连接节点之间。

可选地，在本发明实施例中，所述移位寄存器单元还包括：第一输出模块；

所述第一输出模块包括：第五晶体管、第六晶体管、第七晶体管、第八晶体管以及第二电容；

所述第五晶体管的栅极与所述上拉节点电连接，所述第五晶体管的第一极与所述第二时钟信号端电连接，所述第五晶体管的第二极与所述级联信号输出端电连接；

所述第六晶体管的栅极与所述下拉节点电连接，所述第六晶体管的第一极与所述参考信号端电连接，所述第六晶体管的第二极与所述级联信号输出端电连接；

所述第七晶体管的栅极与所述上拉节点电连接，所述第七晶体管的第一极与所述第二时钟信号端电连接，所述第七晶体管的第二极与所述第一驱动信号输出端电连接；

所述第八晶体管的栅极与所述下拉节点电连接，所述第八晶体管的第一极与所述参考信号端电连接，所述第八晶体管的第二极与所述第一驱动信号输出端电连接；

所述第二电容电连接于所述上拉节点与所述级联信号输出端之间。

可选地，在本发明实施例中，所述移位寄存器单元还包括：第一控制模块；

所述第一控制模块用于在第一控制信号端的信号控制下，将所述第一控制信号端的信号提供给第三连接节点；在所述第三连接节点的信号控制下，将第三时钟信号端的信号提供给第四连接节点；在第四时钟信号端的信号控制下，将所述参考信号端的信号提供给所述第三连接节点；在所述第三连接节点处于浮接状态时，保持所述第三连接节点和所述第四连接节点之间的电压差稳定；以及在所述第三连接节点的信号控制下，将所述第四连接节点与下拉节点导通。

可选地，在本发明实施例中，所述第一控制模块包括：第九晶体管、第十晶体管、第十一晶体管、第十二晶体管以及第三电容；

所述第九晶体管的栅极和其第一极均与所述第一控制信号端电连接，所述第九晶体管的第二极与所述第三连接节点电连接；

所述第十晶体管的栅极与所述第三连接节点电连接，所述第十晶体管的第一极与所述第三时钟信号端电连接，所述第十晶体管的第二极与所述第四连接节点电连接；

所述第十一晶体管的栅极与所述第三连接节点电连接，所述第十一晶体管的第一极与所述第四连接节点电连接，所述第十一晶体管的第二极与所述下拉节点电连接；

所述第十二晶体管的栅极与所述第四时钟信号端电连接，所述第十二晶体管的第一极与所述参考信号端电连接，所述第十二晶体管的第二极与所述第三连接节点电连接；

所述第三电容电连接于所述第三连接节点与所述第四连接节点之间。

可选地，在本发明实施例中，所述移位寄存器单元还包括：第二输出模块；

所述第二输出模块用于在所述第三连接节点的信号控制下，将所述第三时钟信号端的信号提供给第二驱动信号输出端；以及在所述第四时钟信号端的信号控制下，将所述参考信号端的信号提供给所述第二驱动信号输出端。

可选地，在本发明实施例中，所述第二输出模块包括：第十三晶体管与第十四晶体管；

所述第十三晶体管的栅极与所述第三连接节点电连接，所述第十三晶体管的第一极与所述第三时钟信号端电连接，所述第十三晶体管的第二极与所述第二驱动信号输出端电连接；

所述第十四晶体管的栅极与所述第四时钟信号端电连接，所述第十四晶体管的第一极与所述参考信号端电连接，所述第十四晶体管的第二极与所述第二驱动信号输出端电连接。

可选地，在本发明实施例中，所述第四连接节点与所述移位寄存器单元的第二驱动信号输出端电连接。

可选地，在本发明实施例中，所述第一控制信号端与级联信号输出端为同一信号端。

可选地，在本发明实施例中，所述移位寄存器单元还包括：第二控制模块；

所述第二控制模块包括：第十五晶体管、第十六晶体管；

所述第十五晶体管的栅极与下拉节点电连接，所述第十五晶体管的第一极与所述参考信号端电连接，所述第十五晶体管的第二极与所述上拉节点电连接；

所述第十六晶体管的栅极与第二控制信号端电连接，所述第十六晶体管的第一极与所述参考信号端电连接，所述第十六晶体管的第二极与所述下拉节点电连接。

可选地，在本发明实施例中，所述第二控制信号端与第四时钟信号端为同一信号端。

本发明实施例还提供了一种栅极驱动电路，包括：级联的多个上述移位寄存器单元；

第一级移位寄存器单元的输入信号端与帧触发信号端电连接；

在每相邻的两级移位寄存器单元中，下一级移位寄存器单元的输入信号端与上一级移位寄存器单元的级联信号输出端电连接。

本发明实施例还提供了一种显示装置，包括：上述栅极驱动电路。

本发明有益效果如下：

本发明实施例提供的移位寄存器单元、栅极驱动电路及显示装置，由于输入模块可以在输入信号端的信号控制下，将输入信号端的信号提供给第一连接节点；在第二时钟信号端的信号控制下，将参考信号端的信号提供给第一连接节点；在第一连接节点处于浮接状态时，保持第一连接节点和第二连接节点之间的电压差稳定，从而可以使第一连接节点的电平进一步被上拉或下拉，这样可以在第一连接节点的信号控制下，将第一时钟信号端的信号提供给第二连接节点，以及在第一连接节点的信号控制下，将第二连接节点与上拉节点导通，可以尽可能将第一时钟信号端的信号在无电压损失的情况下提供给上拉节点，从而可以提高输出稳定性，进而提高显示效果。

附图说明

图1a为本发明实施例提供的移位寄存器单元的结构示意图之一；

图1b为本发明实施例提供的移位寄存器单元的结构示意图之二；

图2为本发明实施例提供的电路时序图之一；

图3a为本发明实施例提供的移位寄存器单元的结构示意图之三；

图3b为本发明实施例提供的移位寄存器单元的结构示意图之四；

图4为本发明实施例提供的电路时序图之二；

图5a为本发明实施例提供的移位寄存器单元的结构示意图之五；

图5b为本发明实施例提供的移位寄存器单元的结构示意图之六；

图6为本发明实施例提供的电路时序图之三；

图7a为本发明实施例提供的栅极驱动电路的结构示意图之一；

图7b为本发明实施例提供的栅极驱动电路的结构示意图之二；

图7c为本发明实施例提供的栅极驱动电路的结构示意图之三。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

除非另外定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。

需要注意的是，附图中各图形的尺寸和形状不反映真实比例，目的只是示意说明本发明内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

实施例一、

本发明实施例提供了一种移位寄存器单元，如图1a与图1b所示，可以包括：第一控制模块20、第二控制模块30、第一输出模块40、第二输出模块50以及分别与输入信号端IN和上拉节点PU电连接的输入模块10。

输入模块10用于在输入信号端IN的信号控制下，将输入信号端IN的信号提供给第一连接节点N1；在第一连接节点N1的信号控制下，将第一时钟信号端CLK1的信号提供给第二连接节点N2；在第二时钟信号端CLK2的信号控制下，将参考信号端VREF的信号提供给第一连接节点N1；在第一连接节点N1处于浮接状态时，保持第一连接节点N1和第二连接节点N2之间的电压差稳定；以及在第一连接节点N1的信号控制下，将第二连接节点N2与上拉节点PU导通。

第一控制模块20用于在第一控制信号端CS1的信号控制下，将第一控制信号端CS1的信号提供给第三连接节点N3；在第三连接节点N3的信号控制下，将第三时钟信号端CLK3的信号提供给第四连接节点N4；在第四时钟信号端CLK4的信号控制下，将参考信号端VREF的信号提供给第三连接节点N3；在第三连接节点N3处于浮接状态时，保持第三连接节点N3和第四连接节点N4之间的电压差稳定；以及在第三连接节点N3的信号控制下，将第四连接节点N4与下拉节点PD导通。

第二输出模块50用于在第三连接节点N3的信号控制下，将第三时钟信号端CLK3的信号提供给第二驱动信号输出端OUT2；以及在第四时钟信号端CLK4的信号控制下，将参考信号端VREF的信号提供给第二驱动信号输出端OUT。

本发明实施例提供的上述移位寄存器单元，由于输入模块可以在输入信号端的信号控制下，将输入信号端的信号提供给第一连接节点；在第二时钟信号端的信号控制下，将参考信号端的信号提供给第一连接节点；在第一连接节点处于浮接状态时，保持第一连接节点和第二连接节点之间的电压差稳定，从而可以使第一连接节点的电平进一步被上拉或下拉，这样可以在第一连接节点的信号控制下，将第一时钟信号端的信号提供给第二连接节点，以及在第一连接节点的信号控制下，将第二连接节点与上拉节点导通，可以尽可能将第一时钟信号端的信号在无电压损失的情况下提供给上拉节点，从而可以提高输出稳定性，进而提高显示效果。

在具体实施时，在本发明实施例中，如图1a与图1b所示，输入模块10可以包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4以及第一电容C1；

第一晶体管M1的栅极和其第一极均与输入信号端IN电连接，第一晶体管M1的第二极与第一连接节点N1电连接；

第二晶体管M2的栅极与第一连接节点N1电连接，第二晶体管M2的第一极与第一时钟信号端CLK1电连接，第二晶体管M2的第二极与第二连接节点N2电连接；

第三晶体管M3的栅极与第一连接节点N1电连接，第三晶体管M3的第一极与第二连接节点N2电连接，第三晶体管M3的第二极与上拉节点PU电连接；

第四晶体管M4的栅极与第二时钟信号端CLK2电连接，第四晶体管M4的第一极与参考信号端VREF电连接，第四晶体管M4的第二极与第一连接节点N1电连接；

第一电容C1电连接于第一连接节点N1与第二连接节点N2之间。

在具体实施时，在本发明实施例中，第一晶体管在输入信号端IN的信号控制下处于导通状态时，可以将输入信号端IN的信号提供给第一连接节点N1。第二晶体管M2在第一连接节点N1的信号控制下处于导通状态时，可以将第一时钟信号端CLK1提供给第二连接节点N2。第三晶体管M3在第一连接节点N1的信号控制下处于导通状态时，可以将第二连接节点N2与上拉节点PU导通。第四晶体管M4在第二时钟信号端的信号控制下处于导通状态时，可以将参考信号端VREF的信号提供给第一连接节点N1。第一电容C1可以保持输入到第一连接节点N1与第二连接节点N2的信号的电压，以及在第一连接节点N1处于浮接状态时，可以保持第一连接节点N1与第二连接节点N2之间的电压差稳定。

在具体实施时，在本发明实施例中，如图1a与图1b所示，第一控制模块20可以包括：第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12以及第三电容C3；

第九晶体管M9的栅极和其第一极均与第一控制信号端CS1电连接，第九晶体管M9的第二极与第三连接节点N3电连接；

第十晶体管M10的栅极与第三连接节点N3电连接，第十晶体管M10的第一极与第三时钟信号端CLK3电连接，第十晶体管M10的第二极与第四连接节点N4电连接；

第十一晶体管M11的栅极与第三连接节点N3电连接，第十一晶体管M11的第一极与第四连接节点N4电连接，第十一晶体管M11的第二极与下拉节点PD电连接；

第十二晶体管M12的栅极与第四时钟信号端CLK4电连接，第十二晶体管M12的第一极与参考信号端VREF电连接，第十二晶体管M12的第二极与第三连接节点N3电连接；

第三电容C3电连接于第三连接节点N3与第四连接节点N4之间。

在具体实施时，在本发明实施例中，第九晶体管M9在第一控制信号端CS1的信号控制下处于导通状态时，可以将第一控制信号端CS1的信号提供给第三连接节点N3。第十晶体管M10在第三连接节点N3的信号控制下处于导通状态时，可以将第三时钟信号端CLK3的信号提供给第四连接节点N4。第十一晶体管M11在第三连接节点N3的信号控制下处于导通状态时，可以将第四连接节点N4与下拉节点PD导通。第十二晶体管M12在第四时钟信号端CLK4的信号控制下处于导通状态时，可以将参考信号端VREF的信号提供给第三连接节点N3。第三电容C3可以存储输入到第三连接节点N3与第四连接节点N4的信号的电压，以及在第三连接节点N3处于浮接状态时，可以保持第三连接节点N3与第四连接节点N4之间的电压差稳定。

为了降低信号端的数量，降低走线的数量，节省布线空间，在具体实施时，在本发明实施例中，可以使第一控制信号端与级联信号输出端设置为同一信号端。示例性地，如图1b所示，第九晶体管M9的栅极和其第一极均与级联信号输出端CR电连接。

在具体实施时，在本发明实施例中，如图1a与图1b所示，第二控制模块30可以包括：第十五晶体管M15、第十六晶体管M16；

第十五晶体管M15的栅极与下拉节点PD电连接，第十五晶体管M15的第一极与参考信号端VREF电连接，第十五晶体管M15的第二极与上拉节点PU电连接；

第十六晶体管M16的栅极与第二控制信号端CS2电连接，第十六晶体管M16的第一极与参考信号端VREF电连接，第十六晶体管M16的第二极与下拉节点PD电连接。

在具体实施时，在本发明实施例中，第十五晶体管M15在下拉节点PD的信号控制下处于导通状态时，可以将参考信号端VREF的信号提供给上拉节点PU。第十六晶体管M16在第二控制信号端CS2的信号控制下处于导通状态时，可以将参考信号端VREF的信号提供给下拉节点PD。

为了降低信号端的数量，降低走线的数量，节省布线空间，在具体实施时，在本发明实施例中，可以使第二控制信号端与第四时钟信号端设置为同一信号端。示例性地，如图1b所示，第十六晶体管M16的栅极与第四时钟信号端CLK4电连接。或者，也可以使该级移位寄存器单元的第二控制信号端与下一级移位寄存器单元的第一驱动信号输出端电连接，在此不作限定。

在具体实施时，在本发明实施例中，如图1a与图1b所示，第一输出模块40可以包括：第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8以及第二电容C2；

第五晶体管M5的栅极与上拉节点电连接，第五晶体管M5的第一极与第二时钟信号端CLK2电连接，第五晶体管M5的第二极与级联信号输出端CR电连接；

第六晶体管M6的栅极与下拉节点PD电连接，第六晶体管M6的第一极与参考信号端VREF电连接，第六晶体管M6的第二极与级联信号输出端CR电连接；

第七晶体管M7的栅极与上拉节点PU电连接，第七晶体管M7的第一极与第二时钟信号端CLK2电连接，第七晶体管M7的第二极与第一驱动信号输出端OUT1电连接；

第八晶体管M8的栅极与下拉节点PD电连接，第八晶体管M8的第一极与参考信号端VREF电连接，第八晶体管M8的第二极与第一驱动信号输出端OUT1电连接；

第二电容C2电连接于上拉节点PU与级联信号输出端CR之间。

在具体实施时，在本发明实施例中，第五晶体管M5在上拉节点的信号的控制下处于导通状态时，可以将第二时钟信号端CLK2的信号提供给级联信号输出端CR。第六晶体管M6在下拉节点PD的信号的控制下处于导通状态时，可以将参考信号端VREF的信号提供给级联信号输出端CR。第七晶体管M7在上拉节点PU的信号的控制下处于导通状态时，可以将第二时钟信号端CLK2的信号提供给第一驱动信号输出端OUT1。第八晶体管M8在下拉节点PD的信号的控制下处于导通状态时，可以将参考信号端VREF的信号提供给第一驱动信号输出端OUT1。第二电容C2可以存储输入到上拉节点PU与级联信号输出端CR的信号的电压，以及在上拉节点PU处于浮接状态时，可以保持上拉节点PU与级联信号输出端CR之间的电压差稳定。

在具体实施时，在本发明实施例中，如图1a与图1b所示，第二输出模块50可以包括：第十三晶体管M13与第十四晶体管M14；

第十三晶体管M13的栅极与第三连接节点N3电连接，第十三晶体管M13的第一极与第三时钟信号端CLK3电连接，第十三晶体管M13的第二极与第二驱动信号输出端OUT2电连接；

第十四晶体管M14的栅极与第四时钟信号端CLK4电连接，第十四晶体管M14的第一极与参考信号端VREF电连接，第十四晶体管M14的第二极与第二驱动信号输出端OUT2电连接。

在具体实施时，在本发明实施例中，第十三晶体管M13在第三连接节点N3的信号控制下处于导通状态时，可以将第三时钟信号端CLK3的信号提供给第二驱动信号输出端OUT2。第十四晶体管M14在第四时钟信号端CLK4的信号控制下处于导通状态时，可以将参考信号端VREF的信号提供给第二驱动信号输出端OUT2。

以上仅是举例说明移位寄存器单元中各模块的具体结构，在具体实施时，上述各模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其它结构，在此不做限定。

在具体实施时，为了制作工艺统一，在本发明实施例中，如图1a与图1b所示，所有晶体管可以均设置为N型晶体管。需要说明的是，本发明实施例仅是以移位寄存器单元中的晶体管为N型晶体管为例进行说明的，对于晶体管为P型晶体管的情况，设计原理与本发明相同，也属于本发明保护的范围。

在具体实施时，在本发明实施例中，在输入信号端的有效脉冲信号为高电平时，参考信号端的信号为低电平信号。示例性地，结合图1a至图2所示，输入信号端IN的高电平信号作为其有效脉冲信号，以控制N型的第一晶体管M1导通。

或者，在具体实施时，在本发明实施例中，在输入信号端的有效脉冲信号为低电平时，参考信号端的信号为高电平信号。当然，这需要根据实际应用环境来设计确定，在此不作限定。

在具体实施时，在本发明实施例中，N型晶体管在高电平信号作用下导通，在低电平信号作用下截止；P型晶体管在低电平信号作用下导通，在高电平信号作用下截止。在具体实施时，可以根据晶体管的类型，将晶体管的第一极可以作为源极，第二极作为漏极，或者晶体管的第一极可以作为漏极，第二极作为源极，在此不作具体区分。

需要说明的是，本发明上述实施例中的晶体管可以是薄膜晶体管(TFT，Thin FilmTransistor)，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Semiconductor)，在此不做限定。

需要说明的是，本发明实施例中提到的信号的电平仅代表其逻辑电平，而不是在具体实施时各信号实际所施加的电压值。上述信号的具体电压值可以根据实际应用环境来设计确定，在此不作限定。

下面以图1b所示的移位寄存器单元的结构为例，结合图2所示的电路时序图，对本发明实施例提供的上述移位寄存器单元的工作过程作以描述。其中，下述描述中以1表示高电平信号，0表示低电平信号，其中，1和0代表其逻辑电平，仅是为了更好的解释本发明实施例提供的上述移位寄存器单元的工作过程，而不是在具体实施时施加在各晶体管的栅极上的电压值。

具体地，选取如图2所示的电路时序图中的T1阶段、T2阶段、T3阶段、T4阶段以及T5阶段。

在T1阶段，由于IN＝1、CLK1＝0、CLK2＝0、CLK3＝0、CLK4＝1。

由于CLK2＝0，因此第四晶体管M4截止。由于CLK4＝1，因此第十二晶体管M12、第十四晶体管M14以及第十六晶体管M16均导通。导通的第十二晶体管M12将参考信号端VREF的低电平信号提供给第三连接节点N3，使第三连接节点N3的信号为低电平信号，以控制第十晶体管M10、第十一晶体管M11以及第十七晶体管M17均截止。导通的第十四晶体管M14第二驱动信号输出端OUT2，以使第二驱动信号输出端OUT2输出低电平信号。导通的第十六晶体管M16将参考信号端VREF的低电平信号提供给下拉节点PD，使下拉节点PD的信号为低电平信号，以控制第六晶体管M6、第八晶体管M8以及第十五晶体管M15均截止。由于IN＝1，因此第一晶体管M1导通，以将输入信号端IN的高电平信号提供给第一连接节点N1，使第一连接节点N1的信号为高电平信号，对第一电容C1充电，以及控制第二晶体管M2和第三晶体管M3导通，从而使第二连接节点N2和上拉节点PU的信号均为低电平信号，进而使第五晶体管M5和第七晶体管M7均截止。由于CR＝0，因此第九晶体管M9截止。

在T2阶段，由于IN＝0、CLK1＝1、CLK2＝0、CLK3＝0、CLK4＝0。

由于IN＝0，因此第一晶体管M1截止。由于CLK2＝0，因此第四晶体管M4截止。由于CLK4＝0，因此第十二晶体管M12、第十四晶体管M14以及第十六晶体管M16均截止。由于第一电容C1的作用，可以保持第一连接节点N1的信号为高电平信号，从而控制第二晶体管M2导通，导通的第二晶体管M2将第一时钟信号端CLK1的高电平信号提供给第二连接节点N2，以使第二连接节点N2的信号均为高电平信号。由于第一连接节点N1浮接与第一电容C1的作用，可以使第二连接节点N2的信号的电平被进一步拉高，从而可以控制第二晶体管M2和第三晶体管M3尽可能完全导通，从而将第一时钟信号端CLK1的高电平信号尽可能无电压损失的提供给上拉节点PU，使上拉节点PU的信号为高电平信号，进而控制第五晶体管M5和第七晶体管M7均导通。导通的第五晶体管M5将第二时钟信号端CLK2的低电平信号提供给级联信号输出端CR，使级联信号输出端CR输出低电平信号。导通的第七晶体管M7将第二时钟信号端CLK2的低电平信号提供给第一驱动信号输出端OUT1，使第一驱动信号输出端OUT1输出低电平信号。并且由于CR＝0，因此第九晶体管M9截止。

在T3阶段，由于IN＝0、CLK1＝0、CLK2＝1、CLK3＝0、CLK4＝0。

由于IN＝0，因此第一晶体管M1截止。由于CLK4＝0，因此第十二晶体管M12、第十四晶体管M14以及第十六晶体管M16均截止。由于CLK2＝1，因此第四晶体管M4导通，以将参考信号端VREF的低电平信号提供给第一连接节点N1，从而控制第二晶体管M2和第三晶体管M3均截止。由于第二电容C2的作用，可以保持上拉节点PU的信号为高电平信号，以控制第五晶体管M5导通，从而将第二时钟信号端CLK2的高电平信号提供给级联信号输出端CR。由于第二电容C2的作用，可以使上拉节点PU的电平被进一步拉高，以控制第五晶体管M5和第七晶体管M7尽可能完全均导通。导通的第五晶体管M5将第二时钟信号端CLK2的高电平信号尽可能无电压损失的提供给级联信号输出端CR，使级联信号输出端CR输出高电平信号。导通的第七晶体管M7将第二时钟信号端CLK2的高电平信号尽可能无电压损失的提供给第一驱动信号输出端OUT1，使第一驱动信号输出端OUT1输出高电平信号。

由于CR＝1，因此第九晶体管M9导通，以将级联信号输出端CR的高电平信号提供给第三连接节点N3，从而控制第十晶体管M10、第十一晶体管M11以及第十七晶体管M17均导通。导通的第十晶体管M10与第十一晶体管M11将第三时钟信号端CLK3的低电平信号提供给下拉节点PD，使下拉节点PD的信号为低电平信号，以控制第六晶体管M6、第八晶体管M8以及第十五晶体管M15均截止。导通的第十七晶体管M17将第三时钟信号端CLK3的低电平信号提供给第二驱动信号输出端OUT2，使第二驱动信号输出端OUT2输出低电平信号。

在T4阶段，由于IN＝0、CLK1＝0、CLK2＝0、CLK3＝1、CLK4＝0。

由于IN＝0，因此第一晶体管M1截止。由于CLK2＝0，因此第四晶体管M4截止。由于CLK4＝0，因此第十二晶体管M12、第十四晶体管M14以及第十六晶体管M16均截止。由于CR＝0，因此第九晶体管M9截止。由于第三电容C3的作用，可以保持第三连接节点N3的信号为高电平信号，从而控制第十晶体管M10导通，以将第三时钟信号端CLK3的高电平信号提供给第四连接节点N4，使第四连接节点N4的信号为高电平。由于第三连接节点N3为例浮接状态以及第三电容C3的作用，可以使第四连接节点N4的信号的电平被进一步拉高，从而控制第十晶体管M10、第十一晶体管M11以及第十七晶体管M17尽可能完全导通。导通的第十晶体管M10与第十一晶体管M11将第三时钟信号端CLK3的高电平信号尽可能无电压损失的提供给下拉节点PD，使下拉节点PD的信号为高电平信号，以控制第六晶体管M6、第八晶体管M8以及第十五晶体管M15均导通。导通的第六晶体管M6将参考信号端VREF的低电平信号提供给级联信号输出端CR，使级联信号输出端CR输出低电平信号。导通的第八晶体管M8将参考信号端VREF的低电平信号提供给第一驱动信号输出端OUT1，使第一驱动信号输出端OUT1输出低电平信号。导通的第十五晶体管M15将参考信号端VREF的低电平信号提供给上拉节点PU，使上拉节点PU的信号为低电平信号，以控制第五晶体管M5和第七晶体管M7均截止。导通的第十七晶体管M17将第三时钟信号端CLK3的高电平信号尽可能无电压损失的提供给第二驱动信号输出端OUT2，使第二驱动信号输出端OUT2输出高电平信号。

在T5阶段，由于IN＝0、CLK1＝0、CLK2＝0、CLK3＝0、CLK4＝1。

由于IN＝0，因此第一晶体管M1截止。由于CLK2＝0，因此第四晶体管M4截止。由于CR＝0，因此第九晶体管M9截止。由于CLK4＝1，因此第十二晶体管M12、第十四晶体管M14以及第十六晶体管M16均导通。导通的第十二晶体管M12将参考信号端VREF的低电平信号提供给第三连接节点N3，使第三连接节点N3的信号为低电平信号，从而控制第十晶体管M10、第十一晶体管M11以及第十七晶体管M17均截止。导通的第十六晶体管M16将参考信号端VREF的低电平信号提供给下拉节点PD，使下拉节点PD的信号为低电平信号，以控制第六晶体管M6、第八晶体管M8以及第十五晶体管M15均截止。导通的第十四晶体管M14将参考信号端VREF的低电平信号提供给第二驱动信号输出端OUT2，使第二驱动信号输出端OUT2输出低电平信号。

之后，在CLK2＝1时，第四晶体管M4导通，以将参考信号端VREF的低电平信号提供给第一连接节点N1，从而控制第二晶体管M2与第三晶体管M3均截止。

在CLK4＝1时，第十二晶体管M12、第十四晶体管M14以及第十六晶体管M16均导通。导通的第十二晶体管M12将参考信号端VREF的低电平信号提供给第三连接节点N3，使第三连接节点N3的信号为低电平信号，从而控制第十晶体管M10、第十一晶体管M11以及第十七晶体管M17均截止。导通的第十六晶体管M16将参考信号端VREF的低电平信号提供给下拉节点PD，使下拉节点PD的信号为低电平信号，以控制第六晶体管M6、第八晶体管M8以及第十五晶体管M15均截止。导通的第十四晶体管M14将参考信号端VREF的低电平信号提供给第二驱动信号输出端OUT2，使第二驱动信号输出端OUT2输出低电平信号。

实施例二、

本实施例对应的移位寄存器单元的结构示意图如图3a与图3b所示，其针对实施例一中的实施方式进行了变形。下面仅说明本实施例与实施例一的区别之处，其相同之处在此不作赘述。

为了对第一连接节点N1和第二连接节点N2进行复位，在具体实施时，在本发明实施例中，如图3a与图3b所示，移位寄存器单元还可以包括：第十七晶体管M17与第十八晶体管M18；

第十七晶体管M17的栅极与复位信号端RST电连接，第十七晶体管M17的第一极与参考信号端VREF电连接，第十七晶体管M17的第二极与第一连接节点N1电连接。

第十八晶体管M18的栅极与复位信号端RST电连接，第十八晶体管M18的第一极与参考信号端VREF电连接，第十八晶体管M18的第二极与第三连接节点N3电连接。

在具体实施时，在本发明实施例中，第十七晶体管M17在复位信号端RST的信号控制下处于导通状态时，可以将参考信号端VREF的信号提供给第一连接节点N1。第十八晶体管M18在复位信号端RST的信号控制下处于导通状态时，可以将参考信号端VREF的信号提供给第三连接节点N3。

下面以图3b所示的移位寄存器单元的结构为例，结合图4所示的电路时序图，对本发明实施例提供的上述移位寄存器单元的工作过程作以描述。其中，下述描述中以1表示高电平信号，0表示低电平信号，其中，1和0代表其逻辑电平，仅是为了更好的解释本发明实施例提供的上述移位寄存器单元的工作过程，而不是在具体实施时施加在各晶体管的栅极上的电压值。

具体地，选取如图4所示的电路时序图中的T0阶段、T1阶段、T2阶段、T3阶段、T4阶段以及T5阶段。

在T0阶段，IN＝0、RST＝1、CLK1＝0、CLK2＝0、CLK3＝1、CLK4＝0。

由于IN＝0，因此第一晶体管M1截止。由于CLK2＝0，因此第四晶体管M4截止。由于CLK4＝0，因此第十二晶体管M12、第十四晶体管M14以及第十六晶体管M16均截止。由于RST＝1，因此第十七晶体管M17与第十八晶体管M18均导通。导通的第十七晶体管M17将参考信号端VREF的低电平信号提供给第一连接节点N1，使第一连接节点N1的信号为低电平信号，对第一连接节点N1进行复位，以控制第三晶体管M3截止。导通的第十八晶体管M18将参考信号端VREF的低电平信号提供给第三连接节点N3，对第三连接节点N3进行复位，使第三连接节点N3的信号为低电平信号，以控制第十一晶体管M11截止。

在T1阶段，IN＝1、RST＝0、CLK1＝0、CLK2＝0、CLK3＝0、CLK4＝1。由于RST＝0，因此第十七晶体管M17与第十八晶体管M18均截止。并且，该阶段的其他具体工作过程可以与实施例一中的T1阶段的工作过程基本相同，在此不作赘述。

在T2阶段，IN＝0、RST＝0、CLK1＝1、CLK2＝0、CLK3＝0、CLK4＝0。由于RST＝0，因此第十七晶体管M17与第十八晶体管M18均截止。并且，该阶段的其他具体工作过程可以与实施例一中的T2阶段的工作过程基本相同，在此不作赘述。

在T3阶段，IN＝0、RST＝0、CLK1＝0、CLK2＝1、CLK3＝0、CLK4＝0。由于RST＝0，因此第十七晶体管M17与第十八晶体管M18均截止。并且，该阶段的其他具体工作过程可以与实施例一中的T3阶段的工作过程基本相同，在此不作赘述。

在T4阶段，IN＝0、RST＝0、CLK1＝0、CLK2＝0、CLK3＝1、CLK4＝0。由于RST＝0，因此第十七晶体管M17与第十八晶体管M18均截止。并且，该阶段的其他具体工作过程可以与实施例一中的T4阶段的工作过程基本相同，在此不作赘述。

在T5阶段，IN＝0、RST＝0、CLK1＝0、CLK2＝0、CLK3＝0、CLK4＝1。由于RST＝0，因此第十七晶体管M17与第十八晶体管M18均截止。并且，该阶段的其他具体工作过程可以与实施例一中的T5阶段的工作过程基本相同，在此不作赘述。

在实际应用中，可以在扫描一帧图像之前进行T0阶段。并且，可以使每一级移位寄存器单元中的T0阶段同时进行。

实施例三、

本实施例对应的移位寄存器单元的结构示意图如图5a与图5b所示，其针对实施例二中的实施方式进行了变形。下面仅说明本实施例与实施例二的区别之处，其相同之处在此不作赘述。

为了减少晶体管的数量，降低占用空间，在具体实施时，在本发明实施例中，如图5a与图5b所示，可以使第四连接节点N4与移位寄存器单元的第二驱动信号输出端OUT2电连接。也就是说，可以将第四连接节点N4作为移位寄存器单元的第二驱动信号输出端OUT2。这样可以不用设置第二输出模块，从而减少了使用的晶体管的数量，降低占用空间。

下面以图5b所示的移位寄存器单元的结构为例，结合图6所示的电路时序图，对本发明实施例提供的上述移位寄存器单元的工作过程作以描述。其中，下述描述中以1表示高电平信号，0表示低电平信号，其中，1和0代表其逻辑电平，仅是为了更好的解释本发明实施例提供的上述移位寄存器单元的工作过程，而不是在具体实施时施加在各晶体管的栅极上的电压值。

具体地，选取如图6所示的电路时序图中的T0阶段、T1阶段、T2阶段、T3阶段、T4阶段以及T5阶段。

在T0阶段，IN＝0、RST＝1、CS＝0、CLK1＝0、CLK2＝0、CLK3＝1、CLK4＝0。第四连接节点N4的信号作为第二驱动信号端OUT2的信号输出。并且，该阶段的其他具体工作过程可以与实施例二中的T0阶段的工作过程基本相同，在此不作赘述。

在T1阶段，IN＝1、RST＝0、CS＝0、CLK1＝0、CLK2＝0、CLK3＝0、CLK4＝1。第四连接节点N4的信号作为第二驱动信号端OUT2的信号输出。并且，该阶段的其他具体工作过程可以与实施例二中的T1阶段的工作过程基本相同，在此不作赘述。

在T2阶段，IN＝0、RST＝0、CS＝0、CLK1＝1、CLK2＝0、CLK3＝0、CLK4＝0。第四连接节点N4的信号作为第二驱动信号端OUT2的信号输出。并且，该阶段的其他具体工作过程可以与实施例二中的T2阶段的工作过程基本相同，在此不作赘述。

在T3阶段，IN＝0、RST＝0、CS＝0、CLK1＝0、CLK2＝1、CLK3＝0、CLK4＝0。第四连接节点N4的信号作为第二驱动信号端OUT2的信号输出。并且，该阶段的其他具体工作过程可以与实施例二中的T3阶段的工作过程基本相同，在此不作赘述。

在T4阶段，IN＝0、RST＝0、CS＝0、CLK1＝0、CLK2＝0、CLK3＝1、CLK4＝0。第四连接节点N4的信号作为第二驱动信号端OUT2的信号输出。并且，该阶段的其他具体工作过程可以与实施例二中的T4阶段的工作过程基本相同，在此不作赘述。

在T5阶段，IN＝0、RST＝0、CS＝1、CLK1＝0、CLK2＝0、CLK3＝0、CLK4＝1。第四连接节点N4的信号作为第二驱动信号端OUT2的信号输出。并且，该阶段的其他具体工作过程可以与实施例二中的T5阶段的工作过程基本相同，在此不作赘述。

基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图7a至图7c所示，可以包括：级联的多个上述移位寄存器单元：SR(n-1)、SR(n)、SR(n+1)；(共N个移位寄存器单元，1≤n≤N且n为整数)。

其中，第一级移位寄存器单元的输入信号端与帧触发信号端电连接。在每相邻的两级移位寄存器单元中，下一级移位寄存器单元的输入信号端与上一级移位寄存器单元的级联信号输出端电连接。示例性地，移位寄存器单元SR(n)的输入信号端IN与移位寄存器单元SR(n-1)的级联信号输出端CR电连接，移位寄存器单元SR(n+1)的输入信号端IN与移位寄存器单元SR(n)的级联信号输出端CR电连接。

在具体实施时，在本发明实施例中，栅极驱动电路中的移位寄存器单元的结构可以与上述实施例以及上述实施例之间的组合所示，在此不作赘述。

在具体实施时，在本发明实施例中，第2k-1级移位寄存器单元的第一时钟信号端和第2k级移位寄存器单元的第三时钟信号端均与同一第一时钟端电连接。其中，k为正整数。

第2k-1级移位寄存器单元的第二时钟信号端和第2k级移位寄存器单元的第四时钟信号端均与同一第二时钟端电连接。

第2k-1级移位寄存器单元的第三时钟信号端和第2k级移位寄存器单元的第一时钟信号端均与同一第三时钟端电连接。

第2k-1级移位寄存器单元的第四时钟信号端和第2k级移位寄存器单元的第二时钟信号端均与同一第四时钟端电连接。

在具体实施时，在每相邻的两级移位寄存器单元中，上一级移位寄存器单元的第二控制信号端与下一级移位寄存器单元的第一驱动信号输出端OUT1或级联信号输出端CR电连接。示例性地，如图7b所示，移位寄存器单元SR(n-1)的第二控制信号端CS2与移位寄存器单元SR(n)的第一驱动信号输出端OUT1或级联信号输出端CR电连接，移位寄存器单元SR(n)的第二控制信号端CS2与移位寄存器单元SR(n+1)的第一驱动信号输出端OUT1或级联信号输出端CR电连接。

在具体实施时，第二控制信号端CS2可以与第四时钟信号端设置为同一信号端，从而可以直接采用第四时钟信号端的信号进行控制。如图7a所示，这样可以不用再通过级联对第二控制信号端CS2输入信号，从而可以降低移位寄存器单元之间的影响，提高输出稳定性。

在具体实施时，在移位寄存器单元还包括：第十七晶体管和第十八晶体管时，每一级移位寄存器单元的复位信号端RST可以均与同一复位端rst电连接，以通过同一复位端rst向每一级移位寄存器单元的复位信号端RST输入信号，从而可以同时对每一级移位寄存器单元的第一连接节点N1和第二连接节点N2进行复位。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述栅极驱动电路。该显示装置解决问题的原理与前述栅极驱动电路相似，因此该显示装置的实施可以参见前述栅极驱动电路的实施，重复之处在此不再赘述。

在具体实施时，本发明实施例提供的显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。

本发明实施例提供的移位寄存器单元、栅极驱动电路及显示装置，由于输入模块可以在输入信号端的信号控制下，将输入信号端的信号提供给第一连接节点；在第二时钟信号端的信号控制下，将参考信号端的信号提供给第一连接节点；在第一连接节点处于浮接状态时，保持第一连接节点和第二连接节点之间的电压差稳定，从而可以使第一连接节点的电平进一步被上拉或下拉，这样可以在第一连接节点的信号控制下，将第一时钟信号端的信号提供给第二连接节点，以及在第一连接节点的信号控制下，将第二连接节点与上拉节点导通，可以尽可能将第一时钟信号端的信号在无电压损失的情况下提供给上拉节点，从而可以提高输出稳定性，进而提高显示效果。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (13)

1.一种移位寄存器单元，包括分别与输入信号端和上拉节点电连接的输入模块，其特征在于，所述输入模块用于在所述输入信号端的信号控制下，将所述输入信号端的信号提供给第一连接节点；在所述第一连接节点的信号控制下，将第一时钟信号端的信号提供给第二连接节点；在第二时钟信号端的信号控制下，将参考信号端的信号提供给所述第一连接节点；在所述第一连接节点处于浮接状态时，保持所述第一连接节点和所述第二连接节点之间的电压差稳定；以及在所述第一连接节点的信号控制下，将所述第二连接节点与所述上拉节点导通。

2.如权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第一电容；

所述第一晶体管的栅极和其第一极均与所述输入信号端电连接，所述第一晶体管的第二极与所述第一连接节点电连接；

所述第二晶体管的栅极与所述第一连接节点电连接，所述第二晶体管的第一极与所述第一时钟信号端电连接，所述第二晶体管的第二极与所述第二连接节点电连接；

所述第三晶体管的栅极与所述第一连接节点电连接，所述第三晶体管的第一极与所述第二连接节点电连接，所述第三晶体管的第二极与所述上拉节点电连接；

所述第四晶体管的栅极与所述第二时钟信号端电连接，所述第四晶体管的第一极与所述参考信号端电连接，所述第四晶体管的第二极与所述第一连接节点电连接；

所述第一电容电连接于所述第一连接节点与所述第二连接节点之间。

3.如权利要求1或2所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第一输出模块；

所述第一输出模块包括：第五晶体管、第六晶体管、第七晶体管、第八晶体管以及第二电容；

所述第五晶体管的栅极与所述上拉节点电连接，所述第五晶体管的第一极与所述第二时钟信号端电连接，所述第五晶体管的第二极与所述级联信号输出端电连接；

所述第六晶体管的栅极与所述下拉节点电连接，所述第六晶体管的第一极与所述参考信号端电连接，所述第六晶体管的第二极与所述级联信号输出端电连接；

所述第七晶体管的栅极与所述上拉节点电连接，所述第七晶体管的第一极与所述第二时钟信号端电连接，所述第七晶体管的第二极与所述第一驱动信号输出端电连接；

所述第八晶体管的栅极与所述下拉节点电连接，所述第八晶体管的第一极与所述参考信号端电连接，所述第八晶体管的第二极与所述第一驱动信号输出端电连接；

所述第二电容电连接于所述上拉节点与所述级联信号输出端之间。

4.如权利要求1或2所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第一控制模块；

所述第一控制模块用于在第一控制信号端的信号控制下，将所述第一控制信号端的信号提供给第三连接节点；在所述第三连接节点的信号控制下，将第三时钟信号端的信号提供给第四连接节点；在第四时钟信号端的信号控制下，将所述参考信号端的信号提供给所述第三连接节点；在所述第三连接节点处于浮接状态时，保持所述第三连接节点和所述第四连接节点之间的电压差稳定；以及在所述第三连接节点的信号控制下，将所述第四连接节点与下拉节点导通。

5.如权利要求4所述的移位寄存器单元，其特征在于，所述第一控制模块包括：第九晶体管、第十晶体管、第十一晶体管、第十二晶体管以及第三电容；

所述第九晶体管的栅极和其第一极均与所述第一控制信号端电连接，所述第九晶体管的第二极与所述第三连接节点电连接；

所述第十晶体管的栅极与所述第三连接节点电连接，所述第十晶体管的第一极与所述第三时钟信号端电连接，所述第十晶体管的第二极与所述第四连接节点电连接；

所述第十一晶体管的栅极与所述第三连接节点电连接，所述第十一晶体管的第一极与所述第四连接节点电连接，所述第十一晶体管的第二极与所述下拉节点电连接；

所述第十二晶体管的栅极与所述第四时钟信号端电连接，所述第十二晶体管的第一极与所述参考信号端电连接，所述第十二晶体管的第二极与所述第三连接节点电连接；

所述第三电容电连接于所述第三连接节点与所述第四连接节点之间。

6.如权利要求4所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第二输出模块；

所述第二输出模块用于在所述第三连接节点的信号控制下，将所述第三时钟信号端的信号提供给第二驱动信号输出端；以及在所述第四时钟信号端的信号控制下，将所述参考信号端的信号提供给所述第二驱动信号输出端。

7.如权利要求6所述的移位寄存器单元，其特征在于，所述第二输出模块包括：第十三晶体管与第十四晶体管；

所述第十三晶体管的栅极与所述第三连接节点电连接，所述第十三晶体管的第一极与所述第三时钟信号端电连接，所述第十三晶体管的第二极与所述第二驱动信号输出端电连接；

所述第十四晶体管的栅极与所述第四时钟信号端电连接，所述第十四晶体管的第一极与所述参考信号端电连接，所述第十四晶体管的第二极与所述第二驱动信号输出端电连接。

8.如权利要求4所述的移位寄存器单元，其特征在于，所述第四连接节点与所述移位寄存器单元的第二驱动信号输出端电连接。

9.如权利要求4所述的移位寄存器单元，其特征在于，所述第一控制信号端与级联信号输出端为同一信号端。

10.如权利要求1或2所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第二控制模块；

所述第二控制模块包括：第十五晶体管、第十六晶体管；

所述第十五晶体管的栅极与下拉节点电连接，所述第十五晶体管的第一极与所述参考信号端电连接，所述第十五晶体管的第二极与所述上拉节点电连接；

所述第十六晶体管的栅极与第二控制信号端电连接，所述第十六晶体管的第一极与所述参考信号端电连接，所述第十六晶体管的第二极与所述下拉节点电连接。

11.如权利要求10所述的移位寄存器单元，其特征在于，所述第二控制信号端与第四时钟信号端为同一信号端。

12.一种栅极驱动电路，其特征在于，包括：级联的多个如权利要求3-11任一项所述的移位寄存器单元；

第一级移位寄存器单元的输入信号端与帧触发信号端电连接；

在每相邻的两级移位寄存器单元中，下一级移位寄存器单元的输入信号端与上一级移位寄存器单元的级联信号输出端电连接。

13.一种显示装置，其特征在于，包括：如权利要求12所述的栅极驱动电路。