CN105047119A - 移位寄存器及使用该移位寄存器的显示装置 - Google Patents

Abstract

公开了一种移位寄存器及使用该移位寄存器的显示装置，能够防止漏电流。所述移位寄存器包括多个级。每个级包括：响应于起始脉冲或在前输出将Q节点置位的置位单元；用于将QB节点控制为具有与Q节点相反的逻辑状态的反相器；响应于Q节点和QB节点的逻辑状态输出任意一个输入时钟或栅极截止电压的输出单元；包括复位开关元件的复位单元，所述复位开关元件响应于复位脉冲或在后输出将Q节点复位为第一复位电压；和响应于QB节点将Q节点复位为第二复位电压的噪声清除部。当复位开关元件截止时，第一复位电压大于复位脉冲的电压或用于当前级的在后输出的电压。

Description

移位寄存器及使用该移位寄存器的显示装置

本申请要求2014年5月2日提交的韩国专利申请No.10-2014-0053522以及2015年4月27日提交的韩国专利申请No.10-2015-0058714的优先权，在此援引上述专利申请作为参考，如同在这里完全阐述一样。

技术领域

本发明涉及一种移位寄存器，尤其涉及一种能够防止漏电流从而输出正常扫描脉冲的移位寄存器及使用该移位寄存器的显示装置。

背景技术

作为显示装置，近来引起广泛关注的平板显示装置的例子包括使用液晶的液晶显示(LCD)装置、使用有机发光二极管(OLED)的OLED显示装置、以及使用电泳粒子的电泳显示(EPD)装置。

平板显示装置包括用于通过其中每个像素被薄膜晶体管(TFT)单独驱动的像素阵列来显示图像的显示面板、用于驱动显示面板的面板驱动器、用于控制面板驱动器的时序控制器等。面板驱动器包括用于驱动显示面板的栅极线的栅极驱动器和用于驱动面板的数据线的数据驱动器。

栅极驱动器基本包括移位寄存器，移位寄存器用于输出依次驱动显示面板的栅极线的扫描脉冲。移位寄存器包括多个从属连接的级，每级包括多个TFT。每级的输出作为扫描脉冲而被提供给每条栅极线并且作为用于控制另一级的控制信号被提供。

一般来说，每级都包括节点控制器，节点控制器包括：根据Q节点的电压来输出任意一个时钟作为扫描脉冲的上拉晶体管、根据QB节点的电压来输出低电压的下拉晶体管、以及响应于输入控制信号将Q节点和QB节点交替充电和放电的多个晶体管。

作为每级的晶体管，可使用N型TFT。在常规移位寄存器中使用的N型TFT中，栅极电压不小于施加给源极电极的低电压。尽管施加低电压作为栅极电压，以在逻辑上使晶体管截止，但因为栅极-源极电压Vgs大于0V(Vgs>0V)，所以有漏电流流动。如果晶体管的阈值电压Vth偏移到负值，则漏电流进一步增加，因而电路不会正常工作。因此，移位寄存器不能输出正常波形。

例如，当使用对光敏感的氧化物晶体管时，如果氧化物晶体管的阈值电压Vth由于光而偏移到负值，则上拉晶体管的导通状态会由于节点控制器的漏电流而变得不稳定。因此，通过上拉晶体管输出的扫描脉冲的波形会畸变或者不输出扫描脉冲。

发明内容

因此，本发明旨在提供一种基本上克服了由于现有技术的限制和缺点而导致的一个或多个问题的移位寄存器及使用该移位寄存器的显示装置。

本发明的一个目的是提供一种能够抑制截止的晶体管的漏电流以获得稳定输出的移位寄存器及使用该移位寄存器的显示装置。

在下面的描述中将部分列出本发明的附加优点、目的和特征，这些优点、目的和特征的一部分在研究下文之后对于所属领域技术人员将变得显而易见或者可通过本发明的实施领会到。通过说明书、权利要求书以及附图中具体指出的结构可实现和获得本发明的这些目的和其他优点。

为了实现这些和其他优点并根据本发明的意图，如在此具体化和概括描述的，一种移位寄存器，包括多个级，其中所述多个级的每一个包括：置位单元，所述置位单元被配置成响应于起始脉冲或从任意一个前级提供的用于当前级的在前输出将第一控制节点即Q节点置位为置位电压；反相器，所述反相器被配置成将第二控制节点即QB节点控制为具有与所述Q节点的逻辑状态相反的逻辑状态；输出单元，所述输出单元被配置成响应于所述Q节点和所述QB节点的逻辑状态输出多个时钟中的任意一个输入时钟或栅极截止电压；包括复位开关元件的复位单元，所述复位开关元件被配置成响应于复位脉冲或从任意一个后级提供的用于当前级的在后输出将所述Q节点复位为第一复位电压；和噪声清除部，所述噪声清除部被配置成响应于所述QB节点将所述Q节点复位为第二复位电压，其中在所述复位开关元件截止时，所述第一复位电压大于提供给所述复位开关元件的栅极的复位脉冲的电压或用于当前级的在后输出的电压。

所述输出单元可包括扫描输出单元，所述扫描输出单元包括上拉开关元件和下拉开关元件，所述上拉开关元件被配置成响应于所述Q节点输出所述输入时钟作为扫描输出，所述下拉开关元件被配置成响应于所述QB节点输出第一栅极截止电压作为所述扫描输出。可选地，所述输出单元可包括：所述扫描输出单元；和进位输出单元，所述进位输出单元包括进位上拉开关元件和进位下拉开关元件，所述进位上拉开关元件被配置成响应于所述Q节点输出所述输入时钟或所述多个时钟中包含的任意一个进位时钟作为进位输出，所述进位下拉开关元件被配置成响应于所述QB节点输出第二栅极截止电压作为所述进位输出。所述输出单元提供所述扫描输出和所述进位输出中的至少一个作为用于任意一个后级的在前输出和用于任意一个前级的在后输出中的至少一个。在所述扫描输出被输出作为用于任意一个后级的在前输出和用于任意一个前级的在后输出中的至少一个时，所述第一栅极截止电压为所述栅极截止电压。在所述进位输出被输出作为用于任意一个后级的在前输出和用于任意一个前级的在后输出中的至少一个时，所述第二栅极截止电压为所述栅极截止电压。

所述复位单元可包括所述复位开关元件。可选择地，所述复位单元可包括：作为所述复位开关元件的第一晶体管；第二晶体管，所述第二晶体管被配置成响应于所述复位脉冲或用于当前级的在后输出向所述第一晶体管提供所述第一复位电压；和第三晶体管，所述第三晶体管被配置成响应于所述Q节点的逻辑状态向所述第一晶体管和第二晶体管之间的连接节点提供偏移电压。其中所述第一复位电压为一低电压、所述输入时钟、所述进位时钟、所述扫描输出和所述进位输出中的任意一个。

所述噪声清除部可包括附加的复位开关元件，所述附加的复位开关元件被配置成响应于所述QB节点的逻辑状态将所述Q节点复位为所述第二复位电压。可选地，所述噪声清除部可包括：第一晶体管和第二晶体管，所述噪声清除部包括的第一晶体管和第二晶体管串联连接在所述Q节点与第二低电压(第二复位电压)的供给端子之间，以响应于所述QB节点的逻辑状态将所述Q节点和所述第二复位电压的供给端子连接；和第三晶体管，所述噪声清除部包括的第三晶体管被配置成响应于所述Q节点的逻辑状态向所述噪声清除部的第一晶体管和第二晶体管之间的连接节点提供偏移电压，其中所述第二复位电压为另一低电压、所述扫描输出和所述进位输出中的任意一个。

所述置位单元可包括置位晶体管，所述置位晶体管被配置成响应于控制端子的逻辑状态将所述置位电压的供给端子连接到所述Q节点。可选地，所述置位单元可包括：第一晶体管和第二晶体管，所述置位单元包括的第一晶体管和第二晶体管串联连接在所述Q节点与所述置位电压的供给端子之间，以响应于控制端子的逻辑状态将所述Q节点和所述置位电压的供给端子连接；和第三晶体管，所述置位单元包括的第三晶体管被配置成响应于所述Q节点的逻辑状态向所述置位单元的第一晶体管和第二晶体管之间的连接节点提供偏移电压。所述控制端子接收所述起始脉冲、用于当前级的在前进位输出和用于当前级的在前扫描输出中的任意一个来作为用于当前级的在前输出。所述置位电压的供给端子接收一高电压、用于当前级的所述在前进位输出和用于当前级的所述在前扫描输出中的任意一个。

所述进位下拉开关元件可包括进位下拉晶体管，所述进位下拉晶体管被配置成响应于所述QB节点的逻辑状态将所述进位输出的输出端子和所述第二栅极截止电压的供给端子连接。可选地，所述进位下拉开关元件可包括：第一晶体管和第二晶体管，所述进位下拉开关元件包括的第一晶体管和第二晶体管串联连接在所述进位输出的输出端子与一电压供给端子之间，以响应于所述QB节点的逻辑状态将所述进位输出的输出端子和所述电压供给端子连接；和第三晶体管，所述第三晶体管被配置成响应于所述Q节点的逻辑状态向属于所述进位下拉开关元件的第一晶体管和第二晶体管之间的连接节点提供偏移电压，所述电压供给端子接收所述第二栅极截止电压、所述输入时钟和所述进位时钟中的任意一个。

当所述在后输出具有所述扫描输出的第一低电压时，所述复位开关元件可通过小于第二低电压的第一低电压截止，第三低电压可小于第二低电压。当在后输出具有所述进位输出的第三低电压时，所述复位开关元件可通过小于第二低电压的第三低电压截止，第一低电压和第二低电压可彼此相等或不同。第三低电压和反相器的第四低电压可彼此相等或不同。偏移电压可等于或大于高电压。

所述第一栅极截止电压为第一低电压。所述第一复位电压为第二低电压。所述第二栅极截止电压和所述第二复位电压为第三低电压。所述多个时钟可包括其中高脉冲被顺序相移并循环的n相位时钟，n为2或更大的自然数。可选地，所述多个时钟可包括所述n相位时钟和m相位进位时钟，m为2或更大的自然数，所述m相位可与所述n相位相同或不同。所述n相位时钟的高逻辑电平的电压可与所述m相位进位时钟的高逻辑电平的电压相同或不同，且所述n相位时钟的低逻辑电平的电压可与所述m相位进位时钟的低逻辑电平的电压相同或不同。

所述移位寄存器还可包括QB复位晶体管，所述QB复位晶体管被配置成响应于所述起始脉冲或用于当前级的在前输出将所述QB节点复位为所述反相器的第四低电压。

在本发明的另一个方面，一种移位寄存器包括多个级，其中所述多个级的每一个包括：输出单元，所述输出单元被配置成响应于Q节点和QB节点的逻辑状态输出多个时钟中的任意一个输入时钟或栅极截止电压；噪声清除部，所述噪声清除部被配置成响应于一前级中使用的在前时钟将用于当前级的在前输出和所述Q节点连接，其中所述在前时钟为任意一个前级处的用于当前级的在前输出；和QB控制器，所述QB控制器被配置成在一部分时间段中将所述QB节点控制为具有与所述Q节点的逻辑状态相反的逻辑状态，其中所述噪声清除部包括：第一晶体管和第二晶体管，所述第一晶体管和第二晶体管串联连接在所述Q节点与用于当前级的在前输出之间，以响应于用于当前级的在前时钟的逻辑状态将所述Q节点和用于当前级的在前输出连接；和第三晶体管，所述第三晶体管被配置成响应于所述Q节点的逻辑状态向所述第一晶体管和第二晶体管之间的连接节点提供偏移电压，

所述输出单元可以如上所述配置。用于当前级的在前时钟接收在当前级的在前级中使用的在前时钟。所述置位单元和所述复位单元可以如上所述配置。

所述QB控制器具有所述多个时钟之中的、不与所述输出单元的输入时钟重叠的时钟，或者所述QB控制器包括被配置成响应于所述Q节点将所述QB节点复位为第二低电压的复位晶体管以及被配置成将所述输入时钟加载到所述QB节点的电容器或被配置成响应于所述高电压向所述QB节点提供所述输入时钟的置位晶体管，或者所述QB控制器包括反相器，所述反相器被配置成响应于所述Q节点的逻辑状态将所述QB节点控制为具有与所述Q节点的逻辑状态相反的逻辑状态。

所述多个时钟可包括其中高脉冲被顺序相移并循环的k相位时钟，其中k为2或更大的自然数，且相邻时钟可部分地重叠。

所述反相器可包括：第一晶体管，所述反相器包括的第一晶体管被配置成响应于所述高电压或在前时钟向所述连接节点提供所述高电压或所述在前时钟；第二晶体管，所述反相器包括的第二晶体管被配置成响应于所述Q节点的逻辑状态将所述连接节点和所述第二低电压的供给端子连接；第三晶体管，所述反相器包括的第三晶体管被配置成响应于所述连接节点的逻辑状态向所述QB节点提供所述高电压或所述在前时钟；和第四晶体管，所述反相器包括的第四晶体管被配置成响应于所述Q节点的逻辑状态将所述QB节点和所述第二低电压的供给端子连接。

在本发明的又一个方面中，一种显示装置包括移位寄存器，所述移位寄存器包括分别与显示面板的多条栅极线连接的所述多个级。

应当理解，本发明前面的大体性描述和下面的详细描述都是例示性的和解释性的，意在对要求保护的本发明提供进一步的解释。

附图说明

给本发明提供进一步理解并且并入本申请组成本申请一部分的附图图解了本发明的实施方式，并与说明书一起用于解释本发明的原理。在附图中：

图1是显示根据本发明实施方式的包括移位寄存器的显示装置的构造的示意性框图；

图2是显示根据本发明第一个实施方式的移位寄存器中的每级的基本构造的电路图；

图3是图2中所示的级的波形图；

图4是显示根据本发明第二个实施方式的移位寄存器中的每级的基本构造的电路图；

图5是显示根据本发明第三个实施方式的移位寄存器中的每级的基本构造的电路图；

图6是显示根据本发明第四个实施方式的移位寄存器中的每级的基本构造的电路图；

图7是显示根据本发明第五个实施方式的移位寄存器中的每级的基本构造的电路图；

图8是显示根据本发明第六个实施方式的移位寄存器中的每级的基本构造的电路图；

图9是显示添加至本发明每个实施方式的QB复位单元的电路图；

图10是显示根据本发明第七个实施方式的移位寄存器中的每级的基本构造的电路图；

图11A和11B是显示应用于本发明每个实施方式的反相器的内部构造的例子的电路图；

图12是显示驱动图10中所示的级的模拟结果的波形图；

图13是显示根据本发明第八个实施方式的移位寄存器中的每级的基本构造的电路图；

图14是显示根据本发明第九个实施方式的移位寄存器中的每级的基本构造的电路图；

图15是应用于图14的时钟和进位时钟的例子的波形图；

图16是显示驱动图14中所示的级的模拟结果的波形图；

图17A到17C是显示应用于本发明每个实施方式的置位单元(setunit)、复位单元和进位下拉单元每一个的TTO结构的电路图；

图18是显示根据本发明第十个实施方式的移位寄存器中的每级的基本构造的电路图；

图19A到19D是显示添加至图18中所示的级的组件的例子的电路图；

图20是显示根据本发明第十一个实施方式的移位寄存器中的每级的基本构造的电路图；

图21是图20中所示的级的波形图；

图22是显示根据本发明第十二个实施方式的移位寄存器中的每级的基本构造的电路图；

图23是显示根据本发明第十三个实施方式的移位寄存器中的每级的基本构造的电路图；

图24是显示根据本发明第十四个实施方式的移位寄存器中的每级的基本构造的电路图；以及

图25是显示驱动图22中所示的级的模拟结果的波形图。

具体实施方式

图1是显示根据本发明实施方式的包括移位寄存器的显示装置的构造的示意性框图。

图1中所示的移位寄存器包括分别与位于显示面板10处的多条栅极线GL1到GLm连接，以顺序地驱动栅极线GL1到GLm的多个级ST1到STm(m为2或更大的自然数)。

之后，术语“前级(previousstage)”是指在当前级的驱动之前被驱动以输出扫描脉冲的一个或多个级中的任一级，术语“后级(nextstage)”是指在当前级的驱动之后被驱动以输出扫描脉冲的一个或多个级中的任一级。

级ST1到STm的扫描输出OUT1到OUTm被提供给各条栅极线并被提供作为用于控制前级和后级中至少一个的进位信号。第一级ST1接收起始脉冲Vst，而不是来自前级的进位信号。最后一级STm可接收复位脉冲Vrst，而不是来自后级的进位信号。可在最后一级之后进一步包括不与栅极线连接的至少一个虚拟级，用于向其他级输出一输出信号作为进位信号。

级ST1到STm每一个接收其中高脉冲的相位被顺序延迟的k相位(k为2或更大的自然数)时钟CLK中的至少一个，并产生被提供给其输出单元的至少一个时钟作为扫描输出OUT。例如，作为扫描输出OUT，级ST1到STm的每一个可顺序地输出4相位时钟CLK1到CLK4(见图3)中的任意一个，但本发明并不限于4相位时钟。

图2是显示根据本发明第一个实施方式的移位寄存器中的每级的基本构造的电路图。

图2中所示的级包括置位单元1、复位单元2、噪声清除部3、反相器4和输出单元5。置位单元1、复位单元2和噪声清除部3可称为用于控制第一控制节点(之后称为Q节点)的Q节点控制器，反相器4可称为用于控制输出单元5的第二控制节点(之后称为QB节点)的QB节点控制器。

置位单元1响应于来自前级的扫描输出OUTpr将Q节点置位为高逻辑电平。置位单元1包括置位晶体管Ts，置位晶体管Ts响应于控制端子的逻辑状态将用于置位电压的供给端子连接到Q节点，例如响应于在前扫描输出OUTpr的高逻辑电平将Q节点置位(充电)为作为置位电压的高电压VDD。第一级ST1的置位单元1接收起始脉冲Vst，而不是在前扫描输出OUTpr。

反相器4利用高电压VH和低电压VL向QB节点提供与Q节点具有相反逻辑电平的电压。

输出单元5根据Q节点和QB节点的逻辑状态而输出k相位时钟之中的任意一个输入时钟CLKn或者第一低电压VSS1(第一栅极截止电压)来作为扫描输出OUT。输出单元5包括上拉晶体管Tu和下拉晶体管Td，上拉晶体管Tu用于响应于Q节点的高逻辑电平输出输入时钟CLKn来作为扫描输出OUT，下拉晶体管Td用于响应于QB节点的高逻辑电平输出第一低电压VSS1来作为扫描输出OUT。

复位单元2响应于来自后级的扫描输出OUTnt将Q节点复位至低逻辑电平。复位单元2包括复位开关元件例如第一复位晶体管Tr1，第一复位晶体管Tr1响应于在后扫描输出OUTnt的高逻辑电平将Q节点复位(放电)为作为第一复位电压的第二低电压VSS2。最后一级STm的复位单元2可接收复位脉冲Vrst，而不是在后扫描输出OUTnt。

噪声清除部3响应于QB节点的电压将Q节点复位至低逻辑电平。噪声清除部3包括第二复位晶体管Tr2，第二复位晶体管Tr2连接在Q节点与第二复位电压的供给端子之间，用于响应于QB节点的高逻辑电平将Q节点复位(放电)为作为第二复位电压的第三低电压VSS3。在扫描输出OUT保持为低逻辑电平的同时，每当输入时钟CLKn为高逻辑电平时，噪声清除部3被放电至第三低电压VSS3，以消除由于上拉晶体管Tu的电容器(未示出)的耦合而在Q节点中产生的噪声，即Q节点噪声。

置位单元1的置位晶体管Ts响应于起始脉冲Vst或在前扫描输出OUTpr将Q节点置位为高电压VDD，因而输出单元5的上拉晶体管Tu输出输入时钟CLKn来作为扫描输出OUT。接着，复位单元2的第一复位晶体管Tr1响应于在后扫描输出OUTnt或复位脉冲Vrst将Q节点复位为第二低电压VSS2。之后，输出单元5的下拉晶体管Td响应于由于反相器4而与Q节点具有相反逻辑电平，即，具有高逻辑电平的QB节点而输出并保持第一低电压VSS1来作为扫描输出OUT，且第二复位晶体管Tr2将Q节点复位并保持为第三低电压VSS3。在每一帧重复每级的这种操作。

提供给各级的高电压VDD和VH可以相同或不同，其也可以称为栅极导通电压或充电电压。低电压VSS1，VSS2，VSS3和VL也可以称为栅极截止电压或放电电压。

为了通过复位单元2和噪声消除部3防止Q节点的漏电流，低电压VSS1，VSS2，VSS3和VL优选满足条件VSS2>VSS1且VSS2>VSS3。此外，低电压优选满足条件VSS3≥VL。

更具体地说，当Q节点处于高逻辑电平时，复位单元2的第一复位晶体管Tr1通过在后扫描输出OUTnt的第一低电压VSS1而截止。此时，如果施加给第一复位晶体管Tr1的栅极的在后扫描输出OUTnt的第一低电压VSS1小于施加给源极电极的第二低电压VSS2(VSS2>VSS1)，则栅极-源极电压Vgs具有小于阈值电压的负值，因而第一复位晶体管Tr1完全截止。此外，尽管阈值电压偏移到负值，但第一复位晶体管Tr1完全截止。例如，第一低电压VSS1可以是-10V，第二低电压VSS2可以是-5V。在这种情形中，即使阈值电压偏移到-4V，但因为栅极-源极电压Vgs小于阈值电压，所以第一复位晶体管Tr1完全截止。因为满足条件VSS2>VSS1，所以可通过截止的第一复位晶体管Tr1防止Q节点的漏电流。

如果噪声清除部3的第二复位晶体管Tr2响应于QB节点而施加给Q节点的第三低电压VSS3小于第二低电压(VSS2>VSS3)，则第二复位晶体管Tr2可将Q节点放电至小于第一复位晶体管Tr1的电压。换句话说，Q节点通过复位单元2被放电至第二低电压VSS2，然后通过噪声清除部3被附加地放电至具有更低电平的第三低电压VSS3，由此更稳定地保持复位状态，以消除基于时钟耦合的Q节点噪声。

当Q节点处于高逻辑电平时，第一复位晶体管Tr1截止，且噪声清除部3的第二复位晶体管Tr2响应于与Q节点具有相反逻辑电平，即具有低逻辑电平的QB节点而截止。此时，如果从反相器4施加给第二复位晶体管Tr2的栅极的低电压VL小于等于施加给第二复位晶体管Tr2的源极的第三低电压VSS3(VSS3≥VL)，则栅极-源极电压Vgs具有小于阈值电压的负值，因而第二复位晶体管Tr2完全截止。此外，如果来自反相器4的低电压VL小于第三低电压VSS3(VSS3>VL)，则即使阈值电压偏移到负值，第二复位晶体管Tr2仍完全截止。因此，因为满足条件VSS3≥VL，所以可通过截止的第二复位晶体管Tr2防止Q节点的漏电流。

图3是图2中所示的级的波形图。参照图2和3，将描述第一到第五时间段t1到t5中第一级ST1的操作。

在第一时间段t1中，置位晶体管Ts响应于起始脉冲Vst(或在前扫描输出OUTpr)的高逻辑电平将Q节点置位为高电压VDD。因此，上拉晶体管Tu响应于Q节点的高逻辑电平而输出时钟CLK1的低逻辑电平来作为扫描输出OUT1。反相器4响应于Q节点的高逻辑电平将QB节点复位为低电压VL。下拉晶体管Td和第二复位晶体管Tr2响应于QB节点的低逻辑电平而截止。此时，第一复位晶体管Tr1响应于具有在后扫描输出OUTnt＝OUT3的低逻辑电平的第一低电压VSS1也截止。通过条件VSS2>VSS1和VSS3≥VL，第一和第二复位晶体管Tr1和Tr2完全截止，以防止Q节点的漏电流。

在第二时间段t2中，置位晶体管Ts响应于起始脉冲Vst(或在前扫描输出OUTpr)的低逻辑电平而截止，Q节点浮置为高逻辑状态。此时，浮置状态的Q节点根据施加给上拉晶体管Tu的时钟CLK1的高逻辑电平而自举至更高的电压，从而上拉晶体管Tu完全导通，以输出时钟CLK1的高逻辑电平作为扫描输出OUT1。此时，因为与第一时间段t1相同，QB节点和在后扫描输出(或称为“在后扫描输出”)OUTnt＝OUT3保持为低逻辑电平，所以第一和第二复位晶体管Tr1和Tr2完全截止，以防止Q节点的漏电流。

在第三时间段t3中，随着时钟CLK1的低逻辑电平施加给上拉晶体管Tu，处于浮置状态的Q节点的高电压降低，上拉晶体管Tu输出时钟CLK1的低逻辑电平作为扫描输出OUT1。此时，与第一和第二时间段t1和t2相同，第一和第二复位晶体管Tr1和Tr2处于截止状态。

在第四时间段t4中，第一复位晶体管Tr1响应于在后扫描输出OUTnt＝OUT3的高逻辑电平将Q节点复位为第二低电压VSS2。响应于Q节点的低逻辑电平，上拉晶体管Tu截止，且反相器4将QB节点置位为高电压VH。响应于QB节点的高逻辑电平，下拉晶体管Td输出第一低电压VSS1作为扫描输出OUT1，且第二复位晶体管Tr2将Q节点复位为第三低电压VSS3。

在第五时间段t5中及之后，第一复位晶体管Tr1响应于在后扫描输出OUTnt＝OUT3的低逻辑电平而截止，下拉晶体管Td响应于QB节点的高逻辑电平保持第一低电压VSS1的扫描输出OUT，且第二复位晶体管Tr2将Q节点的复位状态保持在第三低电压VSS3。

在根据本发明的移位寄存器的每级中，当Q节点处于高逻辑电平时，就是说，当上拉晶体管Tu输出输入时钟CLKn作为扫描输出OUT时，第一和第二复位晶体管Tr1和Tr2完全截止，以防止Q节点的漏电流。上拉晶体管Tu可稳定地输出输入时钟CLKn作为扫描输出OUT。此外，即使扫描信号的脉冲宽度大于一个水平周期(1H)或更大，根据本发明的移位寄存器也能有效提高输出稳定性。

图4是显示根据本发明第二个实施方式的移位寄存器中的每级的基本构造的电路图。

图4中所示的第二个实施方式的级与图2中所示的第一个实施方式的级的不同之处在于，噪声清除部13由三个晶体管Ta，Tb和Tc组成。因而，将省略对与图2相同的组件的描述。

图4中所示的噪声清除部13包括在Q节点与第三低电压VSS3端子之间串联连接，以响应于QB节点的逻辑状态将Q节点复位为第三低电压VSS的第一和第二晶体管Ta和Tb、以及响应于Q节点的逻辑状态向第一和第二晶体管Ta和Tb的连接节点P提供高电压VDD，即偏移电压的第三晶体管Tc。

为了通过复位单元2和噪声清除部13防止Q节点的漏电流，与第一个实施方式相同，低电压VSS1，VSS2，VSS3和VL可满足条件VSS2>VSS1且VSS2>VSS3≥VL。可选择地，VL可与VSS1或VSS3相等或不同，或者VSS3可小于VL。

当QB节点处于低逻辑电平时噪声清除部13的第一和第二晶体管Ta和Tb截止，且当QB节点处于高逻辑电平时噪声清除部13的第一和第二晶体管Ta和Tb截止，由此将Q节点复位至第三低电压VSS3。

当第一和第二晶体管Ta和Tb通过QB节点的低逻辑电平截止时，第三晶体管Tc通过Q节点的高逻辑电平导通。导通的第三晶体管Tc向第一和第二晶体管Ta和Tb的连接节点P施加高电压VDD，即向与第二晶体管Tb的漏极连接的第一晶体管Ta的源极施加偏移电压。因此，第一晶体管Ta通过向其栅极施加QB节点的低电压VL并向其源极施加高电压VDD而完全截止，从而栅极-源极电压Vgs具有小于阈值电压的负值。此外，即使第一晶体管Ta的阈值电压偏移到负值，因为栅极-源极电压Vgs由于施加给源极的偏移电压VDD而比阈值电压小，所以第一晶体管Ta仍完全截止。因此，可通过第一和第二晶体管Ta和Tb防止Q节点的漏电流。

因为在第二个实施方式中，当Q节点处于高逻辑电平时，第一晶体管Ta通过经第三晶体管Tc提供的偏移电压VDD而完全保持在截止状态，所以噪声清除部13的第三低电压VSS3可小于反相器4的低电压VL。作为提供给第三晶体管Tc的漏极的偏移电压，代替图4中所示的VDD，可施加其他DC电压(>VL)。

图5是显示根据本发明第三个实施方式的移位寄存器中的每级的基本构造的电路图。

图5中所示的第三个实施方式的级与图2中所示的第一个实施方式的级的不同之处在于，因为进一步包括用于输出进位信号CR的进位输出单元6，所以向置位单元1提供来自前级的进位信号CRpr，且向复位单元2提供来自后级的进位信号CRnt。因此，将省略或简要给出对与图2相同的组件的描述。

当Q节点处于高逻辑电平时，进位输出单元6的进位上拉晶体管Tcu输出输入时钟CLKn作为进位信号CR，且当QB节点处于高逻辑电平时，进位下拉晶体管Tcd输出第三低电压VSS3(第二复位电压)作为进位信号CR。

置位单元1的置位晶体管Ts响应于在前进位信号CRpr将Q节点置位，复位单元2的第一复位晶体管Tr1响应于在后进位信号CRnt将Q节点复位。

在图5所示的第三个实施方式中，为了完全使第一和第二复位晶体管Tr1和Tr2截止，在低电压VSS1，VSS2，VSS3和VL中，VSS2优选大于VSS3且VSS3优选大于等于VL。VL可与VSS1相等或不同，且VSS2可与VSS1相等或不同。

当Q节点处于高逻辑电平时，因为第三低电压VSS3，即施加给第一复位晶体管Tr1的栅极的在后进位信号CRnt的低逻辑电平，小于施加给源极的第二低电压VSS2(VSS2>VSS3)，所以第一复位晶体管Tr1可完全截止，以防止Q节点的漏电流。因为VSS3≥VL，所以与第一个实施方式中一样，第二复位晶体管Tr2也可完全截止，以防止Q节点的漏电流。

在图5的第三个实施方式中，当VSS2和VSS1相同时，如图6中所示的第四个实施方式，下拉晶体管Td的源极和第一复位晶体管Tr1的源极可共同与第二低电压VSS2端子连接。

图7和8是显示根据本发明第五和第六个实施方式的移位寄存器中的每级的基本构造的电路图。

代替图5和6中所示的第三和第四个实施方式的噪声清除部3，在图7和8分别所示的第五和第六个实施方式每一个的级中包括噪声清除部13，噪声清除部13包括参照图4的第二个实施方式所述的第一到第三晶体管Ta，Tb和Tc。当Q节点处于高逻辑电平且QB节点处于低逻辑电平时，第三晶体管Tc提供偏移电压VDD，从而第一晶体管Ta完全截止，由此防止Q节点的漏电流。

图9是显示添加至本发明第一到第六个实施方式的每级的QB复位单元的电路图。

图9中所示的QB复位单元7包括第三复位晶体管Tr3，第三复位晶体管Tr3响应于起始脉冲Vst、在前扫描输出OUTpr或在前进位信号CRpr将QB节点复位为低电压VL。当置位单元1的置位晶体管Ts导通时，第三复位晶体管Tr3导通，从而当置位晶体管Ts将Q节点置位时，第三复位晶体管Tr3将QB节点复位。QB复位单元7的第三复位晶体管Tr3可应用于第一到第六个实施方式。

例如，如图10中所示的第七个实施方式，图9中所示的QB复位单元7的第三复位晶体管Tr3应用于图8中所示的第六个实施方式的级。

图11A和11B是显示应用于本发明每个实施方式的反相器4的内部构造的例子的电路图。

图11A中所示的反相器4包括以二极管结构连接在用于提供高电压VH的线与QB节点之间的第一晶体管Ti1、以及响应于Q节点的控制将QB节点复位为低电压VL的第二晶体管Ti2。

当Q节点处于低逻辑电平时，第二晶体管Ti2截止且QB节点通过导通的第一晶体管Ti1被置位为高电压VH。当Q节点处于高逻辑电平时，第二晶体管Ti2导通，并且即使二极管结构的第一晶体管Ti1导通，QB节点仍通过第二晶体管Ti2被复位为低电压VL。第二晶体管Ti2的沟道宽度大于第一晶体管Ti1的沟道宽度。反相器4的低电压VL可与噪声清除部3和13以及进位输出单元6的低电压VSS3相同或不同。

图11B中所示的反相器4包括第一到第四晶体管Ti1到Ti4。

二极管结构的第一晶体管Ti1向节点A提供高电压VH，第二晶体管Ti2响应于Q节点的控制向节点A提供低电压VL1，第三晶体管Ti3响应于节点A的控制向QB节点提供高电压VH，第四晶体管Ti4响应于Q节点的控制向QB节点提供低电压VL2。

当Q节点处于低逻辑电平时，第二和第四晶体管Ti2和Ti4截止，节点A通过导通的第一晶体管Ti1被置位为高电压VH，第三晶体管Ti3通过节点A的高逻辑电平导通，且QB节点被置位为高电压VH。当Q节点处于高逻辑电平时，第二和第四晶体管Ti2和Ti4导通，即使第一晶体管Ti1导通，节点A通过第二晶体管Ti2仍被复位为低电压VL1，且第三晶体管Ti3截止。因此，QB节点通过导通的第四晶体管Ti4被置位为低电压VL2。VL1可与VL2相等或不同，VL2可与VSS3相等或不同。

图12是显示驱动图10中所示的级的模拟结果的波形图。

图12显示了当每个晶体管的阈值电压为-4V时，通过施加-10V作为VSS3(＝VSS1)和VL并施加-5V作为时钟CLkn的低电压和VSS2来驱动图10中所示的级的结果。

当Q节点处于20V或更大的高逻辑电平时，电压VSS3＝-10V施加给复位单元2的第一复位晶体管Tr1的栅极且电压VSS2＝-5V施加给第一复位晶体管Tr1的源极，从而即使阈值电压为-4V，第一复位晶体管Tr1仍完全截止。此外，电压VL＝-10V施加给噪声清除部13的第一晶体管Ta的栅极且通过第三晶体管Tc向与第一晶体管Ta的源极连接的连接节点P施加15V的偏移电压，从而即使阈值电压为-4V，第一晶体管Ta仍完全截止。因此，通过复位单元2和噪声清除部13防止了Q节点的漏电流，从而输入时钟CLKn通过输出单元5被正常输出为扫描输出OUT。

因此，即使晶体管的阈值电压偏移，根据本发明的移位寄存器也能通过调整低电压VSS1，VSS2，VSS3和VL中的至少一个，经由复位单元2和噪声清除部3和13防止Q节点的漏电流，由此增加了其中移位寄存器正常操作的阈值电压的范围。

此外，在根据本发明的移位寄存器中，如在图4，7，8和10所示的第二、第五、第六和第七个实施方式中，如果噪声清除部13由三个晶体管Ta，Tb和Tc组成，则即使VSS3不大于VL，当阈值电压具有负值时仍可通过噪声清除部13防止Q节点的漏电流，由此增加了其中移位寄存器正常操作的阈值电压的范围。

图13是显示根据本发明第八个实施方式的移位寄存器中的每级的基本构造的电路图。

图13中所示的第八个实施方式的级与图7中所示的第五个实施方式的级的不同之处在于，代替高电压VDD，向置位单元1提供在前扫描输出OUTpr。因此，将省略对与图7相同的组件的描述。

置位单元1的置位晶体管Ts响应于在前进位信号CRpr的高逻辑电平将Q节点置位为在前扫描输出OUTpr的高逻辑电平。在前进位信号CRpr和在前扫描输出OUTpr分别从同一前级的进位输出单元6和输出单元5输出。或者，在前进位信号CRpr可从任意一个前级的进位输出单元6输出，在前扫描输出OUTpr可从其他前级的输出单元5输出。例如，在前进位信号CRpr从第(n-1)前级的进位输出单元6输出，在前扫描输出OUTpr从第(n-2)前级的输出单元5输出。此时，在前进位信号CRpr的高电平时间段与在前扫描输出OUTpr的高电平时间段部分重叠。

在噪声清除部13中，作为提供给第三晶体管Tc的漏极的偏移电压，可施加高电压VDD或反相器4的高电压VH，或者可施加其他DC电压。

在图13中，低电压VSS1，VSS2，VSS3和VL优选满足条件VSS1≥VSS2≥VSS3，且VL可与VSS3相同或不同。VSS3可与输入时钟CLKn的低电压相等。

图14是显示根据本发明第九个实施方式的移位寄存器中的每级的基本构造的电路图。

图14中所示的第九个实施方式的级与图13中所示的第八个实施方式的级的不同之处在于，与输出单元5的时钟CLkn不同地使用提供给进位输出单元6的进位时钟CCLKi，反相器4具有图11(b)中所示的四个晶体管Ti1到Ti4，且进一步包括图9中所示的QB复位单元7。

此外，第九个实施方式的级包括分别连接在上拉晶体管Tu的栅极与源极之间、进位上拉晶体管Tcu的栅极与源极之间以及反相器4的第三晶体管Ti3的栅极和源极之间的电容器C1，C2和C3，以根据施加给其各个漏极的高逻辑电平将其各个栅极自举。可在QB节点与第三低电压VSS3端子之间以及噪声清除部13的连接节点P与第三低电压VSS3端子之间进一步包括电容器C4和C5，以稳定地保持QB节点和连接节点P的电压。可向每个实施方式应用电容器C1到C5中的至少一个。

置位单元1通过在前进位信号CRpr和在前扫描输出OUTpr的高逻辑电平将Q节点置位为高逻辑电平，输出单元5和进位输出单元6分别输出时钟CLKn和进位输出CCLKi来作为扫描输出OUT和进位输出CR，且Q节点通过由QB节点控制的噪声清除部13和由在后进位信号CRnt控制的复位单元2复位。

图15是应用于图14中所示的第九个实施方式的时钟的例子的波形图。

参照图15，可向每级的输出单元5提供6相位时钟CLK1到CLK6中的任意一个CLkn，并可向进位输出单元6提供3相位进位时钟CCLK1到CCLK3中的任意一个CCLKi。

时钟CLKn和进位时钟CCLKi的电压可设置为不同。例如，用作扫描输出OUT的时钟CLKn的低电压可大于用作进位输出CR的进位时钟CCLKi的低电压，且时钟CLKn的高电压可大于进位时钟CCLKi的高电压。

图16是显示驱动图14中所示的级的模拟结果的波形图。

图16显示了当每个晶体管的阈值电压为-4V时，通过施加-5V作为VSS1，VSS2，VL1和时钟CLkn的低电压并施加-10V作为VSS3，VL2和进位时钟CCLKi的低电压来驱动图14中所示的级的结果。

置位单元1通过在前进位信号CRpr和在前扫描输出OUTpr的高逻辑电平将Q节点置位为高逻辑电平，输出单元5和进位输出单元6分别输出时钟CLKn和进位输出CCLKi来作为扫描输出OUT和进位输出CR，且复位单元2和噪声清除部13将Q节点复位。

当Q节点处于20V或更大的高逻辑电平时，电压VSS3＝-10V施加给复位单元2的第一复位晶体管Tr1的栅极且电压VSS2＝-5V施加给第一复位晶体管Tr1的源极，从而即使阈值电压为-4V，第一复位晶体管Tr1仍完全截止。此外，如上所述，噪声清除部13也完全截止。因此，通过复位单元2和噪声清除部3和13防止了Q节点的漏电流，从而时钟CLKn和进位时钟CCLKi分别通过输出单元5和进位输出单元6被正常输出为扫描输出OUT和进位信号CR。

为了防止上述噪声清除部13中的漏电流，可向每个上述实施方式的每级的置位单元1、复位单元2和进位下拉晶体管Tcd中的至少一个应用由第一到第三晶体管Ta，Tb和Tc组成的晶体管-晶体管偏移(TTO)结构。

代替第三电压VSS3，可向噪声清除部13施加输出单元5的扫描输出OUT或进位输出单元6的进位输出CR。

图17A到17C是显示应用于本发明每个实施方式的置位单元1、复位单元2和进位下拉晶体管Tcd中的每一个的TTO结构的电路图。

图17A显示了其中代替置位晶体管Ts而向上述置位单元1应用TTO结构的情形。第一和第二晶体管Ta1和Tb1由在前进位信号CRpr或在前扫描输出OUTpr控制，以将Q节点与在前扫描输出OUTpr、在前进位输出CRpr和高电压VDD端子中的任意一个连接，且第三晶体管Tc1由Q节点控制，以向位于第一和第二晶体管Ta1和Tb1之间的连接节点P1提供偏移电压Vc。当Q节点处于高逻辑电平且第一和第二晶体管Ta1和Tb1响应于在前进位信号CRpr或在前扫描输出OUTpr而截止时，第一晶体管Ta1通过来自第三晶体管Tc1的偏移电压Vc而完全截止，以防止Q节点的漏电流。

图17B显示了其中代替第一复位晶体管Tr1而向上述复位单元2应用TTO结构的情形。第一和第二晶体管Ta2和Tb2由在后进位信号CRnt或在后扫描输出OUTnt控制，以将Q节点与低电压VSS2、时钟CLKn、进位时钟CCLKi、当前级的扫描输出OUT和当前级的进位信号CR中的任意一个连接。第三晶体管Tc2由Q节点控制，以向位于第一和第二晶体管Ta2和Tb2之间的连接节点P2提供偏移电压Vc。当Q节点处于高逻辑电平且第一和第二晶体管Ta2和Tb2响应于在后进位信号CRnt或在后扫描输出OUTnt而截止时，第一晶体管Ta2通过来自第三晶体管Tc2的偏移电压Vc而完全截止，以防止Q节点的漏电流。

图17C显示了其中代替进位下拉晶体管Tcd而应用TTO结构的进位下拉单元。第一和第二晶体管Ta3和Tb3由节点QB控制，以将进位输出CR与低电压VSS3、时钟CLKn和进位时钟CCLKi端子中的任意一个连接。第三晶体管Tc3由Q节点控制，以向位于第一和第二晶体管Ta3和Tb3之间的连接节点P3提供偏移电压Vc。当进位输出CR处于高逻辑电平且第一和第二晶体管Ta3和Tb3响应于QB节点而截止时，第一晶体管Ta3通过来自由Q节点导通的第三晶体管Tc3的偏移电压Vc而完全截止，以防止进位输出CR的漏电流。

即使阈值电压偏移到负值，根据本发明上述或后述实施方式的移位寄存器的每级也能使用图17A到17C中所示的置位单元1、复位单元2和进位下拉单元的TTO结构以及上述噪声清除部13的TTO结构中的至少一个来有效防止漏电流，并提高输出稳定性。

图18是显示根据本发明第十个实施方式的移位寄存器中的每级的基本构造的电路图。

图18中所示的第十个实施方式的级基本包括置位单元1、复位单元2、噪声清除部23、输出单元5和QB控制器24。

置位单元1、复位单元2和输出单元5与上述实施方式相同，并将省略其描述。第二低电压VSS2、与输出单元5相同的时钟CLKn、当前级的进位输出CR和当前级的扫描输出OUT中的任意一个被提供给复位单元2。可向置位单元1和复位单元2中的至少一个应用参照图17描述的TTO结构或者可省略置位单元1和复位单元2。

包括TTO结构的第一到第三晶体管Ta，Tb和Tc的噪声清除部23响应于在前时钟CLKpr消除由于输出单元5的时钟CLKn耦合而产生的Q节点噪声。噪声清除部23采用提供给前级的输出单元5的在前时钟和前级的扫描输出OUTpr。第十个实施方式的级可进一步包括上述进位输出单元6。在这种情形中，代替在前扫描输出OUTpr，向噪声清除部23提供在前进位信号CRpr。或者，如果上述进位输出单元6如图14中所示使用单独的进位时钟CCLKi，则向噪声清除部23的栅极提供用作前级中的进位信号CRpr的在前进位时钟。

当Q节点处于高(置位)状态时，第一和第二晶体管Ta和Tb响应于在前时钟CLKpr而截止。此时，因为第三晶体管Tc响应于Q节点向位于第一和第二晶体管Ta和Tb之间的连接节点P施加偏移电压Vc，从而第一晶体管Ta的源极的电压变为高于施加给栅极的在前时钟CLKpr的低电压，所以第一晶体管Ta完全截止，以防止Q节点的漏电流。同时，在前时钟CLKpr和当前时钟CLKn部分重叠，因而在前扫描输出OUTpr和当前扫描输出OUT可部分重叠。因此，当Q节点处于高(置位)状态时，第一和第二晶体管Ta和Tb在其中在前时钟CLKpr和当前时钟CLKn的高逻辑电平重叠的时间段中截止，从而在前扫描输出OUTpr的高逻辑电平被进一步提供给Q节点。

当Q节点处于低(复位)状态时，第一和第二晶体管Ta和Tb响应于在前时钟CLKpr连接在Q节点与在前扫描输出OUTpr的低电压之间，从而消除了每当在前时钟CLKpr处于高状态时由于输出单元5的时钟CLKn耦合而产生的Q节点噪声。

当Q节点处于高逻辑电平时，QB控制器24将QB节点控制为处于低逻辑电平。作为QB控制器24最简单的例子，可应用与施加给输出单元5的输入时钟CLKn不重叠的其他时钟CLKi。

此外，当Q节点处于低逻辑电平时，每当提供给输出单元5的时钟CLKn处于高逻辑电平时QB控制器24可将QB节点控制为处于高逻辑电平。因此，通过下拉晶体管Td消除了通过上拉晶体管Tu而引入输出单元OUT中的噪声。

图19A到19D显示了可进一步应用于图18中所示的第十个实施方式的级的组件。

参照图19A，可向图18中所示的级添加以二极管结构连接在输出单元OUT与提供给输出单元5的时钟CLKn的端子之间的晶体管Tx。

参照图19B，可向图18中所示的级添加位于Q节点与输出单元OUT之间的电容器C。

参照图19C和19D，可向图18中所示的级添加附加的复位单元RT，附加的复位单元RT响应于一帧施加一次的外部脉冲信号Vext将Q节点复位为第二低电压VSS2。附加的复位单元RT可包括图19C中所示的复位晶体管Ty或图19D中所示的TTO结构的第一到第三晶体管Tay，Tby和Tcy。作为外部脉冲信号Vext，可使用起始脉冲Vst。

图20是显示根据本发明第十一个实施方式的移位寄存器中的每级的基本构造的电路图。

图20中所示的第十一个实施方式的级与图18中所示的第十个实施方式的不同之处在于，省略了置位单元1和复位单元2，Q节点通过噪声清除部23置位和复位。因而，将省略对与图18相同的组件的描述。

QB控制器24包括响应于Q节点的高逻辑电平将QB节点复位的复位晶体管Trx、以及连接在时钟CLKn端子与QB节点之间，以当Q节点处于低逻辑电平时根据输入时钟CLkn的高逻辑电平将QB节点置位(即，将输入时钟加载到QB节点)的电容器C。

图21是图20中所示的级的波形图。

参照图21，高脉冲的相位被顺序移动(或相移)并循环，其中相邻时钟的至少一部分高电平时间段(例如1/3)重叠的4相位时钟CLK1到CLK4中的任意一个CLKn被输入给输出单元5，其他在前时钟CLKpr＝CLKn-1被输入给噪声清除部23。

将参照图20和21描述第二级的驱动。

在第一时间段t11中，当在前扫描输出OUTpr＝OUT1和在前时钟CLKpr＝CLK1处于高电平时，噪声清除部23的第一和第二晶体管Ta和Tb导通，且Q节点被置位为在前扫描输出OUTpr＝OUT1的高逻辑电平。

在第二时间段T12中，上拉晶体管Tu响应于Q节点的高逻辑电平输出输入时钟CLKn＝CLK2作为扫描输出OUT＝OUT2。此时，在第二时间段t12开始时，在前扫描输出OUTpr＝OUT1和在前时钟CLKpr＝CLK1变为低电平，并且当第一和第二晶体管Ta和Tb截止时，第一晶体管Ta通过来自第三晶体管Tc的偏移电压Vc完全截止。因为Q节点被保持高电平一直到在前时钟CLKpr＝CLK1再次变为高电平为止，所以上拉晶体管Tu输出具有高电平和低电平的输入时钟CLKn＝CLK2作为扫描输出OUT＝OUT2。

在第三时间段t13中，因为当在前时钟CLKpr＝CLK1再次变为高电平时，在前扫描输出OUTpr＝OUT1处于低电平，所以Q2节点通过噪声清除部23复位为低电平。此时，因为前级ST1的QB1节点通过电容器C的耦合，根据在前时钟CLKpr＝CLK1变为高电平，所以在前扫描输出CLKn＝OUT1变为低电平。之后，在Q节点保持低电平的同时，每当输入时钟CLKn＝CLK2处于高电平时由于时钟CLKn＝CLK2的耦合而在Q节点中产生的噪声通过噪声清除部23被放电至在前扫描输出OUTpr＝OUT1的低逻辑电平，且每当在前时钟CLKpr＝CLK1处于高电平时被消除。此时，下拉晶体管Td通过经由电容器C而根据输入时钟CLKn＝CLK2变为高电平的QB2节点导通，从而由于输入时钟CLKn＝CLK2而通过上拉晶体管Tu引入输出单元OUT中的噪声通过下拉晶体管Td被放电至低电压VSS1并被消除。

图22和23是显示根据本发明第十二和第十三个实施方式的移位寄存器中的每级的基本构造的电路图。

图22和23中所示的第十二和第十三个实施方式与图20中所示的第十一个实施方式的不同之处在于，代替图20中的电容器C，QB控制器24包括连接在时钟CLKn端子与QB节点之间的置位晶体管Tsx。因而，将省略对与图20相同的组件的描述。

如图22中所示，置位晶体管Tsx响应于高电压VDD保持在导通状态，以将QB节点置位为输入时钟CLKn的高电平，或者如图23中所示，通过将其栅极和漏极共同连接至时钟CLKn端子，置位晶体管Tsx在每当时钟CLKn处于高电平时导通，以将QB节点置位为时钟CLKn。在图22的第十二个实施方式中，作为施加给噪声清除部23的第三晶体管Tc的漏极的偏移电压Vc，可使用施加给QB控制器24的置位晶体管Tsx的栅极的高电压VDD。

在QB控制器24中，当Q节点处于高电平时复位晶体管Trx将QB节点复位为第二低电压VSS2，且每当时钟CLKn处于高电平时，复位晶体管Trx将QB节点置位为时钟CLKn的高电平。因此，每当Q节点处于低电平且时钟CLKn处于高电平时，下拉晶体管Td导通，以消除输出单元OUT的噪声。

图24是显示根据本发明第十四个实施方式的移位寄存器中的每级的基本构造的电路图。

图24中所示的第十四个实施方式与图20中所示的第十一个实施方式的不同之处在于，QB控制器24由包括参照图11B所述的第一到第四晶体管Ti1到Ti4的反相器组成。因而，将省略对与图20相同的组件的描述。

在图24中，QB控制器24包括在高电压VDD或时钟CLKn端子与第二低电压VSS2之间的第一和第二晶体管Ti1和Ti2的串联结构以及第三和第四晶体管Ti3和Ti4的串联结构，上述两个串联结构以并联结构连接，且QB控制器24响应于Q节点将QB节点置位或复位。第一晶体管Ti1具有二极管结构且响应于高电压VDD或时钟CLKn导通，第三晶体管Ti3响应于第一和第二晶体管Ti1和Ti2之间的连接节点A的逻辑状态导通，且第二和第四晶体管Ti2和Ti4响应于Q节点的逻辑状态导通。

当Q节点处于高电平时QB控制器24将QB节点复位为第二低电压VSS2，且当Q节点处于低电平时QB控制器24将QB节点置位为高电压VDD或者每当时钟CLKn处于高电平时将QB节点置位为时钟CLKn的高电平。因此，当QB节点处于高电平时，下拉晶体管Td导通，以消除输出单元OUT的噪声。

图25是显示驱动图22中所示的级的模拟结果的波形图。

第十一到第十四个实施方式的每一个进一步包括上述置位单元1和上述复位单元2，且进一步包括上述进位输出单元6。

图25显示了在其中噪声清除部23的第一和第二晶体管Ta和Tb的阈值电压为负值的状态下，通过向第三晶体管Tc提供高电压VDD作为偏移电压Vc，提供图21中所示的第一时钟CLK1作为当前时钟CLKn并提供第四时钟CLK4作为在前时钟CLKpr，来驱动图22中所示的级的结果。

当在其中Q节点处于20V或更大的高逻辑电平的时间段中向扫描输出OUT提供时钟CLKn＝CLK1的高逻辑电平时，尽管在前时钟CLKpr＝CLK4和在前扫描输出OUTpr变为低电平，以使第一和第二晶体管Ta和Tb截止，但第三晶体管Tc向连接节点P施加高电压VDD，以将第一晶体管Ta的源极的电压增加至高于施加给栅极的在前时钟CLKpr＝CLK4的低电压，由此完全使第一晶体管Ta截止。因此，通过噪声清除部23防止了Q节点的漏电流，从而时钟CLKn＝CLK1通过输出单元5被正常输出为扫描输出OUT。

此外，在Q节点处于低逻辑电平的时间段中每当时钟CLKn＝CLK1变为高逻辑电平时，通过噪声消除部23消除了引入Q节点中的噪声，且由于QB节点的逻辑高电平，通过下拉晶体管Td消除了引入输出单元OUT中的噪声。

如上所述，即使晶体管的阈值电压偏移到负值，根据本发明的移位寄存器仍能够调整低电压VSS1，VSS2，VSS3和VL中的至少一个，以通过复位单元2和噪声消除部3和13防止Q节点的漏电流，由此增加了其中移位寄存器正常操作的阈值电压的范围。

此外，即使晶体管的阈值电压偏移到负值，根据本发明的移位寄存器仍能够应用其中置位单元1、复位单元2、噪声清除部3，13和23以及进位下拉单元中的至少一个由三个晶体管Ta，Tb和Tc组成的TTO结构，以防止Q节点的漏电流，由此增加了其中移位寄存器正常操作的阈值电压的范围。

在根据本发明的移位寄存器及使用该移位寄存器的显示装置中，即使晶体管的阈值电压偏移到负值，仍可调整多个低电压中的至少一个，以在复位单元和噪声清除部中使与Q节点连接的晶体管完全截止，从而防止Q节点的漏电流，由此增加了其中移位寄存器正常操作的阈值电压的范围。

在根据本发明的移位寄存器及使用该移位寄存器的显示装置中，应用其中置位单元、复位单元、噪声清除部和进位下拉单元中的至少一个由三个晶体管组成的TTO结构，从而即使阈值电压偏移到负值，仍可防止Q节点的漏电流，由此增加了其中移位寄存器正常操作的阈值电压的范围。

在不脱离本发明的精神或范围的情况下，本发明可进行各种修改和变化，这对于所属领域技术人员来说是显而易见的。因而，本发明意在覆盖落入所附权利要求书范围及其等同范围内的对本发明的所有修改和变化。

Claims (18)

1.一种移位寄存器，包括多个级，其中所述多个级的每一个包括：

置位单元，所述置位单元被配置成响应于起始脉冲或从任意一个前级提供的用于当前级的在前输出将第一控制节点即Q节点置位为置位电压；

反相器，所述反相器被配置成将第二控制节点即QB节点控制为具有与所述Q节点的逻辑状态相反的逻辑状态；

输出单元，所述输出单元被配置成响应于所述Q节点和所述QB节点的逻辑状态输出多个时钟中的任意一个输入时钟或栅极截止电压；

包括复位开关元件的复位单元，所述复位开关元件被配置成响应于复位脉冲或从任意一个后级提供的用于当前级的在后输出将所述Q节点复位为第一复位电压；和

噪声清除部，所述噪声清除部被配置成响应于所述QB节点将所述Q节点复位为第二复位电压，

其中在所述复位开关元件截止时，所述第一复位电压大于提供给所述复位开关元件的栅极的复位脉冲的电压或用于当前级的在后输出的电压。

2.根据权利要求1所述的移位寄存器，其中：

所述输出单元包括扫描输出单元，所述扫描输出单元包括上拉开关元件和下拉开关元件，所述上拉开关元件被配置成响应于所述Q节点输出所述输入时钟作为扫描输出，所述下拉开关元件被配置成响应于所述QB节点输出第一栅极截止电压作为所述扫描输出，或者

所述输出单元包括：

所述扫描输出单元；和

进位输出单元，所述进位输出单元包括进位上拉开关元件和进位下拉开关元件，所述进位上拉开关元件被配置成响应于所述Q节点输出所述输入时钟或所述多个时钟中包含的任意一个进位时钟作为进位输出，所述进位下拉开关元件被配置成响应于所述QB节点输出第二栅极截止电压作为所述进位输出，且

所述输出单元提供所述扫描输出和所述进位输出中的至少一个作为用于任意一个后级的在前输出和用于任意一个前级的在后输出中的至少一个，

其中：

在所述扫描输出被输出作为用于任意一个后级的在前输出和用于任意一个前级的在后输出中的至少一个时，所述第一栅极截止电压为所述栅极截止电压，以及

在所述进位输出被输出作为用于任意一个后级的在前输出和用于任意一个前级的在后输出中的至少一个时，所述第二栅极截止电压为所述栅极截止电压。

3.根据权利要求2所述的移位寄存器，其中：

所述复位单元包括所述复位开关元件，或者

所述复位单元包括：

作为所述复位开关元件的第一晶体管；

第二晶体管，所述第二晶体管被配置成响应于所述复位脉冲或用于当前级的在后输出向所述第一晶体管提供所述第一复位电压；和

第三晶体管，所述第三晶体管被配置成响应于所述Q节点的逻辑状态向所述第一晶体管和第二晶体管之间的连接节点提供偏移电压，

其中所述第一复位电压为一低电压、所述输入时钟、所述进位时钟、所述扫描输出和所述进位输出中的任意一个。

4.根据权利要求3所述的移位寄存器，其中：

所述噪声清除部包括附加的复位开关元件，所述附加的复位开关元件被配置成响应于所述QB节点的逻辑状态将所述Q节点复位为所述第二复位电压，或者

所述噪声清除部包括：

第一晶体管和第二晶体管，所述噪声清除部包括的第一晶体管和第二晶体管串联连接在所述Q节点与第二低电压的供给端子之间，以响应于所述QB节点的逻辑状态将所述Q节点和所述第二复位电压的供给端子连接；和

第三晶体管，所述噪声清除部包括的第三晶体管被配置成响应于所述Q节点的逻辑状态向所述噪声清除部的第一晶体管和第二晶体管之间的连接节点提供偏移电压，

其中所述第二复位电压为另一低电压、所述扫描输出和所述进位输出中的任意一个。

5.根据权利要求4所述的移位寄存器，其中：

所述置位单元包括置位晶体管，所述置位晶体管被配置成响应于控制端子的逻辑状态将所述置位电压的供给端子连接到所述Q节点，或者

所述置位单元包括：

第一晶体管和第二晶体管，所述置位单元包括的第一晶体管和第二晶体管串联连接在所述Q节点与所述置位电压的供给端子之间，以响应于所述控制端子的逻辑状态将所述Q节点和所述置位电压的供给端子连接；和

第三晶体管，所述置位单元包括的第三体管被配置成响应于所述Q节点的逻辑状态向所述置位单元的第一晶体管和第二晶体管之间的连接节点提供偏移电压，

其中：

所述控制端子接收所述起始脉冲、用于当前级的在前进位输出和用于当前级的在前扫描输出中的任意一个来作为用于当前级的在前输出，且

所述置位电压的供给端子接收一高电压、用于当前级的所述在前进位输出和用于当前级的所述在前扫描输出中的任意一个。

6.根据权利要求5所述的移位寄存器，其中：

所述进位下拉开关元件包括进位下拉晶体管，所述进位下拉晶体管被配置成响应于所述QB节点的逻辑状态将所述进位输出的输出端子和所述第二栅极截止电压的供给端子连接，或者

所述进位下拉开关元件包括：

第一晶体管和第二晶体管，所述进位下拉开关元件包括的第一晶体管和第二晶体管串联连接在所述进位输出的输出端子与一电压供给端子之间，以响应于所述QB节点的逻辑状态将所述进位输出的输出端子和所述电压供给端子连接；和

第三晶体管，所述第三晶体管被配置成响应于所述Q节点的逻辑状态向属于所述进位下拉开关元件的第一晶体管和第二晶体管之间的连接节点提供偏移电压，

所述电压供给端子接收所述第二栅极截止电压、所述输入时钟和所述进位时钟中的任意一个。

7.根据权利要求6所述的移位寄存器，其中：

所述第一栅极截止电压为第一低电压，

所述第一复位电压为所述第二低电压，

所述第二栅极截止电压和所述第二复位电压为第三低电压，

在所述在后输出具有所述扫描输出的第一低电压时，所述复位开关元件通过小于所述第二低电压的第一低电压截止，且所述第三低电压小于所述第二低电压，

在所述在后输出具有所述进位输出的第三低电压时，所述复位开关元件通过小于所述第二低电压的第三低电压截止，且所述第一低电压和第二低电压彼此相等或不同，

所述第三低电压和所述反相器的第四低电压彼此相等或不同，且

所述偏移电压大于等于所述高电压。

8.根据权利要求7所述的移位寄存器，其中：

所述多个时钟包括其中高脉冲被顺序相移并循环的n相位时钟，n为2或更大的自然数，或者

所述多个时钟包括所述n相位时钟和m相位进位时钟，m为2或更大的自然数，所述m相位可与所述n相位相同或不同，且

所述n相位时钟的高逻辑电平的电压与所述m相位进位时钟的高逻辑电平的电压相同或不同，且所述n相位时钟的低逻辑电平的电压可与所述m相位进位时钟的低逻辑电平的电压相同或不同。

9.根据权利要求8所述的移位寄存器，还包括QB复位晶体管，所述QB复位晶体管被配置成响应于所述起始脉冲或用于当前级的在前输出将所述QB节点复位为所述反相器的第四低电压。

10.一种移位寄存器，包括多个级，其中所述多个级的每一个包括：

输出单元，所述输出单元被配置成响应于Q节点和QB节点的逻辑状态输出多个时钟中的任意一个输入时钟或栅极截止电压；

噪声清除部，所述噪声清除部被配置成响应于一前级中使用的在前时钟将用于当前级的在前输出和所述Q节点连接，其中所述在前时钟为任意一个前级处的用于当前级的在前输出；和

QB控制器，所述QB控制器被配置成在一部分时间段中将所述QB节点控制为具有与所述Q节点的逻辑状态相反的逻辑状态，

其中所述噪声清除部包括：

第一晶体管和第二晶体管，所述第一晶体管和第二晶体管串联连接在所述Q节点与用于当前级的在前输出之间，以响应于用于当前级的在前时钟的逻辑状态将所述Q节点和用于当前级的在前输出连接；和

第三晶体管，所述第三晶体管被配置成响应于所述Q节点的逻辑状态向所述第一晶体管和第二晶体管之间的连接节点提供偏移电压。

11.根据权利要求10所述的移位寄存器，其中：

所述输出单元包括扫描输出单元，所述扫描输出单元包括上拉开关元件和下拉开关元件，所述上拉开关元件被配置成响应于所述Q节点输出所述输入时钟作为扫描输出，所述下拉开关元件被配置成响应于所述QB节点输出第一栅极截止电压作为所述扫描输出，或者

所述输出单元包括：

所述扫描输出单元；和

进位输出单元，所述进位输出单元包括进位上拉开关元件和进位下拉开关元件，所述进位上拉开关元件被配置成响应于所述Q节点输出所述输入时钟或所述多个时钟中包含的任意一个进位时钟作为进位输出，所述进位下拉开关元件被配置成响应于所述QB节点输出第二栅极截止电压作为所述进位输出，且

所述输出单元提供所述扫描输出和所述进位输出中的至少一个作为用于任意一个后级的在前输出和用于任意一个前级的在后输出中的至少一个，

其中：

在所述扫描输出被输出作为用于任意一个后级的在前输出和用于任意一个前级的在后输出中的至少一个时，所述第一栅极截止电压为所述栅极截止电压，以及

在所述进位输出被输出作为用于任意一个后级的在前输出和用于任意一个前级的在后输出中的至少一个时，所述第二栅极截止电压为所述栅极截止电压，且用于当前级的在前时钟接收在当前级的在前级中使用的在前时钟。

12.根据权利要求11所述的移位寄存器，还包括：

置位单元，所述置位单元被配置成响应于起始脉冲或用于当前级的在前输出将所述Q节点置位为置位电压；和

复位单元，所述复位单元被配置成响应于复位脉冲或来自任意一个后级的用于当前级的在后输出将所述Q节点复位为复位电压。

13.根据权利要求12所述的移位寄存器，其中：

所述置位单元包括置位晶体管，所述置位晶体管被配置成响应于控制端子的逻辑状态将所述置位电压的供给端子连接到所述Q节点，或者

所述置位单元包括：

第一晶体管和第二晶体管，所述置位单元包括的第一晶体管和第二晶体管串联连接在所述Q节点与所述置位电压的供给端子之间，以响应于所述控制端子的逻辑状态将所述Q节点和所述置位电压的供给端子连接；和

第三晶体管，所述第三晶体管被配置成响应于所述Q节点的逻辑状态向所述置位单元的第一晶体管和第二晶体管之间的连接节点提供偏移电压，

其中：

所述控制端子接收所述起始脉冲、用于当前级的在前进位输出和用于当前级的在前扫描输出中的任意一个来作为用于当前级的在前输出，

所述置位电压的供给端子接收一高电压、用于当前级的在前进位输出和用于当前级的在前扫描输出中的任意一个，且

所述偏移电压与所述高电压相等或不同。

14.根据权利要求13所述的移位寄存器，其中：

所述复位单元包括复位开关元件，所述复位开关元件被配置成响应于所述复位脉冲或用于当前级的在后输出将所述Q节点复位为所述复位电压，或者

所述复位单元包括：

第一晶体管和第二晶体管，所述复位单元包括的第一晶体管和第二晶体管串联连接在所述Q节点与所述复位电压的供给端子之间，以响应于所述复位脉冲或用于当前级的在后输出的逻辑状态将所述Q节点和所述复位电压的供给端子连接；和

第三晶体管，所述第三晶体管被配置成响应于所述Q节点的逻辑状态向所述复位单元的第一晶体管和第二晶体管之间的连接节点提供偏移电压，

其中所述复位电压为一低电压、所述输入时钟、所述进位时钟、所述扫描输出和所述进位输出中的任意一个。

15.根据权利要求14所述的移位寄存器，其中：

所述QB控制器具有所述多个时钟之中的、不与所述输出单元的输入时钟重叠的时钟，

所述QB控制器包括被配置成响应于所述Q节点将所述QB节点复位为第二低电压的复位晶体管以及被配置成将所述输入时钟加载到所述QB节点的电容器或被配置成响应于所述高电压向所述QB节点提供所述输入时钟的置位晶体管，或者

所述QB控制器包括反相器，所述反相器被配置成响应于所述Q节点的逻辑状态将所述QB节点控制为具有与所述Q节点的逻辑状态相反的逻辑状态。

16.根据权利要求15所述的移位寄存器，其中：

所述反相器包括：

第一晶体管，所述反相器包括的第一晶体管被配置成响应于所述高电压或在前时钟向所述连接节点提供所述高电压或所述在前时钟；

第二晶体管，所述反相器包括的第二晶体管被配置成响应于所述Q节点的逻辑状态将所述连接节点和所述第二低电压的供给端子连接；

第三晶体管，所述反相器包括的第三晶体管被配置成响应于所述连接节点的逻辑状态向所述QB节点提供所述高电压或所述在前时钟；和

第四晶体管，所述反相器包括的第四晶体管被配置成响应于所述Q节点的逻辑状态将所述QB节点和所述第二低电压的供给端子连接。

17.根据权利要求16所述的移位寄存器，其中所述多个时钟包括其中高脉冲被顺序相移并循环的k相位时钟，其中k为2或更大的自然数，且相邻时钟部分地重叠。

18.一种使用根据权利要求1-17中任意一项所述的移位寄存器的显示装置，所述移位寄存器包括分别与显示面板的多条栅极线连接的多个级。