CN106157893B - 移位寄存器单元及其驱动方法、驱动电路和显示装置 - Google Patents

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Abstract

本发明公开一种移位寄存器单元及其驱动方法、驱动电路和显示装置，涉及显示领域，结构简单，且可通过调整STV触发信号的脉宽来控制输出波形宽度，达到灵活控制像素时序及其显示效果的目的。移位寄存器单元包括：第一输入模块在第二节点的电压信号控制下向第一节点传递第一电平信号；复位模块向在本级移位寄存器单元的输出信号的控制下向第一节点传递第二电平信号；第一输出模块在第一节点的电压信号的控制下，将第二电平信号输出给输出端；第二输入模块接收输入信号，并在时钟信号的控制下向第二节点传递所述输入信号；存储电容在第二输入模块关闭时，维持第二节点电压；第二输出模块在第二节点电压信号的控制下，将第一电平信号输出给输出端。

Description

移位寄存器单元及其驱动方法、驱动电路和显示装置
技术领域
本发明涉及显示领域，尤其涉及一种移位寄存器单元及其驱动方法、驱动电路和显示装置。
背景技术
有机发光(Organic Light Emitting Diode，OLED)显示器由于同时具备自发光、对比度高、厚度薄、视角广、反应速度快、具有可挠曲性、使用温度范围广、构造及制程简单等优异特性，被认为是下一代平面显示器的新兴技术。
OLED显示器的驱动过程一般包括信号加载阶段和像素发光阶段，针对OLED显示器的特殊时序需求，要求其在像素发光阶段存在一个常开型移位寄存器(发光控制移位寄存器)来控制像素发光处于常开状态。目前使用的常开型移位寄存器结构比较复杂，需要进行两极设计，一级为信号触发极，一级为常开型输出极，这样整体电路相对而言，晶体管的数量和电容器数量就比较多了，不利于窄边框的设计需求，并且，现有常开型移位寄存器的输出波形宽度不易调整。
发明内容
本发明提供一种移位寄存器单元及其驱动方法、驱动电路和显示装置，结构简单，而且可以通过调整STV触发信号的脉宽来控制输出波形宽度，达到灵活控制像素时序及其显示效果的目的。
为达到上述目的，本发明的实施例采用如下技术方案：
一方面，本发明的实施例提供一种移位寄存器单元，包括：第一输入模块、第一输出模块、第二输入模块、第二输出模块、存储电容和复位模块，所述第一输入模块、所述第一输出模块和所述复位模块通过第一节点连接在一起；所述第一输入模块、所述第二输入模块与所述第二输出模块通过第二节点连接在一起；所述存储电容的第一端连接至所述第二节点，所述存储电容的第二端与所述移位寄存器单元的输出端相连；所述第一输入模块用于接收第一电平信号，并在所述第二节点的电压信号控制下，向所述第一节点传递第一电平信号；所述复位模块用于接收所述第二电平信号，并在本级移位寄存器单元的输出信号的控制下，向所述第一节点传递第二电平信号；所述第一输出模块用于在所述第一节点的电压信号的控制下，将第二电平信号输出给所述移位寄存器单元的输出端；所述第二输入模块用于接收输入信号，并在时钟信号的控制下向所述第二节点传递所述输入信号；所述存储电容用于在所述第二输入模块关闭时，维持所述第二节点的电压；所述第二输出模块用于在所述第二节点的电压信号的控制下，将所述第一电平信号输出给所述移位寄存器单元的输出端；所述第一电平信号和所述第二电平信号中，其一为低电平信号，另一为高电平信号。
可选地，所述第一输入模块，包括：第一薄膜晶体管，其第一端输入所述第一电平信号，其第二端连接至所述第一节点，其控制端连接至所述第二节点。
可选地，所述第一输出模块，包括：第二薄膜晶体管，其第一端输入所述第二电平信号，其第二端连接至所述移位寄存器单元的输出端，其控制端连接至所述第一节点。
可选地，所述第二输入模块，包括：第三薄膜晶体管，其控制端输入所述时钟信号，其第一端输入所述输入信号，其第二端连接至所述第二节点。
可选地，所述第二输出模块包括：第四薄膜晶体管，其第一端接收所述第一电平信号，其第一端接收所述第一电平信号，其第二端与所述移位寄存器单元的输出端相连，其控制端连接至所述第二节点。
可选地，所述复位模块，包括：第五薄膜晶体管，其第一端输入所述第二电平信号，其第二端连接至所述第一节点，其控制端连接至本级移位寄存器单元的输出端。
优选地，所述第一输出模块、所述第二输入模块、所述第二输出模块和所述复位模块选用掺杂类型相同的薄膜晶体管，所述第一输入模块选用与所述第一输出模块、所述第二输入模块、所述第二输出模块和所述复位模块掺杂类型不相同的薄膜晶体管。
可选地，所述第一电平信号为低电平信号，所述第二电平信号为高电平信号；所述第一输出模块、所述第二输入模块、所述第二输出模块和所述复位模块选用P型薄膜晶体管，所述第一输入模块选用N型薄膜晶体管。
可选地，所述第一电平信号为高电平信号，所述第二电平信号为低电平信号；所述第一输出模块、所述第二输入模块、所述第二输出模块和所述复位模块选用N型薄膜晶体管，所述第一输入模块选用P型薄膜晶体管。
本发明的实施例还提供一种驱动电路，包括多个级联的上述任一项所述的移位寄存器。
本发明的实施例还提供一种显示装置，设置有所述的驱动电路。
另一方面，本发明的实施例提供一种移位寄存器单元的驱动方法，适用于上述任一项所述的移位寄存器单元，所述第一电平信号为低电平信号，所述第二电平信号为高电平信号时，所述驱动方法包括：第一阶段，输入信号输出低电平，时钟信号输出低电平，第二输入模块在时钟信号的控制下，向第二节点传递低电平信号并向存储电容充入低电平，第二输出模块在第二节点的低电平作用下向移位寄存器单元的输出端输出低电平，所述输出端输出的低电平使得复位模块关断所述第一输出模块；第二阶段，所述输入信号和所述时钟信号均输出高电平，所述时钟信号的高电平使得第二输入模块关断，不再向所述第二节点传递信号，但由于存储电容的存在，所述第二节点仍然维持低电平，第二输出模块继续向所述输出端输出低电平，所述输出端输出的低电平使得所述复位模块关断所述第一输出模块；第三阶段，所述输入信号输出高电平，所述时钟信号输出低电平，第二输入模块在时钟信号的低电平作用下，向第二节点传递高电平信号并向存储电容充入高电平，在第二节点的高电平作用下，第二输出模块关断，同时所述第一输入模块向所述第一节点传递低电平信号，所述第一输出模块在所述第一节点的低电平作用下向所述移位寄存器单元的输出端输出高电平，所述输出端输出的高电平关闭所述复位模块；第四阶段，所述输入信号输出高电平，所述时钟信号输出高电平，所述时钟信号的高电平使得第二输入模块关断，不再向所述第二节点传递信号，但由于存储电容的存在，所述第二节点仍然维持高电平，所述第一输出模块继续向移位寄存器单元的输出端输出高电平；第五阶段，所述输入信号输出高电平，所述时钟信号交替输出低电平和高电平，与第三、第四阶段类似，所述第一输出模块继续向所述移位寄存器单元的输出端输出高电平，直至所述输入信号输出的高电平结束；第六阶段，所述输入信号输出低电平时，如果所述时钟信号输出高电平，所述时钟信号的高电平关断所述第二输入模块，由于存储电容的存在，所述第二节点仍然维持上一阶段的高电平，所述第一输出模块继续向所述输出端输出高电平，此后如果所述输入信号继续输出低电平时，所述时钟信号输出低电平或高电平，与第一阶段或者第二阶段类似，所述第二输出模块向所述输出端输出低电平；所述输入信号输出低电平时，如果所述时钟信号输出低电平，与第一阶段类似，所述第二输出模块向所述输出端输出低电平；此后如果所述输入信号继续输出低电平时，所述时钟信号输出高电平或低电平，与第二阶段或者第一阶段类似，所述第二输出模块继续向所述输出端输出低电平；
或者，当所述第一电平信号为高电平信号，所述第二电平信号为低电平信号时，所述驱动方法包括：第一阶段，输入信号输出低电平，时钟信号输出高电平，第二输入模块在时钟信号的高电平作用下，向第二节点传递低电平信号并向存储电容充入低电平，第二输出模块关闭，并在第二节点的低电平作用下，所述第一输入模块向第一节点传递高电平，在所述第一节点的高电平作用下，所述第一输出模块向所述移位寄存器单元的输出端输出低电平，所述输出端输出的低电平关闭复位模块；第二阶段，所述输入信号输出高电平，所述时钟信号输出低电平，所述时钟信号的低电平关闭所述第二输入模块，但由于存储电容的存在，所述第二节点仍然维持低电平，所述第二输出模块继续关断，所述第一输出模块继续向所述输出端输出低电平；第三阶段，所述输入信号输出高电平，所述时钟信号输出高电平，所述第二输入模块在时钟信号的高电平作用下，向第二节点传递高电平信号并向存储电容充入高电平，在第二节点的高电平作用下，所述第一输入模块关闭，所述第二输出模块向所述输出端输出高电平，所述输出端输出的高电平使所述复位模块关闭所述第一输出模块；第四阶段，所述输入信号输出高电平，所述时钟信号输出低电平，所述时钟信号的低电平使得所述第二输入模块关闭，但由于存储电容的存在，所述第二节点仍然维持高电平，所述第二输出模块继续向所述输出端输出高电平，所述输出端输出的高电平使所述复位模块继续关闭所述第一输出模块；第五阶段，所述输入信号输出高电平，所述时钟信号交替输出高电平和低电平，与第三、第四阶段类似，所述第二输出模块继续向移位寄存器单元的输出端输出高电平，直至所述输入信号输出的高电平结束；第六阶段，所述输入信号输出低电平时，如果所述时钟信号输出高电平，所述时钟信号的高电平使所述第二输入模块向所述第二节点输出低电平，所述第二输出模块关闭，所述第一输出模块向所述输出端输出低电平；此后如果所述输入信号输出低电平时，所述时钟信号输出低电平或高电平，与第二阶段或者第一阶段类似，所述第一输出模块向移位寄存器单元的输出端输出低电平；所述输入信号输出低电平时，如果所述时钟信号输出低电平，由于存储电容的存在，所述第二节点仍然维持上一阶段的高电平，所述第二输出模块继续向所述输出端输出高电平，此后如果所述输入信号输出低电平时，所述时钟信号输出高电平或低电平，与所述第一阶段或者所述第二阶段类似，所述第一输出模块继续向所述输出端输出低电平。
优选地，通过调整所述输入信号的脉宽来调整所述输出端输出信号的脉宽。
可选地，述第一电平信号为低电平信号，所述第二电平信号为高电平信号；所述第一输出模块、所述第二输入模块、所述第二输出模块和所述复位模块选用P型薄膜晶体管，所述第一输入模块选用N型薄膜晶体管；所述第二节点为高电平时，所述第二输出模块的P型薄膜晶体管关闭，所述第一输入模块的N型薄膜晶体管打开，以向所述第一节点输出低电平，从而使所述第一输出模块的P型薄膜晶体管打开，向所述输出端输出高电平，所述输出端输出的高电平使所述复位模块的P型薄膜晶体管关闭；所述第二节点为低电平时，所述第一输入模块的N型薄膜晶体管关闭，所述第二输出模块的P型薄膜晶体管打开，以向所述输出端输出低电平，所述输出端输出的低电平使所述复位模块的P型薄膜晶体管打开，以向所述第一节点输出高电平，从而使所述第一输出模块的P型薄膜晶体管关闭。
可选地，所述第一电平信号为高电平信号，所述第二电平信号为低电平信号，，所述第一输出模块、所述第二输入模块、所述第二输出模块和所述复位模块选用N型薄膜晶体管，所述第一输入模块选用P型薄膜晶体管；所述第二节点为高电平时，所述第一输入模块的P型薄膜晶体管关闭，所述第二输出模块的N型薄膜晶体管打开，以向所述输出端输出高电平，所述输出端输出的高电平使所述复位模块的N型薄膜晶体管打开，以向所述第一节点输出低电平，从而使所述第一输出模块的N型薄膜晶体管关闭；所述第二节点为低电平时，所述第二输出模块的N型薄膜晶体管关闭，所述第一输入模块的P型薄膜晶体管打开，以向所述第一节点输出高电平，从而使所述第一输出模块的N型薄膜晶体管打开，以向所述输出端输出低电平，所述输出端输出的低电平使所述复位模块的N型薄膜晶体管关闭。
本发明提供一种移位寄存器单元及其驱动方法、驱动电路和显示装置，所述移位寄存器单元包括第一输入模块、第一输出模块、第二输入模块、第二输出模块、存储电容和复位模块，与现有常开型移位寄存器单元相比，结构更简单，根据第一输入模块、第二输入模块和复位模块的控制，可使第一、第二输出模块向输出端输出符合要求的输出信号(具体见移位寄存器单元驱动方法)，而且可以通过调整STV触发信号的脉宽来控制输出波形宽度，达到灵活控制像素时序及其显示效果的目的。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本发明实施例提供的移位寄存器单元的结构框图；
图2为本发明实施例提供的一种具体移位寄存器单元的结构示意图；
图3为图2所示移位寄存器单元的驱动时序图；
图4为本发明实施例提供的另一种具体移位寄存器单元的结构示意图；
图5为图4所示移位寄存器单元的驱动时序图一；
图6为图4所示移位寄存器单元的驱动时序图二。
附图标记
11-第一输入模块，12-第一输出模块，13-第二输入模块，14-第二输出模块，
15-复位模块，C-存储电容，NET1-第一节点，NET2-第二节点。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
实施例
本发明的实施例提供一种移位寄存器单元，如图1所示，该种移位寄存器单元包括：第一输入模块11、第一输出模块12、第二输入模块13、第二输出模块14、存储电容C和复位模块15，第一输入模块11、第一输出模块12和复位模块15通过第一节点NET1连接在一起，第一输入模块11、第二输入模块13与第二输出模块14通过第二节点NET2连接在一起，存储电容C的第一端连接至第二节点NET2，存储电容C的第二端与输出端(图中的Output，没有特别说明的情况下，本文中的输出端均指本级移位寄存器单元的输出端)相连。第一输入模块11用于接收第一电平信号V1，并在第二节点NET2的电压信号控制下，向第一节点NET1传递第一电平信号V1；复位模块用于接收第二电平信号V2，并在本级移位寄存器单元的输出信号的控制下，向第一节点NET1传递第二电平信号V2；第一输出模块12用于在第一节点NET1的电压信号的控制下，将第二电平信号V2输出给移位寄存器单元的输出端(Output)；第二输入模块13用于在接收输入信号(对第一级移位寄存单元，输入信号为帧起始信号STV，图1～图6中均以此为例)，并在时钟信号CLK的控制下向在第二节点NET2传递所述输入信号；存储电容C用于在第二输入模块1关闭时，维持第二节点NET2的电压；第二输出模块14用于在第二节点NET2的电压信号控制下，将第一电平信号V1输出给移位寄存器单元的输出端(Output)；上述的第一电平信号V1和第二电平信号V2中，其一为低电平信号，另一为高电平信号。
一种可选的具体实施方式中，这些模块均具有用于信号输入输出的第一端和第二端，用于对信号处理过程进行控制的控制信号输入的控制端，具体地，可参照图1所示，第一输入模块11的第一端接收第一电平信号V1，第一输入模块11的第二端通过第一节点NET1与第一输出模块12的控制端连接在一起，第一输入模块11的控制端与第二节点NET2相连；第一输出模块12的第一端接收第二电平信号V2，第一输出模块12的第二端与移位寄存器单元的输出端(Output)相连；第二输入模块13的第一端接收输入信号，第二输入模块13的第二端通过第二节点NET2与第二输入模块13的控制端连接在一起，第二输入模块13的控制端接收时钟信号CLK；第二输出模块14的第一端接收第一电平信号V1，第二输出模块14的第二端与移位寄存器单元的输出端(Output)相连；复位模块15的第一端收第二电平信号V2，复位模块15的第二端与第一节点NET1相连，复位模块15的控制端与本级移位寄存器单元的输出端(即复位模块15的控制端输入输出信号Output)相连。
本实施例提供移位寄存器单元中，第一输入模块11通过第一节点NET1与第一输出模块12连接在一起，第一输入模块11、第二输入模块13通过第二节点NET2与第二输出模块14连接在一起，第一输入模块11、复位模块向第一节点NET1传递信号，控制第一节点NET1的电位高低，第二输入模块13用于向第二节点NET2传递信号，控制第二节点NET2的电位高低，第一输出模块12和第二输出模块14均与移位寄存器单元的输出端(Output)相连，第一输出模块12在第一节点NET1的电位信号控制下向移位寄存器单元的输出端(Output)输出信号，第二输出模块14在第二节点NET2的电位信号控制下向移位寄存器单元的输出端(Output)输出信号，最终输出端(Output)输出符合需求的输出信号。第二节点NET2还与第一输入模块11相连，第二节点NET2的电压还可控制第一输入模块11的开启与关闭。
本实施例提供移位寄存器单元，在输出端的输出非有效电平(输出信号的有效电平控制像素发光处于常开状态，如果有效电平为高电平，非有效电平为低电平)时，抬高第一节点NET1的电位，即，使第一节点NET1复位。
本发明的实施例还提供一种移位寄存器单元的驱动方法，适用于上述的移位寄存器单元，当第一电平信号V1为低电平信号VGL，第二电平信号V2为高电平信号VGH时，上述的移位寄存器单元工作时的时序参照图3所示。对多个级联的移位寄存器单元而言，第一级移位寄存单元的输入信号为帧起始信号STV，第二级移位寄存单元的输入信号为上一级移位寄存单元的输出信号(例如第二级移位寄存单元的输入信号为第一级移位寄存单元的输出信号)。另外，上述移位寄存器单元也可应用其他电路中，具体工作过程及其驱动时序、方法也大致相同，可以相互参见，此处不再详述。
参照图3所示，上述的移位寄存器单元的驱动方法包括：
第一阶段t1：输入信号(对应图中的帧起始信号STV，以下相同)输出低电平，时钟信号CLK输出低电平，第二输入模块13在时钟信号CLK的控制下，向第二节点NET2传递低电平信号并向存储电容C充入低电平，第二输出模块14在第二节点NET2的低电平作用下向移位寄存器单元的输出端(Output)输出低电平，输出端(Output)输出的低电平激活复位模块15，使得复位模块15关断第一输出模块12；
第二阶段t2：输入信号和时钟信号CLK均输出高电平，时钟信号CLK的高电平使得第二输入模块13关断，不再向第二节点NET2传递信号，但由于存储电容C的存在，第二节点NET2仍然维持低电平，第二输出模块14继续向输出端(Output)输出低电平；输出端(Output)输出的低电平继续使复位模块15关断第一输出模块12；
第三阶段t3:输入信号输出高电平，时钟信号CLK输出低电平，第二输入模块13在时钟信号CLK的低电平作用下，向第二节点NET2传递高电平信号VGH并向存储电容C充入高电平，在第二节点NET2的高电平作用下，第二输出模块14关断，同时第一输入模块11向第一节点NET1传递低电平信号，第一输出模块12在第一节点NET1的低电平作用下向移位寄存器单元的输出端(Output)输出高电平，输出端(Output)输出的高电平关闭复位模块15；
第四阶段t4：输入信号输出高电平，时钟信号CLK输出高电平，时钟信号CLK的高电平使得第二输入模块13关断，不再向第二节点NET2传递信号，但由于存储电容C的存在，第二节点NET2仍然维持高电平，第一输出模块12继续向移位寄存器单元的输出端(Output)输出高电平；
第五阶段t5～t7：输入信号输出高电平，时钟信号CLK交替输出低电平和高电平，与第三、第四阶段(t3、t4)类似，第一输出模块12继续向移位寄存器单元的输出端(Output)输出高电平，直至输入信号输出的高电平结束；
第六阶段t8，输入信号输出低电平时，如果时钟信号CLK输出高电平，时钟信号CLK的高电平关断第二输入模块13，由于存储电容C的存在，第二节点NET2仍然维持上一阶段的高电平，第一输出模块12继续向输出端(Output)输出高电平，此后如果输入信号继续输出低电平时，时钟信号CLK输出低电平或高电平，与第一阶段t1或者第二阶段t2类似，第二输出模块14向输出端(Output)输出低电平；第六阶段t8中，输入信号输出低电平时，如果时钟信号CLK输出低电平，与第一阶段t1类似，第二输出模块14向输出端(Output)输出低电平；此后如果输入信号继续输出低电平时，时钟信号CLK输出高电平或低电平，与第二阶段t2或者第一阶段t1类似，第二输出模块14继续向输出端(Output)输出低电平。
当第一电平信号V1为高电平信号VGH，第二电平信号V2为低电平信号VGL时，参照图5所示，本实施例驱动方法包括：
第一阶段t1：输入信号输出低电平，时钟信号CLK输出高电平，第二输入模块13在时钟信号CLK的高电平作用下，向第二节点NET2传递低电平信号VGL并向存储电容C充入低电平，第二输出模块14关闭，并在第二节点NET2的低电平作用下，第一输入模块11向第一节点NET1传递高电平，在第一节点NET1的高电平作用下，第一输出模块12向移位寄存器单元的输出端(Output)输出低电平，输出端(Output)输出的低电平关闭复位模块15；
第二阶段t2：输入信号输出高电平，时钟信号CLK输出低电平，时钟信号CLK的低电平关闭第二输入模块13，但由于存储电容C的存在，第二节点NET2仍然维持低电平，第二输出模块14继续关断，第一输出模块12继续向输出端(Output)输出低电平；
第三阶段t3：输入信号输出高电平，时钟信号CLK输出高电平，第二输入模块13在时钟信号CLK的高电平作用下，向第二节点NET2传递高电平信号并向存储电容C充入高电平，在第二节点NET2的高电平作用下，第一输入模块11关闭，第二输出模块14向输出端(Output)输出高电平；输出端(Output)输出的高电平使复位模块15关闭第一输出模块12；
第四阶段t4：输入信号输出高电平，时钟信号CLK输出低电平，时钟信号CLK的低电平使得第二输入模块13关闭，但由于存储电容C的存在，第二节点NET2仍然维持高电平，第二输出模块14继续向输出端(Output)输出高电平；
第五阶段(对应图5中的t5～t7)：输入信号输出高电平，时钟信号CLK交替输出高电平和低电平，与第三、第四阶段类似，第二输出模块14继续向移位寄存器单元的输出端(Output)输出高电平，直至输入信号输出的高电平结束；
第六阶段(对应图5中的t8)：输入信号输出低电平时，如果时钟信号CLK输出高电平，时钟信号CLK的高电平使第二输入模块13向第二节点NET2输出低电平，第二输出模块14关闭，第一输出模块12向输出端(Output)输出低电平；此后如果输入信号输出低电平时，时钟信号CLK输出低电平或高电平(t9～t21)，与第二阶段或者第一阶段类似，第一输出模块12向移位寄存器单元的输出端(Output)输出低电平；另外，如图6所示，第六阶段t8中，输入信号输出低电平时，如果时钟信号CLK输出低电平，由于存储电容C的存在，第二节点NET2仍然维持上一阶段的高电平，第二输出模块14继续向输出端(Output)输出高电平；此后如果输入信号输出低电平时，时钟信号CLK输出高电平或低电平，与第一阶段或者第二阶段类似，第一输出模块12继续向输出端(Output)输出低电平。
本发明提供的移位寄存器单元及其驱动方法，结构简单，而且可以通过调整STV触发信号的脉宽来控制输出波形宽度，达到灵活控制像素时序及其显示效果的目的。同时相对现有常开型移位寄存器单元结构而言，本发明移位寄存器单元结构消除了控制时钟跳变引起的高压电位控制电路输控制端信号不稳，提升了高压信号输出的稳定性。但本领域技术人员可理解的是，上述第一输入模块11、第一输出模块12、第二输入模块13、第二输出模块14和复位模块15具体实现方式存在多种，本实施例对此不做限定，可以是本领域技术人员所熟知的任意实现方式。
例如优选地，第一输出模块12、第二输入模块13、第二输出模块14和复位模块15选用掺杂类型相同的薄膜晶体管，第一输入模块11选用与第一输出模块12、第二输入模块13、第二输出模块14和复位模块15掺杂类型不相同的薄膜晶体管。参照图2和图4，通过选择适当掺杂类型的薄膜晶体管来实现上述模块功能，最终可使用5个薄膜晶体管实现本实施例的移位寄存器单元，简化其结构。
参照图2和图3所示，若第一电平信号V1为低电平信号VGL，第二电平信号V2为高电平信号VGH，第一输出模块12、第二输入模块13、第二输出模块14和复位模块15选用P型薄膜晶体管，第一输入模块11选用N型薄膜晶体管。此时，若第二节点NET2为高电平时，第二输出模块14的P型薄膜晶体管关闭，第一输入模块11的N型薄膜晶体管打开，以向第一节点NET1输出低电平，从而使第一输出模块12的P型薄膜晶体管打开，向输出端(Output)输出高电平，输出端(Output)输出的高电平使复位模块15的P型薄膜晶体管关闭；若第二节点NET2为低电平时，第一输入模块11的N型薄膜晶体管关闭，第二输出模块14的P型薄膜晶体管打开，以向输出端(Output)输出低电平，输出端(Output)输出的低电平使复位模块15的P型薄膜晶体管打开，以向第一节点NET1输出高电平，从而使第一输出模块12的P型薄膜晶体管关闭。
参照图4和图5所示，若第一电平信号V1为高电平信号VGH，第二电平信号V2为低电平信号VGL，第一输出模块12、第二输入模块13、第二输出模块14和复位模块15选用N型薄膜晶体管，第一输入模块11选用P型薄膜晶体管。此时，若第二节点NET2为高电平时，第一输入模块11的P型薄膜晶体管关闭，第二输出模块14的N型薄膜晶体管打开，以向输出端(Output)输出高电平，输出端(Output)输出的高电平使复位模块15的N型薄膜晶体管打开，以向第一节点NET1输出低电平，从而使第一输出模块12的N型薄膜晶体管关闭；若第二节点NET2为低电平时，第二输出模块14的N型薄膜晶体管关闭，第一输入模块11的P型薄膜晶体管打开，以向第一节点NET1输出高电平，从而使第一输出模块12的N型薄膜晶体管打开，以向输出端(Output)输出低电平，输出端(Output)输出的低电平使复位模块15的N型薄膜晶体管关闭。
为了本领域技术人员更好的理解本发明实施例提供的移位寄存器单元及其驱动过程，下面通过具体的实施例对本发明提供的移位寄存器单元进行详细说明。
如图2所示，本实施例提供一种常开型输出CMOS移位寄存器单元，包括：第一输入模块11、第一输出模块12、第二输入模块13、第二输出模块14、存储电容C和复位模块15，其中，第一输出模块12、第二输入模块13、第二输出模块14和复位模块15选用P型薄膜晶体管，第一输入模块11选用N型薄膜晶体管。其中，第一电平信号V1使用低电平信号VGL，第二电平信号V2使用高电平信号VGH。
具体而言，第一输入模块11包括N型的第一薄膜晶体管M1，其第一端输入低电平信号VGL，其第二端连接至第一节点NET1，其控制端连接至第二节点NET2；第一输出模块12包括P型的第二薄膜晶体管M2，其第一端输入高电平信号VGH，其第二端连接至移位寄存器单元的输出端(Output)，其控制端连接至第一节点NET1；第二输入模块13包括P型的第三薄膜晶体管M3，其控制端输入时钟信号CLK，其第一端输入输入信号，其第二端连接至第二节点NET2；第二输出模块14包括P型的第四薄膜晶体管M4，其第一端接收低电平信号VGL，其第二端与移位寄存器单元的输出端(Output)相连，其控制端连接至第二节点NET2；复位模块15包括P型的第五薄膜晶体管M5，其第一端输入高电平信号VGH，其第二端连接至第一节点NET1，其控制端连接至移位寄存器单元的输出端(Output)。
下面介绍该CMOS移位寄存器单元的工作原理，本例中晶体管M2、M3、M4、M5是PMOS结构，M1是NMOS结构，其具体驱动过程以移位寄存器单元为例，参照图3所示，如下：
t1阶段：STV和CLK都是低压信号，这样CLK控制的PMOS管M3开启，将STV的低压信号传输到PMOS管M4的栅极(即控制端)，并且给电容C进行充电。这样M4打开，将VGL低压信号传输到输出端Output上。同时由于M1是NMOS管，这样M1处于关闭状态。此时由输出端Output控制的PMOS管M5打开，将VGH的高压信号写入到第一节点NET1上，使PMOS管M2处于关闭状态，这样M2源极(即第一端)的VGH信号不会影响输出端Output上的低压输出。
t2阶段：SVT和CLK都是高压信号，这样CLK控制的M3处于关闭状态，第二节点NET2上通过电容C保持t1阶段的低压信号，使得M4处于持续开启状态，VGL信号持续写入到输出端Output上，同时NMOS管M1也是处于持续关闭状态，同时输出端Output控制的M5也是处于持续开启状态，将VGH信号持续写入到M2的栅极(即控制端)上，使M2持续处于关闭状态。
t3阶段：STV处于高压信号，CLK处于低压信号。这时CLK控制的PMOS管M3打开，将STV的高压信号写入到第二节点NET2上，并且给电容C充高压信号。这样第二节点NET2控制的PMOS管M4处于关闭状态，而NMOS管M1则处于开启状态，将VGL信号写入到第一节点NET1，这样NET1控制的PMOS管M2打开，将VGH信号输入到输出端Output上，这样由输出端Output控制的PMOS管M5也处于关闭状态，这样M5源极(即第一端)的VGH信号就不会影响第一节点NET1上的低压信号，保证了M2的稳定输出。
t4阶段：STV和CLK都是高压信号，这样由CLK控制的PMOS管M3处于关闭状态，存储在C1上的t3阶段的高压信号，持续将PMOS管M4关断，且持续将NMOS管M1打开，将VGL信号持续写入到第一节点NET1上，保证PMOS管M2的持续开启，将VGH信号持续写入到输出端Output上，而输出端Output控制的PMOS管M5也处于持续关闭状态。
t5阶段的工作原理同t3阶段。
t6阶段的工作原理同t4阶段。
t7阶段的工作原理同t3阶段，这样有多少个上述重复阶段，STV信号的高压脉宽就会相应有多宽。
t8阶段，STV是低压信号，CLK是高压信号，这样由CLK控制的PMOS管M3处于关闭状态，而第二节点NET2通过电容C保持t7阶段的高压信号，该信号持续将PMOS管M4关闭，而将NMOS管M1打开，将VGL信号持续写入到第一节点NET1，该节点(NET1)持续将PMOS管M2打开，将VGH信号持续写入到输出端Output上，同时输出端Output控制的PMOS管M5持续处于关闭状态，保证第一节点NET1稳定信号。
t9阶段的工作原理同t1阶段，保证输出端Output上VGL的输出。
t10阶段，STV是低压信号，CLK是高压信号，此时由CLK控制的PMOS管M3处于关闭状态，而第二节点NET2上通过C1保持t9阶段的低压信号，保证PMOS管M4的持续开启，和NMOS管M1的持续关闭，这样VGL信号通过M4持续输入到输出端Output上，而输出端Output持续将PMOS管M5打开，将VGH信号持续写入到第一节点NET1上，保证PMOS管M2的持续关闭。
T10阶段到t21阶段之间的工作就是不断重复t9和t10阶段的工作，保证输出端Output上稳定的VGL输出，直到下一个STV高脉冲的到来，新的STV高脉冲来到后，就是重复t1阶段到t11阶段之间的工作。这样就实现了根据STV脉冲数量来在输出端输出相应数量的脉冲，实现了CMOS移位寄存器单元的多脉冲输出。并且，可以通过调整帧起始信号STV的脉宽来调整移位寄存器单元输出端输出信号的脉宽。
本实施例提供的新型常开型输出CMOS移位寄存器单元，相对目前使用的移位寄存器单元电路结构而言，结构更简单，而且通过调整STV触发信号的脉宽，就可以控制输出信号的脉冲输出宽度，灵活控制像素时序及其显示效果。同时该位寄存器结构相对以往结构而言，消除了控制时钟跳变引起的高压电位控制电路输控制端信号不稳，提升了高压信号输出的稳定性。
如图4所示，本实施例还提供另一种移位寄存器单元，与图2所示移位寄存器单元的不同之处在于，第一输出模块12、第二输入模块13、第二输出模块14和复位模块15选用N型薄膜晶体管，第一输入模块11选用P型薄膜晶体管，即管子的选型与图2所示实施例相反，所连接高低压信号即VGH、VGL也相应调换，意即本实施例中第一输入模块11使用的第一电平信号V1为高电平信号VGH，第一输出模块12使用的第二电平信号V2为低电平信号VGL。
具体地，第一输入模块11包括P型的第一薄膜晶体管M1，其第一端输入高电平信号VGH，其第二端连接至第一节点NET1，其控制端连接至第二节点NET2；第一输出模块12包括N型的第二薄膜晶体管M2，其第一端输入低电平信号VGL，其第二端连接至移位寄存器单元的输出端(Output)，其控制端连接至第一节点NET1；第二输入模块13包括N型的第三薄膜晶体管M3，其控制端输入时钟信号CLK，其第一端输入输入信号，其第二端连接至第二节点NET2；第二输出模块14包括N型的第四薄膜晶体管M4，其第一端接收高电平信号VGH，其第二端与移位寄存器单元的输出端(Output)相连，其控制端连接至第二节点NET2；复位模块15包括N型的第五薄膜晶体管M5，其第一端输入低电平信号VGL，其第二端连接至第一节点NET1，其控制端连接至移位寄存器单元的输出端(Output)。
上述移位寄存器单元的驱动过程可参照图5所示，与本说明书第11页第20行～第13页第6行描述的驱动过程大致类似，在此不在赘述。
本发明提供的移位寄存器单元及其驱动方法，通过选择适当掺杂类型的晶体管，并利用这些晶体管相互配合，可实现本实施例移位寄存器单元的功能，并达到简化其结构的目的。而且，通过调整STV触发信号的脉宽还可以控制输出波形宽度，从而灵活控制像素时序及其显示效果，还可以消除了控制时钟跳变引起的高压电位控制电路输控制端信号不稳，提升了高压信号输出的稳定性。
本发明的实施例还提供一种驱动电路，包括上述任一项的移位寄存器单元，各移位寄存器单元多个级联。
本发明的实施例还提供一种显示装置，设置有的驱动电路。所述显示装置可以为：电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本发明提供的驱动电路及显示装置，由于其包括上述任一项的移位寄存器单元，因而驱动电路结构简单，并可通过调整STV触发信号的脉宽还可以控制输出波形宽度，进而可灵活控制像素时序及其显示效果，同时输出的高压信号稳定性较好，最终使显示装置获得更好的显示效果，并且由于驱动电路需要的管子数目减少，因而成本得以降低。
为了便于清楚说明，在本发明中采用了第一、第二等字样对相似项进行类别区分，该第一、第二字样并不在数量上对本发明进行限制，只是对一种优选的方式的举例说明，本领域技术人员根据本发明公开的内容，想到的显而易见的相似变形或相关扩展均属于本发明的保护范围内。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random AccessMemory，RAM)等。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (15)

1.一种移位寄存器单元，其特征在于，包括：第一输入模块、第一输出模块、第二输入模块、第二输出模块、存储电容和复位模块，
所述第一输入模块、所述第一输出模块和所述复位模块通过第一节点连接在一起；所述第一输入模块、所述第二输入模块与所述第二输出模块通过第二节点连接在一起；所述存储电容的第一端连接至所述第二节点，所述存储电容的第二端与所述移位寄存器单元的输出端相连；
所述第一输入模块用于接收第一电平信号，并在所述第二节点的电压信号控制下，向所述第一节点传递第一电平信号；
所述复位模块用于接收第二电平信号，并在本级移位寄存器单元的输出信号的控制下，向所述第一节点传递第二电平信号；
所述第一输出模块用于在所述第一节点的电压信号的控制下，将第二电平信号输出给所述移位寄存器单元的输出端；
所述第二输入模块用于接收输入信号，并在时钟信号的控制下向所述第二节点传递所述输入信号；
所述存储电容用于在所述第二输入模块关闭时，维持所述第二节点的电压；
所述第二输出模块用于在所述第二节点的电压信号的控制下，将所述第一电平信号输出给所述移位寄存器单元的输出端；
所述第一电平信号和所述第二电平信号中，其一为低电平信号，另一为高电平信号。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输入模块，包括：
第一薄膜晶体管，其第一端输入所述第一电平信号，其第二端连接至所述第一节点，其控制端连接至所述第二节点。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输出模块，包括：
第二薄膜晶体管，其第一端输入所述第二电平信号，其第二端连接至所述移位寄存器单元的输出端，其控制端连接至所述第一节点。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二输入模块，包括：
第三薄膜晶体管，其控制端输入所述时钟信号，其第一端输入所述输入信号，其第二端连接至所述第二节点。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二输出模块包括：第四薄膜晶体管，其第一端接收所述第一电平信号，其第二端与所述移位寄存器单元的输出端相连，其控制端连接至所述第二节点。
6.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位模块，包括：
第五薄膜晶体管，其第一端输入所述第二电平信号，其第二端连接至所述第一节点，其控制端连接至本级移位寄存器单元的输出端。
7.根据权利要求1-4任一项所述的移位寄存器单元，其特征在于，
所述第一输出模块、所述第二输入模块、所述第二输出模块和所述复位模块选用掺杂类型相同的薄膜晶体管，所述第一输入模块选用与所述第一输出模块、所述第二输入模块、所述第二输出模块和所述复位模块掺杂类型不相同的薄膜晶体管。
8.根据权利要求1-4任一项所述的移位寄存器单元，其特征在于，所述第一电平信号为低电平信号，所述第二电平信号为高电平信号；
所述第一输出模块、所述第二输入模块、所述第二输出模块和所述复位模块选用P型薄膜晶体管，所述第一输入模块选用N型薄膜晶体管。
9.根据权利要求1-4任一项所述的移位寄存器单元，其特征在于，所述第一电平信号为高电平信号，所述第二电平信号为低电平信号；
所述第一输出模块、所述第二输入模块、所述第二输出模块和所述复位模块选用N型薄膜晶体管，所述第一输入模块选用P型薄膜晶体管。
10.一种驱动电路，其特征在于，包括多个级联的如权利要求1-9任一项所述的移位寄存器单元。
11.一种显示装置，其特征在于，设置有权利要求10所述的驱动电路。
12.一种移位寄存器单元的驱动方法，适用于权利要求1-9任一项所述的移位寄存器单元，其特征在于，所述第一电平信号为低电平信号，所述第二电平信号为高电平信号时，所述驱动方法包括：
第一阶段，输入信号输出低电平，时钟信号输出低电平，第二输入模块在时钟信号的控制下，向第二节点传递低电平信号并向存储电容充入低电平，第二输出模块在第二节点的低电平作用下向移位寄存器单元的输出端输出低电平，所述输出端输出的低电平使得复位模块关断所述第一输出模块，
第二阶段，所述输入信号和所述时钟信号均输出高电平，所述时钟信号的高电平使得第二输入模块关断，不再向所述第二节点传递信号，但由于存储电容的存在，所述第二节点仍然维持低电平，所述第二输出模块继续向所述输出端输出低电平，所述输出端输出的低电平使得所述复位模块关断所述第一输出模块，
第三阶段，所述输入信号输出高电平，所述时钟信号输出低电平，第二输入模块在时钟信号的低电平作用下，向第二节点传递高电平信号并向存储电容充入高电平，在第二节点的高电平作用下，所述第二输出模块关断，同时所述第一输入模块向所述第一节点传递低电平信号，所述第一输出模块在所述第一节点的低电平作用下向所述移位寄存器单元的输出端输出高电平，所述输出端输出的高电平关闭所述复位模块，
第四阶段，所述输入信号输出高电平，所述时钟信号输出高电平，所述时钟信号的高电平使得第二输入模块关断，不再向所述第二节点传递信号，但由于存储电容的存在，所述第二节点仍然维持高电平，所述第一输出模块继续向移位寄存器单元的输出端输出高电平，
第五阶段，所述输入信号输出高电平，所述时钟信号交替输出低电平和高电平，与第三、第四阶段类似，所述第一输出模块继续向所述移位寄存器单元的输出端输出高电平，直至所述输入信号输出的高电平结束，
第六阶段，所述输入信号输出低电平时，如果所述时钟信号输出高电平，所述时钟信号的高电平关断所述第二输入模块，由于存储电容的存在，所述第二节点仍然维持上一阶段的高电平，所述第一输出模块继续向所述输出端输出高电平，此后如果所述输入信号继续输出低电平时，所述时钟信号输出低电平或高电平，与第一阶段或者第二阶段类似，所述第二输出模块向所述输出端输出低电平，
所述输入信号输出低电平时，如果所述时钟信号输出低电平，与第一阶段类似，所述第二输出模块向所述输出端输出低电平；此后如果所述输入信号继续输出低电平时，所述时钟信号输出高电平或低电平，与第二阶段或者第一阶段类似，所述第二输出模块继续向所述输出端输出低电平；
或者，当所述第一电平信号为高电平信号，所述第二电平信号为低电平信号时，所述驱动方法包括：
第一阶段，输入信号输出低电平，时钟信号输出高电平，第二输入模块在时钟信号的高电平作用下，向第二节点传递低电平信号并向存储电容充入低电平，第二输出模块关闭，并在第二节点的低电平作用下，所述第一输入模块向第一节点传递高电平，在所述第一节点的高电平作用下，所述第一输出模块向所述移位寄存器单元的输出端输出低电平，所述输出端输出的低电平关闭复位模块，
第二阶段，所述输入信号输出高电平，所述时钟信号输出低电平，所述时钟信号的低电平关闭所述第二输入模块，但由于存储电容的存在，所述第二节点仍然维持低电平，所述第二输出模块继续关断，所述第一输出模块继续向所述输出端输出低电平，
第三阶段，所述输入信号输出高电平，所述时钟信号输出高电平，所述第二输入模块在时钟信号的高电平作用下，向第二节点传递高电平信号并向存储电容充入高电平，在第二节点的高电平作用下，所述第一输入模块关闭，所述第二输出模块向所述输出端输出高电平，所述输出端输出的高电平使所述复位模块关闭所述第一输出模块，
第四阶段，所述输入信号输出高电平，所述时钟信号输出低电平，所述时钟信号的低电平使得所述第二输入模块关闭，但由于存储电容的存在，所述第二节点仍然维持高电平，所述第二输出模块继续向所述输出端输出高电平，所述输出端输出的高电平使所述复位模块继续关闭所述第一输出模块，
第五阶段，所述输入信号输出高电平，所述时钟信号交替输出高电平和低电平，与第三、第四阶段类似，所述第二输出模块继续向移位寄存器单元的输出端输出高电平，直至所述输入信号输出的高电平结束，
第六阶段，所述输入信号输出低电平时，如果所述时钟信号输出高电平，所述时钟信号的高电平使所述第二输入模块向所述第二节点输出低电平，所述第二输出模块关闭，所述第一输出模块向所述输出端输出低电平；此后如果所述输入信号输出低电平时，所述时钟信号输出低电平或高电平，与第二阶段或者第一阶段类似，所述第一输出模块向移位寄存器单元的输出端输出低电平；
所述输入信号输出低电平时，如果所述时钟信号输出低电平，由于存储电容的存在，所述第二节点仍然维持上一阶段的高电平，所述第二输出模块继续向所述输出端输出高电平，此后如果所述输入信号输出低电平时，所述时钟信号输出高电平或低电平，与所述第一阶段或者所述第二阶段类似，所述第一输出模块继续向所述输出端输出低电平。
13.根据权利要求12所述的驱动方法，其特征在于，
通过调整所述输入信号的脉宽来调整所述输出端输出信号的脉宽。
14.根据权利要求12所述的驱动方法，其特征在于，所述第一电平信号为低电平信号，所述第二电平信号为高电平信号；所述第一输出模块、所述第二输入模块、所述第二输出模块和所述复位模块选用P型薄膜晶体管，所述第一输入模块选用N型薄膜晶体管；
所述第二节点为高电平时，所述第二输出模块的P型薄膜晶体管关闭，所述第一输入模块的N型薄膜晶体管打开，以向所述第一节点输出低电平，从而使所述第一输出模块的P型薄膜晶体管打开，向所述输出端输出高电平，所述输出端输出的高电平使所述复位模块的P型薄膜晶体管关闭；
所述第二节点为低电平时，所述第一输入模块的N型薄膜晶体管关闭，所述第二输出模块的P型薄膜晶体管打开，以向所述输出端输出低电平，所述输出端输出的低电平使所述复位模块的P型薄膜晶体管打开，以向所述第一节点输出高电平，从而使所述第一输出模块的P型薄膜晶体管关闭。
15.根据权利要求12所述的驱动方法，其特征在于，所述第一电平信号为高电平信号，所述第二电平信号为低电平信号，所述第一输出模块、所述第二输入模块、所述第二输出模块和所述复位模块选用N型薄膜晶体管，所述第一输入模块选用P型薄膜晶体管；
所述第二节点为高电平时，所述第一输入模块的P型薄膜晶体管关闭，所述第二输出模块的N型薄膜晶体管打开，以向所述输出端输出高电平，所述输出端输出的高电平使所述复位模块的N型薄膜晶体管打开，以向所述第一节点输出低电平，从而使所述第一输出模块的N型薄膜晶体管关闭；
所述第二节点为低电平时，所述第二输出模块的N型薄膜晶体管关闭，所述第一输入模块的P型薄膜晶体管打开，以向所述第一节点输出高电平，从而使所述第一输出模块的N型薄膜晶体管打开，以向所述输出端输出低电平，所述输出端输出的低电平使所述复位模块的N型薄膜晶体管关闭。
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