TWI625718B - 高穩定性的脈衝寬度可調式移位暫存器 - Google Patents

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Abstract

本發明揭露一種高穩定性的脈衝寬度可調式移位暫存器，其透過單獨N型或P型電晶體的電路架構來實現，主架構為八個薄膜電晶體加上一個電容器，以此8T1C作為一重複單元。藉由一輸入訊號、兩直流訊號源及兩交流訊號源以得到一輸出訊號。其中，交流訊號為一兩個線時間的周期性脈衝，其脈衝寬度小於或等於一線時間，且兩交流訊號相差一線時間。輸出訊號將會較輸入訊號以一個線時間為單位在時間軸上位移並作為下一級的輸入訊號依序傳遞下去。相較於習知技術，本發明可減少元件使用量以得到高穩定性且脈衝寬度可調的移位暫存器。

Description

高穩定性的脈衝寬度可調式移位暫存器
本發明係關於一種移位暫存器，並且特別地，關於一種具有高穩定性的脈衝寬度可調式移位暫存器。
於顯示器技術中，移位暫存器(Shift Register)被廣泛使用作為閘極驅動器(Gate Driver)，並整合於面板驅動系統內，一般將此結構稱作GOA(Gate Driver on Array)，其對於發展窄邊框規格的顯示器具有極大的幫助。因使用簡單的移位暫存器電路重複單元，透過電路的功能，完成典型面板驅動系統的掃描線需求，以取代典型的一對一的掃描線方式，大幅減少製圖(Layout)面積，實現窄邊框規格需求。此外，為配合面板的製程製作，通常會單獨以N型或P型的薄膜電晶體(TFT)去實現其電路架構。掃描線建立在以一個線時間(Line-Time)為單位的固定脈衝寬度(Pulse Width)，並依一個線時間單位在時間軸上位移依序傳遞下去，一個面板完整傳遞完成的時間定義為框架時間(Frame-Time)，為一個線時間和掃描方向的解析度(Resolution)相乘。主動式矩陣(Active-Matrix)顯示器因透過像素區的像素電路(Pixel Circuit)進行操作而發光顯示，而需要除了一般掃描線之外更複雜的控制訊號。因此，閘極驅動器的實現功能必須更為彈性，且須維持簡單 的電路架構，以不致造成製圖面積的負擔。
然而，習知用於面板GOA驅動的移位暫存器，因其電路架構需簡單之限制，所以沒有很完整的移位暫存器功能，如：對於使用P型電晶體的架構而言，無法在連續的兩個時脈(Clock)週期給低電位VGL訊號。
而一般較為習知的移位暫存器架構如圖一所示，其為一10T3C的架構，雖有著可調式脈衝寬度的功能，但因其彈性調整有需偶數倍線時間的限制，無法做有效最低單個線時間的調整彈性，亦無法做除了發光開關以外的功能。並且，基於發展窄邊框規格的期許下，希望所使用之移位暫存器內的元件能盡可能得減少，若電容耦合(Coupling)的數量能降低，將可使直接偏壓控制開關使系統更穩定，也將降低可靠性測試後的失效風險。另外，若能減少所使用的元件數量，亦可縮小元件操作偏壓範圍的壓差，以減少設計負擔及降低可靠性測試後的失效風險。
由此可見，上述習知技術仍有諸多缺失，實非一良善之設計，而亟待加以改良。有鑑於此，本發明將提出一種高穩定性的脈衝寬度可調式移位暫存器以同時滿足減少元件使用數量以具高穩定性的特性及具備可調式脈衝寬度之功能。
本發明之一範疇在於提供一種高穩定性的脈衝寬度可調式移位暫存器。根據本發明之一具體實施例，本發明高穩定性的脈衝寬度可調式移位暫存器包含有一第一訊號處理器、一第二訊號處理 器及一第三訊號處理器。第一訊號處理器接收一第一電壓並回應一第一子控制訊號及一第二子控制訊號而產生一第一訊號及一第二訊號。第二訊號處理器接收第一電壓，並回應一第三子控制訊號、第一訊號及第二訊號而產生一第三訊號及一第四訊號。第三訊號處理器接收第一電壓及具有與第一電壓之位準不同之一第二電壓並回應第三訊號及第四訊號而產生一輸出訊號。
其中，第二子控制訊號得為一第一時脈訊號，第一時脈訊號具有小於或等於一線時間(Line Time)之脈衝寬度(Pulse Width)，以及第一時脈訊號之循環週期為兩個線時間。
並且，第一子控制訊號之脈衝寬度為2M-1個線時間，以及M為正整數。
再者，本發明高穩定性的脈衝寬度可調式移位暫存器可用於面板系統驅動閘極驅動陣列(Gate Driver on Array,GOA)。
相較於習知技術，本發明高穩定性的脈衝寬度可調式移位暫存器利用第一訊號處理器、第二訊號處理器及第三訊號處理器以達成可調式脈衝寬度的移位暫存器功能，並且因減少元件數量組成，使得數據偏移量得以降低，亦使得穩定性提高並有利於顯示器的窄框化及高解析度的發展。
關於本發明之優點與精神可以藉由以下的發明詳述以及所附圖式得到進一步的了解。
1‧‧‧高穩定性的脈衝寬度可調式移位暫存器
12‧‧‧第一訊號處理器
14‧‧‧第二訊號處理器
16‧‧‧第三訊號處理器
C‧‧‧電容
CK1‧‧‧第一時脈訊號
CK2‧‧‧第二時脈訊號
EM-1‧‧‧第一子控制訊號
EM‧‧‧輸出訊號
L-T‧‧‧線時間
Q1‧‧‧第一節點
Q2‧‧‧第二節點
Q3‧‧‧第三節點
Q4‧‧‧第四節點
S1‧‧‧第一訊號
S2‧‧‧第二訊號
S3‧‧‧第三訊號
S4‧‧‧第四訊號
T1‧‧‧第一電晶體
T2‧‧‧第二電晶體
T3‧‧‧第三電晶體
T4‧‧‧第四電晶體
T5‧‧‧第五電晶體
T6‧‧‧第六電晶體
T7‧‧‧第七電晶體
T8‧‧‧第八電晶體
t1‧‧‧第一時刻
t2‧‧‧第二時刻
t3‧‧‧第三時刻
t4‧‧‧第四時刻
V1‧‧‧第一電壓
V2‧‧‧第二電壓
圖一係繪示習知技術之移位暫存器之示意圖。
圖二係繪示本發明高穩定性的脈衝寬度可調式移位暫存器之一具體實施例之示意圖。
圖三係繪示本發明高穩定性的脈衝寬度可調式移位暫存器之一具體實施例之操作時序圖。
圖四係繪示本發明高穩定性的脈衝寬度可調式移位暫存器之一具體實施例之第一時刻狀態示意圖。
圖五係繪示本發明高穩定性的脈衝寬度可調式移位暫存器之一具體實施例之第二時刻狀態示意圖。
圖六係繪示本發明高穩定性的脈衝寬度可調式移位暫存器之一具體實施例之第三時刻狀態示意圖。
圖七係繪示本發明高穩定性的脈衝寬度可調式移位暫存器之一具體實施例之第四時刻狀態示意圖。
圖八係繪示本發明高穩定性的脈衝寬度可調式移位暫存器之輸入脈衝寬度為一倍線時間之操作時序圖。
圖九係繪示本發明高穩定性的脈衝寬度可調式移位暫存器之輸入脈衝寬度為三倍線時間之操作時序圖。
圖十係繪示本發明高穩定性的脈衝寬度可調式移位暫存器之輸入脈衝寬度為五倍線時間之操作時序圖。
圖十一係繪示多個高穩定性的脈衝寬度可調式移位暫存器串接之移位暫存器組之示意圖。
圖十二~圖十八係繪示本發明高穩定性的脈衝寬度可調式移位暫存器之不同實施例示意圖。
圖十九係繪示本發明高穩定性的脈衝寬度可調式移位暫存器使用P型電晶體之操作時序圖。
圖二十係繪示本發明高穩定性的脈衝寬度可調式移位暫存器使用N型電晶體之操作時序圖。
為使本發明之目的、技術方案及優點更加清楚明白，以下參照附圖並舉實施例，對本發明作進一步詳細說明。
請參閱圖二，圖二係繪示本發明高穩定性的脈衝寬度可調式移位暫存器1之一具體實施例之示意圖。本發明之一範疇在於提供一種高穩定性的脈衝寬度可調式移位暫存器1。根據本發明之一具體實施例，本發明高穩定性的脈衝寬度可調式移位暫存器1包含有一第一訊號處理器12、一第二訊號處理器14及一第三訊號處理器16。第一訊號處理器12接收一第一電壓V1並回應一第一子控制訊號EM-1及一第二子控制訊號而產生一第一訊號S1及一第二訊號S2。第二訊號處理器14接收第一電壓V1，並回應一第三子控制訊號、第一訊號S1及第二訊號S2而產生一第三訊號S3及一第四訊號S4。第三訊號處理器16接收第一電壓V1及具有與第一電壓V1之位準不同之一第二電壓V2並回應第三訊號S3及第四訊號S4而產生一輸出訊號EM。
其中，第二子控制訊號得為一第一時脈訊號CK1，第一時脈訊號CK1具有小於或等於一線時間(Line Time)之脈衝寬度(Pulse Width)，以及第一時脈訊號CK1之循環週期為兩個線時間。
再者，第三子控制訊號為與第一時脈訊號CK1位移一線 時間(L-T)之一第二時脈訊號CK2。
第一訊號處理器12包含有一第一電晶體T1、一第六電晶體T6及一電容C。第一電晶體T1具有施加有第一電壓V1之一第一源極端與施加有第一子控制訊號EM-1之一第一閘極端。第六電晶體T6具有施加有第一子控制訊號EM-1之一第六源極端及施加有第二子控制訊號之一第六閘極端。電容C具有施加有第二子控制訊號之一第一電極及連接與第一電晶體T1之一第一汲極端電連接之一第一節點Q1之一第二電極。其中，第一訊號S1係自第一節點Q1輸出，以及第二訊號S2係至第六電晶體T6之一第六汲極端輸出。
第二訊號處理器14包含一第二電晶體T2、一第三電晶體T3、一第四電晶體T4及一第七電晶體T7。第二電晶體T2具有施加有第一電壓V1之一第二源極端。第三電晶體T3具有施加有第二電壓V2之一第三源極端、連接第一節點Q1之一第三閘極端及連接第二電晶體T2之一第二汲極端之一第三汲極端。第四電晶體T4具有施加有第一電壓V1之一第四源極端，連接第二汲極端與第三汲極端間之一第二節點Q2之一第四閘極端。第七電晶體T7具有施加有第三子控制訊號之一第七源極端、連接第六汲極端之一第七閘極端及連接第四電晶體T4之一第四汲極端之一第七汲極端。其中，第四汲極端與第七汲極端間具有一第四節點Q4，及連接於第二電晶體T2之一第二閘極端，第三訊號S3係自第二節點Q2輸出，以及第四訊號S4係自第四節點Q4輸出。
第三訊號處理器16包含一第五電晶體T5、一第八電晶體T8及一輸出端。第五電晶體T5具有施加有第一電壓V1之一第五源極 端，及連接第二節點Q2之一第五閘極端。第八電晶體T8具有施加有第二電壓V2之一第八源極端，及連接第四節點Q4之一第八閘極端。輸出端連接於第八電晶體T8之一第八汲極端及第五電晶體T5之一第五汲極端，用以產生輸出訊號EM。其中，第一訊號處理器12、第二訊號處理器14及第三訊號處理器16之該等電晶體為同極性電晶體。
請參閱圖二至圖七，圖三係繪示本發明高穩定性的脈衝寬度可調式移位暫存器1之一具體實施例之操作時序圖，圖四係繪示本發明高穩定性的脈衝寬度可調式移位暫存器1之一具體實施例之第一時刻t1狀態示意圖，圖五係繪示本發明高穩定性的脈衝寬度可調式移位暫存器1之一具體實施例之第二時刻t2狀態示意圖，圖六係繪示本發明高穩定性的脈衝寬度可調式移位暫存器1之一具體實施例之第三時刻t3狀態示意圖，圖七係繪示本發明高穩定性的脈衝寬度可調式移位暫存器1之一具體實施例之第四時刻t4狀態示意圖。在此實施例中，本發明高穩定性的脈衝寬度可調式移位暫存器1另具有一第三節點Q3，位於第六汲極端與第七閘極端間。第一電壓V1可為一高電位VGH直流訊號，第二電壓V2可為一低電位VGL直流訊號，而所使用之電晶體為P型薄膜電晶體。該等電晶體可藉由低電位VGL直流訊號、低電位VGL之第一時脈訊號CK1或低電位VGL之第二時脈訊號CK2導通其源極端至汲極端之電流。
請參閱圖四，於第一時刻t1時，第一子控制訊號EM-1為高電位VGH，將關閉第一電晶體T1，使得第一節點Q1保持上一時刻的狀態(VGH)。因第一時脈訊號CK1為高電位VGH，將關閉第六電晶體 T6，使第三節點Q3低於低電位VGL，進而使第七電晶體T7工作並使第四節點Q4保持低電位VGL，促使第八電晶體T8繼續工作。而因第二節點Q2為高電位VGH，因而關閉第四電晶體T4及第五電晶體T5，促使輸出訊號EM為VGL+|Vth|，此處的Vth為電晶體之臨界電壓。
請參閱圖五，於第二時刻t2時，第一時脈訊號CK1轉為低電位VGL，第一節點Q1受到電容C耦合(Coupling)作用，轉變為低電位VGL，進而打開第三電晶體T3，此外，因第一時脈訊號CK1打開第六電晶體T6，第三節點Q3因第一子控制訊號EM-1的輸入轉為高電位VGH，因而關閉第七電晶體T7。第四節點Q4為高電位VGH，關閉第二電晶體T2，因第三電晶體T3的開通使第二節點Q2的狀態改變(VGL+|Vth|)而打開第四電晶體T4及第五電晶體T5。而因第五電晶體T5打開且第八電晶體T8關閉，使輸出訊號EM為高電位VGH。
請參閱圖六，於第三時刻t3時，第一子控制訊號EM-1轉為低電位VGL，第一節點Q1因第一電晶體T1的打開而轉變為高電位VGH，因而關閉第三電晶體T3，以致第二節點Q2保持前一狀態(VGL+|Vth|)。因第一時脈訊號CK1為低電位VGL，將打開第六電晶體T6，第三節點Q3因此轉為較低之電位(VGL+|Vth|)，使第七電晶體T7打開，而使第四節點Q4因此維持高電位VGH。因第五電晶體T5打開且第八電晶體T8關閉，使輸出訊號EM為高電位VGH。
請參閱圖七，於第四時刻t4時，第一時脈訊號CK1轉為高電位VGH，將使第三節點Q3漂浮(Floating)，且第二時脈訊號CK2轉為低電位VGL，促使第三節點Q3將降至更低電位(<VGL-|Vth|)，進而打開 第七電晶體T7，第四節點Q4因第七電晶體T7的導通而寫入低電位VGL，促使打開第八電晶體T8。第二節點Q2因第四節點Q4的導通轉為高電位VGH，進而關閉第四電晶體T4及第五電晶體T5。而因第五電晶體T5關閉且第八電晶體T8導通，使輸出訊號EM為VGL+|Vth|。
重覆第一時刻t1到第四時刻t4之動作，可控制輸出訊號EM為VGH或VGL+|Vth|。
請參閱圖八至圖十，圖八係繪示本發明高穩定性的脈衝寬度可調式移位暫存器1之輸入脈衝寬度為一倍線時間之操作時序圖，圖九係繪示本發明高穩定性的脈衝寬度可調式移位暫存器1之輸入脈衝寬度為三倍線時間之操作時序圖，圖十係繪示本發明高穩定性的脈衝寬度可調式移位暫存器1之輸入脈衝寬度為五倍線時間之操作時序圖。根據上述之結構，可調整輸入之第一子控制訊號EM-1之脈衝寬度以得到不同脈衝寬度之輸出訊號EM。其中，第一子控制訊號EM-1之脈衝寬度為2M-1個線時間，以及M為正整數。再者，輸出訊號EM相較於第一子控制訊號EM-1位移一線時間。
請參閱圖十一，圖十一係繪示多個高穩定性的脈衝寬度可調式移位暫存器1串接之移位暫存器組之示意圖。假設第一電壓V1及第二電壓V2為VGL與VGH，第二子控制訊號與第三子控制訊號為CK與XCK，一個使用多個高穩定性的脈衝寬度可調式移位暫存器1串接的移位暫存器組如圖十一所示。當多個高穩定性的脈衝寬度可調式移位暫存器1串接成移位暫存器組時，第N級高穩定性的脈衝寬度可調式移位暫存器1的輸出訊號EM得為第N+1級高穩定性的脈衝寬度可調式移 位暫存器1的第一子控制訊號EM-1，以及N為正整數。
請參閱圖十二~圖二十，圖十二~圖十八係繪示本發明高穩定性的脈衝寬度可調式移位暫存器之不同實施例示意圖，圖十九係繪示本發明高穩定性的脈衝寬度可調式移位暫存器使用P型電晶體之操作時序圖，圖二十係繪示本發明高穩定性的脈衝寬度可調式移位暫存器使用N型電晶體之操作時序圖。本發明高穩定性的脈衝寬度可調式移位暫存器可以有不同的連接方式，若當全部使用P型電晶體時，所使用及獲得的時序圖可為圖十九所示，此時的第一電壓V1可為一高電位VGH，第二電壓V2可為一低電位VGL。而若當使用N型電晶體時，所使用與獲得的時序圖可為圖二十所示，此時第一電壓V1為低電位VGL，第二電壓V2為高電位VGH。
此外，本發明高穩定性的脈衝寬度可調式移位暫存器1可用於一驅動面板系統的閘極驅動陣列(Gate Driver on Array,GOA)。本發明高穩定性的脈衝寬度可調式移位暫存器1不僅可作為面板系統的調光(dimming)操作，亦可作為主動區(Active Area)的系統控制開關。
相較於習知技術，本發明高穩定性的脈衝寬度可調式移位暫存器利用第一訊號處理器、第二訊號處理器及第三訊號處理器以達成可調式脈衝寬度的移位暫存器功能，並且因減少元件數量組成，使得數據偏移量得以降低，亦使得穩定性提高並有利於顯示器的窄框化及高解析度的發展。
藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對 本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。

Claims (10)

  1. 一種高穩定性的脈衝寬度可調式移位暫存器，其包含有：一第一訊號處理器，接收一第一電壓並回應一第一子控制訊號及一第二子控制訊號而產生一第一訊號及一第二訊號；一第二訊號處理器，接收該第一電壓，並回應一第三子控制訊號、該第一訊號及該第二訊號而產生一第三訊號及一第四訊號；以及一第三訊號處理器，接收該第一電壓及具有與該第一電壓之位準不同之一第二電壓並回應該第三訊號及該第四訊號而產生一輸出訊號；其中，該第一訊號處理器包含：一第一電晶體，連接於該第一電壓與該第一子控制訊號；一第六電晶體，其一端連接於該第一子控制訊號，另一端連接於該第二子控制訊號或該第二電壓，該第二電壓的位準與該第一電壓的位準相異；以及一電容，連接於該第一電晶體與該第六電晶體之間，並且與該第一電晶體之間具有一第一節點；該第二訊號處理器包含：一第二電晶體，連接於該第一電壓；一第三電晶體，其一端連接於該第二電晶體，並且與該第二電晶體之間具有一第二節點，另一端連接於該第二電壓或該第二子控制訊號，且該第三電晶體的一第三閘極端連接於該第一節點；一第四電晶體，連接於該第一電壓，且該第四電晶體的一第四閘極端連接於該第二節點；以及一第七電晶體，其一端連接於該第四電晶體，並且與該第四電晶體之間具有一節點，另一端連接於該第三子控制訊號，且該第七電晶體的一第七閘極端連接於該第六電晶體；該第三訊號處理器包含：一第五電晶體，連接於該第一電壓，且該第五電晶體的一第五閘極端連接於該第二節點；一第八電晶體，連接於該第二電壓，且該第八電晶體的一第八閘極端連接於該節點；以及一輸出端，連接於該第五電晶體與該第八電晶體之間，用以輸出該輸出訊號；其中該第一訊號處理器、該第二訊號處理器及該第三訊號處理器之該等電晶體為同極性電晶體。
  2. 如申請專利範圍第1項所述之高穩定性的脈衝寬度可調式移位暫存器，其中該第二子控制訊號得為一第一時脈訊號，該第一時脈訊號具有小於或等於一線時間(Line Time)之脈衝寬度(Pulse Width)，以及該第一時脈訊號之循環週期為兩個線時間。
  3. 如申請專利範圍第2項所述之高穩定性的脈衝寬度可調式移位暫存器，其中該第三子控制訊號為與該第一時脈訊號位移該線時間之一第二時脈訊號。
  4. 如申請專利範圍第2項所述之高穩定性的脈衝寬度可調式移位暫存器，其中該第一子控制訊號之脈衝寬度為2M-1個線時間，以及M為正整數。
  5. 如申請專利範圍第2項所述之高穩定性的脈衝寬度可調式移位暫存器，其中該輸出訊號相較於該第一子控制訊號位移該線時間。
  6. 如申請專利範圍第1項所述之高穩定性的脈衝寬度可調式移位暫存器，其中：該第一電晶體具有施加有該第一電壓之一第一源極端、施加有該第一子控制訊號之一第一閘極端以及連接於該第一節點之一第一汲極端；該第六電晶體的該一端為連接於該第一子控制訊號之一第六源極端，該另一端為連接於該第二子控制訊號或該第二電壓之一第六閘極端；該電容具有施加有該第二子控制訊號之一第一電極及連接於該第一節點之一第二電極；其中，該第一訊號係自該第一節點輸出，以及該第二訊號係至該第六電晶體之一第六汲極端輸出。
  7. 如申請專利範圍第6項所述之高穩定性的脈衝寬度可調式移位暫存器，其中：該第二電晶體具有施加有該第一電壓之一第二源極端；該第三電晶體的該一端為連接於該第二電晶體之一第二汲極端之一第三汲極端，該另一端為連接於該第二電壓或該第二子控制訊號之一第三源極端；該第四電晶體具有施加有該第一電壓之一第四源極端以及連接於該節點之一第四汲極端；該第七電晶體的該一端為連接於該節點之一第七汲極端，該另一端為連接於該第三子控制訊號之一第七源極端，且該第七電晶體的該第七閘極端連接於該第六電晶體之該第六汲極端；其中，該第三訊號係自該第二節點輸出，以及該第四訊號係自該第四電晶體與該第七電晶體之間的該節點輸出。
  8. 如申請專利範圍第7項所述之高穩定性的脈衝寬度可調式移位暫存器，其中：該第五電晶體具有施加有該第一電壓之一第五源極端以及連接於該輸出端之一第五汲極端；該第八電晶體具有施加有該第二電壓之一第八源極端以及連接於該輸出端之一汲極端。
  9. 如申請專利範圍第1項所述之高穩定性的脈衝寬度可調式移位暫存器，其中當多個高穩定性的脈衝寬度可調式移位暫存器串接成移位暫存器組時，第N級高穩定性的脈衝寬度可調式移位暫存器的該輸出訊號得為第N+1級高穩定性的脈衝寬度可調式移位暫存器的該第一子控制訊號，以及N為正整數。
  10. 如申請專利範圍第1項所述之高穩定性的脈衝寬度可調式移位暫存器，其中該高穩定性的脈衝寬度可調式移位暫存器可用於面板系統驅動閘極驅動陣列(Gate Driver on Array,GOA)。
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