KR20200074364A - 표시 장치 - Google Patents

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KR20200074364A
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이정두
김상국
최영묵
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삼성디스플레이 주식회사
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Abstract

본 발명의 표시 장치는, 제1 발광 다이오드 및 턴-온시에 상기 제1 발광 다이오드에 구동 전류를 전달하는 제1 발광 트랜지스터를 포함하는 제1 화소; 제2 발광 다이오드 및 턴-온시에 상기 제2 발광 다이오드에 구동 전류를 전달하는 제2 발광 트랜지스터를 포함하는 제2 화소; 제3 발광 다이오드 및 턴-온시에 상기 제3 발광 다이오드에 구동 전류를 전달하는 제3 발광 트랜지스터를 포함하는 제3 화소; 상기 제1 발광 트랜지스터의 게이트 전극에 턴-오프 레벨의 제1 펄스를 포함하는 제1 발광 신호를 인가하는 제1 발광 스테이지; 상기 제2 발광 트랜지스터의 게이트 전극에 턴-오프 레벨의 제2 펄스를 포함하는 제2 발광 신호를 인가하는 제2 발광 스테이지; 및 상기 제3 발광 트랜지스터의 게이트 전극에 턴-오프 레벨의 제3 펄스를 포함하는 제3 발광 신호를 인가하는 제3 발광 스테이지를 포함하고, 상기 제1 및 제2 펄스들의 발생 시점들 간의 간격과 상기 제2 및 제3 펄스들의 발생 시점들 간의 간격은 서로 다르고, 상기 제1 및 제2 펄스들의 소멸 시점들 간의 간격과 상기 제2 및 제3 펄스들의 소멸 시점들 간의 간격은 동일하다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device), 플라즈마 표시 장치(Plasma Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
표시 장치는 복수의 발광 라인들을 포함할 수 있고, 각각의 발광 라인에 인가되는 발광 신호의 레벨을 천이(transition)시킴으로써, 각각의 발광 라인에 연결된 화소들의 발광 여부를 결정할 수 있다.
하지만 발광 신호들의 천이 시점들이 일정한 주기를 가지게 되면, 그 주기에 대응하는 주파수의 EMI(Electro Magnetic Interference) 노이즈가 발생하는 문제점이 있다.
해결하고자 하는 기술적 과제는, 발광 신호들의 천이들로 인해 발생하는 EMI 노이즈의 최대 값을 감소시킬 수 있는 표시 장치를 제공하는 데 있다.
본 발명의 한 실시예에 따른 표시 장치는, 제1 발광 다이오드 및 턴-온시에 상기 제1 발광 다이오드에 구동 전류를 전달하는 제1 발광 트랜지스터를 포함하는 제1 화소; 제2 발광 다이오드 및 턴-온시에 상기 제2 발광 다이오드에 구동 전류를 전달하는 제2 발광 트랜지스터를 포함하는 제2 화소; 제3 발광 다이오드 및 턴-온시에 상기 제3 발광 다이오드에 구동 전류를 전달하는 제3 발광 트랜지스터를 포함하는 제3 화소; 상기 제1 발광 트랜지스터의 게이트 전극에 턴-오프 레벨의 제1 펄스를 포함하는 제1 발광 신호를 인가하는 제1 발광 스테이지; 상기 제2 발광 트랜지스터의 게이트 전극에 턴-오프 레벨의 제2 펄스를 포함하는 제2 발광 신호를 인가하는 제2 발광 스테이지; 및 상기 제3 발광 트랜지스터의 게이트 전극에 턴-오프 레벨의 제3 펄스를 포함하는 제3 발광 신호를 인가하는 제3 발광 스테이지를 포함하고, 상기 제1 및 제2 펄스들의 발생 시점들 간의 간격과 상기 제2 및 제3 펄스들의 발생 시점들 간의 간격은 동일하고, 상기 제1 및 제2 펄스들의 소멸 시점들 간의 간격과 상기 제2 및 제3 펄스들의 소멸 시점들 간의 간격은 서로 다르다.
상기 제1 및 제2 펄스들의 소멸 시점들 간의 간격은 상기 제2 및 제3 펄스들의 소멸 시점들 간의 간격보다 짧을 수 있다.
상기 제1 및 제2 펄스들의 소멸 시점들 간의 간격은 상기 제2 및 제3 펄스들의 소멸 시점들 간의 간격보다 길 수 있다.
상기 제1, 제2, 및 제3 발광 스테이지들은 제1 클록 신호 및 제2 클록 신호를 인가받고, 상기 제1 펄스의 발생 시점은 상기 제2 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제1 클록 신호의 펄스와 동기화되고, 상기 제2 펄스의 발생 시점은 상기 제1 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제2 클록 신호의 펄스와 동기화되고, 상기 제3 펄스의 발생 시점은 상기 제2 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제1 클록 신호의 펄스와 동기화될 수 있다.
상기 제1, 제2, 및 제3 펄스들의 발생 시점들 및 소멸 시점들과 동기화되는 상기 제1 클록 신호 및 상기 제2 클록 신호의 펄스들은 서로 다를 수 있다.
본 발명의 한 실시예에 따른 표시 장치는, 제1 발광 다이오드 및 턴-온시에 상기 제1 발광 다이오드에 구동 전류를 전달하는 제1 발광 트랜지스터를 포함하는 제1 화소; 제2 발광 다이오드 및 턴-온시에 상기 제2 발광 다이오드에 구동 전류를 전달하는 제2 발광 트랜지스터를 포함하는 제2 화소; 제3 발광 다이오드 및 턴-온시에 상기 제3 발광 다이오드에 구동 전류를 전달하는 제3 발광 트랜지스터를 포함하는 제3 화소; 상기 제1 발광 트랜지스터의 게이트 전극에 턴-오프 레벨의 제1 펄스를 포함하는 제1 발광 신호를 인가하는 제1 발광 스테이지; 상기 제2 발광 트랜지스터의 게이트 전극에 턴-오프 레벨의 제2 펄스를 포함하는 제2 발광 신호를 인가하는 제2 발광 스테이지; 및 상기 제3 발광 트랜지스터의 게이트 전극에 턴-오프 레벨의 제3 펄스를 포함하는 제3 발광 신호를 인가하는 제3 발광 스테이지를 포함하고, 상기 제1 및 제2 펄스들의 발생 시점들 간의 간격과 상기 제2 및 제3 펄스들의 발생 시점들 간의 간격은 서로 다르고, 상기 제1 및 제2 펄스들의 소멸 시점들 간의 간격과 상기 제2 및 제3 펄스들의 소멸 시점들 간의 간격은 동일하다.
상기 제1 및 제2 펄스들의 발생 시점들 간의 간격은 상기 제2 및 제3 펄스들의 발생 시점들 간의 간격보다 짧을 수 있다.
상기 제1 및 제2 펄스들의 발생 시점들 간의 간격은 상기 제2 및 제3 펄스들의 발생 시점들 간의 간격보다 길 수 있다.
상기 제1, 제2, 및 제3 발광 스테이지들은 제1 클록 신호 및 제2 클록 신호를 인가받고, 상기 제1 펄스의 발생 시점은 상기 제2 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제1 클록 신호의 펄스와 동기화되고, 상기 제2 펄스의 발생 시점은 상기 제1 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제2 클록 신호의 펄스와 동기화되고, 상기 제3 펄스의 발생 시점은 상기 제2 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제1 클록 신호의 펄스와 동기화될 수 있다.
상기 제1, 제2, 및 제3 펄스들의 발생 시점들 및 소멸 시점들과 동기화되는 상기 제1 클록 신호 및 상기 제2 클록 신호의 펄스들은 서로 다를 수 있다.
본 발명의 한 실시예에 따른 표시 장치는, 제1 발광 다이오드 및 턴-온시에 상기 제1 발광 다이오드에 구동 전류를 전달하는 제1 발광 트랜지스터를 포함하는 제1 화소; 제2 발광 다이오드 및 턴-온시에 상기 제2 발광 다이오드에 구동 전류를 전달하는 제2 발광 트랜지스터를 포함하는 제2 화소; 제3 발광 다이오드 및 턴-온시에 상기 제3 발광 다이오드에 구동 전류를 전달하는 제3 발광 트랜지스터를 포함하는 제3 화소; 상기 제1 발광 트랜지스터의 게이트 전극에 턴-오프 레벨의 제1 펄스를 포함하는 제1 발광 신호를 인가하는 제1 발광 스테이지; 상기 제2 발광 트랜지스터의 게이트 전극에 턴-오프 레벨의 제2 펄스를 포함하는 제2 발광 신호를 인가하는 제2 발광 스테이지; 및 상기 제3 발광 트랜지스터의 게이트 전극에 턴-오프 레벨의 제3 펄스를 포함하는 제3 발광 신호를 인가하는 제3 발광 스테이지를 포함하고, 상기 제1 및 제2 펄스들의 발생 시점들 간의 간격과 상기 제2 및 제3 펄스들의 발생 시점들 간의 간격은 서로 다르고, 상기 제1 및 제2 펄스들의 소멸 시점들 간의 간격과 상기 제2 및 제3 펄스들의 소멸 시점들 간의 간격은 서로 다르고, 상기 제1 및 제3 발광 스테이지들은 상기 제2 발광 스테이지의 최인접 발광 스테이지들이다.
상기 제1 및 제2 펄스들의 소멸 시점들 간의 간격은 상기 제2 및 제3 펄스들의 소멸 시점들 간의 간격보다 짧을 수 있다.
상기 제1 및 제2 펄스들의 발생 시점들 간의 간격은 상기 제2 및 제3 펄스들의 발생 시점들 간의 간격보다 짧을 수 있다.
상기 제1, 제2, 및 제3 발광 스테이지들은 제1 클록 신호 및 제2 클록 신호를 인가받고, 상기 제1 펄스의 발생 시점은 상기 제2 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제1 클록 신호의 펄스와 동기화되고, 상기 제2 펄스의 발생 시점은 상기 제1 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제2 클록 신호의 펄스와 동기화되고, 상기 제3 펄스의 발생 시점은 상기 제2 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제1 클록 신호의 펄스와 동기화될 수 있다.
상기 제1, 제2, 및 제3 펄스들의 발생 시점들 및 소멸 시점들과 동기화되는 상기 제1 클록 신호 및 상기 제2 클록 신호의 펄스들은 서로 다를 수 있다.
상기 제1, 제2, 및 제3 펄스들 각각의 발생 시점 및 소멸 시점 간의 간격은 서로 동일할 수 있다.
상기 제1 및 제2 펄스들의 소멸 시점들 간의 간격은 상기 제2 및 제3 펄스들의 소멸 시점들 간의 간격보다 길 수 있다.
상기 제1 및 제2 펄스들의 발생 시점들 간의 간격은 상기 제2 및 제3 펄스들의 발생 시점들 간의 간격보다 길 수 있다.
상기 제1, 제2, 및 제3 발광 스테이지들은 제1 클록 신호 및 제2 클록 신호를 인가받고, 상기 제1 펄스의 발생 시점은 상기 제1 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제2 클록 신호의 펄스와 동기화되고, 상기 제2 펄스의 발생 시점은 상기 제2 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제1 클록 신호의 펄스와 동기화되고, 상기 제3 펄스의 발생 시점은 상기 제1 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제2 클록 신호의 펄스와 동기화될 수 있다.
상기 제1, 제2, 및 제3 펄스들의 발생 시점들 및 소멸 시점들과 동기화되는 상기 제1 클록 신호 및 상기 제2 클록 신호의 펄스들은 서로 다를 수 있다.
상기 제1, 제2, 및 제3 펄스들 각각의 발생 시점 및 소멸 시점 간의 간격은 서로 동일할 수 있다.
본 발명에 따른 표시 장치는 발광 신호들의 천이들로 인해 발생하는 EMI 노이즈의 최대 값을 감소시킬 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 3은 본 발명의 한 실시예에 따른 화소의 구동 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 한 실시예에 따른 발광 구동부를 설명하기 위한 도면이다.
도 5는 본 발명의 한 실시예에 따른 발광 스테이지들을 설명하기 위한 도면이다.
도 6은 도 5의 발광 스테이지들의 구동 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 제1 실시예에 따른 발광 스테이지들을 설명하기 위한 도면이다.
도 8은 본 발명의 제1 실시예에 따른 발광 스테이지들의 구동 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 제2 실시예에 따른 발광 스테이지들을 설명하기 위한 도면이다.
도 10은 본 발명의 제2 실시예에 따른 발광 스테이지들의 구동 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 제3 실시예에 따른 발광 스테이지들의 구동 방법을 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 실시예에 의한 표시 장치는 주사 구동부(10), 데이터 구동부(20), 발광 구동부(30), 화소부(40), 및 타이밍 제어부(60)를 포함할 수 있다.
타이밍 제어부(60)는 외부로부터 공급되는 동기 신호들에 대응하여 데이터 구동 제어 신호(DCS), 주사 구동 제어 신호(SCS) 및 발광 구동 제어 신호(ECS)를 생성할 수 있다. 타이밍 제어부(60)에서 생성된 데이터 구동 제어 신호(DCS)는 데이터 구동부(20)로 공급되고, 주사 구동 제어 신호(SCS)는 주사 구동부(10)로 공급되고, 발광 구동 제어 신호(ECS)는 발광 구동부(30)로 공급될 수 있다.
주사 구동 제어 신호(SCS)에는 스타트 펄스 및 클록 신호들이 포함될 수 있다. 스타트 펄스는 주사 신호의 첫 번째 타이밍을 제어한다. 클록 신호들은 스타트 펄스 또는 주사 신호를 다음 주사 스테이지로 쉬프트시키기 위하여 사용될 수 있다.
발광 구동 제어 신호(ECS)에는 스타트 펄스 및 클록 신호들이 포함될 수 있다. 스타트 펄스는 발광 신호의 첫 번째 타이밍을 제어한다. 클록 신호들은 스타트 펄스 또는 발광 신호를 다음 발광 스테이지로 쉬프트시키기 위하여 사용될 수 있다.
데이터 구동 제어 신호(DCS)에는 소스 스타트 펄스 및 클록 신호들이 포함될 수 있다. 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어한다. 클록 신호들은 샘플링 동작을 제어하기 위하여 사용될 수 있다.
주사 구동부(10)는 타이밍 제어부(60)로부터 주사 구동 제어 신호(SCS)를 공급받을 수 있다. 주사 구동 제어 신호(SCS)를 공급받은 주사 구동부(10)는 주사 라인들(S1~Sn)로 주사 신호들을 공급할 수 있다. 일례로, 주사 구동부(10)는 주사 라인들(S1~Sn)로 턴-온 레벨의 주사 펄스들을 순차적으로 공급할 수 있다. 주사 라인들(S1~Sn)로 주사 펄스들이 순차적으로 공급되면 각각의 주사 라인에 연결된 화소(50)들이 선택될 수 있다. n은 0보다 큰 정수일 수 있다.
발광 구동부(30)는 타이밍 제어부(60)로부터 발광 구동 제어 신호(ECS)를 공급받을 수 있다. 발광 구동 제어 신호(ECS)를 공급받은 발광 구동부(30)는 발광 라인들(E1~En)로 발광 신호들을 공급할 수 있다. 일례로, 발광 구동부(30)는 발광 라인들(E1~En)로 턴-오프 레벨의 발광 펄스들을 순차적으로 공급할 수 있다. 이와 같은 발광 신호는 화소(50)들의 발광 시간을 제어하기 위하여 사용된다. 예컨데, 발광 신호를 공급받는 화소(50)는 턴-오프 레벨의 발광 펄스가 공급되는 기간 동안 비발광 상태로 설정되고, 그 외의 기간 동안 발광 상태로 설정될 수 있다.
데이터 구동부(20)는 타이밍 제어부(60)로부터 데이터 구동 제어 신호(DCS)를 공급받는다. 데이터 구동 제어 신호(DCS)를 공급받은 데이터 구동부(20)는 데이터 라인들(D1~Dm)로 데이터 신호들을 공급한다. 데이터 라인(D1~Dm)로 공급된 데이터 신호는 주사 신호에 의하여 선택된 화소(50)들로 공급된다. 이를 위하여, 데이터 구동부(20)는 주사 신호와 동기되도록 데이터 라인들(D1~Dm)로 데이터 신호를 공급할 수 있다. m은 0보다 큰 정수일 수 있다.
화소부(40)는 주사 라인들(S1~Sn), 데이터 라인들(D1~Dm) 및 발광 라인들(E1~En)과 연결되는 화소(50)들을 구비한다. 화소부(40)는 제1 전원(ELVDD) 및 제2 전원(ELVSS)을 공급받을 수 있다.
화소(50)들 각각은 발광 다이오드 및 발광 트랜지스터를 포함할 수 있다. 발광 트랜지스터는 턴-온시에 발광 다이오드에 구동 전류를 전달할 수 있다. 발광 다이오드는 구동 전류에 대응하는 소정의 휘도로 발광할 수 있다.
한편, 도 1에서는 n 개의 주사 라인들(S1~Sn) 및 n 개의 발광 라인들(E1~En)이 도시되었지만, 본원 발명이 이에 한정되지는 않는다. 일례로, 화소(50)들의 회로 구조에 대응하여 화소부(40)에는 하나 이상의 더미 주사선 및 더미 발광 제어선이 추가로 형성될 수 있다.
도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 2에서는 n 번째 주사 라인(Sn) 및 m 번째 데이터 라인(Dm)과 연결된 화소(50)를 기준으로 설명한다. 다른 화소(50)들에도 실질적으로 동일한 구조 및 구동 방법이 적용될 수 있다.
도 2를 참조하면, 본 발명의 한 실시예에 따른 화소(50)는 발광 다이오드(LD), 트랜지스터들(T1, T2, T3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 다이오드(LD)의 애노드는 트랜지스터(T3)의 제2 전극에 연결되고, 캐소드는 제2 전원(ELVSS)에 연결될 수 있다. 발광 다이오드(LD)는 트랜지스터(T1)로부터 공급되는 구동 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다. 발광 다이오드(LD)는 유기 발광 다이오드(organic light emitting diode) 또는 무기 발광 다이오드(inorganic light emitting diode)로 구성될 수 있다.
트랜지스터(T1)의 제1 전극은 제1 전원(ELVDD)에 연결되고, 제2 전극은 트랜지스터(T3)의 제1 전극에 연결될 수 있다. 그리고, 트랜지스터(T1)의 게이트 전극은 노드(N10)에 연결될 수 있다. 이와 같은 트랜지스터(T1)는 노드(N10)의 전압에 대응하여 제1 전원(ELVDD)으로부터 트랜지스터(T3) 및 유기 발광 다이오드(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 구동 전류량을 조절할 수 있다. 트랜지스터(T1)는 구동 트랜지스터로 명명될 수 있다.
트랜지스터(T2)의 제1 전극은 데이터 라인(Dm)에 연결되고, 제2 전극은 노드(N10)에 연결될 수 있다. 그리고, 트랜지스터(T2)의 게이트 전극은 주사 라인(Sn)에 연결될 수 있다. 이와 같은 트랜지스터(T2)는 주사 라인(Sn)으로 턴-온 레벨의 주사 펄스가 공급될 때 턴-온되어 데이터 라인(Dm)으로부터의 데이터 신호를 노드(N10)로 공급할 수 있다. 트랜지스터(T2)는 스캔 트랜지스터, 스위칭 트랜지스터 등으로 명명될 수 있다.
트랜지스터(T3)의 제1 전극은 트랜지스터(T1)의 제2 전극에 연결되고, 제2 전극은 발광 다이오드(LD)의 애노드에 연결될 수 있다. 그리고, 트랜지스터(T3)의 게이트 전극은 발광 라인(En)에 연결될 수 있다. 이와 같은 트랜지스터(T3)는 발광 라인(En)으로 턴-오프 레벨의 발광 펄스가 공급될 때 턴-오프되고, 턴-온 레벨의 발광 신호가 공급될 때 턴-온될 수 있다. 트랜지스터(T3)는 발광 트랜지스터로 명명될 수 있다. 다른 실시예에서, 트랜지스터(T3)는 제1 전극이 제1 전원(ELVDD)에 연결되고, 제2 전극이 트랜지스터(T1)의 제1 전극에 연결될 수도 있다.
트랜지스터(T3)가 턴-오프되면 트랜지스터(T1)와 발광 다이오드(LD)가 전기적으로 차단되고, 이에 따라 화소(50)가 비발광 상태로 설정될 수 있다. 트랜지스터(T3)가 턴-온되면 트랜지스터(T1)와 발광 다이오드(LD)가 전기적으로 연결되고, 이에 따라 화소(50)는 발광 가능한 상태로 설정될 수 있다.
스토리지 커패시터(Cst)는 제1 전원(ELVDD)과 노드(N10) 사이에 연결될 수 있다. 스토리지 커패시터(Cst)는 노드(N10)의 전압을 유지할 수 있다.
한편, 본 발명의 실시예에서 화소(50)는 도 2에 의하여 한정되지 않는다. 일례로, 본 발명에서 화소(50)는 발광 제어신호에 의하여 발광 기간이 제어될 수 있는 다양한 형태의 회로로 구현될 수 있다.
도 2 및 이하 도면들에서 트랜지스터들은 P 형 트랜지스터(예를 들어, PMOS)로 도시되었다. 따라서, 턴-온 레벨은 로직 로우 레벨(logic low level)일 수 있고, 턴-오프 레벨은 로직 하이 레벨(logic high level)일 수 있다.
다만, 당업자들은 트랜지스터들 중 적어도 하나를 N 형 트랜지스터(예를 들어, NMOS)로 대체함으로써 동일한 기능을 하는 회로를 도출할 수도 있다. 이때, 턴-온 레벨은 로직 하이 레벨이 되고, 턴-오프 레벨은 로직 로우 레벨이 된다.
도 3은 본 발명의 한 실시예에 따른 화소의 구동 방법을 설명하기 위한 도면이다.
먼저, 발광 라인(En)에 턴-오프 레벨의 발광 펄스가 발생할 수 있다. 이에 따라, 트랜지스터(T3)가 턴-오프되고, 발광 다이오드(LD)는 소등될 수 있다.
다음으로, 주사 라인(Sn)에 턴-온 레벨의 주사 펄스가 발생할 수 있다. 이에 따라, 트랜지스터(T2)가 턴-온될 수 있고, 그 시점에 데이터 라인(Dm)에 인가된 데이터 신호(DATAnm)를 노드(N10)로 전달할 수 있다. 스토리지 커패시터(Cst)는 노드(N10)에 인가되는 데이터 신호를 유지할 수 있다.
다음으로, 발광 라인(En)의 발광 펄스가 소멸할 수 있다. 이에 따라, 발광 라인(En)에는 턴-온 레벨의 발광 신호가 인가되며, 트랜지스터(T3)가 턴-온될 수 있다. 이에 따라, 제1 전원(ELVDD), 트랜지스터(T1), 트랜지스터(T3), 발광 다이오드(LD), 및 제2 전원(ELVSS)으로 연결되는 구동 전류 경로가 생성되며, 스토리지 커패시터(Cst)에 의해 유지되는 노드(N10)의 전압에 기초하여 발광 다이오드(LD)가 소정의 휘도로 발광할 수 있다.
도 4는 본 발명의 한 실시예에 따른 발광 구동부를 설명하기 위한 도면이다. 도 4에서는 설명의 편의성을 위하여 4 개의 발광 스테이지들(ST1~ST4)을 도시한다.
도 4를 참조하면, 본 발명의 한 실시예에 따른 발광 구동부(30)는 복수의 발광 스테이지들(ST1~ST4)을 포함할 수 있다. 발광 스테이지들(ST1~ST4)은 각각 대응하는 발광 라인들(E1~E4)에 연결될 수 있고, 클록 라인들(CLK1, CLK2)에 공통적으로 연결될 수 있다. 발광 스테이지들(ST1~ST4)은 실질적으로 동일한 회로 구조를 가질 수 있다.
각각의 발광 스테이지들(ST1~ST4)은 제1 입력 단자(101), 제2 입력 단자(102), 제3 입력단자(103), 및 출력 단자(104)를 포함할 수 있다.
제1 입력 단자(101)는 전단 발광 스테이지의 출력 신호(즉, 발광 신호) 또는 스타트 펄스(SSP)를 수신할 수 있다. 일례로, 첫 번째 발광 스테이지(ST1)의 제1 입력 단자(101)는 스타트 펄스(SSP)를 공급받고, 나머지 발광 스테이지들(ST2~ST4)의 제1 입력 단자(101)는 전단 발광 스테이지의 발광 신호를 공급받을 수 있다.
j(j는 홀수 또는 짝수) 번째 발광 스테이지(STj)의 제2 입력 단자(102)는 제1 클록 라인(CLK1)과 연결되고, 제3 입력 단자(103)는 제2 클록 라인(CLK2)과 연결될 수 있다. 그리고, j+1 번째 발광 스테이지(STj+1)의 제2 입력 단자(102)는 제2 클록 라인(CLK2)과 연결되고, 제3 입력 단자(103)는 제1 클록 라인(CLK1)과 연결될 수 있다. 즉, 제1 클록 라인(CLK1) 및 제2 클록 라인(CLK2)은 각 발광 스테이지의 제2 입력 단자(102) 및 제3 입력 단자(103)에 교번하여 연결될 수 있다.
제1 클록 라인(CLK1)에 인가되는 제1 클록 신호의 펄스들 및 제2 클록 라인(CLK2)에 인가되는 제2 클록 신호의 펄스들은 시간적으로 서로 중첩되지 않는다. 이때, 각 펄스들은 턴-온 레벨일 수 있다.
발광 스테이지들(ST1~ST4)은 제1 전원(VDD) 및 제2 전원(VSS)을 공급받을 수 있다. 제1 전원(VDD)은 턴-오프 레벨의 전압, 제2 전원(VSS)은 턴-온 레벨의 전압으로 설정될 수 있다. 발광 신호는 제1 전원(VDD) 및 제2 전원(VSS) 중 하나에 기초하여 전압 레벨이 결정될 수 있다.
도 5는 본 발명의 한 실시예에 따른 발광 스테이지들을 설명하기 위한 도면이다. 도 5에서는 설명의 편의성을 위하여 2 개의 발광 스테이지들(ST1, ST2)을 도시한다.
도 5를 참조하면, 본 발명의 한 실시예에 의한 제1 발광 스테이지(ST1)는 입력부(210), 출력부(220), 제1 신호 처리부(230), 제2 신호 처리부(240), 제3 신호 처리부(250), 및 제1 안정화부(260)를 포함할 수 있다.
출력부(220)는 제1 노드(N1) 및 제2 노드(N2)의 전압에 대응하여 제1 전원(VDD) 또는 제2 전원(VSS)의 전압을 출력 단자(104)로 공급할 수 있다. 이를 위하여, 출력부(220)는 제10 트랜지스터(M10) 및 제11 트랜지스터(M11)를 포함할 수 있다.
제10 트랜지스터(M10)는 제1 전원(VDD)과 출력 단자(104) 사이에 연결될 수 있다. 그리고, 제10 트랜지스터(M10)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제10 트랜지스터(M10)는 제1 노드(N1)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다. 여기서, 제10 트랜지스터(M10)가 턴-온될 때 출력 단자(104)로 공급되는 제1 전원(VDD)의 전압이 제1 발광 라인(E1)을 통해서 턴-오프 레벨의 발광 신호로 출력될 수 있다.
제11 트랜지스터(M11)는 출력 단자(104)와 제2 전원(VSS) 사이에 연결될 수 있다. 그리고, 제11 트랜지스터(M11)의 게이트 전극은 제2 노드(N2)에 연결될 수 있다. 제11 트랜지스터(M11)는 제2 노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다. 여기서, 제11 트랜지스터(M11)가 턴-온될 때 출력 단자(104)로 공급되는 제2 전원(VSS)의 전압이 제1 발광 라인(E1)을 통해서 턴-온 레벨의 발광 신호로 출력될 수 있다.
입력부(210)는 제1 입력 단자(101) 및 제2 입력 단자(102)로 공급되는 신호에 대응하여 제3 노드(N3) 및 제4 노드(N4)의 전압을 제어할 수 있다. 이를 위하여, 입력부(210)는 제7 트랜지스터(M7), 제8 트랜지스터(M8), 및 제9 트랜지스터(M9)를 포함할 수 있다.
제7 트랜지스터(M7)는 제1 입력 단자(101)와 제4 노드(N4) 사이에 연결될 수 있다. 그리고, 제7 트랜지스터(M7)의 게이트 전극은 제2 입력 단자(102)에 연결될 수 있다. 이와 같은 제7 트랜지스터(M7)는 제2 입력 단자(102)로 턴-온 레벨의 제1 클록 신호가 공급될 때 턴-온되어 제1 입력단자(101)와 제4 노드(N4)를 전기적으로 연결시킬 수 있다.
제8 트랜지스터(M8)는 제3 노드(N3)와 제2 입력 단자(102) 사이에 연결될 수 있다. 그리고, 제8 트랜지스터(M8)의 게이트 전극은 제4 노드(N4)에 연결될 수 있다. 이와 같은 제8 트랜지스터(M8)는 제4 노드(N4)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다.
제9 트랜지스터(M9)는 제3 노드(N3)와 제2 전원(VSS) 사이에 연결될 수 있다. 그리고, 제9 트랜지스터(M9)의 게이트 전극은 제2 입력 단자(102)에 연결될 수 있다. 이와 같은 제9 트랜지스터(M9)는 제2 입력 단자(102)로 턴-온 레벨의 제1 클록 신호가 공급될 때 턴-온되어 제3 노드(N3)로 제2 전원(VSS)의 전압을 공급할 수 있다.
제1 신호 처리부(230)는 제2 노드(N2)의 전압에 대응하여 제1 노드(N1)의 전압을 제어할 수 있다. 이를 위하여, 제1 신호 처리부(230)는 제12 트랜지스터(M12) 및 제3 커패시터(C3)를 포함할 수 있다.
제12 트랜지스터(M12)는 제1 전원(VDD)과 제1 노드(N1) 사이에 연결될 수 있다. 그리고, 제12 트랜지스터(M12)의 게이트 전극은 제2 노드(N2)에 연결될 수 있다. 제12 트랜지스터(M12)는 제2 노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프될 수 있다.
제3 커패시터(C3)는 제1 전원(VDD)과 제1 노드(N1)의 사이에 연결될 수 있다. 제3 커패시터(C3)는 제1 노드(N1)에 인가되는 전압을 유지할 수 있다.
제2 신호 처리부(240)는 제5 노드(N5)에 연결되며, 제3 입력 단자로 공급되는 신호에 대응하여 제1 노드(N1)의 전압을 제어할 수 있다. 이를 위하여, 제2 신호 처리부(240)는 제5 트랜지스터(M5), 제6 트랜지스터(M6), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함할 수 있다.
제1 커패시터(C1)는 제2 노드(N2)와 제3 입력 단자(103) 사이에 연결될 수 있다. 제1 커패시터(C1)는 제3 입력 단자(103)와 제2 노드(N2) 간의 전압 차이를 유지할 수 있다.
제2 커패시터(C2)의 제1 단자는 제5 노드(N5)에 연결되고, 제2 단자는 제5 트랜지스터(M5)에 연결될 수 있다.
제5 트랜지스터(M5)는 제2 커패시터(C2)의 제2 단자와 제1 노드(N1) 사이에 연결될 수 있다. 그리고, 제5 트랜지스터(M5)의 게이트 전극은 제3 입력 단자(103)에 연결될 수 있다. 제5 트랜지스터(M5)는 제3 입력 단자(103)로 제2 클록 신호가 공급될 때 턴-온되어 제2 커패시터(C2)의 제2 단자와 제1 노드(N1)를 전기적으로 연결시킬 수 있다.
제6 트랜지스터(M6)는 제2 커패시터(C2)의 제2 단자와 제3 입력단자(103) 사이에 연결될 수 있다. 그리고, 제6 트랜지스터(M6)의 게이트 전극은 제5 노드(N5)에 연결될 수 있다.
제3 신호 처리부(250)는 제3 노드(N3)의 전압 및 제3 입력 단자(103)로 공급되는 신호에 대응하여 제4 노드(N4)의 전압을 제어할 수 있다. 이를 위하여, 제3 신호 처리부(250)는 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)를 포함할 수 있다.
제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 제1 전원(VDD)과 제4 노드(N4) 사이에 직렬로 연결될 수 있다. 제3 트랜지스터(M3)의 게이트 전극은 제3 노드(N3)에 연결될 수 있다. 또한, 제4 트랜지스터(M4)의 게이트 전극은 제3 입력 단자(103)에 연결될 수 있다.
제1 안정화부(260)는 제2 신호 처리부(240)와 입력부(210) 사이에 연결될 수 있다. 제1 안정화부(260)는 제3 노드(N3) 및 제4 노드(N4)의 전압 하강 폭을 제한할 수 있다. 제1 안정화부(260)는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)를 포함할 수 있다.
제1 트랜지스터(M1)는 제3 노드(N3)와 제5 노드(N5) 사이에 연결될 수 있다. 그리고, 제1 트랜지스터(M1)의 게이트 전극은 제2 전원(VSS)에 연결될 수 있다. 제2 트랜지스터(M2)는 제2 노드(N2)와 제4 노드(N4) 사이에 연결될 수 있다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 제2 전원(VSS)에 연결될 수 있다.
한편, 제2 발광 스테이지(ST2)는 제1 입력 단자(101), 제2 입력 단자(102), 및 제3 입력 단자(103)로 공급되는 신호를 제외한 구성이 제1 발광 스테이지(ST1)와 실질적으로 동일할 수 있다. 따라서, 제2 발광 스테이지(ST2)에 대한 중복된 설명은 생략한다.
도 6은 도 5의 발광 스테이지들의 구동 방법을 설명하기 위한 도면이다.
도 6에서는 제1 발광 스테이지(ST1)를 기준으로 동작과정을 설명한다.
도 6을 참조하면, 제1 클록 신호의 펄스들 및 제2 클록 신호의 펄스들은 각각 2 수평 기간(horizontal period)의 주기를 가지며, 서로 다른 수평 기간에 발생하는 것으로 도시된다. 예를 들어, 제2 클록 신호의 펄스는 제1 클록 신호의 펄스를 기준으로 반주기(즉, 1 수평 기간(1H))만큼 쉬프트된 신호일 수 있다.
제1 입력단자(101)로 공급되는 하이 레벨의 스타트 펄스(SSP)는 제2 입력단자(102)로 공급되는 제1 클록 신호의 로우 레벨의 펄스와 적어도 한번 중첩되도록 설정된다. 이를 위하여, 스타트 펄스(SSP)는 제1 클록 신호보다 넓은 폭, 예를 들면 4 수평 기간(4H) 동안 공급될 수 있다. 또한, 제2 발광 스테이지(ST2)의 제1 입력단자(101)로 공급되는 첫 번째 발광 신호의 펄스(P1)도 제2 발광 스테이지(ST2)의 제2 입력단자(102)로 공급되는 제2 클록 신호의 로우 레벨의 펄스와 적어도 한번 중첩될 수 있다.
먼저 제1 시점(t1)에서 제2 입력 단자(102)로 로우 레벨의 제1 클록 신호가 공급된다. 즉, 제1 클록 신호에서 펄스가 발생할 수 있다. 이에 따라, 제7 트랜지스터(M7) 및 제9 트랜지스터(M9)가 턴-온될 수 있다.
제7 트랜지스터(M7)가 턴-온되면 제1 입력 단자(101)와 제4 노드(N4)가 전기적으로 연결될 수 있다. 여기서, 제2 트랜지스터(M2)가 턴-온 상태를 유지하기 때문에 제1 입력단자(101)는 제4 노드(N4)를 경유하여 제2 노드(N2)와 전기적으로 연결될 수 있다. 제1 시점(t1) 동안 제1 입력 단자(101)로는 하이 레벨의 스타트 펄스(SSP)가 공급되지 않고, 이에 따라 제4 노드(N4) 및 제2 노드(N2)로 로우 레벨의 전압(예를 들어, VSS)이 공급될 수 있다.
제2 노드(N2) 및 제4 노드(N4)로 로우 레벨의 전압이 공급되면 제8 트랜지스터(M8), 제11 트랜지스터(M11) 및 제12 트랜지스터(M12)가 턴-온될 수 있다.
제12 트랜지스터(M12)가 턴-온되면 제1 노드(N1)로 제1 전원(VDD)의 전압이 공급되고, 이에 따라 제 10트랜지스터(M10)가 턴-오프될 수 있다.
제11 트랜지스터(M11)가 턴-온되면 제2 전원(VSS)의 전압이 출력 단자(104)로 공급될 수 있다. 따라서, 제1 시점(t1)에서 제1 발광 라인(E1)으로 로우 레벨의 발광 신호가 공급될 수 있다.
제8 트랜지스터(M8)가 턴-온되면 제3 노드(N3)로 제1 클록 신호가 공급된다. 여기서, 제1 트랜지스터(M1)가 턴-온 상태를 유지하기 때문에 제1 클록 신호는 제3 노드(N3)를 경유하여 제5 노드(N5)로 공급될 수 있다.
한편, 제9 트랜지스터(M9)가 턴-온되면 제2 전원(VSS)의 전압이 제3 노드(N3) 및 제5 노드(N5)로 공급된다. 여기서, 제1 클록 신호는 로우 레벨일 수 있고, 이에 따라 제3 노드(N3) 및 제5 노드(N5)는 안정적으로 제2 전원(VSS)의 전압으로 충전될 수 있다. 이에 따라, 제3 트랜지스터(M3) 및 제6 트랜지스터(M6)가 턴-온된다.
제6 트랜지스터(M6)가 턴-온되면 제3 입력 단자(103)로부터 하이 레벨(예를 들어, VDD)의 제2 클록 신호가 제2 커패시터(C2)의 제2 단자로 공급된다. 이때, 제5 트랜지스터(M5)가 턴-오프 상태이기 때문에 제1 노드(N1)는 제5 노드(N5) 및 제2 커패시터(C2)의 제2 단자 전압과 무관하게 제1 전원(VDD)의 전압을 유지할 수 있다.
제3 트랜지스터(M3)가 턴-온되면 제1 전원(VDD)의 전압이 제4 트랜지스터(M4)로 공급될 수 있다. 이때, 제4 트랜지스터(M4)는 턴-오프 상태이고, 이에 따라 제4 노드(N4)는 로우 레벨을 유지할 수 있다.
제2 시점(t2)에서, 제2 입력 단자(102)로 하이 레벨의 제1 클록 신호가 공급된다. 즉, 제1 클록 신호에서 펄스가 소멸할 수 있다. 이에 따라, 제7 트랜지스터(M7) 및 제9 트랜지스터(M9)가 턴-오프될 수 있다. 이때, 제1 커패시터(C1) 및 제3 커패시터(C3)에 의하여 제2 노드(N2) 및 제1 노드(N1)는 종전 전압을 유지할 수 있고, 제8 트랜지스터(M8), 제11 트랜지스터(M11) 및 제12 트랜지스터(M12)는 턴-온 상태를 유지한다.
제8 트랜지스터(M8)가 턴-온되면 제2 입력단자(102)로부터 하이 레벨의 제1 클록 신호가 제3 노드(N3) 및 제5 노드(N5)로 공급된다. 이에 따라, 제3 트랜지스터(M3) 및 제6 트랜지스터(M6)가 턴-오프 상태로 설정된다.
제3 시점(t3)에서, 제3 입력 단자(103)로 로우 레벨의 제2 클록 신호가 공급된다. 즉, 제2 클록 신호에서 펄스가 발생한다. 이에 따라, 제4 트랜지스터(M4) 및 제5 트랜지스터(M5)가 턴-온된다.
제5 트랜지스터(M5)가 턴-온되면 제2 커패시터(C2)의 제2 단자와 제1 노드(N1)가 전기적으로 연결된다. 이때, 제12 트랜지스터(M12)는 턴-온 상태이므로 제1 노드(N1)는 제1 전원(VDD)의 전압을 유지한다.
제4 트랜지스터(M4)가 턴-온되면 제3 트랜지스터(M3)의 제2 전극과 제2 노드(N2)가 전기적으로 연결된다. 이때, 제3 트랜지스터(M3)가 턴-오프 상태이기 때문에 제1 전원(VDD)의 전압은 제4 노드(N4) 및 제2 노드(N2)로 공급되지 않는다.
제3 입력 단자(103)로 로우 레벨의 제2 클록 신호가 공급되면 제1 커패시터(C1)의 커플링에 의하여 제2 노드(N2)는 제2 전원(VSS)보다 낮은 전압으로 하강된다. 이에 따라, 제11 트랜지스터(M11) 및 제12 트랜지스터(M12)의 게이트 전극으로 인가되는 전압이 제2 전원(VSS)보다 낮게 되어 트랜지스터들의 구동 특성이 향상될 수 있다.
제4 노드(N4)는 제2 트랜지스터(M2)에 의하여 제2 노드(N2)의 전압 하강과 무관하게 대략 제2 전원(VSS)의 전압을 유지할 수 있다. 즉, 제2 트랜지스터(M2)의 게이트 전극으로 제2 전원(VSS)의 전압이 지속적으로 인가되기 때문에, 제2 트랜지스터(M2)의 소스 전극에 해당하는 제4 노드(N4)의 전압은 제2 전원(VSS)의 전압에 문턱 전압 값을 가산한 값 이하로 하강하지 않는다. 따라서, 제7 트랜지스터(M7)의 제1 전극 및 제2 전극의 전압차가 최소화되어 제7 트랜지스터(M7)의 특성이 변화되는 것을 방지할 수 있다.
제4 시점(t4)에서, 제1 입력 단자(101)로 하이 레벨의 스타트 펄스(SSP)가 공급되고, 제2 입력 단자(102)로 로우 레벨의 제1 클록 신호가 공급된다. 즉, 제1 클록 신호에서 펄스가 발생한다. 이에 따라, 제7 트랜지스터(M7) 및 제9 트랜지스터(M9)가 턴-온된다.
제7 트랜지스터(M7)가 턴-온되면 제1 입력 단자(101)와 제4 노드(N4) 및 제2 노드(N2)가 전기적으로 연결된다. 따라서, 제4 노드(N4) 및 제2 노드(N2)는 하이 레벨의 전압으로 충전되며, 제8 트랜지스터(M8), 제11 트랜지스터(M11), 및 제12 트랜지스터(M12)가 턴-오프된다.
제9 트랜지스터(M9)가 턴-온되면, 제3 노드(N3) 및 제5 노드(N5)로 제2 전원(VSS)의 전압이 공급되며, 제3 트랜지스터(M3) 및 제6 트랜지스터(M6)가 턴-온된다. 이때, 제3 트랜지스터(M3)가 턴-온되더라도 제4 트랜지스터(M4)가 턴-오프 상태이기 때문에 제4 노드(N4)의 전압은 유지된다.
제6 트랜지스터(M6)가 턴-온되면 제2 커패시터(C2)의 제2 단자와 제3 입력 단자(103)가 전기적으로 연결된다. 이때, 제5 트랜지스터(M5)가 턴-오프 상태이기 때문에 제1 노드(N1)는 하이 레벨을 유지한다.
제5 시점(t5)에서, 제3 입력 단자(103)로 로우 레벨의 제2 클록 신호가 공급된다. 즉, 제2 클록 신호에서 펄스(P1s)가 발생한다. 이에 따라, 제4 트랜지스터(M4) 및 제5 트랜지스터(M5)가 턴-온된다. 이때, 제3 노드(N3) 및 제5 노드(N5)는 제2 전원(VSS)의 전압으로 충전된 상태이므로, 제3 트랜지스터(M3) 및 제6 트랜지스터(M6)는 턴-온 상태이다.
턴-온된 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)를 경유하여, 로우 레벨의 제2 클록 신호가 제1 노드(N1)에 인가되고, 제10 트랜지스터(M10)가 턴-온된다. 제10 트랜지스터(M10)가 턴-온되면 제1 전원(VDD)의 전압이 발광 신호로써 출력 단자(104)로 공급된다. 따라서, 제1 발광 라인(E1)으로 하이 레벨의 발광 신호가 공급될 수 있다.
제3 트랜지스터(M3) 및 제4 트랜지스터(M4)가 턴-온되면 제4 노드(N4) 및 제2 노드(N2)로 제2 전원(VDD)의 전압이 공급된다. 이에 따라, 제8 트랜지스터(M8) 및 제11 트랜지스터(M11)는 안정적으로 턴-오프 상태를 유지할 수 있다.
한편, 제2 커패시터(C2)의 제2 단자로 로우 레벨의 제2 클록 신호가 공급되면 제2 커패시터(C2)의 커플링에 의하여 제5 노드(N5)의 전압이 제2 전원(VSS)보다 낮은 전압으로 하강된다. 이에 따라, 제6 트랜지스터(M6)의 게이트 전극으로 인가되는 전압이 제2 전원(VSS)보다 낮은 전압으로 하강되고, 제6 트랜지스터(M6)의 구동 특성이 향상될 수 있다.
제1 트랜지스터(M1)에 의하여 제5 노드(N5)의 전압과 무관하게 제3 노드(N3)의 전압은 대략 제2 전원(VSS)의 전압을 유지할 수 있다. 즉, 제1 트랜지스터(M1)의 게이트 전극으로 제2 전원(VSS)의 전압이 지속적으로 인가되므로, 제1 트랜지스터(M1)의 소스 전극에 해당하는 제3 노드(N3)의 전압은 제2 전원(VSS)의 전압에 문턱 전압 값을 가산한 값 이하로 하강하지 않는다. 따라서, 제5 노드(N5)의 전압 하강과 무관하게 제3 노드(N3)는 대략 제2 전원(VSS)의 전압을 유지할 수 있다. 이 경우, 제8 트랜지스터(M8)의 소스 전극과 드레인 전극의 전압 차가 최소화되어 제8 트랜지스터(M8)의 특성이 변화되는 것을 방지할 수 있다.
제6 시점(t6)에서, 제2 입력 단자(102)로 로우 레벨의 제1 클록 신호가 공급된다. 즉, 제1 클록 신호에 펄스(P1e)가 발생할 수 있다. 이에 따라, 제7 트랜지스터(M7) 및 제9 트랜지스터(M9)가 턴-온된다.
제7 트랜지스터(M7)가 턴-온되면 제4 노드(N4) 및 제2 노드(N2)가 제1 입력 단자(101)와 전기적으로 연결되고, 이에 따라 제1 입력 단자(101)로부터의 로우 레벨의 전압이 제4 노드(N4) 및 제2 노드(N2)로 공급된다. 이에 따라, 제8 트랜지스터(M8), 제11 트랜지스터(M11), 및 제12 트랜지스터(M12)가 턴-온된다.
제8 트랜지스터(M8)가 턴-온되면 제3 노드(N3) 및 제5 노드(N5)로 로우 레벨의 제1 클록 신호가 공급된다.
제12 트랜지스터(M12)가 턴-온되면 제1 노드(N1)로 제1 전원(VDD)의 전압이 공급되고, 제10 트랜지스터(M10)가 턴-오프된다.
제11 트랜지스터(M11)가 턴-온되면 출력 단자(104)로 제2 전원(VSS)의 전압이 공급된다. 따라서, 제1 발광 라인(E1)으로 로우 레벨의 발광 신호가 공급될 수 있다.
한편, 제1 발광 스테이지(ST1)의 출력 단자(104)로부터 발광 신호를 공급받는 제2 발광 스테이지(ST2)도 상술한 과정을 반복하면서 제2 발광 라인(E2)으로 발광 신호를 공급한다. 즉, 본 발명의 실시예에 의한 발광 스테이지들(ST)은 상술한 과정을 반복하면서 발광 라인들(E1~En)로 발광 신호를 공급할 수 있다.
전술한 바와 같이, 제1 발광 라인(E1)에 인가되는 발광 신호의 제1 펄스(P1)의 발생 시점은 제3 입력 단자(103)에 인가되는 제2 클록 신호의 펄스(P1s)와 동기화되고, 제1 펄스(P1)의 소멸 시점은 제2 입력 단자(102)에 인가되는 제1 클록 신호의 펄스(P1e)와 동기화된다.
유사하게, 제2 발광 라인(E2)에 인가되는 발광 신호의 제2 펄스(P2)의 발생 시점은 제3 입력 단자(103)에 인가되는 제1 클록 신호의 펄스(P2s)와 동기화되고, 제2 펄스(P2)의 소멸 시점은 제2 입력 단자(102)에 인가되는 제2 클록 신호의 펄스(P2e)와 동기화된다.
또한, 제3 발광 라인(E3)에 인가되는 발광 신호의 제3 펄스(P3)의 발생 시점은 제3 입력 단자(103)에 인가되는 제2 클록 신호의 펄스(P3s)와 동기화되고, 제3 펄스(P3)의 소멸 시점은 제2 입력 단자(102)에 인가되는 제1 클록 신호의 펄스(P3e)와 동기화된다.
즉, 이상으로 설명한 바에 따르면, 발광 신호들의 펄스들(P1, P2, P3)의 발생 시점들 및 소멸 시점들을 규정하는 클록 신호의 펄스들은 서로 다르므로, 클록 신호의 펄스들의 타이밍을 조절함으로써, 발광 신호들의 펄스들(P1, P2, P3)의 발생 시점들 및 소멸 시점들을 독립적으로 제어할 수 있음을 확인할 수 있다.
제1 및 제2 펄스들(P1, P2)의 발생 시점들 간의 간격과 제2 및 제3 펄스들(P2, P3)의 발생 시점들 간의 간격은 동일할 수 있다. 예를 들어, 제1 및 제2 펄스들(P1, P2)의 발생 시점들 간의 간격은 1 수평 주기(1H)이고, 제2 및 제3 펄스들(P2, P3)의 발생 시점들 간의 간격 또한 1 수평 주기(1H)일 수 있다.
또한, 제1 및 제2 펄스들(P1, P2)의 소멸 시점들 간의 간격과 제2 및 제3 펄스들(P2, P3)의 소멸 시점들 간의 간격은 서로 동일할 수 있다. 예를 들어, 제1 및 제2 펄스들(P1, P2)의 소멸 시점들 간의 간격은 1 수평 주기(1H)이고, 제2 및 제3 펄스들(P2, P3)의 소멸 시점들 간의 간격은 1 수평 주기(1H)일 수 있다.
이러한 경우, 발광 신호들의 천이 시점들이 일정한 주기(예를 들어, 1 수평 주기)를 가지게 되고, 그 주기에 대응하는 주파수의 EMI(Electro Magnetic Interference) 노이즈가 발생할 수 있는 문제점이 있다. 예를 들어, 화소행이 2160 개인 UHD(Ultra High Definition) 표시 장치가 60Hz로 구동되는 경우, (1/60)*(1/2160) 초를 주기로 각 발광 라인에서 하이 레벨에서 로우 레벨로 천이가 발생하며, 주기의 역수인 129.6KHz에서 노이즈 피크 값(noise peak value)을 가질 수 있다.
도 7은 본 발명의 제1 실시예에 따른 발광 스테이지들을 설명하기 위한 도면이다.
도 7을 참조하면, 발광 스테이지들(ST11, ST12)의 제2 입력 단자(102)에 제1 클록 라인(CLK1') 및 제2 클록 라인(CLK2')이 각각 연결되는 점에서 도 5의 발광 스테이지들(ST1, ST2)과 차이가 있다.
즉, 도 7의 발광 구동부(30)는 총 4 개의 클록 라인들(CLK1, CLK2, CLK1', CLK2')을 사용한다. 도 6을 참조하여 설명한 바와 같이, 각 발광 스테이지의 제3 입력 단자(103)에 인가되는 클록 신호는 발광 신호의 펄스의 발생 시점을 규정하고, 제2 입력 단자(102)에 인가되는 클록 신호는 발광 신호의 펄스의 소멸 시점을 규정한다.
본 실시예에서, 제3 입력 단자(103)에 연결되는 클록 라인들(CLK1, CLK2)에 인가되는 클록 신호들의 펄스들의 타이밍은 도 6과 동일할 수 있다. 따라서, 발광 신호들의 펄스들의 발생 시점들은 도 6과 동일할 수 있다.
다만, 본 실시예에 따르면, 제2 입력 단자(102)에 연결되는 클록 라인들(CLK1', CLK2')에 인가되는 클록 신호들의 펄스들의 타이밍을 조절함으로써, 발광 신호들의 펄스들의 소멸 시점들을 조절할 수 있다.
도 8은 본 발명의 제1 실시예에 따른 발광 스테이지들의 구동 방법을 설명하기 위한 도면이다.
제1 실시예에서, 제1 및 제2 펄스들(P11, P12)의 발생 시점들 간의 간격과 제2 및 제3 펄스들(P12, P13)의 발생 시점들 간의 간격은 동일하다. 예를 들어, 제1 및 제2 펄스들(P11, P12)의 발생 시점들 간의 간격과 제2 및 제3 펄스들(P12, P13)의 발생 시점들 간의 간격은 1 수평 주기(1H)일 수 있다.
또한, 제1 및 제2 펄스들(P11, P12)의 소멸 시점들 간의 간격(a)과 제2 및 제3 펄스들(P12, P13)의 소멸 시점들 간의 간격(b)은 서로 다르다. 예를 들어, 제1 및 제2 펄스들(P11, P12)의 소멸 시점들 간의 간격은 제2 및 제3 펄스들(P12, P13)의 소멸 시점들 간의 간격보다 짧을 수 있다. 예를 들어, 제1 및 제2 펄스들(P11, P12)의 소멸 시점들 간의 간격(a)은 1 수평 주기(1H) 미만일 수 있다. 이때, 제2 및 제3 펄스들(P12, P13)의 소멸 시점들 간의 간격(b)은 1 수평 주기(1H)를 초과할 수 있다.
다만, 도 6을 참조하여 구동 방법을 설명한 바와 같이, 제1 및 제2 클록 신호들의 펄스들의 타이밍을 조절하는 것은 일정한 제한을 가질 수 있다. 예를 들어, 제1 클록 신호의 펄스들은 시간적으로 최인접한 제2 클록 신호의 펄스와 중첩될 수 없다. 또한, 제2 클록 신호의 펄스들은 시간적으로 최인접한 제1 클록 신호의 펄스와 중첩될 수 없다. 중첩되는 경우, 고전압과 저전압이 동시에 동일한 노드에 인가되는 문제가 발생할 수 있다.
따라서, 제1 및 제2 클록 신호들의 펄스들이 일정한 폭(PW)을 갖는 것으로 가정하면, 간격(a)은 PW<a<1H의 범위에서 결정될 수 있다. 예를 들어, 간격(a)을 규정하는 펄스(P2e)는 도 6의 경우보다 더 빨리 발생할 수는 있지만, 펄스(P1e)와 중첩되어 발생할 수는 없으므로, 간격(a)은 최소한 펄스(P1e)의 폭(PW)보다는 커야 한다.
또한, 간격(b)은 1H<b<2H-PW+(1H-a)의 범위에서 결정될 수 있다. 예를 들어, 간격(b)을 규정하는 펄스(P3e)는 도 6의 경우보다 더 늦게 발생할 수는 있지만, 제2 클록 신호의 최인접 다음 펄스와 중첩되어 발생할 수는 없으므로 간격(b)은 2H-PW보다는 작아야 한다. 다만, 제2 펄스(P12)의 소멸 시점이 빨라진 만큼의 간격(b)에 마진 값(1H-a)이 더 가산될 수 있다.
제4 내지 제6 발광 라인들(E4, E5, E6)의 발광 신호들의 펄스들(P14, P15, P16)은 제1 내지 제3 발광 라인들(E1, E2, E3)의 발광 신호들의 펄스들(P11, P12, P13)과 동일한 형상을 갖도록 조정될 수 있으므로, 중복된 설명은 생략한다.
제3 펄스(P13) 및 제4 펄스(P14)의 소멸 시점들 간의 간격(c)은 간격(a)의 경우와 유사하게, PW<c<1H의 범위 내에서 정해질 수 있다.
본 실시예에 따르면, 발광 신호들의 하강 천이 시점들(falling transition times)의 주기가 일정하지 않게 되므로, EMI 노이즈가 다양한 주파수로 분산되어 노이즈 피크 값이 감소하는 장점이 있다.
다른 실시예에서, 제1 및 제2 펄스들(P11, P12)의 소멸 시점들 간의 간격은 제2 및 제3 펄스들(P12, P13)의 소멸 시점들 간의 간격보다 길 수도 있다. 이 또한 클록 라인들(CLK1', CLK2')에 인가되는 클록 신호들의 펄스들의 타이밍을 조절함으로써 구현가능하며, 전술한 효과와 실질적으로 동일한 효과를 발휘할 수 있다.
도 9는 본 발명의 제2 실시예에 따른 발광 스테이지들을 설명하기 위한 도면이다.
도 9를 참조하면, 발광 스테이지들(ST21, ST22)의 제3 입력 단자(103)에 제1 클록 라인(CLK1') 및 제2 클록 라인(CLK2')이 각각 연결되는 점에서 도 5의 발광 스테이지들(ST1, ST2)과 차이가 있다.
즉, 도 9의 발광 구동부(30)는 총 4 개의 클록 라인들(CLK1, CLK2, CLK1', CLK2')을 사용한다. 도 6을 참조하여 설명한 바와 같이, 각 발광 스테이지의 제3 입력 단자(103)에 인가되는 클록 신호는 발광 신호의 펄스의 발생 시점을 규정하고, 제2 입력 단자(102)에 인가되는 클록 신호는 발광 신호의 펄스의 소멸 시점을 규정한다.
본 실시예에서, 제2 입력 단자(102)에 연결되는 클록 라인들(CLK1, CLK2)에 인가되는 클록 신호들의 펄스들의 타이밍은 도 6과 동일할 수 있다. 따라서, 발광 신호들의 펄스들의 소멸 시점들은 도 6과 동일할 수 있다.
다만, 본 실시예에 따르면, 제3 입력 단자(103)에 연결되는 클록 라인들(CLK1', CLK2')에 인가되는 클록 신호들의 펄스들의 타이밍을 조절함으로써, 발광 신호들의 펄스들의 발생 시점들을 조절할 수 있다.
도 10은 본 발명의 제2 실시예에 따른 발광 스테이지들의 구동 방법을 설명하기 위한 도면이다.
제1 및 제2 펄스들(P21, P22)의 소멸 시점들 간의 간격과 제2 및 제3 펄스들(P22, P23)의 소멸 시점들 간의 간격은 동일하다. 예를 들어, 제1 및 제2 펄스들(P21, P22)의 소멸 시점들 간의 간격 및 제2 및 제3 펄스들(P22, P23)의 소멸 시점들 간의 간격은 1 수평 주기(1H)일 수 있다.
제2 실시예에서, 제1 및 제2 펄스들(P21, P22)의 발생 시점들 간의 간격과 제2 및 제3 펄스들(P22, P23)의 발생 시점들 간의 간격은 서로 다르다. 예를 들어, 제1 및 제2 펄스들(P21, P22)의 발생 시점들 간의 간격은 제2 및 제3 펄스들(P22, P23)의 발생 시점들 간의 간격보다 짧을 수 있다. 예를 들어, 제1 및 제2 펄스들(P21, P22)의 발생 시점들 간의 간격(d)은 1 수평 주기(1H) 미만일 수 있다. 이때, 제2 및 제3 펄스들(P22, P23)의 발생 시점들 간의 간격(e)은 1 수평 주기(1H)를 초과할 수 있다.
다만, 도 6을 참조하여 구동 방법을 설명한 바와 같이, 제1 및 제2 클록 신호들의 펄스들의 타이밍을 조절하는 것은 일정한 제한을 가질 수 있다. 예를 들어, 간격(d)은 PW<d<1H의 범위에서 결정될 수 있고, 간격(e)은 1H<e<2H-PW+(1H-d)의 범위에서 결정될 수 있고, 간격(f)은 PW<f<1H의 범위에서 결정될 수 있다. 이에 대한 중복된 설명은 생략한다.
제4 내지 제6 발광 라인들(E4, E5, E6)의 발광 신호들의 펄스들(P24, P25, P26)은 제1 내지 제3 발광 라인들(E1, E2, E3)의 발광 신호들의 펄스들(P21, P22, P23)과 동일한 형상을 갖도록 조정될 수 있으므로, 중복된 설명은 생략한다.
본 실시예에 따르면, 발광 신호들의 상승 천이 시점들(rising transition times)의 주기가 일정하지 않게 되므로, EMI 노이즈가 다양한 주파수로 분산되어 노이즈 피크 값이 감소하는 장점이 있다.
다른 실시예에서, 제1 및 제2 펄스들(P21, P22)의 발생 시점들 간의 간격은 제2 및 제3 펄스들(P22, P23)의 발생 시점들 간의 간격보다 길 수도 있다. 이 또한 클록 라인들(CLK1', CLK2')에 인가되는 클록 신호들의 펄스들의 타이밍을 조절함으로써 구현가능하며, 전술한 효과와 실질적으로 동일한 효과를 발휘할 수 있다.
도 11은 본 발명의 제3 실시예에 따른 발광 스테이지들의 구동 방법을 설명하기 위한 도면이다.
제3 실시예에서, 제1 및 제2 펄스들(P31, P32)의 발생 시점들 간의 간격과 제2 및 제3 펄스들(P32, P33)의 발생 시점들 간의 간격은 서로 다르다. 또한, 제1 및 제2 펄스들(P31, P32)의 소멸 시점들 간의 간격과 제2 및 제3 펄스들(P32, P33)의 소멸 시점들 간의 간격은 서로 다르다. 이때, 제1 및 제3 발광 스테이지들은 제2 발광 스테이지의 최인접 발광 스테이지들일 수 있다.
제3 실시예에서, 펄스들(P31~P36)의 소멸 시점들과 관련하여는 도 8에 대한 설명을 참조하고, 펄스들(P31~P36)의 발생 시점들과 관련하여는 도 10에 대한 설명을 참조한다.
본 실시예에 따르면, 발광 신호들의 상승 천이 시점들 및 하강 천이 시점들의 주기들이 일정하지 않게 되므로, EMI 노이즈가 다양한 주파수로 분산되어 노이즈 피크 값이 감소하는 장점이 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 주사 구동부
20: 데이터 구동부
30: 발광 구동부
40: 화소부
50: 화소
60: 타이밍 제어부

Claims (20)

  1. 제1 발광 다이오드 및 턴-온시에 상기 제1 발광 다이오드에 구동 전류를 전달하는 제1 발광 트랜지스터를 포함하는 제1 화소;
    제2 발광 다이오드 및 턴-온시에 상기 제2 발광 다이오드에 구동 전류를 전달하는 제2 발광 트랜지스터를 포함하는 제2 화소;
    제3 발광 다이오드 및 턴-온시에 상기 제3 발광 다이오드에 구동 전류를 전달하는 제3 발광 트랜지스터를 포함하는 제3 화소;
    상기 제1 발광 트랜지스터의 게이트 전극에 턴-오프 레벨의 제1 펄스를 포함하는 제1 발광 신호를 인가하는 제1 발광 스테이지;
    상기 제2 발광 트랜지스터의 게이트 전극에 턴-오프 레벨의 제2 펄스를 포함하는 제2 발광 신호를 인가하는 제2 발광 스테이지; 및
    상기 제3 발광 트랜지스터의 게이트 전극에 턴-오프 레벨의 제3 펄스를 포함하는 제3 발광 신호를 인가하는 제3 발광 스테이지를 포함하고,
    상기 제1 및 제2 펄스들의 발생 시점들 간의 간격과 상기 제2 및 제3 펄스들의 발생 시점들 간의 간격은 동일하고,
    상기 제1 및 제2 펄스들의 소멸 시점들 간의 간격과 상기 제2 및 제3 펄스들의 소멸 시점들 간의 간격은 서로 다른,
    표시 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 펄스들의 소멸 시점들 간의 간격은 상기 제2 및 제3 펄스들의 소멸 시점들 간의 간격보다 짧은,
    표시 장치.
  3. 제1 항에 있어서,
    상기 제1 및 제2 펄스들의 소멸 시점들 간의 간격은 상기 제2 및 제3 펄스들의 소멸 시점들 간의 간격보다 긴,
    표시 장치.
  4. 제2 항에 있어서,
    상기 제1, 제2, 및 제3 발광 스테이지들은 제1 클록 신호 및 제2 클록 신호를 인가받고,
    상기 제1 펄스의 발생 시점은 상기 제2 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제1 클록 신호의 펄스와 동기화되고,
    상기 제2 펄스의 발생 시점은 상기 제1 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제2 클록 신호의 펄스와 동기화되고,
    상기 제3 펄스의 발생 시점은 상기 제2 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제1 클록 신호의 펄스와 동기화되는,
    표시 장치.
  5. 제4 항에 있어서,
    상기 제1, 제2, 및 제3 펄스들의 발생 시점들 및 소멸 시점들과 동기화되는 상기 제1 클록 신호 및 상기 제2 클록 신호의 펄스들은 서로 다른,
    표시 장치.
  6. 제1 발광 다이오드 및 턴-온시에 상기 제1 발광 다이오드에 구동 전류를 전달하는 제1 발광 트랜지스터를 포함하는 제1 화소;
    제2 발광 다이오드 및 턴-온시에 상기 제2 발광 다이오드에 구동 전류를 전달하는 제2 발광 트랜지스터를 포함하는 제2 화소;
    제3 발광 다이오드 및 턴-온시에 상기 제3 발광 다이오드에 구동 전류를 전달하는 제3 발광 트랜지스터를 포함하는 제3 화소;
    상기 제1 발광 트랜지스터의 게이트 전극에 턴-오프 레벨의 제1 펄스를 포함하는 제1 발광 신호를 인가하는 제1 발광 스테이지;
    상기 제2 발광 트랜지스터의 게이트 전극에 턴-오프 레벨의 제2 펄스를 포함하는 제2 발광 신호를 인가하는 제2 발광 스테이지; 및
    상기 제3 발광 트랜지스터의 게이트 전극에 턴-오프 레벨의 제3 펄스를 포함하는 제3 발광 신호를 인가하는 제3 발광 스테이지를 포함하고,
    상기 제1 및 제2 펄스들의 발생 시점들 간의 간격과 상기 제2 및 제3 펄스들의 발생 시점들 간의 간격은 서로 다르고,
    상기 제1 및 제2 펄스들의 소멸 시점들 간의 간격과 상기 제2 및 제3 펄스들의 소멸 시점들 간의 간격은 동일한,
    표시 장치.
  7. 제6 항에 있어서,
    상기 제1 및 제2 펄스들의 발생 시점들 간의 간격은 상기 제2 및 제3 펄스들의 발생 시점들 간의 간격보다 짧은,
    표시 장치.
  8. 제6 항에 있어서,
    상기 제1 및 제2 펄스들의 발생 시점들 간의 간격은 상기 제2 및 제3 펄스들의 발생 시점들 간의 간격보다 긴,
    표시 장치.
  9. 제7 항에 있어서,
    상기 제1, 제2, 및 제3 발광 스테이지들은 제1 클록 신호 및 제2 클록 신호를 인가받고,
    상기 제1 펄스의 발생 시점은 상기 제2 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제1 클록 신호의 펄스와 동기화되고,
    상기 제2 펄스의 발생 시점은 상기 제1 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제2 클록 신호의 펄스와 동기화되고,
    상기 제3 펄스의 발생 시점은 상기 제2 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제1 클록 신호의 펄스와 동기화되는,
    표시 장치.
  10. 제9 항에 있어서,
    상기 제1, 제2, 및 제3 펄스들의 발생 시점들 및 소멸 시점들과 동기화되는 상기 제1 클록 신호 및 상기 제2 클록 신호의 펄스들은 서로 다른,
    표시 장치.
  11. 제1 발광 다이오드 및 턴-온시에 상기 제1 발광 다이오드에 구동 전류를 전달하는 제1 발광 트랜지스터를 포함하는 제1 화소;
    제2 발광 다이오드 및 턴-온시에 상기 제2 발광 다이오드에 구동 전류를 전달하는 제2 발광 트랜지스터를 포함하는 제2 화소;
    제3 발광 다이오드 및 턴-온시에 상기 제3 발광 다이오드에 구동 전류를 전달하는 제3 발광 트랜지스터를 포함하는 제3 화소;
    상기 제1 발광 트랜지스터의 게이트 전극에 턴-오프 레벨의 제1 펄스를 포함하는 제1 발광 신호를 인가하는 제1 발광 스테이지;
    상기 제2 발광 트랜지스터의 게이트 전극에 턴-오프 레벨의 제2 펄스를 포함하는 제2 발광 신호를 인가하는 제2 발광 스테이지; 및
    상기 제3 발광 트랜지스터의 게이트 전극에 턴-오프 레벨의 제3 펄스를 포함하는 제3 발광 신호를 인가하는 제3 발광 스테이지를 포함하고,
    상기 제1 및 제2 펄스들의 발생 시점들 간의 간격과 상기 제2 및 제3 펄스들의 발생 시점들 간의 간격은 서로 다르고,
    상기 제1 및 제2 펄스들의 소멸 시점들 간의 간격과 상기 제2 및 제3 펄스들의 소멸 시점들 간의 간격은 서로 다르고,
    상기 제1 및 제3 발광 스테이지들은 상기 제2 발광 스테이지의 최인접 발광 스테이지들인,
    표시 장치.
  12. 제11 항에 있어서,
    상기 제1 및 제2 펄스들의 소멸 시점들 간의 간격은 상기 제2 및 제3 펄스들의 소멸 시점들 간의 간격보다 짧은,
    표시 장치.
  13. 제12 항에 있어서,
    상기 제1 및 제2 펄스들의 발생 시점들 간의 간격은 상기 제2 및 제3 펄스들의 발생 시점들 간의 간격보다 짧은,
    표시 장치.
  14. 제13 항에 있어서,
    상기 제1, 제2, 및 제3 발광 스테이지들은 제1 클록 신호 및 제2 클록 신호를 인가받고,
    상기 제1 펄스의 발생 시점은 상기 제2 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제1 클록 신호의 펄스와 동기화되고,
    상기 제2 펄스의 발생 시점은 상기 제1 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제2 클록 신호의 펄스와 동기화되고,
    상기 제3 펄스의 발생 시점은 상기 제2 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제1 클록 신호의 펄스와 동기화되는,
    표시 장치.
  15. 제14 항에 있어서,
    상기 제1, 제2, 및 제3 펄스들의 발생 시점들 및 소멸 시점들과 동기화되는 상기 제1 클록 신호 및 상기 제2 클록 신호의 펄스들은 서로 다른,
    표시 장치.
  16. 제11 항에 있어서,
    상기 제1 및 제2 펄스들의 소멸 시점들 간의 간격은 상기 제2 및 제3 펄스들의 소멸 시점들 간의 간격보다 긴,
    표시 장치.
  17. 제16 항에 있어서,
    상기 제1 및 제2 펄스들의 발생 시점들 간의 간격은 상기 제2 및 제3 펄스들의 발생 시점들 간의 간격보다 긴,
    표시 장치.
  18. 제17 항에 있어서,
    상기 제1, 제2, 및 제3 발광 스테이지들은 제1 클록 신호 및 제2 클록 신호를 인가받고,
    상기 제1 펄스의 발생 시점은 상기 제1 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제2 클록 신호의 펄스와 동기화되고,
    상기 제2 펄스의 발생 시점은 상기 제2 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제1 클록 신호의 펄스와 동기화되고,
    상기 제3 펄스의 발생 시점은 상기 제1 클록 신호의 펄스와 동기화되고, 소멸 시점은 상기 제2 클록 신호의 펄스와 동기화되는,
    표시 장치.
  19. 제18 항에 있어서,
    상기 제1, 제2, 및 제3 펄스들의 발생 시점들 및 소멸 시점들과 동기화되는 상기 제1 클록 신호 및 상기 제2 클록 신호의 펄스들은 서로 다른,
    표시 장치.
  20. 제17 항에 있어서,
    상기 제1, 제2, 및 제3 펄스들 각각의 발생 시점 및 소멸 시점 간의 간격은 서로 동일한,
    표시 장치.
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