CN105609041B - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 Download PDF

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Abstract

本发明实施例提供移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，能够对GOA电路每一级输出端信号的脉宽进行调节。该移位寄存器单元包括第一上拉控制模块，用于将第一电压端的电压输出至上拉控制节点；第一下拉控制模块，用于将信号输入端的电压输出至下拉控制节点；上拉模块，用于将第二电压端的电压输出至信号输出端；下拉模块，用于将第一电压端的电压输出至信号输出端；第二上拉控制模块，用于将第二电压端的电压输出至上拉控制节点；第二下拉控制模块，用于将第二电压端的电压输出至下拉控制节点。用于逐行驱动栅线。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。
背景技术
TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)以及AMOLED(Active Matrix Driving OLED，有源矩阵驱动有机发光二极管)显示装置因其具有体积小、功耗低、无辐射以及制作成本相对较低等特点，而越来越多地被应用于高性能显示领域当中。
上述显示装置通常设置有GOA(Gate Driver on Array，阵列基板行驱动)电路，该GOA电路每一级输出端与一行栅线相连接，用于向该栅线输出栅极扫描信号，以实现对栅线的逐行扫描。然而，现有技术中GOA电路输出端信号的脉宽为固定值，从而使得用户无法根据需要对上述信号的脉宽进行调节。
发明内容
本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，能够对GOA电路每一级输出端信号的脉宽进行调节。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例一方面，提供一种移位寄存器单元，包括第一上拉控制模块、第一下拉控制模块、上拉模块、下拉模块、第二上拉控制模块、以及第二下拉控制模块。所述第一上拉控制模块连接上拉控制节点、第一电压端、第一时钟信号端以及第二时钟信号端；用于在所述第一时钟信号端和所述第二时钟信号端的控制下，将所述第一电压端的电压输出至所述上拉控制节点。所述上拉模块连接所述上拉控制节点、第二电压端以及信号输出端；用于在所述上拉控制节点的控制下，将所述第二电压端的电压输出至所述信号输出端。所述第一下拉控制模块连接下拉控制节点、所述第一时钟信号端、信号输入端；用于在所述第一时钟信号端的控制下，将所述信号输入端的电压输出至所述下拉控制节点。所述下拉模块连接所述下拉控制节点、所述第一电压端和所述信号输出端；用于在所述下拉控制节点的控制下，将所述第一电压端的电压输出至所述信号输出端。所述第二上拉控制模块连接所述上拉控制节点、所述下拉控制节点以及所述第二电压端；用于在所述下拉控制节点的控制下，将所述第二电压端的电压输出至所述上拉控制节点。所述第二下拉控制模块连接所述上拉控制节点、所述下拉控制节点、所述第二电压端以及所述第二时钟信号端；用于在所述上拉控制节点以及所述第二时钟信号端的控制下，将所述第二电压端的电压输出至所述下拉控制节点。
进一步的，所述第一上拉控制模块包括第一晶体管、第二晶体管、第三晶体管以及第一电容。所述第一晶体管的栅极连接所述第一时钟信号端，第一极连接所述第一电压端，第二极与所述第二晶体管的栅极相连接。所述第二晶体管第一极连接所述第一电压端，第二极连接所述第三晶体管的第一极。所述第三晶体管的栅极连接所述第二时钟信号端，第二极连接所述上拉控制节点。所述第一电容的一端连接所述第二时钟信号端，另一端与所述第二晶体管的栅极相连接。
进一步的，当所述第一上拉控制模块还连接第一下拉控制模块时，所述第一上拉控制模块还包括第四晶体管，所述第四晶体管的栅极连接所述第一下拉控制模块，第一极连接所述第一时钟信号端，第二极与所述第二晶体管的栅极相连接。
进一步的，所述第一下拉控制模块包括第五晶体管，所述第五晶体管的栅极连接所述第一时钟信号端，第一极连接所述信号输入端，第二极与所述下拉控制节点相连接。
进一步的，所述上拉模块包括第六晶体管和第二电容。所述第六晶体管的栅极连接所述上拉控制节点，第一极连接所述第二电压端，第二极与所述信号输出端相连接。所述第二电容的一端连接所述第二电压端，另一端与所述第六晶体管的栅极相连接。
进一步的，所述下拉模块包括第七晶体管和第三电容。所述第七晶体管的栅极连接所述下拉控制节点，第一极连接所述第一电压端，第二极与所述信号输出端相连接。所述第三电容的一端连接所述第七晶体管的栅极，另一端与所述第七晶体管的第二极相连接。
进一步的，所述第二上拉控制模块包括第八晶体管，所述第八晶体管的栅极连接所述下拉控制节点，第一极连接所述第二电压端，第二极与所述上拉控制节点相连接。
进一步的，所述第二下拉控制模块包括第九晶体管和第十晶体管。所述第九晶体管的栅极连接所述上拉控制节点，第一极连接所述第二电压端，第二极与所述第十晶体管的第一极相连接。所述第十晶体管的栅极连接第二时钟信号端，第二极与所述下拉控制节点相连接。
本发明的实施例的另一方面，还提供一种栅极驱动电路，包括至少两级级联上述任意的移位寄存器单元。其中，第一级移位寄存器单元的信号输入端连接起始信号端，除了第一级移位寄存器单元以外，上一级所述移位寄存器单元的信号输出端与下一级移位寄存器单元的信号输入端相连接。
本发明的实施例的又一方面，还提供一种显示装置，包括上述任意所述的栅极驱动电路。
本发明的实施例的有一方面，还提供一种用于驱动上述任意的移位寄存器单元的方法，在一图像帧时间内，该方法包括：
第一阶段，在第二时钟信号端的控制下，第一上拉控制模块向上拉控制节点无信号输出，且将第一电压端的电压进行存储；此时，第二下拉控制模块关闭。在第一时钟信号端的控制下，第一下拉控制模块开启，并将信号输入端的电压输出至下拉控制节点。在所述下拉控制节点的控制下，第二上拉控制模块处于关闭状态，且上拉模块处于关闭状态。下拉模块在上一图像帧存储电压的控制下，将第一电压端的信号输出至信号输出端。
第二阶段，在所述第一时钟信号端和所述第二时钟信号端的控制下，所述第一上拉控制模块将所述第一电压端的电压输出至所述上拉控制节点；此时，所述第二下拉控制模块在所述上拉控制节点以及所述第二时钟信号端的控制下，将所述第二电压端的电压输出至所述下拉控制节点。在所述上拉控制节点的控制下，所述上拉模块将第二电压端的电压输出至所述信号输出端，并将所述上拉控制节点的电压进行存储。在所述第一时钟信号端的控制下，所述第一下拉控制模块关闭。所述下拉模块和所述第二上拉控制模块在所述下拉控制节点的控制下，处于关闭状态。
第三阶段，在第二时钟信号端的控制下，所述第一上拉控制模块向上拉控制节点无信号输出，且将所述第一电压端的电压进行存储；此时，第二下拉控制模块关闭。所述上拉模块在所述第二阶段存储电压的控制下保持开启状态，并将所述第二电压端的信号输出至所述信号输出端。在第一时钟信号端的控制下，所述第一下拉控制模块将所述信号输入端的电压输出至所述下拉控制节点；在所述下拉控制节点的控制下，所述第二上拉控制模块处于关闭状态。所述下拉模块在所述下拉控制节点的控制下处于关闭状态。
第四阶段，所述第一上拉控制模块在所述第三阶段存储电压以及所述第二时钟信号端的控制下，将所述第一电压端的电压输出至所述上拉控制节点；此时，所述第二下拉控制模块在所述上拉控制节点以及所述第二时钟信号端的控制下，将所述第二电压端的电压输出至所述下拉控制节点。所述上拉模块在所述上拉控制节点的控制下，将所述第二电压端的电压输出至所述信号输出端。所述第一下拉控制模块在第一时钟信号端的控制下处于关闭状态。所述第二上拉控制模块和所述下拉模块在所述下拉控制节点的控制下，处于关闭状态。
第五阶段，在第二时钟信号端的控制下，所述第一上拉控制模块向上拉控制节点无信号输出，且将所述第一电压端的电压进行存储；此时，第二下拉控制模块关闭。在第一时钟信号端的控制下，所述第一下拉控制模块将所述信号输入端的电压输出至所述下拉控制节点。在所述下拉控制节点的控制下，所述第二上拉控制模块将所述第二电压端的信号输出至所述上拉控制节点；此时，在所述上拉控制节点的控制下，所述上拉模块关闭。在所述下拉控制节点的控制下，所述下拉模块将所述第一电压端的电压输出至所述信号输出端，并将所述下拉控制节点的电压进行存储。
本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。其中所述移位寄存器单元包括第一上拉控制模块、第一下拉控制模块、上拉模块、下拉模块、第二上拉控制模块、以及第二下拉控制模块。其中，第一上拉控制模块连接上拉控制节点、第一电压端、第一时钟信号端以及第二时钟信号端，用于在第一时钟信号端和第二时钟信号端的控制下，将第一电压端的电压输出至上拉控制节点；上拉模块连接上拉控制节点、第二电压端以及信号输出端；用于在上拉控制节点的控制下，将第二电压端的电压输出至信号输出端；第一下拉控制模块连接下拉控制节点、第一时钟信号端、信号输入端；用于在第一时钟信号端的控制下，将信号输入端的电压输出至下拉控制节点；下拉模块连接下拉控制节点、第一电压端和信号输出端；用于在下拉控制节点的控制下，将第一电压端的电压输出至信号输出端；第二上拉控制模块连接上拉控制节点、下拉控制节点以及第二电压端，用于在下拉控制节点控制下，将第二电压端的电压输出至上拉控制节点；第二下拉控制模块连接上拉控制节点、下拉控制节点、第二电压端以及第二时钟信号端，用于在上拉控制节点以及第二时钟信号端的控制下，将第二电压端的电压输出至下拉控制节点。
综上所述，第一上拉控制模块可以对上拉控制节点的电位以及第二下拉控制模块进行控制。此外，与信号输入端相连接的第一下拉控制模块可以对下拉控制节点以及第二上拉控制模块进行控制。在此基础上，第二下拉控制模块又可以对下拉控制节点的电位产生影响，第二上拉控制模块又可以对上拉控制节点的电位产生影响。因此通过第一上拉控制模块、第一下拉控制模块、第二上拉控制模块、以及第二下拉控制模块，可以对上拉控制节点以及下拉控制节点电位的控制，进而在上拉控制节点的控制下，可以使得上拉模块将第二电压端的信号输出至信号输出端，或者在下拉控制节点的控制下，可以使得下拉模块将第一电压端的电压输出至信号输出端。
基于此，第一电压端和第二电压端的电压输出时间能够决定信号输出端输出信号的脉宽，可以通过对信号输出端输出信号的脉宽进行调整，以使得输出信号的脉宽与信号输入端的信号的脉宽相匹配。从而可以通过对信号输入端信号的脉宽进行调节，以达到对每一级移位寄存器单元信号输出端信号脉宽进行调节的目的。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a为本发明实施例提供的一种移位寄存器单元的结构示意图；
图1b为图1a中通过调整信号输入端信号的脉宽，以对信号输出端信号的脉宽进行调整的示意图；
图1c为现有技术提供的一种像素电路的部分结构示意图；
图2为图1所示的移位寄存器单元的具体结构示意图；
图3为图1所示的移位寄存器单元的又一种具体结构示意图；
图4为图1或图3所示的移位寄存器单元的控制信号时序图；
图5为本发明实施例提供的一种栅极驱动电路的结构示意图；
附图标记：
101-第一上拉控制模块；102-第一下拉控制模块；103-上拉模块；104-下拉模块；105-第二上拉控制模块；106-第二下拉控制模块；T1-第一晶体管；T2-第二晶体管；T3-第三晶体管；T4-第四晶体管；T5-第五晶体管；T6-第六晶体管；T7-第七晶体管；T8-第八晶体管；T9-第九晶体管；T10-第十晶体管；PU-上拉控制节点；PD-下拉控制节点；CK1-第一时钟信号端；CK2-第二时钟信号端；IN-；OUTPUT-信号输出端；VGL-第一电压端；VGH-第二电压端；M-晶体管；D-发光二极管；Md-驱动晶体管。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种移位寄存器单元，包括如图1a所示的第一上拉控制模块101、第一下拉控制模块102、上拉模块103、下拉模块104、第二上拉控制模块105、以及第二下拉控制模块106。
具体的，第一上拉控制模块101连接上拉控制节点PU、第一电压端VGL、第一时钟信号端CK1以及第二时钟信号端CK2，用于在第一时钟信号端CK1和所述第二时钟信号端CK2的控制下，将第一电压端VGL的电压输出至上拉控制节点PU。
上拉模块103连接上拉控制节点PU、第二电压端VGH以及信号输出端OUTPUT，用于在上拉控制节点PU的控制下，将第二电压端VGH的电压输出至信号输出端OUTPUT。
第一下拉控制模块102连接下拉控制节点PD、第一时钟信号端CK1、信号输入端IN，用于在第一时钟信号端CK1的控制下，将信号输入端IN的电压输出至下拉控制节点PD。
下拉模块104连接下拉控制节点PD、第一电压端VGL和信号输出端OUTPUT，用于在下拉控制节点PD的控制下，将第一电压端VGL的电压输出至信号输出端OUTPUT。
第二上拉控制模块105连接上拉控制节点PU、下拉控制节点PD以及第二电压端VGH，用于在下拉控制节点PD的控制下，将第二电压端VGH的电压输出至上拉控制节点PU。
第二下拉控制模块106连接上拉控制节点PU、下拉控制节点PD、第二电压端VGH以及第二时钟信号端CK2，用于在上拉控制节点PU以及第二时钟信号端CK2的控制下，将第二电压端VGH的电压输出至下拉控制节点PD。
综上所述，第一上拉控制模块101可以对上拉控制节点PU的电位以及第二下拉控制模块106进行控制。此外，与信号输入端IN相连接的第一下拉控制模块102可以对下拉控制节点PD以及第二上拉控制模块105进行控制。在此基础上，第二下拉控制模块106又可以对下拉控制节点PD的电位产生影响，第二上拉控制模块105又可以对上拉控制节点PU的电位产生影响。因此通过第一上拉控制模块101、第一下拉控制模块102、第二上拉控制模块105、以及第二下拉控制模块106，可以对上拉控制节点PU以及下拉控制节点PD电位的控制，进而在上拉控制节点PU的控制下，可以使得上拉模块103将第二电压端VGH的信号输出至信号输出端OUTPUT，或者在下拉控制节点PD的控制下，可以使得下拉模块104将第一电压端VGL的电压输出至信号输出端OUTPUT。
然而，第一电压端VGL和第二电压端VGH的电压输出时间又能够决定信号输出端OUTPUT输出信号的脉宽。所以在上拉控制模块101、第一下拉控制模块102、上拉模块103、下拉模块104、第二上拉控制模块105、以及第二下拉控制模块106的共同作用下，可以对信号输出端OUTPUT输出信号的脉宽进行调整，以使得OUTPUT输出信号的脉宽与信号输入端IN的信号的脉宽相匹配。从而可以通过对信号输入端IN信号的脉宽进行调节，以达到对每一级移位寄存器单元信号输出端OUTPUT信号脉宽进行调节的目的。
在此情况下，当上述移位寄存器单元构成的GOA电路应用至AMOLED显示装置时，由于信号输入端IN输出信号脉冲宽度发生变化时，如图1b所示，信号输出端OUTPUT输出信号的脉冲宽度也相应发生变化，因此，信号输出端OUTPUT能够输出PWM(英文全称：PulseWidth Modulation，中文全称：脉冲宽度调制)信号。具体的，例如信号输入端IN输出的信号V(in)相对于信号V(in)’而言，脉冲宽度较窄，因此对应的OUTPUT输出信号V(s)方波的占空比为10％，相对于信号V(s)’方波的占空比40％而言，脉冲宽度较窄。
基于此，例如，当信号输出端OUTPUT与如图1c所示的像素电路中的晶体管M的栅极相连接时，能够通过控制该晶体管M的通断时长，以达到控制与该晶体管M相连接的发光二极管D的发光时长，具体的，当信号输出端OUTPUT输出端的PWM信号方波的占空比为10％时，该像素在一图像帧内的有效发光亮度为该发光二极管D在一图像帧内全亮时达到的亮度阈值的10％，而当信号输出端OUTPUT输出端的PWM信号方波的占空比为40％时，该像素在一图像帧内的有效发光亮度为该发光二极管D在一图像帧内全亮时达到的亮度阈值的40％。需要说明的是，图1c从中，晶体管M通过驱动晶体管Md与发光二极管D相连接，该驱动晶体管Md能够根据数据线输入的数据电压VDATA驱动发光二极管D进行发光。
由于一级移位寄存器单元的信号输出端OUTPUT与一行像素中每一个像素电路中的晶体管M相连接，从而可以对一行像素中所有发光二极管D的发光时长进行控制，从而在一图像帧内，当由上述移位寄存器单元级联构成的栅极驱动电路对显示器的栅线进行逐行扫描时，能够逐行对发光二极管D的有效发光亮度进行逐行控制，最终达到对整屏亮度进行调节的目的。
或者，当上述移位寄存器单元构成的GOA电路应用至TFT-LCD时，如果TFT-LCD显示面板的尺寸较大，可以通过增加信号输入端IN信号的脉宽，以使得每一级移位寄存器单元信号输出端OUTPUT信号的脉宽也相应增加，从而可以避免距离该GOA电路较远的像素单元由于信号输出端OUTPUT信号的脉宽较窄而出现充电不足的现象。
当然上述仅仅是对信号输出端OUTPUT信号的脉宽可以调整的应用场景的举例说明，其它场景在此不再一一举例。
如图2所示，以下通过具体的实施例对上述移位寄存器单元中的各个子模块的具体结构进行详细的举例说明。
上述第一上拉控制模块101包括第一晶体管T1、第二晶体管T2、第三晶体管T3以及第一电容C1。
其中，第一晶体管T1的栅极连接第一时钟信号端CK1，第一极连接第一电压端VGL，第二极与第二晶体管T2的栅极相连接。
第二晶体管T2第一极连接第一电压端VGL，第二极连接第三晶体管T3的第一极。
第三晶体管T3的栅极连接第二时钟信号端CK2，第二极连接上拉控制节点PU。
第一电容C1的一端连接所述第二时钟信号端CK2，另一端与所述第二晶体管T2的栅极相连接。
此外，如图3所示，该第一上拉控制模块101在连接第一下拉控制模块102时，还可以包括第四晶体管T4，该第四晶体管T4的栅极连接第一下拉控制模块102，第一极连接第一时钟信号端CK1，第二极与第二晶体管T2的栅极相连接。
上述第一下拉控制模块102包括第五晶体管T5，第五晶体管T5的栅极连接第一时钟信号端CK1，第一极连接信号输入端IN，第二极与下拉控制节点PD相连接。
上述上拉模块103包括第六晶体管T6和第二电容C2。
其中，第六晶体管T6的栅极连接上拉控制节点PU，第一极连接第二电压端VGH，第二极与信号输出端OUTPUT相连接。
第二电容C2的一端连接第二电压端VGH，另一端与第六晶体管T6的栅极相连接。
上述下拉模块104包括第七晶体管T7和第三电容C3。
其中，第七晶体管T7的栅极连接下拉控制节点PD，第一极连接第一电压端VGL，第二极与信号输出端OUTPUT相连接。
第三电容C3的一端连接第七晶体管T7的栅极，另一端与第七晶体管T7的第二极相连接。
上述第二上拉控制模块105包括第八晶体管T8，第八晶体管T8的栅极连接下拉控制节点PD，第一极连接第二电压端VGH，第二极与上拉控制节点PU相连接。
上述第二下拉控制模块106包括第九晶体管T9和第十晶体管T10。
其中，第九晶体管T9的栅极连接上拉控制节点PU，第一极连接第二电压端VGH，第二极与第十晶体管T10的第一极相连接。
第十晶体管T10的栅极连接第二时钟信号端CK2，第二极与下拉控制节点PD相连接。
以下结合图4对如图3所示的移位寄存器单元中各个晶体管的通断状态进行详细的说明。需要说明的是，本发明实施例中，是以第一电压端VGL输入低电平或接地，第二电压端VGH输入高电平为例进行的说明。
一图像帧的第一阶段S1，IN＝1，CK1＝0，CK2＝1；其中“0”表示低电平，“1”表示高电平。
第一时钟信号端CK1输入低电平，第一晶体管T1和第五晶体管T5导通，第一电压端VGL的电压通过第一晶体管T1输出至第二晶体管T2的栅极，将第二晶体管T2导通，并通过第一电容C1将上述第一电压端VGL的低电平进行存储。第二时钟信号端CK2输入高电平，第三晶体管T3截止。此外，信号输入端IN输入的高电平通过第五晶体管T5输出至第四晶体管T4的栅极，第四晶体管T4截止。
由于第三晶体管T3截止，第九晶体管T9和第六晶体管T6的栅极无信号输入，均处于截止状态，且在第二时钟信号端CK2的控制下第十晶体管T10截止。此外，信号输入端IN输入的高电平通过第五晶体管T5输出至下拉控制节点PD，在该下拉控制节点PD的控制下第八晶体管T8截止。然而，由于第三电容C3以及作为驱动晶体管的第七晶体管T7在上一图像帧存储有低电平，从而通过该低电平使得第七晶体管T7导通，并将第一电压端VGL的信号输出至信号输出端OUTPUT。
综上所述，信号输出端OUTPUT在本阶段保持输出低电平。
一图像帧的第二阶段S2，IN＝1，CK1＝1，CK2＝0。
第一时钟信号端CK1输入高电平，第一晶体管T1、第五晶体管T5截止。第二时钟信号端CK2输入低电平，第三晶体管T3导通，第一电容C1将上一阶段存储有低电平输出至第二晶体管T2的栅极，第二晶体管T2导通，进而将第一端电压VGL的信号输出至上拉控制节点PU。
在上拉控制节点PU的低电平控制下，第九晶体管T9导通，同时在第二时钟信号端CK2的低电平控制下第十晶体管T10导通。这样一来，第二电压端VGH输出的高电平输出至下拉控制节点PD。在下拉控制节点PD的高电平控制下、第四晶体管T4、第七晶体管T7和第八晶体管T8处于截止状态。
此外，在上拉控制节点PU的低电平控制下，第六晶体管T6导通，可以将第二端电压VGH的高电平输出至信号输出端OUTPUT，且第二电容C2将上拉控制节点PU的低电平进行存储。
综上所述，信号输出端OUTPUT在本阶段保持输出高电平。
一图像帧的第三阶段S3，IN＝1，CK1＝0，CK2＝1。
第一时钟信号端CK1输入低电平，第一晶体管T1和第五晶体管T5导通，第一电压端VGL的低电平通过第一晶体管T1输出至第二晶体管T2的栅极，将第二晶体管T2导通，并通过第一电容C1将上述第一电压端VGL的低电平进行存储。第二时钟信号端CK2输入高电平，第三晶体管T3截止。由于第三晶体管T3截止，第九晶体管T9栅极无信号输入，处于截止状态，且在第二时钟信号端CK2的高电平控制下第十晶体管T10截止。
此外，信号输入端IN输入的高电平通过第五晶体管T5输出至第四晶体管T4的栅极以及下拉控制节点PD。此时，第四晶体管T4截止，且在该下拉控制节点PD的控制下，第八晶体管T8第七晶体管T7均处于截止状态。
在此情况下，第二电容C2将上一阶段存储的低电平输出至第六晶体管T6的栅极，第六晶体管T6导通，并将第二电压端VGH的高电平输出至信号输出端OUTPUT。
综上所述，信号输出端OUTPUT在本阶段保持输出高电平。
一图像帧的第四阶段S4，IN＝0，CK1＝1，CK2＝0。
第一时钟信号端CK1输入高电平，第一晶体管T1、第五晶体管T5截止。第二时钟信号端CK2输入低电平，第三晶体管T3导通，第一电容C1将上一阶段存储有低电平输出至第二晶体管T2的栅极，第二晶体管T2导通，进而将第一端电压VGL的信号输出至上拉控制节点PU。
在上拉控制节点PU的低电平控制下，第九晶体管T9导通，同时在第二时钟信号端CK2的低电平控制下第十晶体管T10导通。这样一来，第二电压端VGH输出的高电平输出至下拉控制节点PD。在下拉控制节点PD的控制下第四晶体管T4、第七晶体管T7和第八晶体管T8处于截止状态。
此外，在上拉控制节点PU的低电平控制下，第六晶体管T6导通，可以将第二端电压VGH的高电平出至信号输出端OUTPUT，且第二电容C2将上拉控制节点PU的低电平进行存储。
综上所述，信号输出端OUTPUT在本阶段保持输出高电平。
一图像帧的第五阶段S5，IN＝0，CK1＝0，CK2＝1。
第一时钟信号端CK1输入低电平，第一晶体管T1和第五晶体管T5导通，第一电压端VGL的电压通过第一晶体管T1输出至第二晶体管T2的栅极，将第二晶体管T2导通。第二时钟信号端CK2输入高电平，第三晶体管T3截止。由于第三晶体管T3截止，此时，第九晶体管T9和第六晶体管T6的栅极无信号输入，均处于截止状态，且在第二时钟信号端CK2的控制下第十晶体管T10截止。
此外，由于信号输入端IN的低电平，通过第五晶体管T5将该低电平输出至第四晶体管T4的栅极和下拉控制节点PD，第四晶体管T4导通，且在该下拉控制节点PD的控制下第七晶体管T7和第八晶体管T8导通。通过第八晶体管T8能够将第二电压端VGH的高电平输出至上拉控制节点PU，从而在上拉控制节点PU的控制下，确保第六晶体管T6处于截止状态，避免第六晶体管T6由于误导通而将第二电压端VGH的高电平输出至信号输出端OUTPUT。
此外，第七晶体管T7导通，能够将第一电压端VGL的信号输出至信号输出端OUTPUT。
综上所述，信号输出端OUTPUT在本阶段保持输出低电平。
需要说明的，只有在第五阶段S5第四晶体管T4才导通，通过第四晶体管T4可以将第一时钟信号端CK1的低电平输出至第二晶体管T2的栅极，确保第二晶体管T2处于导通状态，从而可以避免当第一晶体管T1在第五阶段S5损坏而无法导通时，不能将第一电压端VGL的低电平输出至第二晶体管T2，使得第二晶体管T2无法在第五阶段S5导通。
此外，本发明中晶体管的通、断过程均是以所有晶体管为P型晶体管为例进行的说明。当所有晶体管均为N型时，需要对图4中各个控制信号进行翻转，且将图1-图3中与第一电压端VGL相连接的模块或者晶体管连接至第二电压端VGH，与第二电压端VGH相连接的模块或者晶体管连接至第一电压端VGL。
本发明的实施例还提供一种栅极驱动电路，如图5所示，包括至少两级级联的如上所述的任意一种移位寄存器单元，具有与前述实施例提供的移位寄存器单元相同的结构和有益效果，由于前述实施例已经对该移位寄存器单元的结构和有益效果进行了详细的描述，此处不再赘述。
其中，第一级移位寄存器单元RS1的信号输入端IN连接起始信号端STV，除了第一级移位寄存器单元RS1以外，上一级移位寄存器单元RS(n-1)的信号输出端OUTPUT与下一级移位寄存器单元RS(n)的信号输入端IN相连接。其中，起始信号端STV用于输出起始信号，该栅极驱动电路的第一级移位寄存器单元RS1在接收到上述起始信号后开始对栅线(G1、G2……Gn)进行逐行扫描。
本发明实施例提供一种显示装置，包括如上所述的栅极驱动电路，具有与前述实施例提供的栅极驱动电路相同的结构和有益效果。由于前述实施例已经对栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。
需要说明的是，在本发明实施例中，显示装置可以为有机发光二极管显示面板，例如该显示装置可以应用至显示器、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件中。
本发明实施例提供一种用于驱动上述任意一种移位寄存器单元的方法。在一图像帧时间内，该方法包括：
第一阶段S1，在第二时钟信号端CK2的控制下，第一上拉控制模块101向上拉控制节点PU无信号输出，且将第一电压端VGL的电压进行存储。此时，第二下拉控制106模块关闭。
具体的，第一时钟信号端CK1输入低电平，第一上拉控制模块101中的第一晶体管T1导通，将第一电压端VGL输出的低电平存储至第一电容C1。同时，第二时钟信号端CK2输入高电平，第一上拉控制模块101中的第三晶体管T3截止，从而使得第三晶体管T3无信号向上拉控制节点PU输出。在此情况下，第二下拉控制106中的第九晶体管T9的栅极无信号输入，处于截止状态，且第二时钟信号端CK2的高电平控制下，第十晶体管T10截止，因此，第二下拉控制模块106关闭。
此外，在第一时钟信号端CK1的控制下，第一下拉控制模块102开启，并将信号输入端IN的电压输出至下拉控制节点PD。
具体的，第一时钟信号端CK1输入低电平，将第五晶体管T5导通，从而开启第一下拉控制模块102，并通过第五晶体管T5将信号输入端IN的高电平输出至下拉控制节点PD。
接下来，在下拉控制节点PD的控制下，第二上拉控制模块105处于关闭状态，且上拉模块103处于关闭状态。
具体的，在下拉控制节点PD的高电平控制下，第八晶体管T8截止，从而使得第二上拉控制模块105处于关闭状态。并且由于上拉模块103中的第六晶体管T6的栅极与上述上拉控制节点PU相连接，因此该第六晶体管T6截止，使得上拉模块103处于关闭状态。
最后，下拉模块104在上一图像帧存储电压的控制下，将第一电压端VGL的信号输出至信号输出端OUTPUT。
具体的，由于下拉模块104中的第三电容C3在上一图像帧存储有低电平，从而通过该低电平使得该下拉模块104中的第七晶体管T7导通，并通过第七晶体管T7将第一电压端VGL的信号输出至信号输出端OUTPUT。
综上所述，该阶段信号输出端OUTPUT保持低电平输出。
第二阶段S2，在第一时钟信号端CK1和第二时钟信号端CK2的控制下，第一上拉控制模块101将第一电压端VGL的电压输出至上拉控制节点PU。此时，第二下拉控制模块106在上拉控制节点PU以及第二时钟信号端CK2的控制下，将第二电压端VGH的电压输出至下拉控制节点PD。
具体的，第一时钟信号端CK1输入高电平，第一上拉控制模块101中第一晶体管T1截止，第一电容C1将上一阶段存储的低电平输出至第二晶体管T2的栅极，该第二晶体管T2导通。此时，第二时钟信号端CK2输入低电平，第三晶体管T3导通，从而使得第一上拉控制模块101将第一电压端VGL的电压输出至上拉控制节点PU。
在上拉控制节点PU的控制下，第九晶体管T9导通，且第二时钟信号端CK2输入低电平，第十晶体管T10导通，从而使得第二下拉控制模块106将第二电压端VGH的高电平输出至下拉控制节点PD。
接下来，在上拉控制节点PU的控制下，上拉模块103将第二电压端VGH的电压输出至信号输出端OUTPUT，并将上拉控制节点PU的电压进行存储。
具体的，在上拉控制节点PU的低电平控制下，上拉模块103中的第六晶体管T6导通，从而通过上拉模块103将第二电压端VGH的高电平输出至信号输出端OUTPUT。并且该上拉模块103中的第二电容C2还将上拉控制节点PU的低电平进行存储。
接下来，在第一时钟信号端CK1的控制下，第一下拉控制模块102关闭。具体的，第一时钟信号端CK1输出高电平，第五晶体管T5截止，使得第一下拉控制模块102关闭。
最后，下拉模块104和第二上拉控制模块105在下拉控制节点PD的控制下，处于关闭状态。具体的，在下拉控制节点PD的高电平控制下，第八晶体管T8和第七晶体管T7均处于截止状态，使得下拉模块104和第二上拉控制模块105均处于关闭状态。
综上所述，该阶段信号输出端OUTPUT保持高电平输出。
第三阶段S3，在第二时钟信号端CK2的控制下，第一上拉控制模块101向上拉控制节点PU无信号输出，且将第一电压端VGL的电压进行存储。此时，第二下拉控制模块106关闭；
具体的，第一时钟信号端CK1输入低电平，第一上拉控制模块101中的第一晶体管T1导通，将第一电压端VGL输出的低电平存储至第一电容C1。同时，第二时钟信号端CK2输入高电平，第一上拉控制模块101中的第三晶体管T3截止，从而使得第三晶体管T3无信号向上拉控制节点PU输出。在此情况下，第二下拉控制106中的第九晶体管T9的栅极无信号输入，处于截止状态，且第二时钟信号端CK2的高电平控制下，第十晶体管T10截止，因此，第二下拉控制模块106关闭。
接下来，上拉模块103在第二阶段存储电压的控制下保持开启状态，并将所第二电压端VGH的信号输出至信号输出端OUTPUT。
具体的，上拉模块103中的第二电容C2将上一阶段存储的低电平释放，使得第六晶体管T6导通，从而使得上拉模块103将第二电压端VGH的信号输出至信号输出端OUTPUT。
接下来，在第一时钟信号端CK1的控制下，第一下拉控制模块102将信号输入端IN的电压输出至下拉控制节点PD，在下拉控制节点PD的控制下，第二上拉控制模块105处于关闭状态。且下拉模块104在下拉控制节点PD的控制下处于关闭状态。
具体的，在第一时钟信号端CK1输出低电平，第五晶体管T5导通，使得第一下拉控制模块将信号输入端IN的高电平输出至下拉控制节点PD。在该下拉控制节点PD的高电平控制下，第二上拉控制模块105中的第八晶体管T8，以及下拉模块104中的第七晶体管T7处于截止状态，从而使得第二上拉控制模块105和下拉模块104均处于关闭状态。
综上所述，该阶段信号输出端OUTPUT保持高电平输出。
第四阶段S4，第一上拉控制模块101在第三阶段存储电压以及第二时钟信号端CK2的控制下，将第一电压端VGL的电压输出至上拉控制节点PU。此时，第二下拉控制模块106在上拉控制节点PU以及第二时钟信号端CK2的控制下，将第二电压端VGH的电压输出至下拉控制节点PD。
具体的，由于第一上拉控制模块101中的第一电容C1在上一阶段存储有低电平，从而通过该低电平使得第二晶体管T2导通。同时，第二时钟信号端CK2输入低电平，第三晶体管T3导通，使得第一上拉控制模块101将第一电压端VGL的低电平输出至上拉控制节点PU。此外，上拉控制节点PU的控制下，第九晶体管T9导通，且第二时钟信号端CK2输入低电平，第十晶体管T10导通，从而使得第二下拉控制模块106将第二电压端VGH的高电平输出至下拉控制节点PD。
接下来，上拉模块103在上拉控制节点PU的控制下，将第二电压端VGH的电压输出至信号输出端OUTPUT。具体的，在上拉控制节点PU的低电平控制下，第六晶体管T6导通，使得上拉模块103，将第二电压端VGH的高电平输出至信号输出端OUTPUT。
接下来，第一下拉控制模块102在第一时钟信号端CK1的控制下处于关闭状态。具体的，第一时钟信号端CK1输出高电平，第五晶体管T5截止，第一下拉控制模块102关闭。
接下来，第二上拉控制模块105和下拉模块104在下拉控制节点PD的控制下，处于关闭状态。具体的，在下拉控制节点PD的高电平控制下，第八晶体管T8和第七晶体管T7截止，使得第二上拉控制模块105和下拉模块104均处于关闭状态。
综上所述，该阶段信号输出端OUTPUT保持高电平输出。
第五阶段S5，在第二时钟信号端CK2的控制下，第一上拉控制模块101向上拉控制节点PU无信号输出，且将第一电压端VGL的电压进行存储。此时，第二下拉控制106模块关闭。
具体的，第一时钟信号端CK1输入低电平，第一上拉控制模块101中的第一晶体管T1导通，将第一电压端VGL输出的低电平存储至第一电容C1。同时，第二时钟信号端CK2输入高电平，第一上拉控制模块101中的第三晶体管T3截止，从而使得第三晶体管T3无信号向上拉控制节点PU输出。在此情况下，第二下拉控制106中的第九晶体管T9的栅极无信号输入，处于截止状态，且第二时钟信号端CK2的高电平控制下，第十晶体管T10截止，因此，第二下拉控制模块106关闭。
接下来，在第一时钟信号端CK1的控制下，第一下拉控制模块102将信号输入端IN的电压输出至下拉控制节点PD。具体的，在第一时钟信号端CK1的低电平控制下，第五晶体管T5导通，使得第一下拉控制模块102将信号输入端IN的低电平输出至下拉控制节点PD。
接下来，在下拉控制节点PD的控制下，第二上拉控制模块105将第二电压端VGH的信号输出至上拉控制节点PU。此时，在上拉控制节点PU的控制下，上拉模块103关闭。具体的，在下拉控制节点PD的低电平控制下，第八晶体管T8导通，使得第二上拉控制模块105将第二电压端VGH的高电平输出至上拉控制节点PU。此时，该上拉控制节点PU的高电平控制下，第六晶体管T6截止，上拉模块103关闭。
接下来，在下拉控制节点PD的控制下，下拉模块104将第一电压端VGL的电压输出至信号输出端OUTPUT，并将下拉控制节点PD的电压进行存储。具体的，在下拉控制节点PD的低电平控制下，下拉模块104中的第七晶体管T7导通，以将第一电压端VGL的低电平输出至信号输出端OUTPUT。同时，下拉模块104中的第三电容C3将上述下拉控制节点PD的低电平进行存储，以在下一图像帧的第一阶段时能够使得第七晶体管T7导通。
综上所述，该阶段信号输出端OUTPUT保持低电平输出。
需要说明的是，下一图像帧内该移位寄存器单元的工作过程同上，包括上述第一阶段S1至第五阶段S5。当需要对像素电路中的发光二极管D的发光时长进行调整，例如需要增加发光二极管D的发光时长时，可以增加起始信号端STV输入信号的脉宽，以增加每个移位寄存器单元的信号输入端IN输入的信号脉宽，可以使得每个移位寄存器单元的信号输出端OUTPUT输出的信号重复多次上述第二阶段S2至第四阶段S4，最终达到增加信号输出端OUTPUT输出信号脉宽的目的。这样一来，当信号输出端OUTPUT输出信号脉宽增加后，可以增加与该信号输出端OUTPUT相连接的一行像素电路中发光二极管D的发光时长，从而提高了一行像素电路中发光二极管D的有效发光亮度。在此情况下，当由上述移位寄存器单元级联构成的栅极驱动电路对显示器的栅线进行逐行扫描时，能够逐行增加发光二极管D的有效发光亮度，最终达到增加整屏亮度的目的。
当然，上述是以增加整屏亮度时对信号输出端OUTPUT脉宽进行调整的说明，当需要降低整屏亮度时，可以减小OUTPUT输出的信号重复上述第二阶段S2至第四阶段S4的次数。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括第一上拉控制模块、第一下拉控制模块、上拉模块、下拉模块、第二上拉控制模块、以及第二下拉控制模块；
所述第一上拉控制模块连接上拉控制节点、第一电压端、第一时钟信号端以及第二时钟信号端；用于在所述第一时钟信号端和所述第二时钟信号端的控制下，将所述第一电压端的电压输出至所述上拉控制节点；
所述上拉模块连接所述上拉控制节点、第二电压端以及信号输出端；用于在所述上拉控制节点的控制下，将所述第二电压端的电压输出至所述信号输出端；
所述第一下拉控制模块连接下拉控制节点、所述第一时钟信号端、信号输入端；用于在所述第一时钟信号端的控制下，将所述信号输入端的电压输出至所述下拉控制节点；
所述下拉模块连接所述下拉控制节点、所述第一电压端和所述信号输出端；用于在所述下拉控制节点的控制下，将所述第一电压端的电压输出至所述信号输出端；
所述第二上拉控制模块连接所述上拉控制节点、所述下拉控制节点以及所述第二电压端；用于在所述下拉控制节点的控制下，将所述第二电压端的电压输出至所述上拉控制节点；
所述第二下拉控制模块连接所述上拉控制节点、所述下拉控制节点、所述第二电压端以及所述第二时钟信号端；用于在所述上拉控制节点以及所述第二时钟信号端的控制下，将所述第二电压端的电压输出至所述下拉控制节点；
其中，所述上拉模块包括第六晶体管和第二电容；所述第六晶体管的栅极连接所述上拉控制节点，第一极连接所述第二电压端，第二极与所述信号输出端相连接；所述第二电容的一端连接所述第二电压端，另一端与所述第六晶体管的栅极相连接。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一上拉控制模块包括第一晶体管、第二晶体管、第三晶体管以及第一电容；
所述第一晶体管的栅极连接所述第一时钟信号端，第一极连接所述第一电压端，第二极与所述第二晶体管的栅极相连接；
所述第二晶体管第一极连接所述第一电压端，第二极连接所述第三晶体管的第一极；
所述第三晶体管的栅极连接所述第二时钟信号端，第二极连接所述上拉控制节点；
所述第一电容的一端连接所述第二时钟信号端，另一端与所述第二晶体管的栅极相连接。
3.根据权利要求2所述的移位寄存器单元，其特征在于，当所述第一上拉控制模块还连接第一下拉控制模块时，所述第一上拉控制模块还包括第四晶体管，所述第四晶体管的栅极连接所述第一下拉控制模块，第一极连接所述第一时钟信号端，第二极与所述第二晶体管的栅极相连接。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一下拉控制模块包括第五晶体管，所述第五晶体管的栅极连接所述第一时钟信号端，第一极连接所述信号输入端，第二极与所述下拉控制节点相连接。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括第七晶体管和第三电容；
所述第七晶体管的栅极连接所述下拉控制节点，第一极连接所述第一电压端，第二极与所述信号输出端相连接；
所述第三电容的一端连接所述第七晶体管的栅极，另一端与所述第七晶体管的第二极相连接。
6.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二上拉控制模块包括第八晶体管，所述第八晶体管的栅极连接所述下拉控制节点，第一极连接所述第二电压端，第二极与所述上拉控制节点相连接。
7.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二下拉控制模块包括第九晶体管和第十晶体管；
所述第九晶体管的栅极连接所述上拉控制节点，第一极连接所述第二电压端，第二极与所述第十晶体管的第一极相连接；
所述第十晶体管的栅极连接第二时钟信号端，第二极与所述下拉控制节点相连接。
8.一种栅极驱动电路，其特征在于，包括至少两级级联的如权利要求1-7任一项所述的移位寄存器单元；
第一级移位寄存器单元的信号输入端连接起始信号端；
除了第一级移位寄存器单元以外，上一级所述移位寄存器单元的信号输出端与下一级移位寄存器单元的信号输入端相连接。
9.一种显示装置，其特征在于，包括如权利要求8所述的栅极驱动电路。
10.一种用于驱动如权利要求1-7任一项所述的移位寄存器单元的方法，其特征在于，在一图像帧时间内，所述方法包括：
第一阶段，在第二时钟信号端的控制下，第一上拉控制模块向上拉控制节点无信号输出，且将第一电压端的电压进行存储；此时，第二下拉控制模块关闭；
在第一时钟信号端的控制下，第一下拉控制模块开启，并将信号输入端的电压输出至下拉控制节点；
在所述下拉控制节点的控制下，第二上拉控制模块处于关闭状态，且上拉模块处于关闭状态；
下拉模块在上一图像帧存储电压的控制下，将第一电压端的信号输出至信号输出端；
第二阶段，在所述第一时钟信号端和所述第二时钟信号端的控制下，所述第一上拉控制模块将所述第一电压端的电压输出至所述上拉控制节点；此时，所述第二下拉控制模块在所述上拉控制节点以及所述第二时钟信号端的控制下，将所述第二电压端的电压输出至所述下拉控制节点；
在所述上拉控制节点的控制下，所述上拉模块将第二电压端的电压输出至所述信号输出端，并将所述上拉控制节点的电压进行存储；
在所述第一时钟信号端的控制下，所述第一下拉控制模块关闭；
所述下拉模块和所述第二上拉控制模块在所述下拉控制节点的控制下，处于关闭状态；
第三阶段，在第二时钟信号端的控制下，所述第一上拉控制模块向上拉控制节点无信号输出，且将所述第一电压端的电压进行存储；此时，第二下拉控制模块关闭；
所述上拉模块在所述第二阶段存储电压的控制下保持开启状态，并将所述第二电压端的信号输出至所述信号输出端；
在第一时钟信号端的控制下，所述第一下拉控制模块将所述信号输入端的电压输出至所述下拉控制节点；在所述下拉控制节点的控制下，所述第二上拉控制模块处于关闭状态；
所述下拉模块在所述下拉控制节点的控制下处于关闭状态；
第四阶段，所述第一上拉控制模块在所述第三阶段存储电压以及所述第二时钟信号端的控制下，将所述第一电压端的电压输出至所述上拉控制节点；此时，所述第二下拉控制模块在所述上拉控制节点以及所述第二时钟信号端的控制下，将所述第二电压端的电压输出至所述下拉控制节点；
所述上拉模块在所述上拉控制节点的控制下，将所述第二电压端的电压输出至所述信号输出端；
所述第一下拉控制模块在第一时钟信号端的控制下处于关闭状态；
所述第二上拉控制模块和所述下拉模块在所述下拉控制节点的控制下，处于关闭状态；
第五阶段，在第二时钟信号端的控制下，所述第一上拉控制模块向上拉控制节点无信号输出，且将所述第一电压端的电压进行存储；此时，第二下拉控制模块关闭；
在第一时钟信号端的控制下，所述第一下拉控制模块将所述信号输入端的电压输出至所述下拉控制节点；
在所述下拉控制节点的控制下，所述第二上拉控制模块将所述第二电压端的信号输出至所述上拉控制节点；此时，在所述上拉控制节点的控制下，所述上拉模块关闭；
在所述下拉控制节点的控制下，所述下拉模块将所述第一电压端的电压输出至所述信号输出端，并将所述下拉控制节点的电压进行存储。
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