CN106601179B - 移位寄存单元、移位寄存器、栅极驱动电路和显示面板 - Google Patents

移位寄存单元、移位寄存器、栅极驱动电路和显示面板 Download PDF

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Abstract

本发明提供一种移位寄存单元，其中，所述移位寄存单元的工作阶段包括多个帧周期，每个帧周期包括多个不同的帧，所述移位寄存单元包括触发信号输入端、输入模块、上拉模块、下拉控制模块、多个下拉模块和信号输出端,所述下拉控制模块能够在同一个帧周期的各个帧的下拉阶段依次向各个所述下拉模块的控制端提供有效信号。本发明还提供一种移位寄存器、一种栅极驱动电路和一种显示面板，所述移位寄存单元具有较长的使用寿命，并且，所述移位寄存单元具有较好的电性能，能够满足高信赖性产品的要求。

Description

移位寄存单元、移位寄存器、栅极驱动电路和显示面板
技术领域
本发明涉及显示技术领域，具体地，涉及一种移位寄存单元、一种包括该移位寄存单元的移位寄存器、一种包括该移位寄存器的栅极驱动电路和一种包括该栅极驱动电路的显示面板。
背景技术
为了减小显示装置的边框，通常将栅极驱动电路的移位寄存器集成在阵列基板上。移位寄存器包括级联的多级移位寄存单元，通常，移位寄存单元包括多个晶体管。随着显示装置的功能越来越强大，人们使用显示装置的时间也越来越长，因此，如何提高移位寄存单元中晶体管的使用寿命成为本领域亟待解决的技术问题。
发明内容
本发明的目的在于提供一种移位寄存单元、一种包括该移位寄存单元的移位寄存器、一种包括该移位寄存器的栅极驱动电路和一种包括该栅极驱动电路的显示面板。所述移位寄存单元具有较长的使用寿命。
为了实现上述目的，作为本发明的一个方面，提供一种移位寄存单元，其中，所述移位寄存单元的工作阶段包括多个帧周期，每个帧周期包括多个不同的帧，所述移位寄存单元包括触发信号输入端、输入模块、上拉模块、下拉控制模块、多个下拉模块和信号输出端，
所述触发信号输入端与所述输入模块的控制端电连接，且所述触发信号输入端能够在所述移位寄存单元的充电阶段向所述输入模块的控制端提供有效信号；
所述输入模块的输出端与所述上拉模块的控制端电连接，所述输入模块能够在该输入模块的控制端接收到有效信号时，向所述上拉模块的控制端提供有效信号；
所述上拉模块的输入端与初始信号端电连接，所述上拉模块的输出端与所述信号输出端电连接，所述上拉模块能够在该上拉模块的控制端接收到有效信号时，将该上拉模块的输入端与该上拉模块的输出端导通；
每个所述下拉模块的输入端均与第二电平信号端电连接，每个所述下拉模块的第一输出端均与所述信号输出端电连接，每个所述下拉模块的第二输出端均与所述上拉模块的控制端电连接，对于任意一个下拉模块而言，当所述下拉模块的控制端接收到有效信号时，所述下拉模块的输入端和该下拉模块的第一输出端、该下拉模块的第二输出端导通；
所述下拉控制模块包括多个下拉控制信号输出端，各个下拉控制信号输出端分别与各个所述下拉模块的控制端电连接，所述下拉控制模块能够在同一个帧周期的各个帧的下拉阶段依次向各个所述下拉模块的控制端提供有效信号。
优选地，每个所述帧周期包括奇数帧和偶数帧，所述下拉模块包括奇数帧下拉模块和偶数帧下拉模块，
所述下拉控制模块能够在奇数帧的下拉阶段向所述奇数帧下拉模块的控制端输出有效信号，并向所述偶数帧下拉模块的控制端输出无效信号，
所述下拉控制模块能够在偶数帧的下拉阶段向所述偶数帧下拉模块的控制端输出有效信号，并向所述奇数帧下拉模块的控制端输出无效信号。
优选地，所述下拉控制模块包括下拉控制子模块、奇数帧触发子模块和偶数帧触发子模块，所述下拉控制模块的第一输出端包括所述奇数帧触发子模块的第一输出端和所述偶数帧下拉模块的第一输出端，所述下拉模块的第二输出端包括所述奇数帧下拉模块的第二输出端和所述偶数帧触发子模块的第二输出端；
所述移位寄存单元还包括第一帧类别信号输入端和第二帧类别信号输入端，
所述下拉控制子模块能够在各帧的下拉阶段输出有效信号；
所述奇数帧触发子模块的控制端与所述第一帧类别信号输入端电连接，所述奇数帧触发子模块的第一输入端与所述下拉控制子模块的输出端电连接，所述奇数帧触发子模块的第二输入端与所述第二电平信号端电连接，所述奇数帧触发子模块的第一输出端与所述偶数帧下拉模块的控制端电连接，所述奇数帧触发子模块的第二输出端与所述奇数帧下拉模块的控制端电连接，所述奇数帧触发子模块的控制端接收到有效信号时，将所述奇数帧触发子模块的第二输入端与所述奇数帧触发子模块的第一输出端导通，并将所述奇数帧触发子模块的第一输入端与所述奇数帧触发子模块的第二输出端导通；
所述偶数帧触发子模块的控制端与所述第二帧类别信号输入端电连接，所述偶数帧触发子模块的第一输入端与所述下拉控制子模块的输出端电连接，所述偶数帧触发子模块的第二输入端与所述第二电平信号端电连接，所述偶数帧触发子模块的第一输出端与所述奇数帧下拉模块的控制端电连接，所述偶数帧触发子模块的第二输出端与所述偶数帧下拉模块的控制端电连接，所述偶数帧触发子模块的控制端接收到有效信号时，将所述偶数帧触发子模块的第二输入端与所述偶数帧触发子模块的第一输出端导通，并将所述偶数帧触发子模块的第一输入端与所述偶数帧触发子模块的第二输出端导通。
优选地，所述奇数帧触发子模块包括第一奇数帧触发晶体管和第二奇数帧触发晶体管，
所述第一奇数帧触发晶体管的栅极与所述第一帧类别信号输入端电连接，所述第一奇数帧触发晶体管的第一极与所述奇数帧触发子模块的第一输入端电连接，所述第一奇数帧触发晶体管的第二极与所述奇数帧触发子模块的第二输出端电连接，
所述第二奇数帧触发晶体管的栅极与所述第一帧类别信号输入端电连接，所述第二奇数帧触发晶体管的第一极与所述第二电平信号端电连接，所述第二奇数帧触发晶体管的第二极与所述奇数帧触发子模块的第一输出端电连接。
优选地，所述偶数帧触发子模块包括第一偶数帧触发晶体管和第二偶数帧触发晶体管，
所述第一偶数帧触发晶体管的栅极与所述第二帧类别信号输入端电连接，所述第一偶数帧触发晶体管的第一极与所述偶数帧触发子模块的第一输入端电连接，所述第一偶数帧触发晶体管的第二极与所述偶数帧触发子模块的第二输出端电连接；
所述第二偶数帧触发晶体管的栅极与所述第二帧类别信号输入端电连接，所述第二偶数帧触发晶体管的第一极与所述第二电平信号端电连接，所述第二偶数帧触发晶体管的第二极与所述偶数帧触发子模块的第一输出端电连接。
优选地，所述奇数帧下拉模块包括第一奇数帧下拉晶体管、第二奇数帧下拉晶体管和第三奇数帧下拉晶体管；
所述第一奇数帧下拉晶体管的栅极与所述奇数帧下拉模块的控制端电连接，所述第一奇数帧下拉晶体管的第一极与所述信号输出端电连接，所述第一奇数帧下拉晶体管的第二极与所述第二电平信号端电连接；
所述第二奇数帧下拉晶体管的第一极与所述上拉模块的控制端电连接，所述第二奇数帧下拉晶体管的第二极与所述第二电平信号端电连接，所述第二奇数晶体管的栅极与所述奇数帧下拉模块的控制端电连接；
所述第三奇数帧下拉晶体管的栅极与所述上拉模块的控制端电连接，所述第三奇数帧下拉晶体管的第一极与所述奇数帧下拉模块的控制端电连接，所述第三奇数帧下拉晶体管的第二极与所述第二电平信号端电连接。
优选地，所述奇数帧下拉晶体管还包括第一存储电容，所述第一存储电容的第一端与所述奇数帧下拉模块的控制端电连接，所述第一存储电容的第二端与所述第二电平信号端电连接。
优选地，所述偶数帧下拉模块包括第一偶数帧下拉晶体管\第二偶数帧下拉晶体管、第三偶数帧下拉晶体管，
所述第一偶数帧下拉晶体管的栅极与所述偶数帧下拉模块的控制端电连接，所述第一偶数帧下拉晶体管的第一极与所述信号输出端电连接，所述第一偶数帧下拉晶体管的第二极与第二电平信号端电连接；
所述第二偶数帧下拉晶体管的栅极与所述偶数帧下拉模块的控制端电连接，所述第二偶数帧下拉晶体管的第一极与所述上拉模块的控制端电连接，所述第二偶数帧下拉晶体管的第二极与所述第二电平信号端电连接。
所述第三偶数帧下拉晶体管的栅极与所述上拉模块的控制端电连接，所述第三偶数帧下拉晶体管的第一极与所述第二电平信号端电连接，所述第三偶数帧下拉晶体管的第二极与所述偶数帧下拉模块的控制端电连接。
优选地，所述偶数帧下拉模块还包括第二存储电容，所述第二存储电容的第一端与所述偶数帧下拉模块的控制端电连接，所述第二存储电容的第二端与所述第二电平信号端电连接。
优选地，所述输入模块包括正向输入模块和反向输入模块，所述移位寄存单元包括正向信号端、反向信号端，所述触发信号输入端包括正向触发信号输入端和反向触发信号输入端，所述下拉控制子模块包括正向下拉控制子模块和反向下拉控制子模块，
所述正向输入模块的控制端与所述正向触发信号输入端电连接，所述正向输入模块的输入端与所述正向信号端电连接，所述正向输入模块的输出端与所述输入模块的输出端电连接；
所述反向输入模块的控制端与所述反向触发信号输入端电连接，所述反向输入模块的输入端与所述反向信号端电连接，所述反向输入模块的输出端与所述上拉模块的控制端电连接；
所述正向下拉控制子模块的控制端与所述正向信号端电连接，所述正向下拉控制子模块的输入端与第二时钟信号端电连接，所述正向下拉控制子模块的输出端与所述反向下拉控制子模块的输出端电连接，且与所述奇数帧信号触发子模块的第一输入端以及所述偶数帧信号触发子模块的第一输入端电连接；
所述反向下拉控制子模块的控制端与所述反向信号端电连接，所述反向下拉控制子模块的输入端与第四时钟信号端电连接，所述反向下拉控制子模块的输出端与所述正向下拉控制子模块的输出端电连接。
优选地，所述正向输入模块包括正向输入晶体管，所述正向输入晶体管的栅极与所述正向输入模块的控制端电连接，所述正向输入晶体管的第一极与所述正向输入模块的输入端电连接，所述正向输入晶体管的第二极与所述正向输入模块的输出端电连接。
优选地，所述反向输入模块包括反向输入晶体管，所述反向输入晶体管的栅极与所述反向输入模块的控制端电连接，所述反向输入晶体管的第一极与所述反向输入模块的输入端电连接，所述反向输入晶体管的第二极与所述反向输入模块的输出端电连接。
优选地，所述正向下拉控制子模块包括第一正向下拉控制晶体管和第二正向下拉控制晶体管，
所述第一正向下拉控制晶体管的栅极与所述正向下拉控制子模块的控制端电连接，所述第一正向下拉控制晶体管的第一极与所述第二时钟信号端电连接，所述第一正向下拉控制晶体管的第二极与所述第二下拉控制晶体管的栅极电连接；
所述第二正向下拉控制晶体管的第一极与所述第二时钟信号端电连接，所述第二正向下拉控制晶体管的第二极与所述正向下拉控制子模块的输出端电连接。
优选地，所述反向下拉控制子模块包括第一反向下拉控制晶体管和第二反向下拉控制晶体管，
所述第一反向下拉控制晶体管的栅极与所述反向信号端电连接，所述第一反向下拉控制晶体管的第一极与所述第四时钟信号端电连接，所述第一反向下拉控制晶体管的第二极与所述第二反向下拉控制晶体管的栅极电连接；
所述第二反向下拉控制晶体管的第一极与所述第四时钟信号端电连接，所述第二反向下拉控制晶体管的第二极与所述反向下拉控制子模块的输出端电连接。
优选地，所述上拉模块包括上拉晶体管和第三存储电容，所述信号端包括第一时钟信号端，
所述上拉晶体管的栅极与所述上拉模块的控制端电连接，所述上拉晶体管的第一极与所述第一时钟信号端电连接，所述上拉晶体管的第二极与所述信号输出端电连接；
所述第三存储电容的第一端与所述上拉晶体管的栅极电连接，所述存储电容的第二端与所述信号输出端电连接。
作为本发明的第二个方面，提供一种移位寄存器，所述移位寄存器包括级联的移位寄存单元，其中，所述移位寄存单元为本发明所提供的上述移位寄存单元。
作为本发明的第三个方面，提供一种栅极驱动电路，其中，所述栅极驱动电路包括移位寄存器和帧信号判断单元，所述移位寄存器为本发明所提供的上述移位寄存器，所述帧信号判断单元能够向所述移位寄存单元输出表征帧数的帧触发信号。
作为本发明的第四个方面，提供一种显示面板，所述显示面板包括栅极驱动电路，其中，所述栅极驱动电路为本发明所提供的上述栅极驱动电路。
在利用包括所述移位寄存单元的移位寄存器向显示面板的多条栅线提供扫描信号时，同一个帧周期中，多个下拉模块轮流工作。换言之，在同一个帧周期中，一个下拉模块工作时，其余下拉模块均处于非开启的状态。与只包括一个下拉模块的移位寄存单元相比，本发明所提供的移位寄存单元中，各个下拉模块的通电时间较短，因此，每个下拉模块都具有较长的使用寿命，从而延长了所述移位寄存单元的使用寿命。此外，所述移位寄存单元还具有较好的电性能，能够满足高信赖性产品的要求。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1是本发明所提供的移位寄存单元的模块示意图；
图2是本发明所提供的移位寄存单元的电路结构示意图；
图3是移位寄存单元的一个工作周期的时序图；
图4是本发明所提供的栅极驱动电路的示意图；
图5是正向扫描时的时序图；
图6是反向扫描时的时序图。
附图标记说明
100：输入模块 110：正向输入模块
120：反向输入模块 200：上拉模块
300：下拉控制模块 310：下拉控制子模块
320：奇数帧触发子模块 330：偶数帧触发子模块
410：奇数帧下拉模块 420：偶数帧下拉模块
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
作为本发明的一个方面，提供一种移位寄存单元，其中，所述移位寄存单元的工作阶段包括多个帧周期，每个帧周期包括多个不同的帧，如图1所示，所述移位寄存单元包括触发信号输入端INPUT、输入模块100、上拉模块200、下拉控制模块300和多个下拉模块和信号输出端OUTPUT。
触发信号输入端INPUT与输入模块100的控制端电连接，且触发信号输入端INPUT能够在所述移位寄存单元的充电阶段向所述输入模块的控制端提供有效信号。
输入模块100的输出端与上拉模块200的控制端PU电连接，输入模块100能够在该输入模块100的控制端接收到有效信号时，向上拉模块200的控制端PU提供有效信号。
上拉模块200的输入端与初始信号端电连接，上拉模块200的输出端与信号输出端OUTPUT电连接，上拉模块200能够在该上拉模块200的控制端PU接收到有效信号时，将该上拉模块200的输入端与该上拉模块200的输出端导通。
下拉模块的输入端均与第二电平信号端电连接，每个下拉模块的第一输出端均与信号输出端OUTPUT电连接，每个下拉模块的第二输出端均与上拉模块200的控制端PU电连接，对于任意一个下拉模块而言，当该下拉模块的控制端接收到有效信号时，该下拉模块的输入端和输出端导通。当下拉模块的输入端与输出端导通时，第二电平信号端VGL分别与信号输出端OUTPUT和上拉模块200的控制端PU电连接，以利用第二电平信号端VGL对信号输出端OUTPUT和上拉模块200的控制端PU放电。
下拉控制模块300包括多个下拉控制信号输出端，各个下拉控制信号输出端分别与各个所述下拉模块的控制端电连接，下拉控制模块300能够在同一个帧周期的各个帧的下拉阶段依次向各个所述下拉模块的控制端提供有效信号。
需要指出的是，此处移位寄存单元的工作阶段即为包括所述移位寄存单元的显示装置的显示阶段。每个显示阶段中都显示多帧图像。在利用包括所述移位寄存单元的移位寄存器向显示面板的多条栅线提供扫描信号时，同一个帧周期中，多个下拉模块轮流工作。换言之，在同一个帧周期中，一个下拉模块工作时，其余下拉模块均处于非开启的状态。与只包括一个下拉模块的移位寄存单元相比，本发明所提供的移位寄存单元中，各个下拉模块的通电时间较短，因此，每个下拉模块都具有较长的使用寿命，从而延长了所述移位寄存单元的使用寿命。此外，由于各个下拉模块的通电时间较短，从而使得所述下拉模块具有较好的电性能(例如，各个晶体管不容易老化等)，可以满足高信赖性产品的要求。
在本发明中，信号输出端OUTPUT与显示面板中相应的栅线电连接，即，移位寄存单元为相应的栅线提供扫描信号。
由于所述上拉模块的输入端与初始信号端电连接，因此，在输出阶段，信号输出端OUTPUT输出的信号即为初始信号端所提供的信号。在本发明中，对初始信号端的具体类型以及结构并没有特殊的限制。作为一种实施方式，初始信号端可以为图2中所示的第一时钟信号端。作为另一种实施方式，初始信号端可以为电源信号输出端(例如，高电平信号端VDD)。生产者可以根据具体的需求选择初始信号端的类型。
为了简化显示装置的具体结构，优选地，每个所述帧周期包括奇数帧和偶数帧，下拉模块包括奇数帧下拉模块410和偶数帧下拉模块420。
下拉控制模块300在奇数帧的下拉阶段向奇数帧下拉模块410的控制端PD1输出有效信号，以使得奇数帧下拉模块的输入端与输出端导通，同时，下拉控制模块300向偶数帧下拉模块420的控制端PD2输出无效信号，以控制偶数帧下拉模块420不参与工作。
所述下拉控制模块300在偶数帧的下拉阶段向偶数帧下拉模块420的控制端PD2输出有效信号，并向奇数帧下拉模块410的控制端PD1输出无效信号，以控制奇数帧下拉模块410不参与工作。
在移位寄存单元中同时设置奇数帧下拉模块410和偶数帧下拉模块420，既可以延长所述移位寄存单元的整体使用寿命，又可以减少移位寄存单元的元器件数量，便于加工制造。
在本发明中，对下拉控制模块300的具体结构并不做特殊的限定。在图2中所示的具体实施方式中，下拉控制模块300包括下拉控制子模块310、奇数帧触发子模块320和偶数帧触发子模块330，相应地，下拉控制模块300的第一输出端包括奇数帧触发子模块320的第一输出端和偶数帧触发子模块330的第一输出端、下拉控制模块300的第二输出端包括奇数帧触发子模块320的第二输出端和偶数帧触发子模块330第二输出端。
所述移位寄存单元还包括第一帧类别信号输入端GCH1和第二帧类别信号输入端GCH2。
下拉控制子模块310能够在各帧的下拉阶段输出有效信号。
奇数帧触发子模块320的控制端与第一帧类别信号输入端GCH1电连接，奇数帧触发子模块320的第一输入端与下拉控制子模块310的输出端电连接，所述奇数帧触发子模块的第二输入端与第二电平信号端VGL电连接，所述奇数帧触发子模块的第一输出端与偶数帧下拉模块420的控制端PD2电连接，奇数帧触发子模块320的第二输出端与奇数帧下拉模块410的控制端PD1电连接。奇数帧触发子模块320的控制端接收到有效信号时，将奇数帧触发子模块320的第二输入端与该奇数帧触发子模块320的第一输出端导通，并将奇数帧触发子模块320的第一输入端与该奇数帧触发子模块320的第二输出端导通。
偶数帧触发子模块330的控制端与第二帧类别信号输入端GCH2电连接，偶数帧触发子模块330的第一输入端与下拉控制子模块310的输出端电连接，偶数帧触发子模块330的第二输入端与第二电平信号端VGL电连接，偶数帧触发子模块330的第一输出端与奇数帧下拉模块410的控制端PD1电连接，偶数帧触发子模块330的第二输出端与偶数帧下拉模块420的控制端PD2电连接。当偶数帧触发子模块330的控制端接收到有效信号时，将该偶数帧触发子模块330的第二输入端与偶数帧触发子模块330的第一输出端导通，并将该偶数帧触发子模块330的第一输入端与该偶数帧触发子模块330的第二输出端导通。
当奇数帧时，奇数帧下拉模块410的控制端PD1接收到有效信号，奇数帧下拉模块410的输入端与该奇数帧下拉模块410的第一输出端和该奇数帧下拉模块410的第二输出端导通，以分别向信号输出端OUTPUT和上拉模块的控制端PU提供第二电平信号，从而可以对信号输出端OUTPUT和上拉模块200的控制端PU进行放电。
当偶数帧时，偶数帧下拉模块420的控制端PD2接收到有效信号，偶数帧下拉模块420的输入端与该偶数帧下拉模块420的第一输出端导通和偶数帧下拉模块420的第二输出端导通，以分别向信号输出端OUTPUT和上拉模块的控制端PU提供第二电平信号，从而可以对信号输出端OUTPUT和上拉模块的控制端PU进行放电。
在本发明中，对奇数帧触发子模块的具体结构并没有特殊的限制，在图2所示的具体实施方式中，奇数帧触发子模块320包括第一奇数帧触发晶体管M14和第二奇数帧触发晶体管M17。
具体地，第一奇数帧触发晶体管M14的栅极与第一帧类别信号输入端GCH1电连接，第一奇数帧触发晶体管M14的第一极与奇数帧触发子模块320的第一输入端电连接，第一奇数帧触发晶体管M14的第二极与奇数帧触发子模块320的第二输出端电连接。
第二奇数帧触发晶体管M17的栅极与第一帧类别信号输入端GCH1电连接，第二奇数帧触发晶体管M17的第一极与第二电平信号端VGL电连接，第二奇数帧触发晶体管M17的第二极与奇数帧触发子模块320的第二输出端电连接。
需要指出的是，第一奇数帧触发晶体管M14的类型与第二奇数帧触发晶体管M17的类型相同。即，第一奇数帧触发晶体管M14和第二奇数帧触发晶体管M17可以都为N型晶体管，也可以都为P型晶体管。在图2中所示的具体实施方式中，二者均为N型晶体管。
当奇数帧时，通过第一帧类别信号输入端GCH1输入的信号为有效信号，通过第二帧类别信号输入端GCH2输入的信号为无效信号。因此，第一奇数帧触发晶体管M17的第一极与该第二触发晶体管M14的第二极导通。下拉控制子模块310输入的有效信号通过第一奇数帧触发晶体管M14传递至奇数帧下拉模块的控制端PD1，从而将奇数帧下拉模块410的输入端与输出端导通。
当偶数帧时，通过第二帧类别信号输入端GCH2输入的信号为有效信号，通过第一帧类别信号输入端GCH1输入的信号为无效信号。因此，第一奇数帧触发晶体管M17和第二奇数帧触发晶体管M14均截止，不向奇数帧下拉模块410输出任何信号。也就是说，此时的奇数帧下拉模块410处于不通电的状态。
同样地，在本发明中，对偶数帧触发所述偶数帧触发子模块包括第一偶数帧触发晶体管M12和第二偶数帧触发晶体管M16。
如图2所示，第一偶数帧触发晶体管M12的栅极与第二帧类别信号输入端GCH2电连接，第一偶数帧触发晶体管M12的第一极与偶数帧触发子模块330的第一输入端电连接，第一偶数帧触发晶体管M12的第二极与偶数帧触发子模块330的第二输出端电连接。
第二偶数帧触发晶体管M16的栅极与第二帧类别信号输入端GCH2电连接，第二偶数帧触发晶体管M16的第一极与第二电平信号端VGL电连接，第二偶数帧触发晶体管M16的第二极与偶数帧触发子模块330的第二输出端电连接。
当奇数帧时，通过第一帧类别信号输入端GCH1输入的信号为有效信号，通过第二帧类别信号输入端GCH2输入的信号为无效信号。因此，第一偶数帧触发晶体管M12和第二偶数帧触发晶体管M16都处于截止状态。即，在奇数帧时，偶数帧触发子模块330不向偶数帧下拉模块420输出任何信号，使得偶数帧下拉模块420处于不通电的状态。
当偶数帧时，当偶数帧时，通过第二帧类别信号输入端GCH2输入的信号为有效信号，通过第一帧类别信号输入端GCH1输入的信号为无效信号。此时，第一偶数帧触发晶体管M12和第二偶数帧触发晶体管M16均导通，从而将下拉控制子模块输出的信号输送至偶数帧下拉模块的控制端PD2，使得偶数帧下拉子模块的第二输入端与输出端导通，从而对信号输出端OUTPUT和上拉模块的控制端PU进行放电。
需要指出的是，第一偶数帧触发晶体管M12的类型与第二偶数帧触发晶体管M16的类型相同。即，第一偶数帧触发晶体管M12和第二偶数帧触发晶体管M16可以都为N型晶体管，也可以都为P型晶体管。在图2中所示的具体实施方式中，二者均为N型晶体管。
并且，第一奇数帧触发晶体管M14的类型、第二奇数帧触发晶体管M17、第一偶数帧触发晶体管M12的类型、第二偶数帧触发晶体管M16的类型均相同。
在本发明中，对奇数帧下拉模块410的具体结构并不做特殊的限定，在图2中所示的具体实施方式中，奇数帧下拉模块410包括第一奇数帧下拉晶体管M2、第二奇数帧下拉晶体管M7和第三奇数帧下拉晶体管M15。
具体地，第一奇数帧下拉晶体管M2的栅极与奇数帧下拉模块410的控制端PD1电连接，第一奇数帧下拉晶体管M2的第一极与信号输出端OUTPUT电连接，第一奇数帧下拉晶体管M2的第二极与所述第二电平信号端VGL电连接。
第二奇数帧下拉晶体管M7的第一极与上拉模块200的控制端PU电连接，第二奇数帧下拉晶体管M7的第二极与第二电平信号端VGL电连接，第二奇数晶体管M7的栅极与奇数帧下拉模块410的控制端PD1电连接。
第三奇数帧下拉晶体管M15的栅极与上拉模块200的控制端电连接，第三奇数帧下拉晶体管M15的第一极与奇数帧下拉模块410的控制端PD1电连接，第三奇数帧下拉晶体管M15的第二极与第二电平信号端VGL电连接。
如上文中所述，奇数帧下拉模块410的作用在于，在奇数帧的下拉阶段，将第二电平信号端VGL与信号输出端OUTPUT、以及上拉模块200的控制端PU导通。
当奇数帧下拉模块410的控制端PD1接收到有效信号时，第一奇数帧下拉晶体管M2导通，使得第二电平信号端VGL与信号输出端OUTPUT导通；同时，第二奇数帧下拉晶体管M7导通，使得第二电平信号端VGL与上拉模块200的控制端PU导通。
在奇数帧的输入阶段以及奇数帧的输出阶段，由于上拉模块200的控制端PU为有效电平信号，因此，第三奇数帧下拉晶体管M15是导通的，因此，将第二电平信号通过第一奇数帧触发晶体管M14传递至奇数帧下拉模块的控制端PD1，控制第一奇数帧下拉晶体管M2和第二奇数帧下拉晶体管M7截止，从而可以确保稳定的输出信号。
为了确保奇数帧下拉模块的电压稳定，优选地，所述奇数帧下拉模块还包括第一存储电容C1，该第一存储电容C1的第一端与奇数帧下拉模块410的控制端PD1电连接，第一存储电容C1的第二端与低电平信号端VGL电连接。第一存储电容有利于保持奇数帧下拉模块410的控制端PD1的电压，防止移位寄存单元工作在高温高信赖性的环境中时奇数帧下拉模块410的控制端PD1发生漏电，从而确保移位寄存单元能够正常工作。
在本发明中，对偶数帧下拉模块420的具体结构也没有特殊的限制，在图2中所示的具体实施方式中，所述偶数帧下拉模块包括第一偶数帧下拉晶体管M3、第二偶数帧下拉晶体管M5、第三偶数帧下拉晶体管M13。
第一偶数帧下拉晶体管M3的栅极与偶数帧下拉模块420的控制端PD2电连接，第一偶数帧下拉晶体管M3的第一极与信号输出端OUTPUT电连接，第一偶数帧下拉晶体管M3的第二极与第二电平信号端VGL电连接。
第二偶数帧下拉晶体管M5的栅极与偶数帧下拉模块420的控制端PD2电连接，第二偶数帧下拉晶体管M5的第一极与上拉模块200的控制端PU电连接，第二偶数帧下拉晶体管M5的第二极与第二电平信号端VGL电连接。
所述第三偶数帧下拉晶体管M13的栅极与所述上拉模块的控制端电连接，所述第三偶数帧下拉晶体管的第一极与所述第二电平信号端电连接，第三偶数帧下拉晶体管M3的第二极与偶数帧下拉模块420的控制端电连接。
在偶数帧时，第一偶数帧下拉晶体管M3的栅极接收到有效信号后，第二偶数帧下拉晶体管M3的第一极与该第二偶数帧下拉晶体管M3的第二极导通，从而将第二电平信号端VGL提供的第二电平信号传输至信号输出端OUTPUT，以对信号输出端OUTPUT进行放电；同时，第二偶数帧下拉晶体管M5的栅极接收到有效信号，该第二偶数帧下拉晶体管M5的第一极与该第二偶数帧下拉晶体管M5的第二极导通，从而将第二电平信号端VGL与上拉模块200的控制端PU导通，以对上拉模块200的控制端PU进行放电。
优选地，所述偶数帧下拉模块还包括第二存储电容C2，该第二存储电容C2的第一端与所述偶数帧下拉模块的控制端PD2电连接，第二存储电容C2的第二端与第二电平信号端VGL电连接。第二存储电容C2有利于保持偶数帧下拉模块的控制端PD2的电压，防止移位寄存单元工作在高温高信赖性的环境中时偶数帧下拉模块的控制端PD2发生漏电，从而确保移位寄存单元能够正常工作。
在本发明中，对输入模块100并没有特殊的限制，只要能够在输入阶段向上拉模块200的控制端PU充电即可。
作为一种具体实施方式，包括所述移位寄存单元的移位寄存器可以对显示面板进行正向扫描和反向扫描。如图2所示，所述信号输入端INPUT包括正向触发信号输入端STVU和反向触发信号输入端STVD，输入模块100包括正向输入模块110和反向输入模块120。所述移位寄存单元包括正向信号端CN、反向信号端CNB，下拉控制子模块310包括正向下拉控制子模块311和反向下拉控制子模块312。
在正向扫描时，通过正向信号端CN提供有效信号，通过反向信号端CNB提供无效信号；在反向扫描时，通过正向信号端CN提供无效信号，通过反向信号端CNB提供有效信号。由此可知，在正向扫描时，正向触发信号输入端模块用作输入模块，反向信号输入模块用作复位模块。在反向扫描时，正向信号输入模块用作复位模块，反向触发信号输入端用作输入模块。
正向输入模块110的控制端与正向触发信号输入端STVU电连接，正向输入模块110的输入端与正向信号端CN电连接，正向输入模块110的输出端与上拉模块200的控制端PU电连接，当正向输入模块110的控制端接收到有效信号时，正向输入模块110的输入端与该正向输入模块110的输出端导通。
反向输入模块120的控制端与反向触发信号输入端STVD电连接，反向输入模块120的输入端与反向信号端CNB电连接，反向输入模块120的输出端与上拉模块200的控制端PU电连接，当反向输入模块120的控制端接收到有效信号时，反向输入模块120的输入端与该反向输入模块120的输出端导通。
正向下拉控制子模块311的控制端与正向信号端CN电连接，正向下拉控制子模块311的输入端与第二时钟信号端CLK2电连接，正向下拉控制子模块311的输出端与反向下拉控制子模块312的输出端电连接，且与奇数帧信号触发子模块320的第一输入端以及偶数帧信号触发子模块330的第一输入端电连接。
反向下拉控制子模块312的控制端与反向信号端CNB电连接，反向下拉控制子模块312的输入端与第四时钟信号端CLK4电连接。
如上文中所述，正向扫描时，正向信号端CN提供有效信号，反向信号端CNB提供无效信号。因此，可以通过正向下拉控制子模块311向奇数帧信号触发子模块320和偶数帧信号触发子模块330的第一输入端提供由正向信号端CN提供的有效信号。反向扫描时，正向信号端CN提供无效信号，反向信号端CNB提供有效信号。因此，可以通过反向下拉控制子模块312向奇数帧信号触发子模块320和偶数帧信号触发子模块330的第一输入端提供由反向信号端CNB提供的有效信号。
在本发明中，对正向输入模块的具体结构没有特殊的限制，例如，在图2中所示的具体实施方式中，正向输入模块110包括正向输入晶体管M9，正向输入晶体管M9的栅极与该正向输入模块110的控制端电连接，正向输入晶体管M9的第一极与该正向输入模块110的输入端电连接，正向输入晶体管M9的第二极与正向输入模块110的输出端电连接。
在正向扫描时，移位寄存单元的输入阶段中，通过正向触发信号输入端STVU输入有效信号，控制正向输入晶体管M9的第一极和第二极导通，从而将正向触发信号输入端CN输入的第一电平信号传输至上拉模块200的控制端PU，并为上拉模块200的控制端PU充电。
在图2中所示的具体实施方式中，反向输入模块120包括反向输入晶体管M8，该反向输入晶体管M8的栅极与反向输入模块120的控制端电连接，反向输入晶体管M8的第一极与反向触发信号输入端CNB电连接，反向输入晶体管M8的第二极与反向输入模块120的输出端电连接。
正向输入晶体管M9和反向输入晶体管M8可以是同中类型的晶体管。在图2所示的具体实施方式中，正向输入晶体管M9和反向输入晶体管M8均为N型晶体管。
在本发明中，对正向下拉控制子模块311的具体结构并没有特殊的限制，例如，在图2中所示的具体实施方式中，正向下拉控制子模块311包括第一正向下拉控制晶体管M11和第二正向下拉控制晶体管M4。
第一正向下拉控制晶体管M11的栅极与正向下拉控制子模块311的控制端电连接，第一正向下拉控制晶体管M11的第一极与第二时钟信号CLK2端电连接，第一正向下拉控制晶体管M11的第二极与第二下拉控制晶体管M4的栅极电连接。
第二正向下拉控制晶体管M4的第一极与第二时钟信号端CLK2电连接，第二正向下拉控制晶体管M4的第二极与正向下拉控制子模块311的输出端电连接。
容易理解的是，在本实施方式中，第一正向下拉控制晶体管M11的类型和第二正向下拉控制晶体管M4的类型相同。在图2中所示的实施方式中，第一正向下拉控制晶体管M11和第二正向下拉控制晶体管M4均为N型晶体管。
在正向扫描时，正向信号端CN接收到有效信号，并传输至第一正向下拉控制晶体管M11的栅极，第一正向下拉晶体管M11导通。在各帧的下拉阶段，第二时钟信号端CLK2输入有效信号，从而可以通过第一正向下拉晶体管M11将有效信号输送至第二下拉控制晶体管M4的栅极，使得第二下拉控制晶体管M4导通，并将通过第二时钟信号端输入的有效信号发送至第一正向下拉控制子模块的输出端。
反向扫描时，由于正向信号端CN接收到无效信号，因此，第一正向下拉控制晶体管M11截止，从而导致第二下拉控制晶体管M4也截止。也就是说，在反向扫描时，正向下拉控制子模块311不参与工作，也延长了正向下拉控制子模块311的使用寿命。
在本发明中，对反向下拉控制子模块312的具体结构也不做特殊的限制，例如，在图2中所示的实施方式中，反向下拉控制子模块312包括第一反向下拉控制晶体管M10和第二反向下拉控制晶体管M6。
第一反向下拉控制晶体管M10的栅极与反向信号端CNB电连接，第一反向下拉控制晶体管M10的第一极与第四时钟信号端CLK4电连接，第一反向下拉控制晶体管M10的第二极与第二反向下拉控制晶体管M6的栅极电连接。
第二反向下拉控制晶体管M6的第一极与第四时钟信号端CLK4电连接，第二反向下拉控制晶体管M6的第二极与反向下拉控制子模块312的输出端电连接。
在正向扫描阶段，通过反向信号端CNB提供的是无效信号，因此，第一反向下拉控制晶体管M10是截止的，从而导致第二反向下拉控制晶体管M6也是截止的。因此，在正向扫描阶段，反向下拉控制子模块312不参与工作，从而提高了反向下拉控制子模块312的使用寿命。
在反向扫描阶段，通过反向信号端CNB提供有效信号，因此，第一反向下拉控制晶体管M10导通，在反向扫描的每帧的下拉阶段，第四时钟信号端CLK4提供有效信号，通过第一反向下拉控制晶体管M10传输至第二反向下拉控制晶体管M6的栅极，从而可以将第二反向下拉控制晶体管M6导通，进而将第四时钟信号端CLK4提供的有效信号传输至反向下拉控制子模块312的输出端。
在本发明中，对上拉模块200的具体结构并没有特殊的限制，例如，在图2中所示的具体实施方式中，上拉模块200包括上拉晶体管M1和第三存储电容C3，初始信号端包括第一时钟信号端CLK1。
上拉晶体管M1的栅极与上拉模块200的控制端PU电连接，上拉晶体管M1的第一极与第一时钟信号端CLK1电连接，上拉晶体管M1的第二极与信号输出端OUTPUT电连接。
第三存储电容C3的第一端与上拉晶体管M1的栅极电连接，存储电容C3的第二端与信号输出端OUTPUT电连接。
在输入阶段，通过输入模块输入的有效信号存储在第三存储电容C3内。在输出阶段，通过第三存储电容C3的自举作用将上拉模块200的控制端PU耦合至更高的电位，从而可以使得上拉晶体管M1导通。并且，在输出阶段，第一时钟信号端输出的是有效信号，从而可以向信号输出端OUTPUT输出有效信号。
下面介绍图2介绍本发明所提供的移位寄存单元的优选实施方式的工作原理。
在图2中所示的具体实施方式中，所有的晶体管均为N型晶体管，因此，有效信号是指高电平信号，无效信号是指低电平信号。
输入模块100包括正向输入模块110和反向输入模块120。其中，正向输入模块110包括正向输入晶体管M9，反向输入模块120包括反向输入晶体管M8。
上拉模块200包括上拉晶体管M1和第三存储电容C3。
下拉控制模块300包括下拉控制子模块310、奇数帧触发子模块320和偶数帧触发子模块330。
下拉控制子模块310包括正向下拉控制子模块311和反向下拉控制子模块312。其中，正向下拉控制子模块311包括第一正向下拉控制晶体管M11和第二正向下拉控制晶体管M4。反向下拉控制子模块312包括第一反向下拉控制晶体管M10和第二反向下拉控制晶体管M6。
奇数帧触发子模块320包括第一奇数帧触发晶体管M14和第二奇数帧触发晶体管M17。
偶数帧触发子模块330包括第一偶数帧触发晶体管M12和第二偶数很触发晶体管M16。
奇数帧下拉模块包括第一奇数帧下拉晶体管M2、第二奇数帧下拉晶体管M7、第三奇数帧下拉晶体管M15和第一存储电容C1。
偶数帧下拉模块包括第一偶数帧下拉晶体管M3、第二偶数帧下拉晶体管M5、第三偶数帧下拉晶体管M13和第二存储电容C2。
下面具体介绍各个晶体管之间的连接关系：
正向输入晶体管M9的栅极与正向触发信号输入端STVU电连接，正向输入晶体管M9的第一极与正向信号端CN电连接，正向输入晶体管M9的第二极与反向输入晶体管M8的第二极电连接。反向输入晶体管M8的栅极与反向触发信号输入端STVD电连接，反向输入晶体管M8的第一极与反向信号端CNB电连接。
第一正向下拉控制晶体管M11的栅极与正向下拉控制子模块311的控制端电连接，第一正向下拉控制晶体管M11的第一极与第二时钟信号CLK2端电连接，第一正向下拉控制晶体管M11的第二极与第二下拉控制晶体管M4的栅极电连接。
第二正向下拉控制晶体管M4的第一极与第二时钟信号端CLK2电连接，第二正向下拉控制晶体管M4的第二极与第一奇数帧触发晶体管M14的第一极电连接。
第一反向下拉控制晶体管M10的栅极与反向信号端CNB电连接，第一反向下拉控制晶体管M10的第一极与第四时钟信号端CLK4电连接，第一反向下拉控制晶体管M10的第二极与第二反向下拉控制晶体管M6的栅极电连接。
第二反向下拉控制晶体管M6的第一极与第四时钟信号端CLK4电连接，第二反向下拉控制晶体管M6的第二极与第一奇数帧触发晶体管M14的第一极电连接。
第一奇数帧触发晶体管M14的栅极与第一帧类别信号输入端GCH1电连接，第一奇数帧触发晶体管M14的第一极与奇数帧触发子模块320的第一输入端电连接，第一奇数帧触发晶体管M14的第二极与第一奇数帧下拉晶体管M2以及第二奇数帧下拉晶体管M7的栅极电连接。
第二奇数帧触发晶体管M17的栅极与第一帧类别信号输入端GCH1电连接，第二奇数帧触发晶体管M17的第一极与第二电平信号端VGL电连接，第二奇数帧触发晶体管M17的第二极与第一偶数帧下拉晶体管M3的栅极以及第二偶数帧下拉晶体管M5的栅极电连接。
第一偶数帧触发晶体管M12的栅极与第二帧类别信号输入端GCH2电连接，第一偶数帧触发晶体管M12的第一极与偶数帧触发子模块330的第一输入端电连接，第一偶数帧触发晶体管M12的第二极与第一偶数帧下拉晶体管M3和第二偶数帧下拉晶体管M5的栅极电连接。
第二偶数帧触发晶体管M16的栅极与第二帧类别信号输入端GCH2电连接，第二偶数帧触发晶体管M16的第一极与第二电平信号端VGL电连接，第二偶数帧触发晶体管M16的第二极与第一奇数帧下拉晶体管M2的栅极以及第二奇数帧下拉晶体管M7的栅极电连接。
第一奇数帧下拉晶体管M2的第一极与信号输出端OUTPUT电连接，第一奇数帧下拉晶体管M2的第二极与所述第二电平信号端VGL电连接。第二奇数帧下拉晶体管M7的第一极与第三存储电容C3的第一端电连接，第二奇数帧下拉晶体管M7的第二极与第二电平信号端VGL电连接。第三奇数帧下拉晶体管M15的栅极与第三存储电容C3的第一端电连接，第三奇数帧下拉晶体管M15的第一极与第一奇数帧下拉晶体管M2的栅极电连接，第三奇数帧下拉晶体管M15的第二极与第二电平信号端VGL电连接。第一存储电容C1的第一端与奇数帧下拉模块410的控制端PD1电连接，第一存储电容C1的第二端与低电平信号端VGL电连接。
第一偶数帧下拉晶体管M3的栅极与偶数帧下拉模块420的控制端PD2电连接，第一偶数帧下拉晶体管M3的第一极与信号输出端OUTPUT电连接，第一偶数帧下拉晶体管M3的第二极与第二电平信号端VGL电连接。第二偶数帧下拉晶体管M5的第一极与上拉模块200的控制端PU电连接，第二偶数帧下拉晶体管M5的第二极与第二电平信号端VGL电连接。所述第三偶数帧下拉晶体管M13的栅极与第三存储电容的第一端电连接，所述第三偶数帧下拉晶体管的第一极与所述第二电平信号端电连接，第三偶数帧下拉晶体管M3的第二极与偶数帧下拉模块420的控制端电连接。第二存储电容C2的第一端与第一偶数帧下拉晶体管M3以及第二偶数帧下拉晶体管M5的栅极电连接，第二存储电容C2的第二端与第二电平信号端VGL电连接。
下面结合图3的时序图介绍图2中所示的移位寄存单元的工作原理。
本领域技术人员容易理解的是，一帧包括多个工作周期，每个工作周期包括三个阶段：输入阶段T1、输出阶段T2和下拉阶段T3。
图3中所示的是正向扫描、奇数帧时的时序信号图。虽然未示出，但是需要指出的是，正向信号端CN提供有效信号，反向信号端CNB提供无效信号，第一帧类别信号输入端GCH1输入有效信号，第二帧类别信号输入端GCH2输入无效信号。
在输入阶段T1，正向触发信号输入端STVU为有效信号。第一时钟信号端CLK1为无效信号，第二时钟信号端CLK2也为无效信号。正向输入晶体管M9导通，从而向上拉模块的第三存储电容C3充电，将上拉模块的控制端PU维持在高电平，导致上拉晶体管M1导通。在此阶段，第三奇数帧下拉晶体管M15和第三偶数帧下拉晶体管M13导通，导致奇数帧下拉模块的控制端PD1、偶数帧下拉模块的控制端PD2均为第二电平信号端VGL提供的低电平。因此，信号输出端OUTPUT输出的信号为第一时钟信号端CLK1提供的低电平信号。
在输出阶段T2，正向触发信号输入端STVU为无效信号。第一时钟信号端CLK1为有效信号。第三存储电容C3的自举作用将上拉晶体管M1的栅极耦合至更高的电位，从而导致上拉晶体管M1导通。在此阶段，第三奇数帧下拉晶体管M15和第三偶数帧下拉晶体管M13导通，导致奇数帧下拉模块的控制端PD1、偶数帧下拉模块的控制端PD2均为第二电平信号端VGL提供的低电平。因此，信号输出端OUTPUT输出的信号为第一时钟信号端CLK1提供的高电平信号。
在下拉阶段T3，正向触发信号输入端STVU为无效信号。第一时钟信号端CLK1为无效信号，第二时钟信号端CLK2为有效信号。第二时钟信号端CLK2的有效信号通过第二正向下拉控制晶体管M4传递至第一奇数帧触发晶体管M14的第一极，并通过第一奇数帧触发晶体管M14传递至奇数帧下拉模块的控制端PD1。奇数帧下拉模块的控制端PD1高电平，导致第一奇数帧下拉晶体管M2、第二奇数帧下拉晶体管M7导通，从而分别将信号输出端OUTPUT和上拉模块的控制端PU分别下拉至低电平。
下面简单介绍正向扫描、偶数帧时的时序信号图。但是需要指出的是，正向信号端CN提供有效信号，反向信号端CNB提供无效信号，第一帧类别信号输入端GCH1输入无效信号，第二帧类别信号输入端GCH2输入有效信号。
在输入阶段T1，正向触发信号输入端STVU为有效信号。第一时钟信号端CLK1为无效信号，第二时钟信号端CLK2也为无效信号。正向输入晶体管M9导通，从而向上拉模块的第三存储电容C3充电，将上拉模块的控制端PU维持在高电平，导致上拉晶体管M1导通。在此阶段，第三奇数帧下拉晶体管M15和第三偶数帧下拉晶体管M13导通，导致奇数帧下拉模块的控制端PD1、偶数帧下拉模块的控制端PD2均为第二电平信号端VGL提供的低电平。因此，信号输出端OUTPUT输出的信号为第一时钟信号端CLK1提供的低电平信号。
在输出阶段T2，正向触发信号输入端STVU为无效信号。第一时钟信号端CLK1为有效信号。第三存储电容C3的自举作用将上拉晶体管M1的栅极耦合至更高的电位，从而导致上拉晶体管M1导通。在此阶段，第三奇数帧下拉晶体管M15和第三偶数帧下拉晶体管M13导通，导致奇数帧下拉模块的控制端PD1、偶数帧下拉模块的控制端PD2均为第二电平信号端VGL提供的低电平。因此，信号输出端OUTPUT输出的信号为第一时钟信号端CLK1提供的高电平信号。
在下拉阶段T3，正向触发信号输入端STVU为无效信号。第一时钟信号端CLK1为无效信号，第二时钟信号端CLK2为有效信号。第二时钟信号端CLK2的有效信号通过第二正向下拉控制晶体管M4传递至第一偶数帧触发晶体管M15的第一极，并通过第一偶数帧触发晶体管M15传递至偶数帧下拉模块的控制端PD2。偶数帧下拉模块的控制端PD2高电平，导致第一偶数帧下拉晶体管M3、第二偶数帧下拉晶体管M5导通，从而分别将信号输出端OUTPUT和上拉模块的控制端PU分别下拉至低电平。
作为本发明的另一个方面，提供一种移位寄存器，所述移位寄存器包括级联的移位寄存单元，其中，所述移位寄存单元为本发明所提供的上述移位寄存单元。
如上文中所述，由于移位寄存单元包括多个下拉模块，因此，在不同帧交替使用不同的下拉模块，可以延长整个移位寄存单元的使用寿命，进而延长移位寄存器的使用寿命。
图4中所示的是一种能够实现正向扫描和反向扫描的移位寄存器的示意图。通过图中可以看出，在相邻两级移位寄存单元中，前一级移位寄存单元的信号输出端OUTPUT与后一级移位寄存单元的正向触发信号输入端STVU电连接。前一级移位寄存单元的反向触发信号输入端STVD与后一级移位寄存单元的信号输出端OUTPUT电连接。
如图4中所示，除了包括级联的多级移位寄存单元，所述移位寄存器还包括第一时钟信号线CLK1’、第二时钟信号线CLK2’、第三时钟信号线CLK3’、第四时钟信号线CLK4’、正向触发信号线STVU’、反向触发信号线STVD’、第一帧类别信号线GCH1’、第二帧类别信号线GCH2’、正向信号线CN’、反向信号线’、第一电平信号线VDD’和第二电平信号线VGL’。
如图4中所示，第一电平信号线VDD分别与各级移位寄存单元的初始信号端VDD相连，第二电平信号线VGL’分别与各级移位寄存单元的第二电平信号端相连。
从第一级移位寄存单元开始，每连续的四级移位寄存单元中：第一级移位寄存单元的第一时钟信号端CLK1与第一时钟信号线CLK1’相连，第一级移位寄存单元的第二时钟信号端CLK2与第二时钟信号线相连，第一级移位寄存单元的第四时钟信号端CLK4与第四时钟信号线相连；第二级移位寄存单元的第一时钟信号端CLK1与第二时钟信号线CLK2’相连，第二级移位寄存单元的第二时钟信号端与第三时钟信号线CLK3’相连，第二级移位寄存单元的第四时钟信号端CLK4与第一时钟信号线CLK1’相连；第三级移位寄存单元的第一时钟信号端CLK1与第三时钟信号线CLK3’相连，第三级移位寄存单元的第二时钟信号端CLK2与第四时钟信号线CLK4’相连，第三级移位寄存单元的第四时钟信号端CLK4与第二时钟信号线CLK2’相连；第四级移位寄存单元的第一时钟信号端CLK1与第四时钟信号线CLK4’相连，第四级移位寄存单元的第二时钟信号端CLK2与第一时钟信号线CLK1’相连，第四级移位寄存单元的第四时钟信号端CLK4与第三时钟信号线CLK3’相连。
第一级移位寄存单元的正向触发信号输入端STUV与正向触发信号线STVU’相连，最后一级移位寄存单元的反向触发信号输入端与反向触发信号线STVD’相连。
在图4中，第一级移位寄存单元的输出端为OUTPUT1，第二级移位寄存单元的输出端为OUTPUT2，第三级移位寄存单元的输出端为OUTPUT3，第四级移位寄存单元的输出端为OUTPUT4，第N级移位寄存单元的输出端为OUTPUTN。
由于可以在正向扫描和反向扫描时交替使用正向输入模块和反向输入模块，因此，设置能够实现正向扫描和反向扫描的移位寄存单元可以进一步提高移位寄存器的使用寿命。
图5中所示的是正向扫描时，前四级移位寄存单元的信号输出端输出的信号以及各个信号端的时钟信号图。
图6中所示的是反向扫描时，前四级移位寄存单元的信号输出端输出的信号以及各个信号端的时钟信号图。
作为本发明的第三个方面，提供一种栅极驱动电路，其中，所述栅极驱动电路包括移位寄存器和帧信号判断单元，所述移位寄存器为本发明所提供的上述移位寄存器，所述帧信号判断单元能够向所述移位寄存单元输出表征帧数的帧触发信号。
在本发明中，所谓的表征帧数的帧触发信号是指，表征该帧在一个帧周期中的帧数。例如，当帧周期包括奇数帧和偶数帧时，表征帧数的帧触发信号则可以是表征奇数帧的信号和表示偶数帧的信号。
作为本发明的第四个方面，提供一种显示面板，所述显示面板包括栅极驱动电路，其中，所述栅极驱动电路为本发明所提供的上述栅极驱动电路。
由于本发明所提供的上述栅极驱动电路具有较长的使用寿命，因此，所述显示面板也具有较长的使用寿命。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (16)

1.一种移位寄存单元，其特征在于，所述移位寄存单元的工作阶段包括多个帧周期，每个帧周期包括多个不同的帧，所述移位寄存单元包括触发信号输入端、输入模块、上拉模块、下拉控制模块、多个下拉模块和信号输出端，
所述触发信号输入端与所述输入模块的控制端电连接，且所述触发信号输入端能够在所述移位寄存单元的充电阶段向所述输入模块的控制端提供有效信号；
所述输入模块的输出端与所述上拉模块的控制端电连接，所述输入模块能够在该输入模块的控制端接收到有效信号时，向所述上拉模块的控制端提供有效信号；
所述上拉模块的输入端与初始信号端电连接，所述上拉模块的输出端与所述信号输出端电连接，所述上拉模块能够在该上拉模块的控制端接收到有效信号时，将该上拉模块的输入端与该上拉模块的输出端导通；
每个所述下拉模块的输入端均与第二电平信号端电连接，每个所述下拉模块的第一输出端均与所述信号输出端电连接，每个所述下拉模块的第二输出端均与所述上拉模块的控制端电连接，对于任意一个下拉模块而言，当所述下拉模块的控制端接收到有效信号时，所述下拉模块的输入端和该下拉模块的第一输出端、该下拉模块的第二输出端导通；
所述下拉控制模块包括多个下拉控制信号输出端，各个下拉控制信号输出端分别与各个所述下拉模块的控制端电连接，所述下拉控制模块能够在同一个帧周期的各个帧的下拉阶段依次向各个所述下拉模块的控制端提供有效信号；
每个所述帧周期包括奇数帧和偶数帧，所述下拉模块包括奇数帧下拉模块和偶数帧下拉模块，
所述下拉控制模块能够在奇数帧的下拉阶段向所述奇数帧下拉模块的控制端输出有效信号，并能够向所述偶数帧下拉模块的控制端输出无效信号，
所述下拉控制模块能够在偶数帧的下拉阶段向所述偶数帧下拉模块的控制端输出有效信号，并能够向所述奇数帧下拉模块的控制端输出无效信号；
所述下拉控制模块包括下拉控制子模块、奇数帧触发子模块和偶数帧触发子模块，所述下拉控制模块的第一输出端包括所述奇数帧触发子模块的第一输出端和所述偶数帧下拉模块的第一输出端，所述下拉模块的第二输出端包括所述奇数帧下拉模块的第二输出端和所述偶数帧触发子模块的第二输出端；
所述移位寄存单元还包括第一帧类别信号输入端和第二帧类别信号输入端，
所述下拉控制子模块能够在各帧的下拉阶段输出有效信号；
所述奇数帧触发子模块的控制端与所述第一帧类别信号输入端电连接，所述奇数帧触发子模块的第一输入端与所述下拉控制子模块的输出端电连接，所述奇数帧触发子模块的第二输入端与所述第二电平信号端电连接，所述奇数帧触发子模块的第一输出端与所述偶数帧下拉模块的控制端电连接，所述奇数帧触发子模块的第二输出端与所述奇数帧下拉模块的控制端电连接，所述奇数帧触发子模块的控制端接收到有效信号时，将所述奇数帧触发子模块的第二输入端与所述奇数帧触发子模块的第一输出端导通，并将所述奇数帧触发子模块的第一输入端与所述奇数帧触发子模块的第二输出端导通；
所述偶数帧触发子模块的控制端与所述第二帧类别信号输入端电连接，所述偶数帧触发子模块的第一输入端与所述下拉控制子模块的输出端电连接，所述偶数帧触发子模块的第二输入端与所述第二电平信号端电连接，所述偶数帧触发子模块的第一输出端与所述奇数帧下拉模块的控制端电连接，所述偶数帧触发子模块的第二输出端与所述偶数帧下拉模块的控制端电连接，所述偶数帧触发子模块的控制端接收到有效信号时，将所述偶数帧触发子模块的第二输入端与所述偶数帧触发子模块的第一输出端导通，并将所述偶数帧触发子模块的第一输入端与所述偶数帧触发子模块的第二输出端导通。
2.根据权利要求1所述的移位寄存单元，其特征在于，所述奇数帧触发子模块包括第一奇数帧触发晶体管和第二奇数帧触发晶体管，
所述第一奇数帧触发晶体管的栅极与所述第一帧类别信号输入端电连接，所述第一奇数帧触发晶体管的第一极与所述奇数帧触发子模块的第一输入端电连接，所述第一奇数帧触发晶体管的第二极与所述奇数帧触发子模块的第二输出端电连接，
所述第二奇数帧触发晶体管的栅极与所述第一帧类别信号输入端电连接，所述第二奇数帧触发晶体管的第一极与所述第二电平信号端电连接，所述第二奇数帧触发晶体管的第二极与所述奇数帧触发子模块的第一输出端电连接。
3.根据权利要求1所述的移位寄存单元，其特征在于，所述偶数帧触发子模块包括第一偶数帧触发晶体管和第二偶数帧触发晶体管，
所述第一偶数帧触发晶体管的栅极与所述第二帧类别信号输入端电连接，所述第一偶数帧触发晶体管的第一极与所述偶数帧触发子模块的第一输入端电连接，所述第一偶数帧触发晶体管的第二极与所述偶数帧触发子模块的第二输出端电连接；
所述第二偶数帧触发晶体管的栅极与所述第二帧类别信号输入端电连接，所述第二偶数帧触发晶体管的第一极与所述第二电平信号端电连接，所述第二偶数帧触发晶体管的第二极与所述偶数帧触发子模块的第一输出端电连接。
4.根据权利要求1至3中任意一项所述的移位寄存单元，其特征在于，所述奇数帧下拉模块包括第一奇数帧下拉晶体管、第二奇数帧下拉晶体管和第三奇数帧下拉晶体管；
所述第一奇数帧下拉晶体管的栅极与所述奇数帧下拉模块的控制端电连接，所述第一奇数帧下拉晶体管的第一极与所述信号输出端电连接，所述第一奇数帧下拉晶体管的第二极与所述第二电平信号端电连接；
所述第二奇数帧下拉晶体管的第一极与所述上拉模块的控制端电连接，所述第二奇数帧下拉晶体管的第二极与所述第二电平信号端电连接，所述第二奇数晶体管的栅极与所述奇数帧下拉模块的控制端电连接；
所述第三奇数帧下拉晶体管的栅极与所述上拉模块的控制端电连接，所述第三奇数帧下拉晶体管的第一极与所述奇数帧下拉模块的控制端电连接，所述第三奇数帧下拉晶体管的第二极与所述第二电平信号端电连接。
5.根据权利要求4所述的移位寄存单元，其特征在于，所述奇数帧下拉晶体管还包括第一存储电容，所述第一存储电容的第一端与所述奇数帧下拉模块的控制端电连接，所述第一存储电容的第二端与所述第二电平信号端电连接。
6.根据权利要求1至3中任意一项所述的移位寄存单元，其特征在于，所述偶数帧下拉模块包括第一偶数帧下拉晶体管、第二偶数帧下拉晶体管、第三偶数帧下拉晶体管，
所述第一偶数帧下拉晶体管的栅极与所述偶数帧下拉模块的控制端电连接，所述第一偶数帧下拉晶体管的第一极与所述信号输出端电连接，所述第一偶数帧下拉晶体管的第二极与第二电平信号端电连接；
所述第二偶数帧下拉晶体管的栅极与所述偶数帧下拉模块的控制端电连接，所述第二偶数帧下拉晶体管的第一极与所述上拉模块的控制端电连接，所述第二偶数帧下拉晶体管的第二极与所述第二电平信号端电连接；
所述第三偶数帧下拉晶体管的栅极与所述上拉模块的控制端电连接，所述第三偶数帧下拉晶体管的第一极与所述第二电平信号端电连接，所述第三偶数帧下拉晶体管的第二极与所述偶数帧下拉模块的控制端电连接。
7.根据权利要求6所述的移位寄存单元，其特征在于，所述偶数帧下拉模块还包括第二存储电容，所述第二存储电容的第一端与所述偶数帧下拉模块的控制端电连接，所述第二存储电容的第二端与所述第二电平信号端电连接。
8.根据权利要求1至3中任意一项所述的移位寄存单元，其特征在于，所述输入模块包括正向输入模块和反向输入模块，所述移位寄存单元包括正向信号端、反向信号端，所述触发信号输入端包括正向触发信号输入端和反向触发信号输入端，所述下拉控制子模块包括正向下拉控制子模块和反向下拉控制子模块，
所述正向输入模块的控制端与所述正向触发信号输入端电连接，所述正向输入模块的输入端与所述正向信号端电连接，所述正向输入模块的输出端与所述输入模块的输出端电连接；
所述反向输入模块的控制端与所述反向触发信号输入端电连接，所述反向输入模块的输入端与所述反向信号端电连接，所述反向输入模块的输出端与所述上拉模块的控制端电连接；
所述正向下拉控制子模块的控制端与所述正向信号端电连接，所述正向下拉控制子模块的输入端与第二时钟信号端电连接，所述正向下拉控制子模块的输出端与所述反向下拉控制子模块的输出端电连接，且与所述奇数帧触发子模块的第一输入端以及所述偶数帧触发子模块的第一输入端电连接；
所述反向下拉控制子模块的控制端与所述反向信号端电连接，所述反向下拉控制子模块的输入端与第四时钟信号端电连接，所述反向下拉控制子模块的输出端与所述正向下拉控制子模块的输出端电连接。
9.根据权利要求8所述的移位寄存单元，其特征在于，所述正向输入模块包括正向输入晶体管，所述正向输入晶体管的栅极与所述正向输入模块的控制端电连接，所述正向输入晶体管的第一极与所述正向输入模块的输入端电连接，所述正向输入晶体管的第二极与所述正向输入模块的输出端电连接。
10.根据权利要求8所述的移位寄存单元，其特征在于，所述反向输入模块包括反向输入晶体管，所述反向输入晶体管的栅极与所述反向输入模块的控制端电连接，所述反向输入晶体管的第一极与所述反向输入模块的输入端电连接，所述反向输入晶体管的第二极与所述反向输入模块的输出端电连接。
11.根据权利要求8所述的移位寄存单元，其特征在于，所述正向下拉控制子模块包括第一正向下拉控制晶体管和第二正向下拉控制晶体管，
所述第一正向下拉控制晶体管的栅极与所述正向下拉控制子模块的控制端电连接，所述第一正向下拉控制晶体管的第一极与所述第二时钟信号端电连接，所述第一正向下拉控制晶体管的第二极与所述第二正向下拉控制晶体管的栅极电连接；
所述第二正向下拉控制晶体管的第一极与所述第二时钟信号端电连接，所述第二正向下拉控制晶体管的第二极与所述正向下拉控制子模块的输出端电连接。
12.根据权利要求8所述的移位寄存单元，其特征在于，所述反向下拉控制子模块包括第一反向下拉控制晶体管和第二反向下拉控制晶体管，
所述第一反向下拉控制晶体管的栅极与所述反向信号端电连接，所述第一反向下拉控制晶体管的第一极与所述第四时钟信号端电连接，所述第一反向下拉控制晶体管的第二极与所述第二反向下拉控制晶体管的栅极电连接；
所述第二反向下拉控制晶体管的第一极与所述第四时钟信号端电连接，所述第二反向下拉控制晶体管的第二极与所述反向下拉控制子模块的输出端电连接。
13.根据权利要求1至3中任意一项所述的移位寄存单元，其特征在于，所述上拉模块包括上拉晶体管和第三存储电容，所述信号端包括第一时钟信号端，
所述上拉晶体管的栅极与所述上拉模块的控制端电连接，所述上拉晶体管的第一极与所述第一时钟信号端电连接，所述上拉晶体管的第二极与所述信号输出端电连接；
所述第三存储电容的第一端与所述上拉晶体管的栅极电连接，所述存储电容的第二端与所述信号输出端电连接。
14.一种移位寄存器，所述移位寄存器包括级联的移位寄存单元，其特征在于，所述移位寄存单元为权利要求1至13中任意一项所述的移位寄存单元。
15.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括移位寄存器和帧信号判断单元，所述移位寄存器为权利要求14所述的移位寄存器，所述帧信号判断单元能够向所述移位寄存单元输出表征帧数的帧触发信号。
16.一种显示面板，所述显示面板包括栅极驱动电路，其特征在于，所述栅极驱动电路为权利要求15所述的栅极驱动电路。
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