CN107316603A - 移位寄存单元和显示装置 - Google Patents

Abstract

本发明提供一种移位寄存单元，所述移位寄存单元包括输入模块、控制信号输入端、第一参考电平信号端、第二电平信号端、N个输出模块、N组时钟信号端、N个信号输出端和输出控制模块，其中，N为自然数。每个所述输出模块对应一组时钟信号端，且每个所述输出模块对应一个信号输出端，每组时钟信号端都包括第一时钟信号端，所述第一时钟信号端用于输入第一时钟信号，N个所述第一时钟信号依次间隔预定时间。每组移位寄存单元可以为多条栅线提供信号，从而可以简化栅极驱动电路的结构，并有利于实现显示装置的窄边框化。本发明还提供一种显示装置。

Description

移位寄存单元和显示装置

技术领域

本发明涉及显示技术领域，具体地，涉及一种移位寄存单元和一种显示装置。

背景技术

为了实现宽屏的显示面板，现在通常将栅极驱动电路集成在阵列基板上。

栅极驱动电路包括移位寄存器，而移位寄存器包括级联的移位寄存单元。一种常见的移位寄存单元为11T1C移位寄存单元，该移位寄存单元包括11个晶体管和1个存储电容，结构复杂，对实现显示面板的窄边框化造成了一定的限制作用。

因此，如何进一步简化移位寄存单元的机构成为本领域亟待解决的技术问题。

发明内容

本发明的目的在于提供一种移位寄存单元和一种显示装置，所述栅极驱动电路结构简单，有利于实现显示面板的窄边框显示。

为了实现上述目的，作为本发明的一个方面，提供一种移位寄存单元，其中，所述移位寄存单元包括输入模块、控制信号输入端、第一参考电平信号端、第二电平信号端、N个输出模块、N组时钟信号端、N个信号输出端和输出控制模块，其中，N≥2，

所述输入模块的控制端与所述控制信号输入端电连接，所述输入模块的输入端与所述第一参考电平信号端电连接，当所述输入模块的控制端接收到第一电平信号时，所述输入模块的输入端与该输入模块的输出端导通；

每个所述输出模块对应一组时钟信号端，且每个所述输出模块对应一个信号输出端，每组时钟信号端都包括第一时钟信号端，所述第一时钟信号端用于输入第一时钟信号，N个所述第一时钟信号依次间隔预定时间，所述输出模块的第一输入端与相应的第一时钟信号端相连，所述输出模块的第二输入端与第二电平信号端相连，所述输出模块的输出端与相应的信号输出端相连，所述输出模块还包括第一控制端和第二控制端，N个所述输出模块的第一控制端均与所述输入模块的输出端相连，所述输出模块用于根据该输出模块的第一控制端和该输出模块的第二控制端接收到的控制信号选择性地将该输出模块的输出端与该输出模块的第一输入端或者该输出模块的第二输入端导通；

所述输出控制模块包括第一输出控制信号输出端和第二输出控制信号输出端，所述第一输出控制信号输出端与所有所述输出模块的第一控制端相连，所述第二输出控制信号输出端与所有所述输出模块的第二控制端相连，所述输出控制模块的第一输入端与第一参考电平信号端相连，所述输出控制模块的第二输入端与第二电平信号端相连，所述输出控制模块的控制端与所述输入模块的输出端相连，所述输出控制模块能够根据该输出控制模块的控制端接收到的控制信号控制该输出控制模块的第一输出控制信号输出端选择性地与第二电平信号端导通，并且所述输出控制模块能够根据该输出控制模块的控制端接收到的控制信号控制该输出控制模块的第二输出控制信号输出端选择性地与第一参考电平信号端导通。

优选地，所述输出模块包括上拉子模块和下拉子模块，

所述上拉子模块的输入端形成为该上拉子模块所在的输出模块的第一输入端，所述上拉子模块的控制端形成为该上拉子模块所在的输出模块的第一控制端，所述上拉子模块的输出端与该上拉子模块所在的输出模块的输出端相连，所述上拉子模块能够在该上拉子模块的控制端接收到第一电平信号时，将该上拉子模块的输入端和该上拉子模块的输出端导通；

所述下拉子模块的控制端形成为该下拉子模块所在的输出模块的第二控制端，所述下拉子模块的输入端形成为该下拉子模块所在的输出模块的第二输入端，所述下拉子模块的输出端与该下拉子模块所在的输出模块的输出端相连，所述下拉子模块能够在该下拉子模块的控制端接收到第一电平信号时将该下拉子模块的输入端和该下拉子模块的输出端导通。

优选地，所述上拉子模块包括上拉晶体管和存储电容，

所述上拉晶体管的栅极形成为所述上拉子模块的控制端，所述上拉晶体管的第一极形成为所述上拉子模块的输入端，所述上拉晶体管的第二极形成为所述上拉子模块的输出端，所述上拉晶体管的第一极和第二极能够在该上拉晶体管的栅极接收到第一电平信号时导通；

所述存储电容的一端与所述上拉晶体管的栅极电连接，所述存储电容的第二端与所述上拉晶体管的第二极电连接。

优选地，所述下拉子模块包括下拉晶体管，所述下拉晶体管的栅极形成为所述下拉子模块的控制端，所述下拉晶体管的第一极形成为所述下拉子模块的输入端，所述下拉晶体管的第二极形成为所述下拉子模块的输出端，所述下拉晶体管的第一极和所述下拉晶体管的第二极在所述下拉晶体管的栅极接收到第一电平信号时导通。

优选地，所述移位寄存单元还包括主复位模块，所述主复位模块的控制端与复位信号端相连，所述主复位模块的输入端与第二电平信号端相连，所述主复位模块的输出端与所述输出控制模块的控制端相连，所述主复位模块能够在复位信号端接收到第一复位信号时将该主复位模块的输入端和输出端导通；

所述输出控制模块包括第一电平提供子模块、第二电平提供子模块和控制子模块，

所述第一电平提供子模块的输入端与第一参考电平信号端相连，所述第一电平提供子模块的控制端与所述第二电平提供子模块的第一输出端相连，所述第一电平提供子模块的输出端与所述输出控制模块的第二输出控制信号输出端相连，所述第一电平提供子模块能够在该第一电平提供子模块的控制端接收到第一电平信号时，将该第一电平提供子模块的输入端与该第一电平提供子模块的输出端导通，

所述第二电平提供子模块的输入端与第二电平信号端相连，所述第二电平信号提供子模块的第二输出端与所述输出控制子模块的第二输出控制信号输出端相连，所述第二电平信号提供子模块的控制端与所述复位模块的输出端相连，所述第二电平提供子模块能够在该第二电平信号提供子模块的控制端接收到高电平信号时将该第二电平信号提供子模块的输入端与该第二电平提供子模块的第一输出端以及该第二电平提供子模块的第二输出端导通，

所述控制子模块的控制端与所述第二电平提供子模块的第二输出端相连，所述控制子模块的输入端与所述第二电平信号端相连，所述控制子模块的输出端与所述输出控制模块的第一输出控制信号输出端相连，所述控制子模块的控制端接收到第一电平信号时，所述控制子模块的输入端和该控制子模块的输出端导通。

优选地，所述第一电平提供子模块包括第一控制晶体管和第二控制晶体管，

所述第一控制晶体管的栅极和第一极与所述第一参考电平信号端相连，所述第一控制晶体管的第二极与所述第二控制晶体管的栅极相连，所述第二控制晶体管的栅极形成为所述第一电平提供子模块的控制端，所述第二控制晶体管的第一极与所述第一参考电平信号端相连，所述第二控制晶体管的第二极形成为所述第一电平信号提供子模块的输出端；

所述第一控制晶体管的第一极和第二极在所述第一控制晶体管的栅极接收到第一电平信号时导通，所述第二控制晶体管的第一极和第二极在所述第二控制晶体管的栅极接收到第一电平信号时导通。

优选地，所述第二电平提供子模块包括第三控制晶体管、第四控制晶体管，

所述第三控制晶体管的栅极与所述输出控制模块的控制端相连，所述第三控制晶体管的第一极与所述第二电平提供子模块的第二输出端相连，所述第三控制晶体管的第二极与所述第二电平提供子模块的输入端相连，所述第三控制晶体管的第一极和所述第三控制晶体管的第二极在所述第三控制晶体管的栅极接收到第一电平信号时导通；

所述第四控制晶体管的栅极与所述第三控制晶体管的栅极相连，所述第四控制晶体管的第一极与所述第二电平提供子模块的第一输出端相连，所述第四控制晶体管的第二极与所述第二电平提供子模块的输入端相连，所述第四控制晶体管的第一极和所述第四控制晶体管的第二极在所述第四控制晶体管的栅极接收到第一电平信号时导通。

优选地，所述控制子模块包括第五控制晶体管，所述第五控制晶体管的栅极与所述第二电平提供子模块的第二输出端相连，所述第五控制晶体管的第一极与所述输出控制模块的控制端相连，所述第五控制晶体管的第二极与所述第二电平提供子模块的第二输入端相连，所述第五控制晶体管的第一极和所述第五控制晶体管的第二极在所述第五控制晶体管的栅极接收到第一电平信号时导通。

优选地，所述主复位模块包括主复位晶体管，所述主复位晶体管的栅极与复位信号端相连，所述主复位晶体管的第一极与所述主复位模块的输出端相连，所述主复位晶体管的第二极与所述第二电平信号端相连。

优选地，所述移位寄存单元还包括多个辅助复位模块，每个所述信号输出端对应一个辅助复位模块，每组所述时钟信号端还包括第二时钟信号端，所述第二时钟信号端用于输入第二时钟信号，在同一组时钟信号端中，第二时钟信号端输入的第二时钟信号与第一时钟信号端输入的第一时信号相位互补；

所述辅助复位模块的控制端与相应的第二时钟信号端相连，所述辅助复位模块的输入端与第二电平信号端相连，所述辅助复位模块的输出端与相应的信号输出端相连，所述辅助复位模块设置为当所述辅助复位模块的控制端接收到第一电平信号时，该辅助复位模块的输入端和该辅助复位模块的输出端导通。

优选地，所述辅助复位模块包括辅助复位晶体管，所述辅助复位晶体管的栅极形成为所述辅助复位模块的控制端，所述辅助复位晶体管的第一极形成为所述辅助复位模块的输入端，所述辅助复位晶体管的第二极形成为所述辅助复位模块的输出端。

优选地，所述输入模块包括输入晶体管，所述输入晶体管的栅极形成为所述输入模块的控制端，所述输入晶体管的第一极形成为所述输入模块的输入端，所述输入晶体管的第二极形成为所述输入模块的输出端。

作为本发明的第二个方面，提供一种显示装置，所述显示装置包括栅极驱动电路，所述栅极驱动电路包括移位寄存器，所述移位寄存器包括级联的多级移位寄存单元，其中，所述移位寄存单元为本发明所提供的上述移位寄存单元，从第二级移位寄存单元开始至倒数第二级移位寄存单元，在相邻两级移位寄存单元中，后一级移位寄存单元的控制信号输入端与前一级移位寄存单元的多个信号输出端中的最后一个信号输出端相连。

假设显示面板包括M行栅线，当利用包括本发明所提供的移位寄存单元时，需要M级移位寄存单元为M行栅线提供扫描信号。当利用包括本发明所提供的移位寄存单元时，需要M/N级移位寄存单元为M行栅线提供扫描信号。由此可知，本发明所提供的移位寄存单元所需要的级数更少，从而可以简化栅极驱动电路的结构，有利于实现显示面板的窄边框。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1是本发明所提供的移位寄存单元的模块示意图；

图2是本发明所提供的移位寄存单元的电路示意图；

图3是本发明所提供的移位寄存单元的信号时序图；

图4是本发明所提供的栅极驱动电路的示意图。

附图标记说明

110：输入模块 121、122、123、12N：输出模块

130：输出控制模块 131：第一电平提供模块

132：第二电平提供模块 140：主复位模块

151、152、153：辅助复位模块

121a、122a、123a：上拉子模块

121b、122b、122c：下拉子模块

151、152、153：辅助复位模块

具体实施方式

以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。

作为本发明的一个方面，提供一种移位寄存单元，其中，如图1所示，所述移位寄存单元包括输入模块110、控制信号输入端Input、第一参考电平信号端V1、第二电平信号端V2、N个输出模块、N组时钟信号端、N个信号输出端、输出控制模块，其中，N≥2。

在图1中所示的实施方式中，N个输出模块分别为输出模块121、输出模块122，…，输出模块12N，N个信号输出端分别为信号输出端OUT1、信号输出端OUT2，……，信号输出端OUTN。

如图1所示，输入模块110的控制端与控制信号输入端Input电连接，输入模块110的输入端与第一参考电平信号端V1电连接。当所述输入模块的控制端接收到第一电平信号时，所述输入模块的输入端与该输入模块的输出端导通。

每个输出模块对应一组时钟信号端，且每个输出模块对应一个信号输出端。每组时钟信号端都包括第一时钟信号端，所述第一时钟信号端用于输入第一时钟信号，N个所述第一时钟信号依次间隔预定时间。

在图1中所示的具体实施方式中，示出了三组时钟信号端，分别是与输出模块121对应的第一时钟信号端CLK1、与输出模块122对应的第一时钟信号端CLK2、…、与输出模块12N对应的第一时钟信号端CLKN。

所述输出模块的第一输入端与相应的第一时钟信号端相连，所述输出模块的第二输入端与第二电平信号端V2相连，所述输出模块的输出端与相应的信号输出端相连。所述输出模块还包括第一控制端和第二控制端。N个所述输出模块的第一控制端PU均与输入模块110的输出端相连，各个所述输出模块用于根据该输出模块的第一控制端和该输出模块的第二控制端接收到的控制信号选择性地将该输出模块的输出端与该输出模块的第一输入端或者该输出模块的第二输入端导通。

输出控制模块130包括第一输出控制信号输出端和第二输出控制信号输出端，所述第一输出控制信号输出端与所有所述输出模块的第一控制端PU相连，所述第二输出控制信号输出端与所有所述输出模块的第二控制端相连。输出控制模块130的第一输入端与第一参考电平信号端V1相连，输出控制模块130的第二输入端与第二电平信号端V2相连。输出控制模块130的控制端与输入模块110的输出端相连，输出控制模块130能够根据该输出控制模块130的控制端接收到的控制信号控制该输出控制模块130的第一输出控制信号输出端选择性地与第二电平信号端V2导通。并且所述输出控制模块130能够根据该输出控制模块130的控制端接收到的控制信号控制该输出控制模块的第二输出控制信号输出端选择性地与第一参考电平信号端V1导通。

需要解释的是，通过第一参考电平信号端V1输入的第一电平信号和通过第二电平信号端V2输入的第二电平信号反相，也就是说，第一电平信号和第二电平信号中的一者为高电平信号另一者为低电平信号。

当所述移位寄存单元应用与显示装置中时，该移位寄存单元的每个输出模块的输出端连接一条栅线，栅线上设置有薄膜晶体管。当输出模块向相应的栅线输出第一电平信号时，栅线上的薄膜晶体管打开，当输出模块向相应的栅线输出第二电平信号时，栅线上的薄膜晶体管关闭。

移位寄存单元的每个工作周期都至少包括输入阶段T2、输出阶段T3和复位阶段T4。

如上文中所述，在输出阶段T3，输出模块的第一输入端与第一时钟信号端相连。为了确保后续显示面板正常工作，在输出阶段T3，第一时钟信号应当为第一电平信号。由于第一时钟信号为方波信号，因此，在输入阶段T2第一时钟信号为第二电平信号，在复位阶段T4第一时钟信号也为第二电平信号。

输出模块与相应的第一时钟信号端导通时，相应的信号输出端输出第一时钟信号。由于多组第一时钟信号之间间隔预定时间，因此，多个信号输出端输出的第一电平信号之间也时间间隔，从而可以实现依次输出第一电平信号。

下面结合图1和图4介绍本发明所提供的移位寄存单元的工作原理。在本发明所提供的移位寄存单元中，输入阶段T2与输出阶段T3之间存在重叠，但是，输出阶段T3与复位阶段T4之间不重叠。

在输入阶段T2，控制信号输入端Input输入第一电平信号，因此，输入模块110的输入端与输出端导通，从而向各个输出模块的第一控制端PU提供第一电平信号。各个输出模块的输出端和相应的第一时钟信号端导通，在此输入阶段T2，当第一时钟信号为第二电平信号时，相应的输出模块输出第二电平信号，当第一时钟信号为第一电平信号时，相应的输出模块输出第一电平信号。

在输出阶段T3，当控制信号输入端Input提供第二电平信号时，因此，输入模块110的输入端和输出端断开，因此，各个输出模块的控制端存储输入阶段T2提供的信号，因此，输出模块的第一输入端和输出端持续导通，从而可以将第一时钟信号端输入的第一时钟信号输出至信号输出端。在整个输出阶段T3阶段，所有的输出模块的第一输入端均与该输出模块的输出端导通(即，与相应的信号输出端导通)。由于不同组的第一时钟信号之间存在时间间隔，因此，不同的信号输出端输出的信号之间也存在时间间隔，从而可以确保后续显示面板可以进行逐行扫描。

在复位阶段T4，向输出控制模块130的控制端提供控制信号，使得输出控制模块130的第二输入端该输出控制模块的第一输出控制模块导通，从而可以将所有输出模块的控制端电位拉低，将输出模块的第一输入端与输出端断开，并将第二输入端与输出模块的输出端导通。

在本发明所提供的移位寄存单元中，多个输出模块共用一个输入模块110以及一个输出控制模块130。也就是说，一个移位寄存单元能够实现N级输出。

假设显示面板包括M行栅线，当利用包括图1中所示的移位寄存单元时，需要M级移位寄存单元为M行栅线提供扫描信号。当利用包括本发明所提供的移位寄存单元时，需要M/N级移位寄存单元为M行栅线提供扫描信号。由此可知，本发明所提供的移位寄存单元所需要的级数更少，从而可以简化栅极驱动电路的结构，有利于实现显示面板的窄边框。

在图2中所示的具体实施方式中，移位寄存单元包括三个输出模块，分别为输出模块121、输出模块122和输出模块123。一个移位寄存单元中第一个输出模块120对应的时钟信号端包括第一时钟信号端CLK1，输出模块122对应的时钟信号端包括第一时钟信号端CLK2，输出模块123对应的时钟信号端包括第一时钟信号端CLK3。

如图3中所示，第一时钟信号端CLK1提供的第一时钟信号与第一时钟信号端CLK2提供的第一时钟信号之间的时间间隔为ΔT，第一时钟信号端CLK2提供的第一时钟信号与第一时钟信号端CLK3提供的第一时钟信号之间的时间间隔为ΔT。

因此，信号输出端OUT1输出的第一电平信号比信号输出端OUT2输出的第一电平信号提前ΔT，信号输出端OUT2输出的第一电平信号比信号输出端OUT3输出的第一电平信号提前ΔT。

在本发明中，对各个所述输出模块的具体结构并没有特殊的限定。例如，作为一种优选实施方式，所述输出模块包括上拉子模块和下拉子模块。

所述上拉子模块的输入端形成为该上拉子模块所在的输出模块的第一输入端，所述上拉子模块的控制端形成为该上拉子模块所在的输出模块的第一控制端PU，所述上拉子模块的输出端与该上拉子模块所在的输出模块的输出端相连，上拉子模块能够在该上拉模块的控制端接收到第一电平信号时，将该上拉子模块的输入端和该上拉子模块的输出端导通。

具体地，所述上拉子模块的输入端与相应的第一时钟信号端相连，所述上拉子模块的控制端与输入模块110的输出端相连。

所述下拉子模块的控制端形成为该下拉子模块所在的输出模块的第二控制端PD，所述下拉子模块的输入端形成为该下拉子模块所在的输出模块的第二输入端，下拉子模块的输出端与该下拉子模块所在的输出模块的输出端相连，所述下拉子模块能够在该下拉子模块的控制端接收到第一电平信号时将该下拉子模块的输入端和该下拉子模块的输出端导通。

具体地，所有所述下拉子模块的控制端均与输出控制模块130的输出端相连。

在图2中所示的具体实施方式中，输出模块121包括上拉子模块121a和下拉子模块121b，输出模块122包括上拉子模块122a和下拉子模块122b，输出模块123包括上拉子模块123a和下拉子模块123b。

在图2中所示的具体实施方式中，所述上拉子模块包括上拉晶体管和存储电容。

所述上拉晶体管的栅极形成为所述上拉子模块的控制端，所述上拉晶体管的第一极形成为所述上拉子模块的输入端，所述上拉晶体管的第二极形成为所述上拉子模块的输出端，所述上拉晶体管的第一极和第二极能够在该上拉晶体管的栅极接收到第一电平信号时导通。

所述存储电容的一端与所述上拉晶体管的栅极电连接，所述存储电容的第二端与所述上拉晶体管的第二极电连接。

包括上拉晶体管和存储电容的上拉子模块结构简单。存储电容的作用除了存储输入模块输出的控制信号之外，还用于在上拉晶体管的栅极浮置时，通过自举作用将上拉晶体管的栅极电压耦合至电压值更大的电平，从而确保上拉晶体管打开，并确保输出模块能够在输出阶段进行输出。

在本发明中，当第一电平信号为高电平信号时，上拉晶体管为N型晶体管，当第一电平信号为低电平信号时，上拉晶体管为P型晶体管。

在图2中所示的具体实施方式中，移位寄存单元包括三个输出模块。输出模块121的上拉子模块121a包括上拉晶体管M3_1和存储电容C1_1，输出模块122的上拉子模块122a包括上拉晶体管M3_2和存储电容C1_2，输出模块123的上拉子模块123a包括上拉晶体管M3_3和存储电容C1_3。

在本发明中，对下拉子模块的具体结构也不做特殊的限定，为了简化下拉子模块的结构，优选地，如图2所示，所述下拉子模块包括下拉晶体管，所述下拉晶体管的栅极形成为所述下拉子模块的控制端，所述下拉晶体管的第一极形成为所述下拉子模块的输入端，所述下拉晶体管的第二极形成为所述下拉子模块的输出端，所述下拉晶体管的第一极和所述下拉晶体管的第二极在所述下拉晶体管的栅极接收到第一电平信号时导通。

具体地，下拉晶体管的栅极与输出控制模块的第二输出控制信号输出端相连，下拉晶体管的第一极与第二电平信号端V2相连，下拉晶体管的第二极与相应的信号输出端相连。

当第一电平信号为高电平信号时，下拉晶体管为N型晶体管，当第一电平信号为低电平信号时，下拉晶体管为P型晶体管。

在图2中，输出模块121的下拉子模块121b包括下拉晶体管M10_1，输出模块122的下拉子模块122b包括下拉晶体管M10_2，输出模块123的下拉子模块123b包括下拉晶体管M10_3。

在本发明中，对输出控制模块130的具体结构并不做特殊的要求，并且，对如何向输出控制晶体管130的控制端提供控制信号也不做特殊的要求。

为了简化移位寄存单元的结构，在图2中所示的具体实施方式中，移位寄存单元还包括主复位模块140，该主复位模块140的控制端与复位信号端Restet相连。主复位模块140的输入端与第二参考电平信号端V2’相连，主复位模块140的输出端与输出控制模块130的控制端相连。当主复位模块140的控制端接收到第一复位信号时，该主复位模块140的输入端与该主复位模块的输出端导通，从而使得输出控制模块的控制端电位为第二参考电平信号端V2’提供的参考电压。在本发明中，对参考信号端V2’提供的参考电压并无特殊限制。例如，当第一参考电平信号端V1提供的第一电压信号时(即，正向扫描时)，参考信号端V2’提供第二电平信号。当第一参考电平信号端V1提供第二电压信号时(即，反向扫描时)，参考信号端V2’提供第一电平信号。

在图2中所示的具体实施方式中，输出控制模块130包括第一电平提供子模块131、第二电平提供子模块132和控制子模块133。

第一电平提供子模块131的输入端与第一参考电平信号端V1相连，第一电平提供子模块131的控制端与第二电平提供子模块132的第一输出端相连，第一电平提供子模块131的输出端与输出控制模块130的第二输出控制信号输出端相连，所述第一电平提供子模块131的输入端与第一参考电平信号端V1相连。第一电平提供子模块131能够在该第一电平提供子模块131的控制端接收到第一电平信号时，将该第一电平提供子模块131的输入端与该第一电平提供子模块的输出端导通。

第二电平提供子模块132的输入端与第二电平信号端V2相连，第二电平信号提供子模块132的第二输出端与输出控制子模块130的第二输出控制信号输出端相连，第二电平信号提供子模块132的控制端还与复位模块140的输出端相连。第二电平提供子模块132能够在该第二电平信号提供子模块132的控制端接收到高电平信号时将该第二电平信号提供子模块132的输入端与该第二电平提供子模块132的第一输出端以及该第二电平提供子模块132的第二输出端导通。

控制子模块133的控制端与第二电平提供子模块132的第二输出端相连，控制子模块133的输入端与第二电平信号端V2相连，控制子模块133的输出端与输出控制模块130的第二输出控制信号输出端相连。当控制子模块133的控制端接收到第一电平信号时，控制子模块133的输入端和该控制子模块的输出端导通。

在本发明中，在输出阶段T3，由于复位信号端Reset接收到的是第二复位信号，因此，输入模块110的输出端(即，输出模块的第一控制端PU)信号维持第一电平信号。由于第二电平提供模块的控制端接收到第一电平信号，因此，第二电平提供模块132的第二输入端与第二电平提供模块的第一输出端和第二输出端导通，使得所有输出模块的下拉子模块的控制端均接收到第二电平信号，从而可以确保下拉子模块的输入端与输出端断开，输出模块将第一时钟信号端输出至相应的信号输出端。并且，由于下拉子模块的控制端均接收到第二电平信号，因此，控制子模块133的控制端也接收到第二电平信号，因此，下拉控制子模块的输入端与输出端是断开的。

输出阶段T3结束后即进入复位阶段T4，首先，复位信号端接收到第一复位信号，将主复位模块的输入端和输出端导通，从而使得输出控制模块130的控制端的电平为第二电平。因此，第二电平提供单元的输入端和输出端是断开的，第一电平提供单元的控制端与第二电平信号端之间是断开的，因此，第一电平提供单元可以将第一电平信号输出至输出控制模块的第二输出控制信号输出端。

在图2中所示的具体实施方式中，第一电平提供子模块131包括第一控制晶体管M9和第二控制晶体管M5。

第一控制晶体管M9的栅极和第一极与所述第一参考电平信号端V1相连，第一控制晶体管M9的第二极与第二控制晶体管M5的栅极相连，第二控制晶体管M5的栅极形成为所述第一电平提供子模块131的控制端，第二控制晶体管M5的第一极与第一参考电平信号端V1相连，第二控制晶体管M5的第二极形成为第一电平信号提供子模块131的输出端。

第一控制晶体管M9的第一极和该第一控制晶体管M9的第二极在第一控制晶体管M9的栅极接收到第一电平信号时导通，第二控制晶体管M5的第一极和该第二控制晶体管M5第二极在该第二控制晶体管M5的栅极接收到第一电平信号时导通。

当第一电平提供模块131的控制端接收到第二电平信号时，第二控制晶体管M5断开，因此无法将第一参考电平信号端的提供的第一电平信号传递至第二输出控制输出端。当第一电平提供模块131的控制端接收到第一电平信号时，第二控制晶体管M5的第一极和第二极导通，因此，可以将第一参考电平信号端提供的第一电平信号传递至第二输出控制输出端。

当第一电平信号为高电平信号时，第一控制晶体管M9和第二控制晶体管M5均为N型晶体管；当第一电平信号为低电平信号时，第一控制晶体管M9和第二控制晶体管M5均为P型晶体管。

在图2中所示的具体实施方式中，第二电平提供子模块132包括第三控制晶体管M6和第四控制晶体管M8。

第三控制晶体管M6的栅极与输出控制模块130的控制端PU相连，第三控制晶体管M6的第一极与第二电平提供子模块132的第二输出端相连，第三控制晶体管M6的第二极与第二电平提供子模块132的输入端相连，第三控制晶体管M6的第一极和第三控制晶体管M6的第二极在第三控制晶体管M6的栅极接收到第一电平信号时导通。

第四控制晶体管M8的栅极与第三控制晶体管M6的栅极相连，第四控制晶体管M8的第一极与第二电平提供子模块132的第一输出端相连，第四控制晶体管M8的第二极与所述第二电平提供子模块132的输入端相连。第四控制晶体管M8的第一极和第四控制晶体管M8的第二极在该第四控制晶体管M8的栅极接收到第一电平信号时导通。

在本发明中，第三控制晶体管M6的宽度应当大于第二控制晶体管M5的宽度，从而确保第三控制晶体管M6导通时，下拉子模块所在的输出模块的第二控制端PD电位为第二电平信号端V2提供的第二电平信号。

在图2中所示的具体实施方式中，控制子模块133包括第五控制晶体管M11，该第五控制晶体管M11的栅极与第二电平提供子模块132的第二输出端相连，第五控制晶体管M11的第一极与输出控制模块130的控制端相连，第五控制晶体管M11的第二极与第二电平提供子模块132的第二输入端相连。第五控制晶体管M11的第一极和第五控制晶体管M11的第二极在第五控制晶体管M11的栅极接收到第一电平信号时导通。

当第一电平信号为高电平信号时，第三控制晶体管M6、第四控制晶体管M8和第五控制晶体管M11均为N型晶体管，当第一电平信号为低电平信号时，第三控制晶体管M6、第四控制晶体管M8和第五控制晶体管M11均为P型晶体管。

图2中示出了一种结构简单的主复位模块140，该主复位模块140包括主复位晶体管M2，该主复位晶体管M2的栅极与复位信号端Reset相连，主复位晶体管M2的第一极与主复位模块140的输出端相连，主复位晶体管M2的第二极与第二电平信号端V2相连，主复位晶体管M2的栅极接收到第一复位信号时，该主复位晶体管M2的第一极和第二极导通，主复位晶体管M2的栅极接收到第二复位信号时，主复位晶体管M2的第一极和第二极之间断开。

当所述移位寄存单元应用于显示装置中时，仅在复位阶段T2向复位信号端Reset提供第一复位信号，其余阶段均向复位信号端Reset提供第二复位信号。

为了确保移位寄存单元只在输出阶段T3输出第一电平信号，优选地，所述移位寄存单元还包括多个辅助复位模块，每个所述信号输出端对应一个辅助复位模块，每组所述时钟信号端还包括第二时钟信号端，所述第二时钟信号端用于输入第二时钟信号，在同一组时钟信号端中，第二时钟信号端输入的第二时钟信号与第一时钟信号端输入的第一时信号相位互补。在图2中所示的实施方式中，所述移位寄存单元包括三组时钟信号端，与输出模块121对应的时钟信号端包括第二时钟信号端CLKB1，与输出模块122对应的时钟信号端包括第二时钟信号端CLKB2，与输出模块122对应的时钟信号端包括第三时钟信号端CLKB3。

所述辅助复位模块的控制端与相应的第二时钟信号端相连，所述辅助复位模块的输入端与第二电平信号端相连，所述辅助复位模块的输出端与相应的信号输出端相连，所述辅助复位模块设置为当所述辅助复位模块的控制端接收到第一电平信号时，该辅助复位模块的输入端和该辅助复位模块的输出端导通。

第二时钟信号端输入的第二时钟信号与同一组中第一时钟信号端输入的第一时钟信号互补。因此，在各个输出模块的复位阶段T3，相应的第二时钟信号为第二电平信号，因此，辅助复位模块的输入端和输出端导通，从而将信号输入端与第二电平信号端导通，确保在复位阶段输出的信号为第二电平信号。

在图2中所示的实施方式中，辅助复位模块包括辅助复位晶体管，所述辅助复位晶体管的栅极形成为所述辅助复位模块的控制端，所述辅助复位晶体管的第一极形成为所述辅助复位模块的输入端，所述辅助复位晶体管的第二极形成为所述辅助复位模块的输出端。

在包括三个信号输出端的具体实施方式中，移位寄存单元包括三个辅助复位模块，分别为与信号输出端OUT1对应的辅助复位模块151、与信号输出端OUT2对应的辅助复位模块152、和与信号输出端OUT3对应的辅助复位模块153。

辅助复位模块151包括辅助复位晶体管M4_1，辅助复位晶体管M4_1的栅极与相应的第二时钟信号端CLKB1，辅助复位晶体管M4_1的第一极与信号输出端OUT1相连。

辅助复位模块152包括辅助复位晶体管M4_2，辅助复位晶体管M4_2的栅极与相应的第二时钟信号端CLKB2，辅助复位晶体管M4_2的第一极与信号输出端OUT2相连。

辅助复位模块153包括辅助复位晶体管M4_3，辅助复位晶体管M4_3的栅极与相应的第二时钟信号端CLKB3，辅助复位晶体管M4_1的第一极与信号输出端OUT3相连。

当第一电平信号为高电平信号时，辅助复位晶体管为N型晶体管，当第一电平信号为低电平信号时，辅助复位晶体管为P型晶体管。

在图2中所示的实施方式中，输入模块110包括输入晶体管M1，该输入晶体管M1的栅极形成为输入模块110的控制端，输入晶体管110的第一极形成为输入模块110的输入端，输入晶体管110的第二极形成为输入模块110的输出端。具体地，输入晶体管M1的栅极与控制信号输入端Input相连。输入晶体管M1的栅极接收到第一电平信号时，输入晶体管M1的第一极和第二极导通，输入晶体管M1的栅极接收到第二电平信号时，输入晶体管M1的第一极和第二极断开。

下面结合图2和图4介绍本发明所提供的移位寄存单元的工作原理。

移位寄存单元包括输入模块110、输出控制模块130、三个输出模块、三个信号输出端和三组时钟信号端。三个输出模块分别为输出模块121、输出模块122和输出模块123，三个信号输出端分别为与输出模块121对应的信号输出端OUT1、与输出模块122对应的信号输出端OUT2和与输出模块123对应的信号输出端OUT3。时钟信号端包括与第一输出模块121对应的第一时钟信号端CLK1和第二时钟信号端CLKB1、与第二输出模块122对应的第一时钟信号端CLK2和第二时钟信号端CLKB2、与第三输出模块123对应的第一时钟信号端CLK3和第二时钟信号端CLKB3。

移位寄存单元的具体结构如图2中所示：输入模块110包括输入晶体管M1。输出控制模块130的第一电平提供模块包括第一控制晶体管M9和第二控制晶体管M5。第二电平提供模块包括第三控制晶体管M6、第四控制晶体管M8和第五控制晶体管M11。输出模块121的上拉子模块121a包括上拉晶体管M3_1和存储电容C1_1，输出模块121的下拉子模块121b包括下拉晶体管M10_1。输出模块122的上拉子模块122a包括上拉晶体管M3_2和存储电容C1_2，输出模块122的下拉子模块122b包括下拉晶体管M10_2。输出模块123的上拉子模块123a包括上拉晶体管M3_3和存储电容C1_3，输出模块123的下拉子模块123b包括下拉晶体管M10_3。

主复位模块140包括主复位晶体管M2，辅助复位模块151包括辅助复位晶体管M4_1，辅助复位模块152包括辅助复位晶体管M4_2，辅助复位模块153包括辅助复位晶体管M4_3。

上文中已经详细描述了图2中所示的移位寄存单元中各个晶体管之间的连接方式，这里不再赘述。需要指出的是，在图4中所示的具体实施方式中，第一电平信号为高电平信号，第一复位信号也为高电平信号；第二电平信号为低电平信号，第二复位信号也为低电平信号。扫描方式为正向扫描，第一参考电平信号端提供高电平信号，第二参考电平信号端提供低电平信号。在图2中所示的具体实施方式中，所有的晶体管均为高电平导通、低电平截止的N型晶体管。

在初始化阶段T1，控制信号输入端Input输入的控制信号为低电平信号，复位信号端Reset输入的信号也为低电平信号。因此，输入晶体管M1和主复位晶体管M2均处于截止的状态。输入模块110的输出端为低电平信号，因此，输出模块121的上拉晶体管M3_1、输出模块122的上拉晶体管M3_2、输出模块123的上拉晶体管M3_3均处于截止的状态。在初始化阶段T1，第一控制晶体管M9的第一极和栅极均接收到高电平信号，因此，第一控制晶体管M9的第一极和第二极导通，将高电平信号传递至第二控制晶体管M5的栅极，使得第二控制晶体管M5导通，并将第一参考电平信号端GCH提供的高电平信号传递至各个下拉子模块的控制端PD。由于所有的下拉子模块的控制端都是相连的，因此，下拉晶体管M10_1、下拉晶体管M10_2、下拉晶体管M10_3均处于导通状态，从而使得信号输出端OUT1、信号输出端OUT2、信号输出端OUT3均与第二电平信号端V2导通，并均输出低电平信号。

在输入阶段T2，控制信号输入端Input输入高电平信号，复位信号端Reset输入低电平信号。三组不同的输出模块对应的时钟信号之间存在时间间隔，因此，输出阶段T2包括三个子阶段，即，输出模块121的输入子阶段T21、输出模块122的输入子阶段T22和输出模块123的输入子阶段T23。如图4中所示，输入子阶段T21比输入子阶段T22提前ΔT，输入子阶段T22比输入子阶段T3提前ΔT。输入子阶段T21、输入子阶段T22和输入子阶段T23的持续时间是相同的。

在整个输入阶段T2，输入晶体管M1导通，分别为存储电容C1_1、存储电容C1_2、存储电容C1_3充电。在该阶段，上拉晶体管M3_1、上拉晶体管M3_2和上拉晶体管M3_3的栅极均为高电平信号，因此，上拉晶体管M3_1、上拉晶体管M3_2和上拉晶体管M3_3在整个输入阶段T2均是导通的。并且，第三控制晶体管M6、第四控制晶体管M8也导通，将所有下拉子模块的控制端PD与第二电平信号端V2导通，使得所有下拉子模块的控制端电压均为低电平，因此，所有下拉晶体管都处于截止状态。并且，由于下拉子模块的控制端为低电平信号，因此，第五控制晶体管M11处于截止状态，从而可以避免上拉子模块的控制端PU漏电。

在输入子阶段T21，第一时钟信号端CLK1输入的第一时钟信号为低电平信号，因此，与输出模块121对应的信号输出端OUT1输出第一时钟信号端CLK1提供的低电平的第一时钟信号。

在输入子阶段T22，第一时钟信号端CLK2输入的第一时钟信号为低电平信号，因此，与输出模块122对应的信号输出端OUT2输出第一时钟信号端CLK2提供的低电平的第一时钟信号。

在输入子阶段T23，第一时钟信号端CLK3输入的第一时钟信号为低电平信号，因此，与输出模块123对应的信号输出端OUT3输出第一时钟信号端CLK3提供的低电平的第一时钟信号。

在输出阶段T3，控制信号输入端Input输入的控制信号为低电平信号，因此，输入晶体管M1处于截止状态。由于第四控制晶体管M11也处于截止状态，因此，各个存储电容的第一端均处于浮置的状态，从而可以将相应存储电容的第二端(即，各个上拉晶体管的栅极)耦合至更高的电位，从而确保各个上拉晶体管均处于导通的状态。

输出阶段T3包括输出子阶段T31、输出子阶段T32、输出子阶段T33。在输出子阶段T31，第一时钟信号端CLK1输入第一时钟信号为高电平信号，因此，信号输出端OUT1输出高电平信号。在输出子阶段T32，第一时钟信号端CLK2输入的第一时钟信号为高电平信号，因此，信号输出端OUT2输出高电平信号。在输出子阶段T33，第一时钟信号CLK3为高电平信号，因此信号输出端OUT3输出高电平信号。由于第一时钟信号端CLK1输入第一时钟信号、第一时钟信号端CLK2输入的第一时钟信号、第一时钟信号端输入CLK3的第一时钟信号之间存在时间间隔，因此，信号输出端OUT1输出的高电平信号、信号输出端OUT2输出的高电平信号和信号输出端OUT3输出的高电平信号之间也存在时间间隔，从而实现了扫描信号的依次输出，并实现了对栅线的逐行扫描。

在复位阶段T4，复位信号端Reset输入高电平的复位信号，从而可以将主复位晶体管M2导通，因此，将所有上拉子模块的控制端PU与第二电平信号端导通，将所有上拉子模块的控制端都下拉至低电平，从而可以确保各个上拉晶体管都关闭。并且可以对各个存储电容进行放电。复位阶段包括复位子阶段T41、复位子阶段T42和复位子阶段T43。在复位子阶段T41，第二时钟信号端CLKB1输入的第二时钟信号为高电平信号，因此，辅助复位晶体管M4_1导通，将信号输出端OUT1与第二电平信号端导通，并将信号输出端OUT1的电位下拉至低电平。在复位子阶段T42，第二时钟信号端CLKB2输入的第二时钟信号为高电平信号，因此，辅助复位晶体管M4_2导通，将信号输出端OUT2与第二电平信号端导通，并将信号输出端OUT2的电位下拉至低电平。在复位子阶段T43，第二时钟信号端CLKB3输入的第二时钟信号为高电平信号，因此，辅助复位晶体管M4_3导通，将信号输出端OUT3与第二电平信号端导通，并将信号输出端OUT3的电位下拉至低电平。

本发明所提供的移位寄存单元能适用一个移位寄存单元实现三级输出，从而减少了栅极驱动电路中所需要用到的晶体管的总数，有利于实现显示装置的窄边框化。

作为本发明的第二个方面，提供一种显示装置，该显示装置包括栅极驱动电路，所述栅极驱动电路包括移位寄存器，所述移位寄存器包括级联的多级移位寄存单元，其中，所述移位寄存单元为本发明所提供的上述移位寄存单元，如图3所示，从第二级移位寄存单元开始至倒数第二级移位寄存单元，在相邻两级移位寄存单元中，后一级移位寄存单元的控制信号输入端与前一级移位寄存单元的多个信号输出端中的最后一个信号输出端相连。

在图2中，示出的第N级移位寄存单元和第N+1级移位寄存单元，如图中所示，每个移位寄存单元都包括三个信号输出端。第N级移位寄存单元的复位信号端与第N+1级移位寄存单元的信号输出端OUT1相连。第N+1级移位寄存单元的控制信号输入端Input与第N级移位寄存单元的信号输出端OUT3相连。

需要指出的是，对于第一级移位寄存单元而言，可以利用初始控制信号提供模块为第一级移位寄存单元的控制信号输入端Input输入控制信号。对于最后一级移位寄存单元而言，可以利用复位信号提供模块为最后一级移位寄存单元提供复位信号，从而可以确保整个栅极驱动电路正常工作。

由于栅极驱动电路所用到的薄膜晶体管数量较少，因此，有利于实现窄边框的显示装置。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种移位寄存单元，其特征在于，所述移位寄存单元包括输入模块、控制信号输入端、第一参考电平信号端、第二电平信号端、N个输出模块、N组时钟信号端、N个信号输出端和输出控制模块，其中，N为自然数，且N≥2，

所述输入模块的控制端与所述控制信号输入端电连接，所述输入模块的输入端与所述第一参考电平信号端电连接，当所述输入模块的控制端接收到第一电平信号时，所述输入模块的输入端与该输入模块的输出端导通；

每个所述输出模块对应一组时钟信号端，且每个所述输出模块对应一个信号输出端，每组时钟信号端都包括第一时钟信号端，所述第一时钟信号端用于输入第一时钟信号，N个所述第一时钟信号依次间隔预定时间，所述输出模块的第一输入端与相应的第一时钟信号端相连，所述输出模块的第二输入端与第二电平信号端相连，所述输出模块的输出端与相应的信号输出端相连，所述输出模块还包括第一控制端和第二控制端，N个所述输出模块的第一控制端均与所述输入模块的输出端相连，所述输出模块用于根据该输出模块的第一控制端和该输出模块的第二控制端接收到的控制信号选择性地将该输出模块的输出端与该输出模块的第一输入端或者该输出模块的第二输入端导通；

所述输出控制模块包括第一输出控制信号输出端和第二输出控制信号输出端，所述第一输出控制信号输出端与所有所述输出模块的第一控制端相连，所述第二输出控制信号输出端与所有所述输出模块的第二控制端相连，所述输出控制模块的第一输入端与第一参考电平信号端相连，所述输出控制模块的第二输入端与第二电平信号端相连，所述输出控制模块的控制端与所述输入模块的输出端相连，所述输出控制模块能够根据该输出控制模块的控制端接收到的控制信号控制该输出控制模块的第一输出控制信号输出端选择性地与第二电平信号端导通，并且所述输出控制模块能够根据该输出控制模块的控制端接收到的控制信号控制该输出控制模块的第二输出控制信号输出端选择性地与第一参考电平信号端导通。

2.根据权利要求1所述的移位寄存单元，其特征在于，所述输出模块包括上拉子模块和下拉子模块，

所述上拉子模块的输入端形成为该上拉子模块所在的输出模块的第一输入端，所述上拉子模块的控制端形成为该上拉子模块所在的输出模块的第一控制端，所述上拉子模块的输出端与该上拉子模块所在的输出模块的输出端相连，所述上拉子模块能够在该上拉子模块的控制端接收到第一电平信号时，将该上拉子模块的输入端和该上拉子模块的输出端导通；

所述下拉子模块的控制端形成为该下拉子模块所在的输出模块的第二控制端，所述下拉子模块的输入端形成为该下拉子模块所在的输出模块的第二输入端，所述下拉子模块的输出端与该下拉子模块所在的输出模块的输出端相连，所述下拉子模块能够在该下拉子模块的控制端接收到第一电平信号时将该下拉子模块的输入端和该下拉子模块的输出端导通。

3.根据权利要求2所述的移位寄存单元，其特征在于，所述上拉子模块包括上拉晶体管和存储电容，所述上拉晶体管的栅极形成为所述上拉子模块的控制端，所述上拉晶体管的第一极形成为所述上拉子模块的输入端，所述上拉晶体管的第二极形成为所述上拉子模块的输出端，所述上拉晶体管的第一极和第二极能够在该上拉晶体管的栅极接收到第一电平信号时导通，所述存储电容的一端与所述上拉晶体管的栅极电连接，所述存储电容的第二端与所述上拉晶体管的第二极电连接；

所述下拉子模块包括下拉晶体管，所述下拉晶体管的栅极形成为所述下拉子模块的控制端，所述下拉晶体管的第一极形成为所述下拉子模块的输入端，所述下拉晶体管的第二极形成为所述下拉子模块的输出端，所述下拉晶体管的第一极和所述下拉晶体管的第二极在所述下拉晶体管的栅极接收到第一电平信号时导通。

4.根据权利要求1至3中任意一项所述的移位寄存单元，其特征在于，所述移位寄存单元还包括主复位模块，所述主复位模块的控制端与复位信号端相连，所述主复位模块的输入端与第二参考电平信号端相连，所述主复位模块的输出端与所述输出控制模块的控制端相连，所述主复位模块能够在复位信号端接收到第一复位信号时将该主复位模块的输入端和输出端导通；

所述输出控制模块包括第一电平提供子模块、第二电平提供子模块和控制子模块，

所述第一电平提供子模块的输入端与第一参考电平信号端相连，所述第一电平提供子模块的控制端与所述第二电平提供子模块的第一输出端相连，所述第一电平提供子模块的输出端与所述输出控制模块的第二输出控制信号输出端相连，所述第一电平提供子模块能够在该第一电平提供子模块的控制端接收到第一电平信号时，将该第一电平提供子模块的输入端与该第一电平提供子模块的输出端导通，所述第二电平提供子模块的输入端与第二电平信号端相连，所述第二电平信号提供子模块的第二输出端与所述输出控制子模块的第二输出控制信号输出端相连，所述第二电平信号提供子模块的控制端与所述复位模块的输出端相连，所述第二电平提供子模块能够在该第二电平信号提供子模块的控制端接收到高电平信号时将该第二电平信号提供子模块的输入端与该第二电平提供子模块的第一输出端以及该第二电平提供子模块的第二输出端导通，

所述控制子模块的控制端与所述第二电平提供子模块的第二输出端相连，所述控制子模块的输入端与所述第二电平信号端相连，所述控制子模块的输出端与所述输出控制模块的第一输出控制信号输出端相连，所述控制子模块的控制端接收到第一电平信号时，所述控制子模块的输入端和该控制子模块的输出端导通。

5.根据权利要求4所述的移位寄存单元，其特征在于，所述第一电平提供子模块包括第一控制晶体管和第二控制晶体管，所述第一控制晶体管的栅极和第一极与所述第一参考电平信号端相连，所述第一控制晶体管的第二极与所述第二控制晶体管的栅极相连，所述第二控制晶体管的栅极形成为所述第一电平提供子模块的控制端，所述第二控制晶体管的第一极与所述第一参考电平信号端相连，所述第二控制晶体管的第二极形成为所述第一电平信号提供子模块的输出端，所述第一控制晶体管的第一极和第二极在所述第一控制晶体管的栅极接收到第一电平信号时导通，所述第二控制晶体管的第一极和第二极在所述第二控制晶体管的栅极接收到第一电平信号时导通；

所述第二电平提供子模块包括第三控制晶体管、第四控制晶体管，所述第三控制晶体管的栅极与所述输出控制模块的控制端相连，所述第三控制晶体管的第一极与所述第二电平提供子模块的第二输出端相连，所述第三控制晶体管的第二极与所述第二电平提供子模块的输入端相连，所述第三控制晶体管的第一极和所述第三控制晶体管的第二极在所述第三控制晶体管的栅极接收到第一电平信号时导通，所述第四控制晶体管的栅极与所述第三控制晶体管的栅极相连，所述第四控制晶体管的第一极与所述第二电平提供子模块的第一输出端相连，所述第四控制晶体管的第二极与所述第二电平提供子模块的输入端相连，所述第四控制晶体管的第一极和所述第四控制晶体管的第二极在所述第四控制晶体管的栅极接收到第一电平信号时导通；

所述控制子模块包括第五控制晶体管，所述第五控制晶体管的栅极与所述第二电平提供子模块的第二输出端相连，所述第五控制晶体管的第一极与所述输出控制模块的控制端相连，所述第五控制晶体管的第二极与所述第二电平提供子模块的第二输入端相连，所述第五控制晶体管的第一极和所述第五控制晶体管的第二极在所述第五控制晶体管的栅极接收到第一电平信号时导通。

6.根据权利要求4所述的移位寄存单元，其特征在于，所述主复位模块包括主复位晶体管，所述主复位晶体管的栅极与复位信号端相连，所述主复位晶体管的第一极与所述主复位模块的输出端相连，所述主复位晶体管的第二极与所述第二电平信号端相连。

7.根据权利要求4所述的移位寄存单元，其特征在于，所述移位寄存单元还包括多个辅助复位模块，每个所述信号输出端对应一个辅助复位模块，每组所述时钟信号端还包括第二时钟信号端，所述第二时钟信号端用于输入第二时钟信号，在同一组时钟信号端中，第二时钟信号端输入的第二时钟信号与第一时钟信号端输入的第一时信号相位互补；

所述辅助复位模块的控制端与相应的第二时钟信号端相连，所述辅助复位模块的输入端与第二电平信号端相连，所述辅助复位模块的输出端与相应的信号输出端相连，所述辅助复位模块设置为当所述辅助复位模块的控制端接收到第一电平信号时，该辅助复位模块的输入端和该辅助复位模块的输出端导通。

8.根据权利要求7所述的移位寄存单元，其特征在于，所述辅助复位模块包括辅助复位晶体管，所述辅助复位晶体管的栅极形成为所述辅助复位模块的控制端，所述辅助复位晶体管的第一极形成为所述辅助复位模块的输入端，所述辅助复位晶体管的第二极形成为所述辅助复位模块的输出端。

9.根据权利要求1至3中任意一项所述的移位寄存单元，其特征在于，所述输入模块包括输入晶体管，所述输入晶体管的栅极形成为所述输入模块的控制端，所述输入晶体管的第一极形成为所述输入模块的输入端，所述输入晶体管的第二极形成为所述输入模块的输出端。

10.一种显示装置，所述显示装置包括栅极驱动电路，栅极驱动电路，所述栅极驱动电路包括移位寄存器，所述移位寄存器包括级联的多级移位寄存单元，其特征在于，所述移位寄存单元为权利要求1至9中任意一项所述的移位寄存单元，从第二级移位寄存单元开始至倒数第二级移位寄存单元，在相邻两级移位寄存单元中，后一级移位寄存单元的控制信号输入端与前一级移位寄存单元的多个信号输出端中的最后一个信号输出端相连。