WO2020019443A1 - Goa电路及具有该goa电路的液晶显示装置 - Google Patents

Goa电路及具有该goa电路的液晶显示装置 Download PDF

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李文英
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深圳市华星光电半导体显示技术有限公司
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Definitions

  • the invention relates to the technical field of liquid crystal display, in particular to a GOA (Gate Driver On Array) circuit and a liquid crystal display device having the GOA circuit.
  • GOA Gate Driver On Array
  • Liquid crystal displays have the advantages of light weight, thinness, shortness, energy saving, and radiation indicators that are generally lower than those of CRT (Cathode Ray Tube) displays, which have gradually replaced CRT displays to achieve a wide range of applications in various electronic products.
  • the driving of the horizontal scanning lines of the active liquid crystal display panel is mainly completed by an integrated circuit (Integrated Circuit) of the panel.
  • the external IC can control the progressive charging and discharging of the horizontal scanning lines at all levels.
  • the GOA technology is to use a TFT (Thin Film Transistor) thin-film transistor (TFT) liquid crystal display array manufacturing process to make a gate line scan drive signal circuit on the array substrate, so as to realize the drive mode of the gate line scan. Therefore, the liquid crystal display panel can be used.
  • TFT Thin Film Transistor
  • the driving circuit of the horizontal scanning line is fabricated on a substrate around the display area.
  • GOA technology can reduce the bonding process of external ICs, which can increase productivity and reduce product costs, and make LCD panels more suitable for making narrow-frame or borderless display products.
  • the main architecture of the GOA circuit includes: a pull-up control circuit, a pull-up circuit, a pull-down circuit, and a pull-down sustain circuit.
  • the pull-up circuit is used to output the clock signal as a scan drive signal
  • the pull-up control circuit is used to output a pull-up control signal to control the opening time of the pull-up circuit
  • the pull-down circuit is used to pull the pull-up control signal and the scan drive signal Low
  • the pull-down sustain circuit is used to maintain the pull-up control signal and the scan drive signal at a low level.
  • the bezels of liquid crystal display panels are generally getting smaller and smaller, which requires that the proportion of bezels occupied by GOA circuits is correspondingly reduced.
  • the number of levels of GOA units in the existing GOA circuit is large, this not only increases the difficulty of designing the GOA circuit, but also results in a larger circuit design space, which is not conducive to the ultra-narrow frame requirements of the LCD panel.
  • Embodiments of the present invention provide a GOA circuit and a liquid crystal display device having the GOA circuit.
  • a one-level GOA unit can output three-level scanning driving signals, which reduces the average frame space occupied by each level of GOA units, thereby satisfying a liquid crystal display panel. Demand for ultra-narrow bezels.
  • An embodiment of the present invention provides a GOA circuit, including a plurality of cascaded GOA units, in which the n-th GOA unit has an n-th horizontal scan line, an n + 1-level horizontal scan line, and an n + 2-level horizontal scanning line charging, the n-th GOA unit includes a pull-up control circuit, a pull-up circuit, and a pull-down circuit, where n is a positive integer; the pull-up control circuit receives a start signal CT, and according to the The start signal CT outputs a pull-up control signal Q (n); the pull-up circuit is electrically connected to the pull-up control circuit, and receives the pull-up control signal Q (n) and an n-th clock signal CK ( n), an n + 1th clock signal CK (n + 1) and an n + 2th clock signal CK (n + 2), and according to the pull-up control signal Q (n), the nth Stage clock signal CK (n), the n + 1th stage clock signal CK
  • the start signal CT is an initial signal STV, and the pull-up control circuit outputs a pull-up control signal Q (n) according to the initial signal STV; when n is greater than At 4 o'clock, the start signal CT is the n-4th stage transmission signal ST (n-4) and the n-4th stage scan driving signal G (n-4) output by the n-4th stage GOA unit.
  • the pull-up control circuit outputs a pull-up control signal Q (n) according to the n-4th stage transmission signal ST (n-4) and the n-4th stage scan driving signal G (n-4).
  • the pull-up control circuit includes: a first thin film transistor (T11); and when n is 1 or more and 4 or less, the control terminal and the first terminal of the first thin film transistor (T11) are input to The second end of the initial signal STV is connected to a pull-up control signal point Qn, and is used to output the pull-up control signal Q (n) according to the initial signal STV; when n is greater than 4, the first thin film transistor
  • the control terminal of (T11) inputs the n-4th stage transmission signal ST (n-4), its first terminal inputs the n-4th stage scan drive signal G (n-4), and its second terminal Connected to the pull-up control signal point Qn, and configured to output the n-4th stage transmission signal ST (n-4) and the n-4th stage scan drive signal G (n-4)
  • the pull-up circuit includes: a second thin film transistor (T22), a third thin film transistor (T21-1), a fourth thin film transistor (T21-2), and a fifth A thin film transistor (T
  • the n-th scan driving signal G (n); the control terminal of the fourth thin film transistor (T21-2) is electrically connected to the pull-up control signal point Qn, and is configured to receive the pull-up control signal Q ( n), the first terminal of which is input with the n + 1th clock signal CK (n + 1), and the second terminal of which is electrically connected with the n + 1th horizontal scanning line Gn + 1, and is used for pulling up according to the pull-up
  • the control signal Q (n) and the n + 1th stage clock signal CK (n + 1) output the n + 1th stage scan driving signal G (n + 1); the fifth thin film transistor (T21-3
  • the control end of) is electrically connected to the pull-up control signal point Qn, and is configured to receive the pull-up control signal Q ( n), a first end of the n + 2-level clock signal CK (n + 2) is input, and a second end thereof is electrically connected to the n + 2-level horizontal scanning line Gn + 2, and is configured
  • the first terminal is electrically connected to the pull-up control signal point Qn, and the second terminal is inputted with a first A DC low-voltage signal VSSQ1, the sixth thin film transistor (T41) is used to pull down the pull-up according to the n + 6th stage scan driving signal G (n + 6) and the first DC low-voltage signal VSSQ1 And controlling the signal Q (n) so that the pull-up control signal Q (n) is in an off state.
  • the n-th GOA unit further includes a reset circuit, a first pull-down sustain circuit, and a second pull-down sustain circuit; the reset circuit is electrically connected to the pull-up control circuit, the pull-up circuit, and the pull-down circuit. Connection, the reset circuit receives the initial signal STV and a second DC low voltage signal VSSG2, and performs the pull-up control signal Q (n) according to the initial signal STV and the second DC low voltage signal VSSG2.
  • the first pull-down sustain circuit is electrically connected to the pull-up control circuit, the pull-up circuit, the pull-down circuit, and the reset circuit, and the first pull-down sustain circuit receives an n + th 5-level clock signal CK (n + 5), an n + 6th level clock signal CK (n + 6), an n + 7th level clock signal CK (n + 7), the n-4th level Signal ST (n-4) and the second DC low voltage signal VSSG2, and according to the n + 5th stage clock signal CK (n + 5), the n + 6th stage clock signal CK (n + 6), The n + 7th stage clock signal CK (n + 7), the n-4th stage pass signal ST (n-4), and the second DC low voltage signal VSSG2 pull the pull-up control signal Q (n ), The nth The scan driving signal G (n), the n + 1th scan driving signal G (n + 1), and the n + 2th scan driving signal G (n + 2) are maintained in an off
  • the reset circuit includes: a seventh thin film transistor Txo, a control terminal of which receives the initial signal STV, a first terminal of which is electrically connected to the pull-up control signal point Qn, and a second terminal of which is connected to the first Two DC low voltage signals VSSG2, and the seventh thin film transistor Txo is used to pull the potential of the pull-up control signal point Qn according to the initial signal STV and the second DC low voltage signal VSSG2 after one period of operation of the GOA circuit Reset;
  • the first pull-down sustain circuit includes: an eighth thin film transistor (T43-1), a ninth thin film transistor (T33-1), a tenth thin film transistor (T43-2), and an eleventh A thin film transistor (T33-2), a twelfth thin film transistor (T43-3), and a thirteenth thin film transistor (T33-3); a control terminal of the eighth thin film transistor (T43-1) inputs an nth +5 level clock signal CK (n + 5), a first end of which is electrical
  • the pull-up control signal Q (n) is maintained in an off state; the control terminal of the ninth thin film transistor (T33-1) inputs the n + 5th-level clock signal CK (n + 5), and the first terminal is connected to all The n-th horizontal scanning line Gn is electrically connected, the second end of the n-th horizontal scanning line Gn is input with the first DC low-voltage signal VSSQ1, and the ninth thin film transistor (T33-1) is used for the n + 5th-level clock signal.
  • CK (n + 5) and the first DC low-voltage signal VSSQ1 maintain the n-th scan driving signal G (n) in an off state; a control terminal of the tenth thin film transistor (T43-2) inputs a
  • the n + 6th stage clock signal CK (n + 6) has a first end electrically connected to the pull-up control signal point Qn, and a second end inputs the n-4th stage transmission signal ST (n- 4), the tenth thin film transistor (T43-2) is configured to convert the n + 6th stage clock signal CK (n + 6) and the n-4th stage transmission signal ST (n-4)
  • the pull-up control signal Q (n) is maintained in an off state; a control terminal of the eleventh thin film transistor (T33-3) inputs the n + 6th stage clock signal CK (n + 6), and the first Terminal is electrically connected to the n + 1th horizontal scanning line Gn + 1, and the second terminal inputs the first DC low Signal VSSQ1, the
  • connection the second terminal of which is input the first DC low voltage signal VSSQ1, and the thirteenth thin film transistor (T33-3) is used for the n + 7th stage clock signal CK (n + 7) and the The first direct-current low-voltage signal VSSQ1 maintains the n + 2-th stage scan driving signal G (n + 2) in an off state.
  • the pull-down sustain signal PDH is a DC high-voltage signal VGH;
  • the second pull-down sustain circuit includes: a fourteenth thin film transistor (T51), a fifteenth thin film transistor (T52), A sixteenth thin film transistor (T53), a seventeenth thin film transistor (T54), an eighteenth thin film transistor (T42), a nineteenth thin film transistor (T32-1), and a twentieth thin film transistor (T32 -2) and a twenty-first thin film transistor (T32-3);
  • the control terminal and the first terminal of the fourteenth thin film transistor (T51) input the DC high-voltage signal VGH, and the second terminal and the first signal
  • the point Nn is electrically connected;
  • the control end of the fifteenth thin film transistor (T52) is electrically connected to the pull-up control signal point Qn, and the first end thereof is electrically connected to the first signal point Nn.
  • the control terminal of the sixteenth thin film transistor (T53) is electrically connected to the first signal point Nn, and the first terminal inputs the DC high voltage signal VGH, Its second terminal is electrically connected to the second signal point Pn;
  • the control terminal of the seventeenth thin film transistor T (T54) is connected to
  • the pull-up control signal point Qn is electrically connected, a first end thereof is electrically connected to the second signal point Pn, and a second end thereof is input with the first DC low-voltage signal VSSQ1;
  • the control terminal of (T42) is electrically connected to the second signal point Pn, its first terminal is electrically connected to the pull-up control signal point Qn, and its second terminal inputs the first DC low-voltage signal VSSQ1,
  • the eighteenth thin film transistor (T42) is configured to maintain the pull-up control signal Q (n) in an off state according to the DC high voltage signal VGH and the first DC low voltage signal VSSQ
  • the control terminal of the twentieth thin film transistor (T32-2) is electrically connected to the second signal point Pn, and One end is electrically connected to the n + 1th horizontal scanning line Gn + 1, and the second end is input with the second DC low-voltage signal VSSG2, and the twentieth thin film transistor (T32-2) is used according to the The DC high-voltage signal VGH and the second DC low-voltage signal VSSG2 maintain the n + 1th stage scan driving signal G (n + 1) in an off state; the control of the twenty-first thin film transistor (T32-3)
  • the second terminal is electrically connected to the second signal point Pn, the first terminal is electrically connected to the n + 2th horizontal scanning line Gn + 2, and the second terminal is input with the second DC low voltage signal VSSG2, so
  • the twenty-first thin film transistor (T32-3) is configured to maintain the n + 2th stage scan driving signal G (n + 2) to be off according to the DC high voltage signal VGH and the second DC low voltage signal VSSG2. status.
  • the pull-down sustain signal PDH is a DC high-voltage signal VGH;
  • the second pull-down sustain circuit includes: a fourteenth thin film transistor (T51) and a fifteenth thin film transistor (T52) , A sixteenth thin film transistor (T53), a seventeenth thin film transistor (T54), an eighteenth thin film transistor (T42), a nineteenth thin film transistor (T32-1), a twentieth thin film transistor ( T32-2), a twenty-first thin film transistor (T32-3), and a twenty-second thin film transistor (T42-1);
  • the control terminal and the first terminal of the fourteenth thin film transistor (T51) are input to
  • the second terminal of the DC high-voltage signal VGH is electrically connected to the first signal point Nn;
  • the control terminal of the fifteenth thin film transistor (T52) is electrically connected to the pull-up control signal point Qn, and the first terminal thereof is It is electrically connected to the first signal point Nn, and a second terminal thereof is input with the first DC low voltage signal V
  • a control terminal of the nineteenth thin film transistor (T32-1) is electrically connected to the second signal point Pn, and a first terminal thereof is electrically connected to the n-th horizontal scanning line Gn Connection, the second end of which is input the second DC low voltage signal VSSG2, and the nineteenth thin film transistor (T32-1) is used for The high-voltage signal VGH and the second DC low-voltage signal VSSG2 maintain the n-th scan driving signal G (n) in an off state;
  • the control terminal of the twentieth thin film transistor (T32-2) and the second The signal point Pn is electrically connected, a first end thereof is electrically connected to the n + 1th horizontal scanning line Gn + 1, a second end thereof is input with the second DC low voltage signal VSSG2, and the twentieth thin film transistor (T32-2) is configured to maintain the n + 1th stage scan driving signal G (n + 1) in an off state according to the DC high voltage signal VGH and the second DC low voltage signal VSSG2; the twentieth A
  • the pull-down sustain signal PDH includes a first low-frequency signal LC1 and a second low-frequency signal LC2, and the second pull-down sustain circuit includes a first pull-down sustain module and a second pull-down sustain module.
  • the first pull-down sustaining module includes: a fourteenth thin film transistor (T51), a fifteenth thin film transistor (T52), a sixteenth thin film transistor (T53), and a seventeenth thin film transistor (T54)
  • the control terminal and the first terminal of the fourteenth thin film transistor (T51) input the first low-frequency signal LC1, and the second terminal is electrically connected to the first signal point Nn;
  • the control of the fifteenth thin film transistor (T52) The first terminal is electrically connected to the pull-up control signal point Qn, the first terminal is electrically connected to the first signal point Nn, and the second terminal is input with the first DC low-voltage signal VSSQ1;
  • the sixteenth The control terminal of the thin film transistor (T53) is electrically connected to the first signal point Nn, and the first terminal of the thin
  • the twentieth thin film transistor (T32-2) is used according to the DC high-voltage signal VGH and the second DC low-voltage.
  • the signal VSSG2 maintains the n + 1th scan driving signal G (n + 1) in an off state; the control terminal of the twenty-first thin film transistor (T32-3) and the second signal point Pn are electrically The first end is electrically connected to the n + 2-th horizontal scanning line Gn + 2, the second end is input with the second DC low voltage signal VSSG2, and the twenty-first thin film transistor (T32-3 )
  • the second pull-down maintaining module includes: A twenty-third thin film transistor (T61), a twenty-fourth thin film transistor (T62), a twenty-five thin film transistor (T63), a twenty-sixth thin film transistor (T 64), a twenty-seventh thin film transistor (T44), a twenty-
  • a control terminal of the twenty-fifth thin film transistor (T63) is electrically connected to the third signal point Sn, a first terminal of the second low-frequency signal LC2 is input, and a second terminal thereof is connected to a fourth signal point Kn Electrical connection;
  • the control end of the twenty-sixth thin film transistor (T64) is electrically connected to the pull-up control signal point Qn, the first end thereof is electrically connected to the fourth signal point Kn, and the second Input the first DC low voltage signal VSSQ1;
  • the control terminal of the twenty-seventh thin film transistor (T44) is electrically connected to the fourth signal point Kn, A first terminal is electrically connected to the pull-up control signal point Qn, a second terminal thereof is input with the first DC low-voltage signal VSSQ1, and the twenty-seventh thin-film transistor (T44) is used according to the second low-frequency
  • the signal LC2 and the first DC low-voltage signal VSSQ1 maintain the pull-up control signal Q (n
  • the twenty-ninth thin film transistor (T34-2) is configured to be based on the second low-frequency signal LC2 and the second DC low-voltage signal VSSG 2 maintaining the n + 1th level scan driving signal G (n + 1) in an off state; a control terminal of the thirtyth thin film transistor (T34-3) is electrically connected to the fourth signal point Kn, A first end thereof is electrically connected to the n + 2th horizontal scanning line Gn + 2, a second end thereof inputs the second DC low-voltage signal VSSG2, and the thirtieth thin film transistor (T34-3) is used for According to the fourth signal point Kn and the second direct-current low-voltage signal VSSG2, the n + 2-level scan driving signal G (n + 2) is maintained in an off state.
  • the first pull-down sustaining module and the second pull-down sustaining module alternately operate the pull-up control signal Q (n), the n-th scan driving signal G (n), and the n-th
  • the + 1-stage scan drive signal G (n + 1) and the n + 2-th stage scan drive signal G (n + 2) are maintained in an off state.
  • an embodiment of the present invention further provides a liquid crystal display device, which includes the GOA circuit for a liquid crystal display described above.
  • the first-level GOA unit outputs three-level scanning driving signals, which can reduce the average frame space occupied by each level of GOA units. So as to meet the ultra-narrow frame requirements of LCD panels.
  • FIG. 1 is a schematic framework diagram of a GOA circuit according to an embodiment of the present invention.
  • FIG. 2 is a schematic circuit structure diagram of the GOA circuit shown in FIG. 1.
  • FIG. 3 is another schematic circuit structure diagram of the GOA circuit shown in FIG. 1.
  • FIG. 4 is another schematic circuit structure diagram of the GOA circuit shown in FIG. 1.
  • FIG. 5 is a waveform diagram of a signal source in the GOA circuit shown in FIG. 2 and FIG. 3.
  • FIG. 6 is a waveform diagram of a signal source in the GOA circuit shown in FIG. 4.
  • FIG. 7 is a waveform diagram of input and output signals in the GOA circuit shown in FIGS. 1 to 4.
  • An embodiment of the present invention provides a GOA (Gate Driver On Array) circuit.
  • a one-level GOA unit can output three-level scanning drive signals, which reduces the average frame space occupied by each level of GOA units, thereby satisfying the liquid crystal. The need for ultra-narrow bezels for display panels.
  • a GOA circuit and a liquid crystal display device having the GOA circuit according to an embodiment of the present invention will be described in detail below with reference to FIGS. 1 to 7.
  • FIG. 1 is a schematic diagram of a circuit structure of a GOA circuit according to an embodiment of the present invention.
  • the GOA circuit 100 shown in FIG. 1 includes a plurality of cascaded GOA units, where the n-th GOA unit has an n-th horizontal scan line, an n + 1-level horizontal scan line, and an n-th horizontal scan line on the display area of the liquid crystal display panel. +2 level horizontal scanning line charging, the n-th GOA unit includes at least: pull-up control circuit 10, pull-up circuit 20, pull-down circuit 30, reset circuit 40, first pull-down sustain circuit 50 and second pull-down sustain circuit 60, where n is a positive integer.
  • the pull-up control circuit 10 receives a start signal CT and outputs a pull-up control signal Q (n) according to the start signal CT.
  • the pull-up control circuit 10 when 1 ⁇ n ⁇ 4, that is, when n is greater than or equal to 1 and less than or equal to 4, the start signal CT is an initial signal STV, then the pull-up control circuit 10 outputs an initial signal STV according to the initial signal STV.
  • the scan driving signal G (n-4) outputs a pull-up control signal Q (n).
  • the initial signal STV is responsible for starting the first-level GOA unit, the second-level GOA unit, the third-level GOA unit, and the fourth-level GOA unit; and when n> 4, the nth The stage GOA unit is started by the n-4th stage transmission signal ST (n-4) and the n-4th stage scan driving signal G (n-4) output by the n-4th stage GOA unit, so that the GOA can be opened step by step.
  • the circuit 100 realizes a row scanning driving so that the horizontal scanning lines can be charged step by step.
  • the pull-up circuit 20 is electrically connected to the pull-up control circuit 10, and receives the pull-up control signal Q (n), an n-th clock signal CK (n), and an n + 1-th clock signal.
  • CK (n + 1) and an n + 2th stage clock signal CK (n + 2) and according to the pull-up control signal Q (n), the nth stage clock signal CK (n), the first
  • the n + 1 stage clock signal CK (n + 1) and the n + 2 stage clock signal CK (n + 2) output an n stage transmission signal ST (n) and an n stage scan drive signal G ( n), a scan driving signal G (n + 1) at the (n + 1) th stage and a scan driving signal G (n + 2) at the (n + 2) th stage.
  • the pull-down circuit 30 is electrically connected to the pull-up control circuit 10 and the pull-up circuit 20, and receives the n + 6-level scan driving signal G (n + 6) and A first DC low-voltage signal VSSQ1, and pulling down the pull-up control signal Q (n) according to the n + 6th stage scan driving signal G (n + 6) and the first DC low-voltage signal VSSQ1,
  • the pull-up control signal Q (n) is turned off (that is, a low potential).
  • the reset circuit 40 is electrically connected to the pull-up control circuit 10, the pull-up circuit 20, and the pull-down circuit 30.
  • the reset circuit 40 receives the initial signal STV and a second DC low-voltage signal VSSG2.
  • the pull-up control signal Q (n) is reset according to the initial signal STV and the second DC low-voltage signal VSSG2.
  • the first pull-down sustain circuit 50 is electrically connected to the pull-up control circuit 10, the pull-up circuit 20, the pull-down circuit 30, and the reset circuit 40, and the first pull-down sustain circuit 50 receives An n + 5th clock signal CK (n + 5), an n + 6th clock signal CK (n + 6), an n + 7th clock signal CK (n + 7), the n-th
  • the 4th stage transmits the signal ST (n-4) and the second DC low voltage signal VSSG2, and according to the n + 5th stage clock signal CK (n + 5), the n + 6th stage clock signal CK (n + 6)
  • the n + 7th stage clock signal CK (n + 7), the n-4th stage pass signal ST (n-4), and the second DC low voltage signal VSSG2 control the pull-up A signal Q (n), the n-th scan drive signal G (n), the n + 1th scan drive signal G (n + 1), and the n + 2th scan drive signal G (n +
  • the second pull-down sustain circuit 60 is electrically connected to the pull-up control circuit 10, the pull-up circuit 20, the pull-down circuit 30, the reset circuit 40, and the first pull-down sustain circuit 50.
  • the second pull-down sustain circuit 60 receives a pull-down sustain signal PDH, the first DC low-voltage signal VSSQ1, and the second DC low-voltage signal VSSG2, and according to the pull-down sustain signal PDH and the first DC low-voltage signal VSSQ1 and the second DC low-voltage signal VSSG2 are the pull-up control signal Q (n), the n-th scan drive signal G (n), and the n + 1th scan drive signal G (n + 1 ) And the n + 2th stage scan driving signal G (n + 2) is maintained in an off state.
  • FIG. 2 is a schematic diagram of a circuit structure of the GOA circuit shown in FIG. 1.
  • the GOA circuit 100 shown in FIG. 2 includes but is not limited to the pull-up control circuit 10, the pull-up circuit 20, the pull-down circuit 30, the reset circuit 40, the first pull-down sustain circuit 50, and the second pull-down sustain shown in FIG. Circuit 60.
  • the pull-up control circuit 10 specifically includes: a first thin film transistor T11;
  • an initial signal STV is input to the control terminal and the first terminal of the first thin film transistor T11, and the second terminal thereof is connected to the pull-up control signal point Qn for outputting according to the initial signal STV A pull-up control signal Q (n);
  • the control terminal of the first thin film transistor T11 inputs the n-4th stage transmission signal ST (n-4), and the first terminal thereof receives the n-4th stage scan driving signal G (n-4 ), The second end of which is electrically connected to the pull-up control signal point Qn, and is configured to transmit the signal (ST (n-4)) at the n-4th stage and the scan driving signal G at the (n-4) th stage (n-4) A pull-up control signal Q (n) is output.
  • FIG. 1 and FIG. 2 only show the signal input of the pull-up control circuit 10 when n> 4.
  • n-4th stage is shown in FIG. 1 and FIG. 2.
  • the pull-up circuit 20 specifically includes a second thin film transistor T22, a third thin film transistor T21-1, a fourth thin film transistor T21-2, and a fifth thin film transistor T21-3.
  • the second thin film transistor T22 is configured to output an n-th stage transmission signal ST (n) according to the pull-up control signal Q (n); specifically, the control terminal of the second thin film transistor T22 and the upper layer
  • the pull control signal point Qn is electrically connected to receive the pull-up control signal Q (n).
  • a first end of the pull-up control signal point Qn is input with an n-th level clock signal CK (n), and a second end thereof is used for pulling up The control signal Q (n) and the n-th clock signal CK (n) output the n-th stage transmission signal ST (n).
  • the third thin film transistor T21-1 is configured to output an n-th scan driving signal G (n) according to the pull-up control signal Q (n) and the n-th clock signal CK (n); specifically, A control terminal of the third thin film transistor T21-1 is electrically connected to the pull-up control signal point Qn, and is configured to receive the pull-up control signal Q (n).
  • a first terminal of the third thin-film transistor T21-1 is input to the n-th clock.
  • a second end of the signal CK (n) is electrically connected to the n-th horizontal scanning line Gn, and is configured to output the said according to the pull-up control signal Q (n) and the n-th clock signal CK (n)
  • the fourth thin film transistor T21-2 is configured to output an n + 1th stage scan driving signal G (n) according to the pull-up control signal Q (n) and an n + 1th stage clock signal CK (n + 1).
  • the control terminal of the fourth thin film transistor T21-2 is electrically connected to the pull-up control signal point Qn, and is configured to receive the pull-up control signal Q (n), and a first terminal thereof
  • the n + 1th stage clock signal CK (n + 1) is input, and the second end thereof is electrically connected to the n + 1th horizontal scanning line Gn + 1, and is configured to be based on the pull-up control signals Q (n) and
  • the n + 1 stage clock signal CK (n + 1) outputs the n + 1 stage scan drive signal G (n + 1).
  • the fifth thin film transistor T21-3 is configured to output an n + 2 stage scan driving signal G (n according to the pull-up control signal Q (n) and an n + 2 stage clock signal CK (n + 2). +2); specifically, the control terminal of the fourth thin film transistor T21-2 is electrically connected to the pull-up control signal point Qn, and is configured to receive the pull-up control signal Q (n), and the first terminal
  • the clock signal CK (n + 2) of the n + 2 level is input, and the second end thereof is electrically connected to the horizontal scanning line Gn + 2 of the n + 2 level, and is configured to be based on the pull-up control signal Q (n).
  • the n + 2 stage clock signal CK (n + 2) outputs the n + 2 stage scan drive signal G (n + 2).
  • the pull-down circuit 30 specifically includes: a sixth thin-film transistor T41, whose control terminal inputs an n + 6th stage scan driving signal G (n + 6), and the first terminal is electrically connected to the pull-up control signal point Qn. Connected, the second end of which is input with a first DC low voltage signal VSSQ1, and the sixth thin film transistor T41 is configured to be based on the n + 6th stage scan driving signal G (n + 6) and the first DC low voltage The signal VSSQ1 pulls down the pull-up control signal Q (n), so that the pull-up control signal Q (n) is in an off state (that is, a low potential).
  • the second DC low-voltage signal VSSG2 is a DC low-voltage signal required by the liquid crystal display panel. It should be noted that the first DC low voltage signal VSSQ1 is smaller than the second DC low voltage signal VSSG2, and the setting of the first DC low voltage signal VSSQ1 can make the potential of the pull-up control signal point Qn be pulled Lower, it is beneficial to prevent leakage of the pull-up control signal point Qn, and improve the reliability of the entire GOA circuit 100.
  • the reset circuit 40 specifically includes a seventh thin-film transistor Txo, a control terminal of which receives the initial signal STV, a first terminal of which is electrically connected to the pull-up control signal point Qn, and a second terminal of which is connected to the first Two DC low-voltage signals VSSG2, the seventh thin film transistor Txo is used to pull up the pull-up control signal point Qn according to the initial signal STV and the second DC low-voltage signal VSSG2 after the GOA circuit 100 operates for one cycle Reset the potential (that is, reset the pull-up control signal Q (n)), which is beneficial to the pull-up control signal point Qn to discharge faster and better after the GOA circuit 100 works for one cycle, thereby preventing the liquid crystal
  • the potential of the pull-up control signal point Qn cannot be lowered in time during the power-on and power-off process of the display panel multiple times, causing a large current, thereby causing the liquid crystal display panel to be abnormal.
  • the first pull-down sustain circuit 50 specifically includes: an eighth thin film transistor T43-1, a ninth thin film transistor T33-1, a tenth thin film transistor T43-2, an eleventh thin film transistor T33-3, a A twelfth thin film transistor T43-3 and a thirteenth thin film transistor T33-3.
  • the control terminal of the eighth thin film transistor T43-1 receives an n + 5th level clock signal CK (n + 5).
  • the first terminal is electrically connected to the pull-up control signal point Qn, and the second The terminal receives the n-4th stage transmission signal ST (n-4), and the eighth thin film transistor T43-1 is configured to use the n + 5th stage clock signal CK (n + 5) and the nth The n-4 level transmission signal ST (n-4) maintains the pull-up control signal Q (n) in an off state; the control terminal of the ninth thin film transistor T33-1 inputs the n + 5th level clock
  • the first terminal of the signal CK (n + 5) is electrically connected to the n-th horizontal scanning line Gn, the second terminal of the signal CK is input with the first DC low voltage signal VSSQ1, and the ninth thin film transistor T33-1 Configured to maintain the n-th scan driving signal G (n) in an off state according to the n + 5th clock signal CK (n + 5) and the first DC low voltage signal VSSQ1; the tenth A control terminal of the thin film transistor T43-2 inputs an n +
  • the control terminal of the thirteenth thin film transistor T33-3 inputs the n + 7th stage clock signal CK (n + 7), and the first terminal is connected with The n + 2th horizontal scanning line Gn + 2 is electrically connected, the second terminal of the n + 2 horizontal scanning line Gn + 2 is input with the first DC low-voltage signal VSSQ1, and the thirteenth thin film transistor T33-3 is used for The 7-level clock signal CK (n + 7) and the first DC low-voltage signal VSSQ1 maintain the n + 2-level scan drive signal G (n + 2) in an off state.
  • the pull-down sustain signal PDH is a DC high-voltage signal VGH.
  • the second pull-down sustaining circuit 60 specifically includes: a fourteenth thin film transistor T51, a fifteenth thin film transistor T52, a sixteenth thin film transistor T53, a seventeenth thin film transistor T54, and an eighteenth thin film transistor T42 A nineteenth thin film transistor T32-1, a twentieth thin film transistor T32-2, and a twenty-first thin film transistor T32-3.
  • the control terminal and the first terminal of the fourteenth thin film transistor T51 input the DC high voltage signal VGH, and the second terminal is electrically connected to the first signal point Nn;
  • the control terminal of the fifteenth thin film transistor T52 It is electrically connected to the pull-up control signal point Qn, its first end is electrically connected to the first signal point Nn, and its second end is input with the first DC low voltage signal VSSQ1;
  • the sixteenth film A control terminal of the transistor T53 is electrically connected to the first signal point Nn, a first terminal of the transistor T53 is input with the DC high voltage signal VGH, and a second terminal thereof is electrically connected to the second signal point Pn;
  • the control terminal of T54 is electrically connected to the pull-up control signal point Qn, its first terminal is electrically connected to the second signal point Pn, and its second terminal inputs the first DC low-voltage signal VSSQ1;
  • the control terminal of the eighteenth thin film transistor T42 is electrically connected to the
  • the pull-up control signal point Qn is electrically connected to the n-th horizontal scanning line Gn through a capacitor Cb.
  • the capacitor Cb is a bootstrap capacitor.
  • FIG. 3 is another schematic circuit structure diagram of the GOA circuit shown in FIG. 1.
  • the GOA circuit 100 shown in FIG. 3 includes, but is not limited to, the pull-up control circuit 10, the pull-up circuit 20, the pull-down circuit 30, the reset circuit 40, the first pull-down sustain circuit 50, and the second pull-down sustain shown in FIG. Circuit 60.
  • the specific structures of the pull-up control circuit 10, the pull-up circuit 20, the pull-down circuit 30, the reset circuit 40, and the first pull-down sustain circuit 50 in the GOA circuit 100 shown in FIG. 3 and the GOA circuit shown in FIG. 2 The specific structure of the corresponding circuit in 100 is the same, and is not repeated here.
  • the second pull-down sustaining circuit 60 specifically includes: a fourteenth thin film transistor T51, a fifteenth thin film transistor T52, a sixteenth thin film transistor T53, A seventeenth thin film transistor T54, an eighteenth thin film transistor T42, a nineteenth thin film transistor T32-1, a twentieth thin film transistor T32-2, a twenty-first thin film transistor T32-3, and a second Twelve thin film transistors T42-1.
  • connection method and signal input of the twentieth thin film transistor T32-2 and the twenty-first thin film transistor T32-3 are the same as the signal input of the corresponding thin film transistor in the second pull-down sustaining circuit 60 shown in FIG. 2 , Will not repeat them here.
  • a control terminal of the eighteenth thin film transistor T42 is electrically connected to the second signal point Pn, and a first terminal and a second terminal thereof are electrically connected to the pull-up control signal point Qn;
  • the control terminal and the first terminal of the thin film transistor T42-1 are electrically connected to the pull-up control signal point Qn, and the second terminal of the thin film transistor T42-1 is input with the first DC low voltage signal VSSQ1;
  • the twenty-second thin film transistor T42-1 is configured to maintain the pull-up control signal Q (n) in an off state according to the DC high-voltage signal VGH and the first DC low-voltage signal VSSQ1, and the first The twenty-two thin film transistor T42-1 can prevent the current of the eighteenth thin film transistor
  • FIG. 4 is another schematic circuit structure diagram of the GOA circuit shown in FIG. 1.
  • the GOA circuit 100 shown in FIG. 4 includes but is not limited to the pull-up control circuit 10, the pull-up circuit 20, the pull-down circuit 30, the reset circuit 40, the first pull-down sustain circuit 50, and the second pull-down sustain shown in FIG. Circuit 60.
  • the specific structures of the pull-up control circuit 10, the pull-up circuit 20, the pull-down circuit 30, the reset circuit 40, and the first pull-down sustain circuit 50 in the GOA circuit 100 shown in FIG. 4 and the GOA circuit shown in FIG. 2 The specific structure of the corresponding circuit in 100 is the same, and is not repeated here.
  • the pull-down sustain signal PDH includes a first low-frequency signal LC1 and a second low-frequency signal LC2, and the second pull-down sustain circuit 60 includes a first pull-down sustain Module 601 and second pull-down maintaining module 602.
  • the first pull-down maintaining module 601 specifically includes: a first signal input unit 6011 and a first pull-down maintaining unit 6012.
  • the first signal input unit 6011 specifically includes a fourteenth thin film transistor T51, a fifteenth thin film transistor T52, a sixteenth thin film transistor T53, and a seventeenth thin film transistor T54.
  • the first pull-down maintaining unit 6012 specifically includes: an eighteenth thin film transistor T42, a nineteenth thin film transistor T32-1, a twentieth thin film transistor T32-2, and a twenty-first thin film transistor T32-3 .
  • the fifteenth thin film transistor T52, the seventeenth thin film transistor T54, the eighteenth thin film transistor T42, the nineteenth thin film transistor T32-1, and the twentieth thin film transistor in the second pull-down sustaining circuit 60 shown in FIG. 4 The connection method and signal input of the T32-2 and the twenty-first thin film transistor T32-3 are the same as the signal input of the corresponding thin film transistor in the second pull-down sustaining circuit 60 shown in FIG. 2, and are not repeated here.
  • the control terminal and the first terminal of the fourteenth thin film transistor T51 input the first low-frequency signal LC1, and the second terminal is electrically connected to the first signal point Nn; the control terminal of the sixteenth thin film transistor T53 is connected to The first signal point Nn is electrically connected, a first end thereof is input with the first low-frequency signal LC1, and a second end thereof is electrically connected with the second signal point Pn.
  • the second pull-down maintaining module 602 specifically includes a second signal input unit 6021 and a second pull-down maintaining unit 6022.
  • the second signal input unit 6021 specifically includes a twenty-third thin film transistor T61, a twenty-fourth thin film transistor T62, a twenty-fifth thin film transistor T63, and a twenty-sixth thin film transistor T64.
  • the second pull-down maintaining unit 6022 specifically includes a twenty-seventh thin film transistor T44, a twenty-eighth thin film transistor T34-1, a twenty-ninth thin film transistor T34-2, and a thirtieth thin film transistor T34- 3.
  • the control terminal and the first terminal of the twenty-third thin film transistor T61 input the second low-frequency signal LC2, and the second terminal is electrically connected to the third signal point Sn; the twenty-fourth thin film transistor T62
  • the control terminal is electrically connected to the pull-up control signal point Qn, its first terminal is electrically connected to the third signal point Sn, and its second terminal is input with the first DC low voltage signal VSSQ1;
  • the control terminal of the twenty-five thin-film transistor T63 is electrically connected to the third signal point Sn, a first terminal thereof is input with the second low-frequency signal LC2, and a second terminal thereof is electrically connected with the fourth signal point Kn;
  • a control terminal of the twenty-sixth thin film transistor T64 is electrically connected to the pull-up control signal point Qn, a first terminal thereof is electrically connected to the fourth signal point Kn, and a second terminal thereof is input to the first DC The low-voltage signal VSSQ1;
  • the twenty-ninth thin film transistor T34-2 is configured to maintain the n + 1th stage scan driving signal G (n + 1) in an off state according to the second low frequency signal LC2 and the second DC low voltage signal VSSG2. ;
  • the control terminal of the thirtieth thin film transistor T34-3 is electrically connected to the fourth signal point Kn, and its first terminal is connected to all
  • the n + 2 level horizontal scanning line Gn + 2 is electrically connected, the second terminal of the n + 2 horizontal scanning line Gn + 2 is input with the second DC low-voltage signal VSSG2, and the thirtieth thin film transistor T34-3 is used according to the fourth signal point Kn and
  • the second DC low-voltage signal VSSG2 maintains the n + 2-th stage scan driving signal G (n + 2) in an off state.
  • the first low-frequency signal LC1 and the second low-frequency signal LC2 are mutually inverted signals, that is, when the first low-frequency signal LC1 is in a high potential state, the second low-frequency signal LC2 is at a low potential. State; and when the first low-frequency signal LC1 is in a low-potential state, the second low-frequency signal LC2 is in a high-potential state.
  • the first pull-down maintaining module 601 and the second pull-down maintaining module 602 alternately function to pull up the pull-up control signal Q (n), the n-th scan driving signal G (n), and the n-th
  • the + 1-stage scan drive signal G (n + 1) and the n + 2-th stage scan drive signal G (n + 2) are maintained in an off state (ie, maintained in a low potential state).
  • FIG. 5 is a waveform diagram of the signal source in the GOA circuit 100 shown in FIG. 2 and FIG. 3.
  • the signal source includes, but is not limited to, the initial signal STV, the n-th clock signal CK (n), the DC high-voltage signal VGH, the first DC low-voltage signal VSSQ1, and the second DC low-voltage signal VSSG2.
  • FIG. 6 is a waveform diagram of a signal source in the GOA circuit 100 shown in FIG. 4.
  • the signal source includes, but is not limited to, the initial signal STV, the n-th clock signal CK (n), the first low-frequency signal LC1, the second low-frequency signal LC2, and the first constant The low-voltage signal VSSQ1 and the second DC low-voltage signal VSSG2.
  • FIG. 5 and FIG. 6 show only waveform diagrams of the first-stage clock signal CK (1) to the eighth-stage clock signal CK (8).
  • the duty cycle of the n-th stage clock signal CK (n) is set to 40%, which is beneficial to the pull-down of the n-th scan drive signal G (n). .
  • FIG. 7 is a waveform diagram of input and output signals in the GOA circuit 100 shown in FIGS. 1 to 4.
  • the input and output signals include, but are not limited to, the n-4th stage transmission signal ST (n-4), the n-4th stage scan driving signal G (n-4), and the pull-up A control signal Q (n), the n-th scanning drive signal G (n), the n + 1th scanning drive signal G (n + 1), and the n + 2th scanning drive signal G (n +2) and the n + 6th stage scan drive signal G (n + 6).
  • the pull-down circuit 30 pulls down the pull-up control signal Q (n) according to the n + 6th-level scan driving signal G (n + 6), and can realize the n-th-level scan driving.
  • the pull-down and pull-up control is performed only after the output of the signal G (n), the n + 1th-level scan driving signal G (n + 1), and the n + 2th-level scan driving signal G (n + 2) is completed.
  • Signal Q (n) so as to realize the n-th scanning driving signal G (n), the n + 1th scanning driving signal G (n + 1), and the n + 2th scanning driving signal G ( n + 2) and the normal output of three-level scanning drive signals.
  • an embodiment of the present invention further provides a liquid crystal display device, which includes the GOA circuit 100 for a liquid crystal display shown in FIG. 1 to FIG. 4 described above.
  • the liquid crystal display device may include, but is not limited to, a mobile phone (such as an Android mobile phone, an iOS mobile phone, and the like) having a liquid crystal display panel, a tablet computer, Mobile Internet Devices (MID), and Personal Digital Assistant (PDA). ), Laptops, TVs, electronic paper, digital photo frames, and more.
  • the one-level GOA unit of the GOA circuit 100 in the above embodiment of the present invention can output three-level scan drive signals, that is, the n-th GOA unit.
  • the n-th scan driving signal G (n), the n + 1th scan driving signal G (n + 1), and the n + 2th scan driving signal G (n + 2) can be output, so the GOA circuit 100 can Reduce the average frame space occupied by each level of GOA unit, so as to meet the ultra-narrow frame requirements of LCD panels.
  • the arrangement of the first DC low voltage signal VSSQ1 and the reset circuit 40 in the embodiment of the present invention can improve the reliability of the GOA circuit 100.

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Abstract

一种GOA电路(100)和具有GOA电路(100)的液晶显示装置，GOA电路(100)包括多个级联的GOA单元，其中第n级GOA单元对第n级、第n+1级以及第n+2级水平扫描线充电，第n级GOA单元包括：上拉控制电路(10)，用于接收启动信号(ST(n-4))并输出上拉控制信号(Q(n))；上拉电路(20)，用于接收Q(n)、第n级时钟信号(CK(n))、第n+1级时钟信号(CK(n+1))和第n+2级时钟信号(CK(n+2))，并输出第n级级传信号(ST(n))、第n级扫描驱动信号(G(n))、第n+1级扫描驱动信号(G(n+1))和第n+2级扫描驱动信号(G(n+2))；下拉电路(30)，用于接收第n+6级扫描驱动信号(G(n+6))和第一直流低压信号(VSSQ1)，并使Q(n)处于关闭状态。GOA电路(100)中一级GOA单元可以输出三级扫描驱动信号(G(n)、G(n+1)和G(n+2))，可以减小每级GOA单元平均所占据的边框空间，从而满足面板的超窄边框需求。

Description

GOA电路及具有该GOA电路的液晶显示装置
本发明要求2018年7月27日递交的发明名称为“GOA电路及具有该GOA电路的液晶显示装置”的申请号2018108471576的在先申请优先权，上述在先申请的内容以引入的方式并入本文本中。
技术领域
本发明涉及液晶显示技术领域，尤其涉及一种GOA(Gate driver On Array，阵列基板行驱动)电路及一种具有该GOA电路的液晶显示装置。
背景技术
液晶显示器具有轻薄短小、节能、辐射指标普遍低于CRT(Cathode Ray Tube，阴极射线管)显示器等优点，使之逐渐代替CRT显示器实现在各类电子产品中的广泛应用。目前，主动式液晶显示面板水平扫描线的驱动，主要由面板外接的IC(Integrated Circuit，集成电路)来完成，外接的IC可以控制各级水平扫描线的逐级充电和放电。而GOA技术就是利用TFT(Thin Film Transistor，薄膜晶体管)液晶显示器阵列制程将Gate行扫描驱动信号电路制作在阵列基板上，从而实现对Gate逐行扫描的驱动方式，因此，可以运用液晶显示面板的原有制程，将水平扫描线的驱动电路制作在显示区域周围的基板上。GOA技术能减少外接IC的绑定(Bonding)工序，可提升产能并降低产品成本，并使液晶显示面板更适合制作窄边框或无边框的显示产品。
GOA电路的主要架构包括：上拉控制电路、上拉电路、下拉电路以及下拉维持电路。其中，上拉电路用于将时钟信号输出为扫描驱动信号，上拉控制电路用于输出上拉控制信号以控制上拉电路的打开时间，下拉电路用于将上拉控制信号和扫描驱动信号拉低，下拉维持电路用于将上拉控制信号和扫描驱动信号维持在低电位。目前，为了满足液晶显示面板的超窄边框的设计要求，液晶显示面板的边框通常越来越小，这就要求GOA电路占用边框的比例相应减小。然而，由于现有的GOA电路中GOA单元的级数较多，如此不但增加了GOA电路的设计难度，而且导致其占用的电路设计空间较大，不利于液晶显示面板的超窄边框需求。
发明内容
本发明实施例提供一种GOA电路及具有该GOA电路的液晶显示装置，其一级GOA单元可以输出三级扫描驱动信号，减少了每级GOA单元平均所占据的边框空间，从而满足液晶显示面板的超窄边框需求。
本发明实施例提供了一种GOA电路，包括多个级联的GOA单元，其中第n级GOA单元对面板的显示区域第n级水平扫描线、第n+1级水平扫描线以及第n+2级水平扫描线充电，所述第n级GOA单元包括上拉控制电路、上拉电路和下拉电路，其中，n为正整数；所述上拉控制电路接收一启动信号CT，并根据所述启动信号CT输出一上拉控制信号Q(n)；所述上拉电路与所述上拉控制电路电性连接，接收所述上拉控制信号Q(n)、一第n级时钟信号CK(n)、一第n+1级时钟信号CK(n+1)以及一第n+2级时钟信号CK(n+2)，并根据所述上拉控制信号Q(n)、所述第n级时钟信号CK(n)、所述第n+1级时钟信号CK(n+1)以及所述第n+2级时钟信号CK(n+2)输出一第n级级传信号ST(n)、一第n级扫描驱动信号G(n)、一第n+1级扫描驱动信号G(n+1)以及一第n+2级扫描驱动信号G(n+2)；所述下拉电路与所述上拉控制电路和所述上拉电路电性连接，接收第n+6级GOA单元输出的第n+6级扫描驱动信号G(n+6)和一第一直流低压信号VSSQ1，并根据所述第n+6级扫描驱动信号G(n+6)和所述第一直流低压信号VSSQ1下拉所述上拉控制信号Q(n)，以使所述上拉控制信号Q(n)处于关闭状态。
其中，当n大于等于1且小于等于4时，所述启动信号CT为一初始信号STV，所述上拉控制电路根据所述初始信号STV输出一上拉控制信号Q(n)；当n大于4时，所述启动信号CT为第n-4级GOA单元输出的第n-4级级传信号ST(n-4)和第n-4级扫描驱动信号G(n-4)，所述上拉控制电路根据所述第n-4级级传信号 ST(n-4)和所述第n-4级扫描驱动信号G(n-4)输出一上拉控制信号Q(n)。
其中，所述上拉控制电路包括：一第一薄膜晶体管(T11)；其中，当n大于等于1且小于等于4时，所述第一薄膜晶体管(T11)的控制端和第一端输入所述初始信号STV，其第二端与上拉控制信号点Qn连接，用于根据所述初始信号STV输出所述上拉控制信号Q(n)；当n大于4时，所述第一薄膜晶体管(T11)的控制端输入所述第n-4级级传信号ST(n-4)，其第一端输入所述第n-4级扫描驱动信号G(n-4)，其第二端与所述上拉控制信号点Qn连接，用于根据所述第n-4级级传信号ST(n-4)和所述第n-4级扫描驱动信号G(n-4)输出所述上拉控制信号Q(n)；所述上拉电路包括：一第二薄膜晶体管(T22)、一第三薄膜晶体管(T21-1)、一第四薄膜晶体管(T21-2)以及一第五薄膜晶体管(T21-3)；所述第二薄膜晶体管(T22)的控制端与所述上拉控制信号点Qn电性连接，用于接收所述上拉控制信号Q(n)，其第一端输入所述第n级时钟信号CK(n)，其第二端用于根据所述上拉控制信号Q(n)和所述第n级时钟信号CK(n)输出所述第n级级传信号ST(n)；所述第三薄膜晶体管(T21-1)的控制端与所述上拉控制信号点Qn电性连接，用于接收所述上拉控制信号Q(n)，其第一端输入所述第n级时钟信号CK(n)，其第二端与第n级水平扫描线Gn电性连接，用于根据所述上拉控制信号Q(n)和所述第n级时钟信号CK(n)输出所述第n级扫描驱动信号G(n)；所述第四薄膜晶体管(T21-2)的控制端与所述上拉控制信号点Qn电性连接，用于接收所述上拉控制信号Q(n)，其第一端输入所述第n+1级时钟信号CK(n+1)，其第二端与第n+1水平扫描线Gn+1电性连接，用于根据所述上拉控制信号Q(n)和所述第n+1级时钟信号CK(n+1)输出所述第n+1级扫描驱动信号G(n+1)；所述第五薄膜晶体管(T21-3)的控制端与所述上拉控制信号点Qn电性连接，用于接收所述上拉控制信号Q(n)，其第一端输入所述第n+2级时钟信号CK(n+2)，其第二端与第n+2级水平扫描线Gn+2电性连接，用于根据所述上拉控制信号Q(n)和所述第n+2级时钟信号CK(n+2)输出所述第n+2级扫描驱动信号G(n+2)；所述下拉电路包括：一第六薄膜晶体管(T41)，其控制端输入一第n+6级扫描驱动信号G(n+6)，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入一第一直流低压信号VSSQ1，所述第六薄膜晶体管(T41)用于根据所述第n+6级扫描驱动信号G(n+6)和所述第一直流低压信号VSSQ1下拉所述上拉控制信号Q(n)，以使所述上拉控制信号Q(n)处于关闭状态。
其中，所述第n级GOA单元还包括复位电路、第一下拉维持电路和第二下拉维持电路；所述复位电路与所述上拉控制电路、所述上拉电路以及所述下拉电路电性连接，所述复位电路接收所述初始信号STV和一第二直流低压信号VSSG2，并根据所述初始信号STV和所述第二直流低压信号VSSG2将所述上拉控制信号Q(n)进行复位；所述第一下拉维持电路与所述上拉控制电路、所述上拉电路、所述下拉电路以及所述复位电路电性连接，所述第一下拉维持电路接收一第n+5级时钟信号CK(n+5)、一第n+6级时钟信号CK(n+6)、一第n+7级时钟信号CK(n+7)、所述第n-4级级传信号ST(n-4)以及所述第二直流低压信号VSSG2，并根据第n+5级时钟信号CK(n+5)、所述第n+6级时钟信号CK(n+6)、所述第n+7级时钟信号CK(n+7)、所述第n-4级级传信号ST(n-4)以及所述第二直流低压信号VSSG2将所述上拉控制信号Q(n)、所述第n级扫描驱动信号G(n)、所述第n+1级扫描驱动信号G(n+1)以及所述第n+2级扫描驱动信号G(n+2)维持在关闭状态；所述第二下拉维持电路与所述上拉控制电路、所述上拉电路、所述下拉电路、所述复位电路以及所述第一下拉维持电路电性连接，所述第二下拉维持电路接收一下拉维持信号PDH、所述第一直流低压信号VSSQ1以及所述第二直流低压信号VSSG2，并根据所述下拉维持信号PDH、所述第一直流低压信号VSSQ1以及所述第二直流低压信号VSSG2将所述上拉控制信号Q(n)、所述第n级扫描驱动信号G(n)、所述第n+1级扫描驱动信号G(n+1)以及所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
其中，所述复位电路包括：一第七薄膜晶体管Txo，其控制端输入所述初始信号STV，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第七薄膜晶体管Txo用于在所述GOA电路工作一个周期后根据所述初始信号STV和所述第二直流低压信号VSSG2将所述上拉控制信号点Qn的电位进行复位；所述第一下拉维持电路包括：一第八薄膜晶体管(T43-1)、一第九薄膜晶体管(T33-1)、一第十薄膜晶体管(T43-2)、一第十一薄膜晶体管(T33-2)、一第十二薄膜晶体管(T43-3)以及一第十三薄膜晶体管(T33-3)；所述第八薄膜晶体管(T43-1)的控制端输入一第n+5级时钟信号 CK(n+5)，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第n-4级级传信号ST(n-4)，所述第八薄膜晶体管(T43-1)用于根据所述第n+5级时钟信号CK(n+5)和所述第n-4级级传信号ST(n-4)将所述上拉控制信号Q(n)维持在关闭状态；所述第九薄膜晶体管(T33-1)的控制端输入所述第n+5级时钟信号CK(n+5)，其第一端与所述第n级水平扫描线Gn电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第九薄膜晶体管(T33-1)用于根据所述第n+5级时钟信号CK(n+5)和所述第一直流低压信号VSSQ1将所述第n级扫描驱动信号G(n)维持在关闭状态；所述第十薄膜晶体管(T43-2)的控制端输入一第n+6级时钟信号CK(n+6)，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第n-4级级传信号ST(n-4)，所述第十薄膜晶体管(T43-2)用于根据所述第n+6级时钟信号CK(n+6)和所述第n-4级级传信号ST(n-4)将所述上拉控制信号Q(n)维持在关闭状态；所述第十一薄膜晶体管(T33-3)的控制端输入所述第n+6级时钟信号CK(n+6)，其第一端与所述第n+1级水平扫描线Gn+1电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第十一薄膜晶体管(T33-3)用于根据所述第n+6级时钟信号CK(n+6)和所述第一直流低压信号VSSQ1将所述第n+1级扫描驱动信号G(n+1)维持在关闭状态；所述第十二薄膜晶体管(T43-3)的控制端输入一第n+7级时钟信号CK(n+7)，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第n-4级级传信号ST(n-4)，所述第十二薄膜晶体管(T43-3)用于根据所述第n+7级时钟信号CK(n+7)和所述第n-4级级传信号ST(n-4)将所述上拉控制信号Q(n)维持在关闭状态；所述第十三薄膜晶体管(T33-3)的控制端输入所述第n+7级时钟信号CK(n+7)，其第一端与所述第n+2级水平扫描线Gn+2电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第十三薄膜晶体管(T33-3)用于根据所述第n+7级时钟信号CK(n+7)和所述第一直流低压信号VSSQ1将所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
在本发明一实施方式中，所述下拉维持信号PDH为一直流高压信号VGH；所述第二下拉维持电路包括：一第十四薄膜晶体管(T51)、一第十五薄膜晶体管(T52)、一第十六薄膜晶体管(T53)、一第十七薄膜晶体管(T54)、一第十八薄膜晶体管(T42)、一第十九薄膜晶体管(T32-1)、一第二十薄膜晶体管(T32-2)以及一第二十一薄膜晶体管(T32-3)；所述第十四薄膜晶体管(T51)的控制端和第一端输入所述直流高压信号VGH，其第二端与第一信号点Nn电性连接；所述第十五薄膜晶体管(T52)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第一信号点Nn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十六薄膜晶体管(T53)的控制端与所述第一信号点Nn电性连接，其第一端输入所述直流高压信号VGH，其第二端与第二信号点Pn电性连接；所述第十七薄膜晶体管T(T54)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第二信号点Pn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十八薄膜晶体管(T42)的控制端与所述第二信号点Pn电性连接，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第十八薄膜晶体管(T42)用于根据所述直流高压信号VGH和所述第一直流低压信号VSSQ1将所述上拉控制信号Q(n)维持在关闭状态；所述第十九薄膜晶体管(T32-1)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n级水平扫描线Gn电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第十九薄膜晶体管(T32-1)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n级扫描驱动信号G(n)维持在关闭状态；所述第二十薄膜晶体管(T32-2)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n+1级水平扫描线Gn+1电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十薄膜晶体管(T32-2)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n+1级扫描驱动信号G(n+1)维持在关闭状态；所述第二十一薄膜晶体管(T32-3)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n+2级水平扫描线Gn+2电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十一薄膜晶体管(T32-3)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
在本发明另一实施方式中，所述下拉维持信号PDH为一直流高压信号VGH；所述第二下拉维持电路包括：一第十四薄膜晶体管(T51)、一第十五薄膜晶体管(T52)、一第十六薄膜晶体管(T53)、一第十七薄膜晶体管(T54)、一第十八薄膜晶体管(T42)、一第十九薄膜晶体管(T32-1)、一第二十薄膜晶体管(T32-2)、 一第二十一薄膜晶体管(T32-3)以及一第二十二薄膜晶体管(T42-1)；所述第十四薄膜晶体管(T51)的控制端和第一端输入所述直流高压信号VGH，其第二端与第一信号点Nn电性连接；所述第十五薄膜晶体管(T52)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第一信号点Nn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十六薄膜晶体管(T53)的控制端与所述第一信号点Nn电性连接，其第一端输入所述直流高压信号VGH，其第二端与第二信号点Pn电性连接；所述第十七薄膜晶体管T(T54)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第二信号点Pn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十八薄膜晶体管(T42)的控制端与所述第二信号点Pn电性连接，其第一端和第二端与所述上拉控制信号点Qn电性连接；所述第二十二薄膜晶体管(T42-1)的控制端和第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十八薄膜晶体管(T42)和所述第二十二薄膜晶体管(T42-1)用于根据所述直流高压信号VGH和所述第一直流低压信号VSSQ1将所述上拉控制信号Q(n)维持在关闭状态；所述第十九薄膜晶体管(T32-1)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n级水平扫描线Gn电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第十九薄膜晶体管(T32-1)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n级扫描驱动信号G(n)维持在关闭状态；所述第二十薄膜晶体管(T32-2)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n+1级水平扫描线Gn+1电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十薄膜晶体管(T32-2)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n+1级扫描驱动信号G(n+1)维持在关闭状态；所述第二十一薄膜晶体管(T32-3)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n+2级水平扫描线Gn+2电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十一薄膜晶体管(T32-3)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
在本发明又一实施方式中，所述下拉维持信号PDH包括一第一低频信号LC1和一第二低频信号LC2，所述第二下拉维持电路包括第一下拉维持模块和第二下拉维持模块；所述第一下拉维持模块包括：一第十四薄膜晶体管(T51)、一第十五薄膜晶体管(T52)、一第十六薄膜晶体管(T53)、一第十七薄膜晶体管(T54)、一第十八薄膜晶体管(T42)、一第十九薄膜晶体管(T32-1)、一第二十薄膜晶体管(T32-2)以及一第二十一薄膜晶体管(T32-3)；所述第十四薄膜晶体管(T51)的控制端和第一端输入所述第一低频信号LC1，其第二端与第一信号点Nn电性连接；所述第十五薄膜晶体管(T52)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第一信号点Nn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十六薄膜晶体管(T53)的控制端与所述第一信号点Nn电性连接，其第一端输入所述第一低频信号LC1，其第二端与第二信号点Pn电性连接；所述第十七薄膜晶体管T(T54)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第二信号点Pn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十八薄膜晶体管(T42)的控制端与所述第二信号点Pn电性连接，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第十八薄膜晶体管(T42)用于根据所述直流高压信号VGH和所述第一直流低压信号VSSQ1将所述上拉控制信号Q(n)维持在关闭状态；所述第十九薄膜晶体管(T32-1)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n级水平扫描线Gn电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第十九薄膜晶体管(T32-1)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n级扫描驱动信号G(n)维持在关闭状态；所述第二十薄膜晶体管(T32-2)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n+1级水平扫描线Gn+1电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十薄膜晶体管(T32-2)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n+1级扫描驱动信号G(n+1)维持在关闭状态；所述第二十一薄膜晶体管(T32-3)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n+2级水平扫描线Gn+2电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十一薄膜晶体管(T32-3)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n+2级扫描驱动信号G(n+2)维持在关闭状态；所述第二下拉维持模块包括：一第二十三薄膜晶体管(T61)、一第二十四薄膜晶体管(T62)、 一第二十五薄膜晶体管(T63)、一第二十六薄膜晶体管(T64)、一第二十七薄膜晶体管(T44)、一第二十八薄膜晶体管(T34-1)、一第二十九薄膜晶体管(T34-2)以及一第三十薄膜晶体管(T34-3)；所述第二十三薄膜晶体管(T61)的控制端和第一端输入所述第二低频信号LC2，其第二端与第三信号点Sn电性连接；所述第二十四薄膜晶体管(T62)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第三信号点Sn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第二十五薄膜晶体管(T63)的控制端与所述第三信号点Sn电性连接，其第一端输入所述第二低频信号LC2，其第二端与第四信号点Kn电性连接；所述第二十六薄膜晶体管(T64)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第四信号点Kn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第二十七薄膜晶体管(T44)的控制端与所述第四信号点Kn电性连接，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第二十七薄膜晶体管(T44)用于根据所述第二低频信号LC2和所述第一直流低压信号VSSQ1将所述上拉控制信号Q(n)维持在关闭状态；所述第二十八薄膜晶体管(T34-1)的控制端与所述第四信号点Kn电性连接，其第一端与所述第n级水平扫描线Gn电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十八薄膜晶体管(T34-1)用于根据所述第二低频信号LC2和所述第二直流低压信号VSSG2将所述第n级扫描驱动信号G(n)维持在关闭状态；所述第二十九薄膜晶体管(T34-2)的控制端与所述第四信号点Kn电性连接，其第一端与所述第n+1级水平扫描线Gn+1电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十九薄膜晶体管(T34-2)用于根据所述第二低频信号LC2和所述第二直流低压信号VSSG2将所述第n+1级扫描驱动信号G(n+1)维持在关闭状态；所述第三十薄膜晶体管(T34-3)的控制端与所述第四信号点Kn电性连接，其第一端与所述第n+2级水平扫描线Gn+2电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第三十薄膜晶体管(T34-3)用于根据所述第四信号点Kn和所述第二直流低压信号VSSG2将所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
其中，所述第一下拉维持模块和所述第二下拉维持模块交替起作用将所述上拉控制信号Q(n)、所述第n级扫描驱动信号G(n)、所述第n+1级扫描驱动信号G(n+1)以及所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
相应地，本发明实施例还提供了一种液晶显示装置，其包括上述的用于液晶显示的GOA电路。
综上所述，在本发明实施例提供的GOA电路及具有该GOA电路的液晶显示装置中，通过一级GOA单元输出三级扫描驱动信号，可以减少每级GOA单元平均所占据的边框空间，从而满足液晶显示面板的超窄边框需求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种GOA电路的框架示意图。
图2为图1所示的GOA电路的一种电路结构示意图。
图3为图1所示的GOA电路的另一种电路结构示意图。
图4为图1所示的GOA电路的又一种电路结构示意图。
图5为图2和图3所示的GOA电路中信号源的波形示意图。
图6为图4所示的GOA电路中信号源的波形示意图。
图7为图1至图4所示的GOA电路中输入输出信号的波形示意图。
具体实施方式
下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述。显然，所描述的实施方式是本发明的一部分实施方式，而不是全部实施方式。基在本发明中的实施方式， 本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施方式，都应属在本发明保护的范围。
此外，以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明中所提到的方向用语，例如，“上”、“下”、“前”、“后”、“左”、“右”、“内”、“外”、“侧面”等，仅是参考附加图式的方向，因此，使用的方向用语是为了更好、更清楚地说明及理解本发明，而不是指示或暗指所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸地连接，或者一体地连接；可以是机械连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。若本说明书中出现“工序”的用语，其不仅是指独立的工序，在与其它工序无法明确区别时，只要能实现所述工序所预期的作用则也包括在本用语中。另外，本说明书中用“～”表示的数值范围是指将“～”前后记载的数值分别作为最小值及最大值包括在内的范围。在附图中，结构相似或相同的单元用相同的标号表示。
本发明实施例提供一种GOA(Gate driver On Array，阵列基板行驱动)电路，其一级GOA单元可以输出三级扫描驱动信号，减少了每级GOA单元平均所占据的边框空间，从而满足液晶显示面板的超窄边框需求。下面将结合图1至图7对本发明实施例提供的一种GOA电路及具有该GOA电路的液晶显示装置进行具体描述。
请参见图1，图1为本发明实施例提供的一种GOA电路的电路结构示意图。如图1所示的GOA电路100包括多个级联的GOA单元，其中，第n级GOA单元对液晶显示面板的显示区域第n级水平扫描线、第n+1级水平扫描线以及第n+2级水平扫描线充电，所述第n级GOA单元至少包括：上拉控制电路10、上拉电路20、下拉电路30、复位电路40、第一下拉维持电路50以及第二下拉维持电路60，其中，n为正整数。
所述上拉控制电路10接收一启动信号CT，并根据所述启动信号CT输出一上拉控制信号Q(n)。
具体为，当1≤n≤4时，即当n大于等于1且小于等于4时，所述启动信号CT为一初始信号STV，则所述上拉控制电路10根据所述初始信号STV输出一上拉控制信号Q(n)；当n>4时，即当n大于4时，所述启动信号CT为第n-4级GOA单元输出的第n-4级级传信号ST(n-4)和第n-4级扫描驱动信号G(n-4)，则所述上拉控制电路10根据所述第n-4级级传信号ST(n-4)和所述第n-4级扫描驱动信号G(n-4)输出一上拉控制信号Q(n)。
可见，当1≤n≤4时，所述初始信号STV负责启动第一级GOA单元、第二级GOA单元、第三级GOA单元以及第四级GOA单元；而当n>4时，第n级GOA单元由第n-4级GOA单元输出的第n-4级级传信号ST(n-4)和第n-4级扫描驱动信号G(n-4)启动，从而实现逐级打开GOA电路100，实现行扫描驱动，使得水平扫描线可以被逐级充电。
所述上拉电路20与所述上拉控制电路10电性连接，并接收所述上拉控制信号Q(n)、一第n级时钟信号CK(n)、一第n+1级时钟信号CK(n+1)以及一第n+2级时钟信号CK(n+2)，并根据所述上拉控制信号Q(n)、所述第n级时钟信号CK(n)、所述第n+1级时钟信号CK(n+1)以及所述第n+2级时钟信号CK(n+2)输出一第n级级传信号ST(n)、一第n级扫描驱动信号G(n)、一第n+1级扫描驱动信号G(n+1)以及一第n+2级扫描驱动信号G(n+2)。
所述下拉电路30与所述上拉控制电路10和所述上拉电路20电性连接，并接收第n+6级GOA单元输出的第n+6级扫描驱动信号G(n+6)和一第一直流低压信号VSSQ1，并根据所述第n+6级扫描驱动信号G(n+6)和所述第一直流低压信号VSSQ1下拉所述上拉控制信号Q(n)，以使所述上拉控制信号Q(n)处于关闭状态(即为低电位)。
所述复位电路40与所述上拉控制电路10、所述上拉电路20以及所述下拉电路30电性连接，所述复位电路40接收所述初始信号STV和一第二直流低压信号VSSG2，并根据所述初始信号STV和所述第二直 流低压信号VSSG2将所述上拉控制信号Q(n)进行复位。
所述第一下拉维持电路50与所述上拉控制电路10、所述上拉电路20、所述下拉电路30以及所述复位电路40电性连接，所述第一下拉维持电路50接收一第n+5级时钟信号CK(n+5)、一第n+6级时钟信号CK(n+6)、一第n+7级时钟信号CK(n+7)、所述第n-4级级传信号ST(n-4)以及所述第二直流低压信号VSSG2，并根据第n+5级时钟信号CK(n+5)、所述第n+6级时钟信号CK(n+6)、所述第n+7级时钟信号CK(n+7)、所述第n-4级级传信号ST(n-4)以及所述第二直流低压信号VSSG2将所述上拉控制信号Q(n)、所述第n级扫描驱动信号G(n)、所述第n+1级扫描驱动信号G(n+1)以及所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
所述第二下拉维持电路60与所述上拉控制电路10、所述上拉电路20、所述下拉电路30、所述复位电路40以及所述第一下拉维持电路50电性连接，所述第二下拉维持电路60接收一下拉维持信号PDH、所述第一直流低压信号VSSQ1以及所述第二直流低压信号VSSG2，并根据所述下拉维持信号PDH、所述第一直流低压信号VSSQ1以及所述第二直流低压信号VSSG2将所述上拉控制信号Q(n)、所述第n级扫描驱动信号G(n)、所述第n+1级扫描驱动信号G(n+1)以及所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
请一并参见图1和图2，图2为图1所示的GOA电路的一种电路结构示意图。如图2所示的GOA电路100包括但不限于如图1所示的上拉控制电路10、上拉电路20、下拉电路30、复位电路40、第一下拉维持电路50以及第二下拉维持电路60。
其中，所述上拉控制电路10具体包括：一第一薄膜晶体管T11；
当1≤n≤4时，所述第一薄膜晶体管T11的控制端和第一端输入一初始信号STV，其第二端与上拉控制信号点Qn连接，用于根据所述初始信号STV输出一上拉控制信号Q(n)；
当n>4时，所述第一薄膜晶体管T11的控制端输入第n-4级级传信号ST(n-4)，其第一端输入第n-4级扫描驱动信号G(n-4)，其第二端与所述上拉控制信号点Qn电性连接，用于根据所述第n-4级级传信号ST(n-4)和所述第n-4级扫描驱动信号G(n-4)输出一上拉控制信号Q(n)。
需要说明的是，图1和图2中仅示出了当n>4时所述上拉控制电路10的信号输入情况，比如，图1和图2中仅示出了第n-4级级传信号ST(n-4)和第n-4级扫描驱动信号G(n-4)。
所述上拉电路20具体包括：一第二薄膜晶体管T22、一第三薄膜晶体管T21-1、一第四薄膜晶体管T21-2以及一第五薄膜晶体管T21-3。所述第二薄膜晶体管T22用于根据所述上拉控制信号Q(n)输出一第n级级传信号ST(n)；具体为，所述第二薄膜晶体管T22的控制端与所述上拉控制信号点Qn电性连接，用于接收所述上拉控制信号Q(n)，其第一端输入一第n级时钟信号CK(n)，其第二端用于根据所述上拉控制信号Q(n)和所述第n级时钟信号CK(n)输出所述第n级级传信号ST(n)。所述第三薄膜晶体管T21-1用于根据所述上拉控制信号Q(n)和所述第n级时钟信号CK(n)输出一第n级扫描驱动信号G(n)；具体为，所述第三薄膜晶体管T21-1的控制端与所述上拉控制信号点Qn电性连接，用于接收所述上拉控制信号Q(n)，其第一端输入所述第n级时钟信号CK(n)，其第二端与第n级水平扫描线Gn电性连接，用于根据所述上拉控制信号Q(n)和所述第n级时钟信号CK(n)输出所述第n级扫描驱动信号G(n)。所述第四薄膜晶体管T21-2用于根据所述上拉控制信号Q(n)和一第n+1级时钟信号CK(n+1)输出一第n+1级扫描驱动信号G(n+1)；具体为，所述第四薄膜晶体管T21-2的控制端与所述上拉控制信号点Qn电性连接，用于接收所述上拉控制信号Q(n)，其第一端输入所述第n+1级时钟信号CK(n+1)，其第二端与第n+1水平扫描线Gn+1电性连接，用于根据所述上拉控制信号Q(n)和所述第n+1级时钟信号CK(n+1)输出所述第n+1级扫描驱动信号G(n+1)。所述第五薄膜晶体管T21-3用于根据所述上拉控制信号Q(n)和一第n+2级时钟信号CK(n+2)输出一第n+2级扫描驱动信号G(n+2)；具体为，所述第四薄膜晶体管T21-2的控制端与所述上拉控制信号点Qn电性连接，用于接收所述上拉控制信号Q(n)，其第一端输入所述第n+2级时钟信号CK(n+2)，其第二端与第n+2级水平扫描线Gn+2电性连接，用于根据所述上拉控制信号Q(n)和所述第n+2级时钟信号CK(n+2)输出所述第n+2级扫描驱动信号G(n+2)。
所述下拉电路30具体包括：一第六薄膜晶体管T41，其控制端输入一第n+6级扫描驱动信号G(n+6)， 其第一端与所述上拉控制信号点Qn电性连接，其第二端输入一第一直流低压信号VSSQ1，所述第六薄膜晶体管T41用于根据所述第n+6级扫描驱动信号G(n+6)和所述第一直流低压信号VSSQ1下拉所述上拉控制信号Q(n)，以使所述上拉控制信号Q(n)处于关闭状态(即为低电位)。
其中，所述第二直流低压信号VSSG2为液晶显示面板所需的直流低压信号。需要说明的是，所述第一直流低压信号VSSQ1小于所述第二直流低压信号VSSG2，所述第一直流低压信号VSSQ1的设置可以使得所述上拉控制信号点Qn的电位被拉得更低，有利于防止所述上拉控制信号点Qn漏电，提高整个GOA电路100的可靠性。
所述复位电路40具体包括：一第七薄膜晶体管Txo，其控制端输入所述初始信号STV，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第七薄膜晶体管Txo用于在所述GOA电路100工作一个周期后根据所述初始信号STV和所述第二直流低压信号VSSG2将所述上拉控制信号点Qn的电位进行复位(即将所述上拉控制信号Q(n)进行复位)，有利于所述上拉控制信号点Qn在所述GOA电路100工作一个周期后更快更好地放电，从而防止在液晶显示面板多次的开关机过程中所述上拉控制信号点Qn的电位不能及时放低而引起大电流，进而导致液晶显示面板异常。
所述第一下拉维持电路50具体包括：一第八薄膜晶体管T43-1、一第九薄膜晶体管T33-1、一第十薄膜晶体管T43-2、一第十一薄膜晶体管T33-3、一第十二薄膜晶体管T43-3以及一第十三薄膜晶体管T33-3。其中，所述第八薄膜晶体管T43-1的控制端输入一第n+5级时钟信号CK(n+5)，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第n-4级级传信号ST(n-4)，所述第八薄膜晶体管T43-1用于根据所述第n+5级时钟信号CK(n+5)和所述第n-4级级传信号ST(n-4)将所述上拉控制信号Q(n)维持在关闭状态；所述第九薄膜晶体管T33-1的控制端输入所述第n+5级时钟信号CK(n+5)，其第一端与所述第n级水平扫描线Gn电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第九薄膜晶体管T33-1用于根据所述第n+5级时钟信号CK(n+5)和所述第一直流低压信号VSSQ1将所述第n级扫描驱动信号G(n)维持在关闭状态；所述第十薄膜晶体管T43-2的控制端输入一第n+6级时钟信号CK(n+6)，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第n-4级级传信号ST(n-4)，所述第十薄膜晶体管T43-2用于根据所述第n+6级时钟信号CK(n+6)和所述第n-4级级传信号ST(n-4)将所述上拉控制信号Q(n)维持在关闭状态；所述第十一薄膜晶体管T33-3的控制端输入所述第n+6级时钟信号CK(n+6)，其第一端与所述第n+1级水平扫描线Gn+1电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第十一薄膜晶体管T33-3用于根据所述第n+6级时钟信号CK(n+6)和所述第一直流低压信号VSSQ1将所述第n+1级扫描驱动信号G(n+1)维持在关闭状态；所述第十二薄膜晶体管T43-3的控制端输入一第n+7级时钟信号CK(n+7)，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第n-4级级传信号ST(n-4)，所述第十二薄膜晶体管T43-3用于根据所述第n+7级时钟信号CK(n+7)和所述第n-4级级传信号ST(n-4)将所述上拉控制信号Q(n)维持在关闭状态；所述第十三薄膜晶体管T33-3的控制端输入所述第n+7级时钟信号CK(n+7)，其第一端与所述第n+2级水平扫描线Gn+2电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第十三薄膜晶体管T33-3用于根据所述第n+7级时钟信号CK(n+7)和所述第一直流低压信号VSSQ1将所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
如图2所示，在本发明一实施方式中，所述下拉维持信号PDH为一直流高压信号VGH。所述第二下拉维持电路60具体包括：一第十四薄膜晶体管T51、一第十五薄膜晶体管T52、一第十六薄膜晶体管T53、一第十七薄膜晶体管T54、一第十八薄膜晶体管T42、一第十九薄膜晶体管T32-1、一第二十薄膜晶体管T32-2以及一第二十一薄膜晶体管T32-3。其中，所述第十四薄膜晶体管T51的控制端和第一端输入所述直流高压信号VGH，其第二端与第一信号点Nn电性连接；所述第十五薄膜晶体管T52的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第一信号点Nn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十六薄膜晶体管T53的控制端与所述第一信号点Nn电性连接，其第一端输入所述直流高压信号VGH，其第二端与第二信号点Pn电性连接；所述第十七薄膜晶体管T54的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第二信号点Pn电性连接，其第二端输入所述第一直流低压 信号VSSQ1；所述第十八薄膜晶体管T42的控制端与所述第二信号点Pn电性连接，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第十八薄膜晶体管T42用于根据所述直流高压信号VGH和所述第一直流低压信号VSSQ1将所述上拉控制信号Q(n)维持在关闭状态；所述第十九薄膜晶体管T32-1的控制端与所述第二信号点Pn电性连接，其第一端与所述第n级水平扫描线Gn电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第十九薄膜晶体管T32-1用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n级扫描驱动信号G(n)维持在关闭状态；所述第二十薄膜晶体管T32-2的控制端与所述第二信号点Pn电性连接，其第一端与所述第n+1级水平扫描线Gn+1电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十薄膜晶体管T32-2用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n+1级扫描驱动信号G(n+1)维持在关闭状态；所述第二十一薄膜晶体管T32-3的控制端与所述第二信号点Pn电性连接，其第一端与所述第n+2级水平扫描线Gn+2电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十一薄膜晶体管T32-3用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
需要说明的是，在本发明的实施例中，所述上拉控制信号点Qn通过一电容Cb与所述第n级水平扫描线Gn电性连接。其中，所述电容Cb为自举(Boast)电容。
请一并参见图1至图3，图3为图1所示的GOA电路的另一种电路结构示意图。如图3所示的GOA电路100包括但不限于如图1所示的上拉控制电路10、上拉电路20、下拉电路30、复位电路40、第一下拉维持电路50以及第二下拉维持电路60。其中，如图3所示的GOA电路100中上拉控制电路10、上拉电路20、下拉电路30、复位电路40以及第一下拉维持电路50的具体结构与如图2所示的GOA电路100中相应电路的具体结构相同，在此不再赘述。
如图3所示，在本发明另一实施方式中，所述第二下拉维持电路60具体包括：一第十四薄膜晶体管T51、一第十五薄膜晶体管T52、一第十六薄膜晶体管T53、一第十七薄膜晶体管T54、一第十八薄膜晶体管T42、一第十九薄膜晶体管T32-1、一第二十薄膜晶体管T32-2、一第二十一薄膜晶体管T32-3以及一第二十二薄膜晶体管T42-1。其中，如图3所示的第二下拉维持电路60中第十四薄膜晶体管T51、第十五薄膜晶体管T52、第十六薄膜晶体管T53、第十七薄膜晶体管T54、第十九薄膜晶体管T32-1、第二十薄膜晶体管T32-2以及第二十一薄膜晶体管T32-3的连接方式与信号输入与如图2所示的第二下拉维持电路60中相应薄膜晶体管的连接方式与信号输入相同，在此不再赘述。所述第十八薄膜晶体管T42的控制端与所述第二信号点Pn电性连接，其第一端和第二端与所述上拉控制信号点Qn电性连接；所述第二十二薄膜晶体管T42-1的控制端和第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十八薄膜晶体管T42和所述第二十二薄膜晶体管T42-1用于根据所述直流高压信号VGH和所述第一直流低压信号VSSQ1将所述上拉控制信号Q(n)维持在关闭状态，并且，所述第二十二薄膜晶体管T42-1可以阻止所述第十八薄膜晶体管T42的电流流入所述第一直流低压信号VSSQ1，从而提高所述GOA电路100的可靠性。
请一并参见图1、图2和图4，图4为图1所示的GOA电路的又一种电路结构示意图。如图4所示的GOA电路100包括但不限于如图1所示的上拉控制电路10、上拉电路20、下拉电路30、复位电路40、第一下拉维持电路50以及第二下拉维持电路60。其中，如图4所示的GOA电路100中上拉控制电路10、上拉电路20、下拉电路30、复位电路40以及第一下拉维持电路50的具体结构与如图2所示的GOA电路100中相应电路的具体结构相同，在此不再赘述。
如图4所示，在本发明另一实施方式中，所述下拉维持信号PDH包括一第一低频信号LC1和一第二低频信号LC2，所述第二下拉维持电路60包括第一下拉维持模块601和第二下拉维持模块602。
其中，所述第一下拉维持模块601具体包括：第一信号输入单元6011和第一下拉维持单元6012。所述第一信号输入单元6011具体包括：一第十四薄膜晶体管T51、一第十五薄膜晶体管T52、一第十六薄膜晶体管T53以及一第十七薄膜晶体管T54。所述第一下拉维持单元6012具体包括：一第十八薄膜晶体管 T42、一第十九薄膜晶体管T32-1、一第二十薄膜晶体管T32-2以及一第二十一薄膜晶体管T32-3。其中，如图4所示的第二下拉维持电路60中第十五薄膜晶体管T52、第十七薄膜晶体管T54、第十八薄膜晶体管T42、第十九薄膜晶体管T32-1、第二十薄膜晶体管T32-2以及第二十一薄膜晶体管T32-3的连接方式与信号输入与如图2所示的第二下拉维持电路60中相应薄膜晶体管的连接方式与信号输入相同，在此不再赘述。所述第十四薄膜晶体管T51的控制端和第一端输入所述第一低频信号LC1，其第二端与第一信号点Nn电性连接；所述第十六薄膜晶体管T53的控制端与所述第一信号点Nn电性连接，其第一端输入所述第一低频信号LC1，其第二端与第二信号点Pn电性连接。
所述第二下拉维持模块602具体包括：第二信号输入单元6021和第二下拉维持单元6022。所述第二信号输入单元6021具体包括：一第二十三薄膜晶体管T61、一第二十四薄膜晶体管T62、一第二十五薄膜晶体管T63以及一第二十六薄膜晶体管T64。所述第二下拉维持单元6022具体包括：一第二十七薄膜晶体管T44、一第二十八薄膜晶体管T34-1、一第二十九薄膜晶体管T34-2以及一第三十薄膜晶体管T34-3。其中，所述第二十三薄膜晶体管T61的控制端和第一端输入所述第二低频信号LC2，其第二端与第三信号点Sn电性连接；所述第二十四薄膜晶体管T62的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第三信号点Sn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第二十五薄膜晶体管T63的控制端与所述第三信号点Sn电性连接，其第一端输入所述第二低频信号LC2，其第二端与第四信号点Kn电性连接；所述第二十六薄膜晶体管T64的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第四信号点Kn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第二十七薄膜晶体管T44的控制端与所述第四信号点Kn电性连接，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第二十七薄膜晶体管T44用于根据所述第二低频信号LC2和所述第一直流低压信号VSSQ1将所述上拉控制信号Q(n)维持在关闭状态；所述第二十八薄膜晶体管T34-1的控制端与所述第四信号点Kn电性连接，其第一端与所述第n级水平扫描线Gn电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十八薄膜晶体管T34-1用于根据所述第二低频信号LC2和所述第二直流低压信号VSSG2将所述第n级扫描驱动信号G(n)维持在关闭状态；所述第二十九薄膜晶体管T34-2的控制端与所述第四信号点Kn电性连接，其第一端与所述第n+1级水平扫描线Gn+1电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十九薄膜晶体管T34-2用于根据所述第二低频信号LC2和所述第二直流低压信号VSSG2将所述第n+1级扫描驱动信号G(n+1)维持在关闭状态；所述第三十薄膜晶体管T34-3的控制端与所述第四信号点Kn电性连接，其第一端与所述第n+2级水平扫描线Gn+2电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第三十薄膜晶体管T34-3用于根据所述第四信号点Kn和所述第二直流低压信号VSSG2将所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
其中，所述第一低频信号LC1和所述第二低频信号LC2之间互为反相信号，即当所述第一低频信号LC1处于高电位状态时，所述第二低频信号LC2处于低电位状态；并且当所述第一低频信号LC1处于低电位状态时，所述第二低频信号LC2处于高电位状态。所述第一下拉维持模块601和所述第二下拉维持模块602交替起作用将所述上拉控制信号Q(n)、所述第n级扫描驱动信号G(n)、所述第n+1级扫描驱动信号G(n+1)以及所述第n+2级扫描驱动信号G(n+2)维持在关闭状态(即维持在低电位状态)。
请一并参见图2、图3和图5，图5为图2和图3所示的GOA电路100中信号源的波形示意图。其中，所述信号源包括但不限于：所述初始信号STV、所述第n级时钟信号CK(n)、所述直流高压信号VGH、所述第一直流低压信号VSSQ1以及所述第二直流低压信号VSSG2。
请一并参见图4和图6，图6为图4所示的GOA电路100中信号源的波形示意图。其中，所述信号源包括但不限于：所述初始信号STV、所述第n级时钟信号CK(n)、所述第一低频信号LC1、所述第二低频信号LC2、所述第一直流低压信号VSSQ1以及所述第二直流低压信号VSSG2。
如图5和图6所示，各级时钟信号的周期相同，并且第n+1级时钟信号CK(n+1)的起始时刻比第n级时钟信号CK(n)晚1/10时钟信号周期。其中，图5和图6仅示出了第1级时钟信号CK(1)至第8级时钟信号CK(8)的波形图。
如图5和图6所示，在本发明一实施方式中，第n级时钟信号CK(n)的占空比设置为40％，如此有利于第n级扫描驱动信号G(n)的下拉。
请一并参见图1、图2、图3、图4和图7，图7为图1至图4所示的GOA电路100中输入输出信号的波形示意图。其中，所述输入输出信号包括但不限于：所述第n-4级级传信号ST(n-4)、所述第n-4级扫描驱动信号G(n-4)、所述上拉控制信号Q(n)、所述第n级扫描驱动信号G(n)、所述第n+1级扫描驱动信号G(n+1)、所述第n+2级扫描驱动信号G(n+2)以及第n+6级扫描驱动信号G(n+6)。
从图7中可见，所述下拉电路30根据所述第n+6级扫描驱动信号G(n+6)下拉所述上拉控制信号Q(n)，可以实现在所述第n级扫描驱动信号G(n)、所述第n+1级扫描驱动信号G(n+1)以及所述第n+2级扫描驱动信号G(n+2)输出完成后才执行下拉所述上拉控制信号Q(n)，从而实现所述第n级扫描驱动信号G(n)、所述第n+1级扫描驱动信号G(n+1)以及所述第n+2级扫描驱动信号G(n+2)等三级扫描驱动信号的正常输出。
相应地，本发明实施例还提供了一种液晶显示装置，其包括上述图1至图4所示的用于液晶显示的GOA电路100。例如，该液晶显示装置可以包括但不限于具有液晶显示面板的手机(如Android手机、iOS手机等)、平板电脑、MID(Mobile Internet Devices，移动互联网设备)、PDA(Personal Digital Assistant，个人数字助理)、笔记本电脑、电视机、电子纸、数码相框等等。
相比于现有技术中一级GOA单元仅能输出一级扫描驱动信号，本发明上述实施例中所述GOA电路100的一级GOA单元可以输出三级扫描驱动信号，即第n级GOA单元可以输出第n级扫描驱动信号G(n)、第n+1级扫描驱动信号G(n+1)以及第n+2级扫描驱动信号G(n+2)，因此所述GOA电路100可以减少每级GOA单元平均所占据的边框空间，从而满足液晶显示面板的超窄边框需求。此外，本发明实施例中第一直流低压信号VSSQ1和复位电路40的设置可以提高所述GOA电路100的可靠性。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含在本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上对本发明实施例所提供的GOA电路及具有该GOA电路的液晶显示装置进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (18)

  1. 一种GOA电路，其中，包括多个级联的GOA单元，其中第n级GOA单元对面板的显示区域第n级水平扫描线、第n+1级水平扫描线以及第n+2级水平扫描线充电，所述第n级GOA单元包括上拉控制电路、上拉电路和下拉电路，其中，n为正整数；
    所述上拉控制电路接收一启动信号CT，并根据所述启动信号CT输出一上拉控制信号Q(n)；
    所述上拉电路与所述上拉控制电路电性连接，接收所述上拉控制信号Q(n)、一第n级时钟信号CK(n)、一第n+1级时钟信号CK(n+1)以及一第n+2级时钟信号CK(n+2)，并根据所述上拉控制信号Q(n)、所述第n级时钟信号CK(n)、所述第n+1级时钟信号CK(n+1)以及所述第n+2级时钟信号CK(n+2)输出一第n级级传信号ST(n)、一第n级扫描驱动信号G(n)、一第n+1级扫描驱动信号G(n+1)以及一第n+2级扫描驱动信号G(n+2)；
    所述下拉电路与所述上拉控制电路和所述上拉电路电性连接，接收第n+6级GOA单元输出的第n+6级扫描驱动信号G(n+6)和一第一直流低压信号VSSQ1，并根据所述第n+6级扫描驱动信号G(n+6)和所述第一直流低压信号VSSQ1下拉所述上拉控制信号Q(n)，以使所述上拉控制信号Q(n)处于关闭状态。
  2. 如权利要求1所述的GOA电路，其中，当n大于等于1且小于等于4时，所述启动信号CT为一初始信号STV，所述上拉控制电路根据所述初始信号STV输出所述上拉控制信号Q(n)；当n大于4时，所述启动信号CT为第n-4级GOA单元输出的第n-4级级传信号ST(n-4)和第n-4级扫描驱动信号G(n-4)，所述上拉控制电路根据所述第n-4级级传信号ST(n-4)和所述第n-4级扫描驱动信号G(n-4)输出所述上拉控制信号Q(n)。
  3. 如权利要求2所述的GOA电路，其中，
    所述上拉控制电路包括：一第一薄膜晶体管(T11)；其中，当n大于等于1且小于等于4时，所述第一薄膜晶体管(T11)的控制端和第一端输入所述初始信号STV，其第二端与上拉控制信号点Qn连接，用于根据所述初始信号STV输出所述上拉控制信号Q(n)；当n大于4时，所述第一薄膜晶体管(T11)的控制端输入所述第n-4级级传信号ST(n-4)，其第一端输入所述第n-4级扫描驱动信号G(n-4)，其第二端与所述上拉控制信号点Qn连接，用于根据所述第n-4级级传信号ST(n-4)和所述第n-4级扫描驱动信号G(n-4)输出所述上拉控制信号Q(n)；
    所述上拉电路包括：一第二薄膜晶体管(T22)、一第三薄膜晶体管(T21-1)、一第四薄膜晶体管(T21-2)以及一第五薄膜晶体管(T21-3)；所述第二薄膜晶体管(T22)的控制端与所述上拉控制信号点Qn电性连接，用于接收所述上拉控制信号Q(n)，其第一端输入所述第n级时钟信号CK(n)，其第二端用于根据所述上拉控制信号Q(n)和所述第n级时钟信号CK(n)输出所述第n级级传信号ST(n)；所述第三薄膜晶体管(T21-1)的控制端与所述上拉控制信号点Qn电性连接，用于接收所述上拉控制信号Q(n)，其第一端输入所述第n级时钟信号CK(n)，其第二端与第n级水平扫描线Gn电性连接，用于根据所述上拉控制信号Q(n)和所述第n级时钟信号CK(n)输出所述第n级扫描驱动信号G(n)；所述第四薄膜晶体管(T21-2)的控制端与所述上拉控制信号点Qn电性连接，用于接收所述上拉控制信号Q(n)，其第一端输入所述第n+1级时钟信号CK(n+1)，其第二端与第n+1水平扫描线Gn+1电性连接，用于根据所述上拉控制信号Q(n)和所述第n+1级时钟信号CK(n+1)输出所述第n+1级扫描驱动信号G(n+1)；所述第五薄膜晶体管(T21-3)的控制端与所述上拉控制信号点Qn电性连接，用于接收所述上拉控制信号Q(n)，其第一端输入所述第n+2级时钟信号CK(n+2)，其第二端与第n+2级水平扫描线Gn+2电性连接，用于根据所述上拉控制信号Q(n)和所述第n+2级时钟信号 CK(n+2)输出所述第n+2级扫描驱动信号G(n+2)；
    所述下拉电路包括：一第六薄膜晶体管(T41)，其控制端输入一第n+6级扫描驱动信号G(n+6)，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入一第一直流低压信号VSSQ1，所述第六薄膜晶体管(T41)用于根据所述第n+6级扫描驱动信号G(n+6)和所述第一直流低压信号VSSQ1下拉所述上拉控制信号Q(n)，以使所述上拉控制信号Q(n)处于关闭状态。
  4. 如权利要求3所述的GOA电路，其中，所述第n级GOA单元还包括复位电路、第一下拉维持电路和第二下拉维持电路；
    所述复位电路与所述上拉控制电路、所述上拉电路以及所述下拉电路电性连接，所述复位电路接收所述初始信号STV和一第二直流低压信号VSSG2，并根据所述初始信号STV和所述第二直流低压信号VSSG2将所述上拉控制信号Q(n)进行复位；
    所述第一下拉维持电路与所述上拉控制电路、所述上拉电路、所述下拉电路以及所述复位电路电性连接，所述第一下拉维持电路接收一第n+5级时钟信号CK(n+5)、一第n+6级时钟信号CK(n+6)、一第n+7级时钟信号CK(n+7)、所述第n-4级级传信号ST(n-4)以及所述第二直流低压信号VSSG2，并根据第n+5级时钟信号CK(n+5)、所述第n+6级时钟信号CK(n+6)、所述第n+7级时钟信号CK(n+7)、所述第n-4级级传信号ST(n-4)以及所述第二直流低压信号VSSG2将所述上拉控制信号Q(n)、所述第n级扫描驱动信号G(n)、所述第n+1级扫描驱动信号G(n+1)以及所述第n+2级扫描驱动信号G(n+2)维持在关闭状态；
    所述第二下拉维持电路与所述上拉控制电路、所述上拉电路、所述下拉电路、所述复位电路以及所述第一下拉维持电路电性连接，所述第二下拉维持电路接收一下拉维持信号PDH、所述第一直流低压信号VSSQ1以及所述第二直流低压信号VSSG2，并根据所述下拉维持信号PDH、所述第一直流低压信号VSSQ1以及所述第二直流低压信号VSSG2将所述上拉控制信号Q(n)、所述第n级扫描驱动信号G(n)、所述第n+1级扫描驱动信号G(n+1)以及所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
  5. 如权利要求4所述的GOA电路，其中，
    所述复位电路包括：一第七薄膜晶体管Txo，其控制端输入所述初始信号STV，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第七薄膜晶体管Txo用于在所述GOA电路工作一个周期后根据所述初始信号STV和所述第二直流低压信号VSSG2将所述上拉控制信号点Qn的电位进行复位；
    所述第一下拉维持电路包括：一第八薄膜晶体管(T43-1)、一第九薄膜晶体管(T33-1)、一第十薄膜晶体管(T43-2)、一第十一薄膜晶体管(T33-2)、一第十二薄膜晶体管(T43-3)以及一第十三薄膜晶体管(T33-3)；所述第八薄膜晶体管(T43-1)的控制端输入一第n+5级时钟信号CK(n+5)，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第n-4级级传信号ST(n-4)，所述第八薄膜晶体管(T43-1)用于根据所述第n+5级时钟信号CK(n+5)和所述第n-4级级传信号ST(n-4)将所述上拉控制信号Q(n)维持在关闭状态；所述第九薄膜晶体管(T33-1)的控制端输入所述第n+5级时钟信号CK(n+5)，其第一端与所述第n级水平扫描线Gn电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第九薄膜晶体管(T33-1)用于根据所述第n+5级时钟信号CK(n+5)和所述第一直流低压信号VSSQ1将所述第n级扫描驱动信号G(n)维持在关闭状态；所述第十薄膜晶体管(T43-2)的控制端输入一第n+6级时钟信号CK(n+6)，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第n-4级级传信号ST(n-4)，所述第十薄膜晶体管(T43-2)用于根据所述第n+6级时钟信号CK(n+6)和所述第n-4级级传信号ST(n-4)将所述上拉控制信号Q(n)维持在关闭状态；所述第十一薄膜晶体管(T33-3)的控制端输入所述第n+6级时钟信号CK(n+6)，其第一端与所述 第n+1级水平扫描线Gn+1电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第十一薄膜晶体管(T33-3)用于根据所述第n+6级时钟信号CK(n+6)和所述第一直流低压信号VSSQ1将所述第n+1级扫描驱动信号G(n+1)维持在关闭状态；所述第十二薄膜晶体管(T43-3)的控制端输入一第n+7级时钟信号CK(n+7)，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第n-4级级传信号ST(n-4)，所述第十二薄膜晶体管(T43-3)用于根据所述第n+7级时钟信号CK(n+7)和所述第n-4级级传信号ST(n-4)将所述上拉控制信号Q(n)维持在关闭状态；所述第十三薄膜晶体管(T33-3)的控制端输入所述第n+7级时钟信号CK(n+7)，其第一端与所述第n+2级水平扫描线Gn+2电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第十三薄膜晶体管(T33-3)用于根据所述第n+7级时钟信号CK(n+7)和所述第一直流低压信号VSSQ1将所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
  6. 如权利要求5所述的GOA电路，其中，所述下拉维持信号PDH为一直流高压信号VGH；
    所述第二下拉维持电路包括：一第十四薄膜晶体管(T51)、一第十五薄膜晶体管(T52)、一第十六薄膜晶体管(T53)、一第十七薄膜晶体管(T54)、一第十八薄膜晶体管(T42)、一第十九薄膜晶体管(T32-1)、一第二十薄膜晶体管(T32-2)以及一第二十一薄膜晶体管(T32-3)；所述第十四薄膜晶体管(T51)的控制端和第一端输入所述直流高压信号VGH，其第二端与第一信号点Nn电性连接；所述第十五薄膜晶体管(T52)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第一信号点Nn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十六薄膜晶体管(T53)的控制端与所述第一信号点Nn电性连接，其第一端输入所述直流高压信号VGH，其第二端与第二信号点Pn电性连接；所述第十七薄膜晶体管T(T54)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第二信号点Pn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十八薄膜晶体管(T42)的控制端与所述第二信号点Pn电性连接，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第十八薄膜晶体管(T42)用于根据所述直流高压信号VGH和所述第一直流低压信号VSSQ1将所述上拉控制信号Q(n)维持在关闭状态；所述第十九薄膜晶体管(T32-1)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n级水平扫描线Gn电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第十九薄膜晶体管(T32-1)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n级扫描驱动信号G(n)维持在关闭状态；所述第二十薄膜晶体管(T32-2)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n+1级水平扫描线Gn+1电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十薄膜晶体管(T32-2)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n+1级扫描驱动信号G(n+1)维持在关闭状态；所述第二十一薄膜晶体管(T32-3)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n+2级水平扫描线Gn+2电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十一薄膜晶体管(T32-3)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
  7. 如权利要求5所述的GOA电路，其中，所述下拉维持信号PDH为一直流高压信号VGH；
    所述第二下拉维持电路包括：一第十四薄膜晶体管(T51)、一第十五薄膜晶体管(T52)、一第十六薄膜晶体管(T53)、一第十七薄膜晶体管(T54)、一第十八薄膜晶体管(T42)、一第十九薄膜晶体管(T32-1)、一第二十薄膜晶体管(T32-2)、一第二十一薄膜晶体管(T32-3)以及一第二十二薄膜晶体管(T42-1)；所述第十四薄膜晶体管(T51)的控制端和第一端输入所述直流高压信号VGH，其第二端与第一信号点Nn电性连接；所述第十五薄膜晶体管(T52)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第一信号点Nn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十六薄膜晶体管(T53)的控制 端与所述第一信号点Nn电性连接，其第一端输入所述直流高压信号VGH，其第二端与第二信号点Pn电性连接；所述第十七薄膜晶体管T(T54)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第二信号点Pn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十八薄膜晶体管(T42)的控制端与所述第二信号点Pn电性连接，其第一端和第二端与所述上拉控制信号点Qn电性连接；所述第二十二薄膜晶体管(T42-1)的控制端和第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十八薄膜晶体管(T42)和所述第二十二薄膜晶体管(T42-1)用于根据所述直流高压信号VGH和所述第一直流低压信号VSSQ1将所述上拉控制信号Q(n)维持在关闭状态；所述第十九薄膜晶体管(T32-1)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n级水平扫描线Gn电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第十九薄膜晶体管(T32-1)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n级扫描驱动信号G(n)维持在关闭状态；所述第二十薄膜晶体管(T32-2)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n+1级水平扫描线Gn+1电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十薄膜晶体管(T32-2)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n+1级扫描驱动信号G(n+1)维持在关闭状态；所述第二十一薄膜晶体管(T32-3)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n+2级水平扫描线Gn+2电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十一薄膜晶体管(T32-3)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
  8. 如权利要求5所述的GOA电路，其中，所述下拉维持信号PDH包括一第一低频信号LC1和一第二低频信号LC2，所述第二下拉维持电路包括第一下拉维持模块和第二下拉维持模块；
    所述第一下拉维持模块包括：一第十四薄膜晶体管(T51)、一第十五薄膜晶体管(T52)、一第十六薄膜晶体管(T53)、一第十七薄膜晶体管(T54)、一第十八薄膜晶体管(T42)、一第十九薄膜晶体管(T32-1)、一第二十薄膜晶体管(T32-2)以及一第二十一薄膜晶体管(T32-3)；所述第十四薄膜晶体管(T51)的控制端和第一端输入所述第一低频信号LC1，其第二端与第一信号点Nn电性连接；所述第十五薄膜晶体管(T52)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第一信号点Nn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十六薄膜晶体管(T53)的控制端与所述第一信号点Nn电性连接，其第一端输入所述第一低频信号LC1，其第二端与第二信号点Pn电性连接；所述第十七薄膜晶体管T(T54)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第二信号点Pn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十八薄膜晶体管(T42)的控制端与所述第二信号点Pn电性连接，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第十八薄膜晶体管(T42)用于根据所述直流高压信号VGH和所述第一直流低压信号VSSQ1将所述上拉控制信号Q(n)维持在关闭状态；所述第十九薄膜晶体管(T32-1)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n级水平扫描线Gn电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第十九薄膜晶体管(T32-1)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n级扫描驱动信号G(n)维持在关闭状态；所述第二十薄膜晶体管(T32-2)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n+1级水平扫描线Gn+1电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十薄膜晶体管(T32-2)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n+1级扫描驱动信号G(n+1)维持在关闭状态；所述第二十一薄膜晶体管(T32-3)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n+2级水平扫描线Gn+2电性连接，其第二端输入所述第二直流低压信号VSSG2， 所述第二十一薄膜晶体管(T32-3)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n+2级扫描驱动信号G(n+2)维持在关闭状态；
    所述第二下拉维持模块包括：一第二十三薄膜晶体管(T61)、一第二十四薄膜晶体管(T62)、一第二十五薄膜晶体管(T63)、一第二十六薄膜晶体管(T64)、一第二十七薄膜晶体管(T44)、一第二十八薄膜晶体管(T34-1)、一第二十九薄膜晶体管(T34-2)以及一第三十薄膜晶体管(T34-3)；所述第二十三薄膜晶体管(T61)的控制端和第一端输入所述第二低频信号LC2，其第二端与第三信号点Sn电性连接；所述第二十四薄膜晶体管(T62)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第三信号点Sn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第二十五薄膜晶体管(T63)的控制端与所述第三信号点Sn电性连接，其第一端输入所述第二低频信号LC2，其第二端与第四信号点Kn电性连接；所述第二十六薄膜晶体管(T64)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第四信号点Kn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第二十七薄膜晶体管(T44)的控制端与所述第四信号点Kn电性连接，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第二十七薄膜晶体管(T44)用于根据所述第二低频信号LC2和所述第一直流低压信号VSSQ1将所述上拉控制信号Q(n)维持在关闭状态；所述第二十八薄膜晶体管(T34-1)的控制端与所述第四信号点Kn电性连接，其第一端与所述第n级水平扫描线Gn电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十八薄膜晶体管(T34-1)用于根据所述第二低频信号LC2和所述第二直流低压信号VSSG2将所述第n级扫描驱动信号G(n)维持在关闭状态；所述第二十九薄膜晶体管(T34-2)的控制端与所述第四信号点Kn电性连接，其第一端与所述第n+1级水平扫描线Gn+1电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十九薄膜晶体管(T34-2)用于根据所述第二低频信号LC2和所述第二直流低压信号VSSG2将所述第n+1级扫描驱动信号G(n+1)维持在关闭状态；所述第三十薄膜晶体管(T34-3)的控制端与所述第四信号点Kn电性连接，其第一端与所述第n+2级水平扫描线Gn+2电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第三十薄膜晶体管(T34-3)用于根据所述第四信号点Kn和所述第二直流低压信号VSSG2将所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
  9. 如权利要求8所述的GOA电路，其中，所述第一下拉维持模块和所述第二下拉维持模块交替起作用将所述上拉控制信号Q(n)、所述第n级扫描驱动信号G(n)、所述第n+1级扫描驱动信号G(n+1)以及所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
  10. 一种液晶显示装置，其中，包括GOA电路，所述GOA电路包括多个级联的GOA单元，其中第n级GOA单元对面板的显示区域第n级水平扫描线、第n+1级水平扫描线以及第n+2级水平扫描线充电，所述第n级GOA单元包括上拉控制电路、上拉电路和下拉电路，其中，n为正整数；
    所述上拉控制电路接收一启动信号CT，并根据所述启动信号CT输出一上拉控制信号Q(n)；
    所述上拉电路与所述上拉控制电路电性连接，接收所述上拉控制信号Q(n)、一第n级时钟信号CK(n)、一第n+1级时钟信号CK(n+1)以及一第n+2级时钟信号CK(n+2)，并根据所述上拉控制信号Q(n)、所述第n级时钟信号CK(n)、所述第n+1级时钟信号CK(n+1)以及所述第n+2级时钟信号CK(n+2)输出一第n级级传信号ST(n)、一第n级扫描驱动信号G(n)、一第n+1级扫描驱动信号G(n+1)以及一第n+2级扫描驱动信号G(n+2)；
    所述下拉电路与所述上拉控制电路和所述上拉电路电性连接，接收第n+6级GOA单元输出的第n+6级扫描驱动信号G(n+6)和一第一直流低压信号VSSQ1，并根据所述第n+6级扫描驱动信号G(n+6)和所述第一直流低压信号VSSQ1下拉所述上拉控制信号Q(n)，以使所述上拉控制信号Q(n)处于关闭状态。
  11. 如权利要求10所述的液晶显示装置，其中，当n大于等于1且小于等于4时，所述启动信号CT为一初始信号STV，所述上拉控制电路根据所述初始信号STV输出所述上拉控制信号Q(n)；当n大于4时，所述启动信号CT为第n-4级GOA单元输出的第n-4级级传信号ST(n-4)和第n-4级扫描驱动信号G(n-4)，所述上拉控制电路根据所述第n-4级级传信号ST(n-4)和所述第n-4级扫描驱动信号G(n-4)输出所述上拉控制信号Q(n)。
  12. 如权利要求11所述的液晶显示装置，其中，
    所述上拉控制电路包括：一第一薄膜晶体管(T11)；其中，当n大于等于1且小于等于4时，所述第一薄膜晶体管(T11)的控制端和第一端输入所述初始信号STV，其第二端与上拉控制信号点Qn连接，用于根据所述初始信号STV输出所述上拉控制信号Q(n)；当n大于4时，所述第一薄膜晶体管(T11)的控制端输入所述第n-4级级传信号ST(n-4)，其第一端输入所述第n-4级扫描驱动信号G(n-4)，其第二端与所述上拉控制信号点Qn连接，用于根据所述第n-4级级传信号ST(n-4)和所述第n-4级扫描驱动信号G(n-4)输出所述上拉控制信号Q(n)；
    所述上拉电路包括：一第二薄膜晶体管(T22)、一第三薄膜晶体管(T21-1)、一第四薄膜晶体管(T21-2)以及一第五薄膜晶体管(T21-3)；所述第二薄膜晶体管(T22)的控制端与所述上拉控制信号点Qn电性连接，用于接收所述上拉控制信号Q(n)，其第一端输入所述第n级时钟信号CK(n)，其第二端用于根据所述上拉控制信号Q(n)和所述第n级时钟信号CK(n)输出所述第n级级传信号ST(n)；所述第三薄膜晶体管(T21-1)的控制端与所述上拉控制信号点Qn电性连接，用于接收所述上拉控制信号Q(n)，其第一端输入所述第n级时钟信号CK(n)，其第二端与第n级水平扫描线Gn电性连接，用于根据所述上拉控制信号Q(n)和所述第n级时钟信号CK(n)输出所述第n级扫描驱动信号G(n)；所述第四薄膜晶体管(T21-2)的控制端与所述上拉控制信号点Qn电性连接，用于接收所述上拉控制信号Q(n)，其第一端输入所述第n+1级时钟信号CK(n+1)，其第二端与第n+1水平扫描线Gn+1电性连接，用于根据所述上拉控制信号Q(n)和所述第n+1级时钟信号CK(n+1)输出所述第n+1级扫描驱动信号G(n+1)；所述第五薄膜晶体管(T21-3)的控制端与所述上拉控制信号点Qn电性连接，用于接收所述上拉控制信号Q(n)，其第一端输入所述第n+2级时钟信号CK(n+2)，其第二端与第n+2级水平扫描线Gn+2电性连接，用于根据所述上拉控制信号Q(n)和所述第n+2级时钟信号CK(n+2)输出所述第n+2级扫描驱动信号G(n+2)；
    所述下拉电路包括：一第六薄膜晶体管(T41)，其控制端输入一第n+6级扫描驱动信号G(n+6)，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入一第一直流低压信号VSSQ1，所述第六薄膜晶体管(T41)用于根据所述第n+6级扫描驱动信号G(n+6)和所述第一直流低压信号VSSQ1下拉所述上拉控制信号Q(n)，以使所述上拉控制信号Q(n)处于关闭状态。
  13. 如权利要求12所述的液晶显示装置，其中，所述第n级GOA单元还包括复位电路、第一下拉维持电路和第二下拉维持电路；
    所述复位电路与所述上拉控制电路、所述上拉电路以及所述下拉电路电性连接，所述复位电路接收所述初始信号STV和一第二直流低压信号VSSG2，并根据所述初始信号STV和所述第二直流低压信号VSSG2将所述上拉控制信号Q(n)进行复位；
    所述第一下拉维持电路与所述上拉控制电路、所述上拉电路、所述下拉电路以及所述复位电路电性连接，所述第一下拉维持电路接收一第n+5级时钟信号CK(n+5)、一第n+6级时钟信号CK(n+6)、一第n+7级时钟信号CK(n+7)、所述第n-4级级传信号ST(n-4)以及所述第二直流低压信号VSSG2，并根据第n+5级时钟信号CK(n+5)、所述第n+6级时钟信号CK(n+6)、所述第n+7级时钟信号CK(n+7)、所述第n-4级级传 信号ST(n-4)以及所述第二直流低压信号VSSG2将所述上拉控制信号Q(n)、所述第n级扫描驱动信号G(n)、所述第n+1级扫描驱动信号G(n+1)以及所述第n+2级扫描驱动信号G(n+2)维持在关闭状态；
    所述第二下拉维持电路与所述上拉控制电路、所述上拉电路、所述下拉电路、所述复位电路以及所述第一下拉维持电路电性连接，所述第二下拉维持电路接收一下拉维持信号PDH、所述第一直流低压信号VSSQ1以及所述第二直流低压信号VSSG2，并根据所述下拉维持信号PDH、所述第一直流低压信号VSSQ1以及所述第二直流低压信号VSSG2将所述上拉控制信号Q(n)、所述第n级扫描驱动信号G(n)、所述第n+1级扫描驱动信号G(n+1)以及所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
  14. 如权利要求13所述的液晶显示装置，其中，
    所述复位电路包括：一第七薄膜晶体管Txo，其控制端输入所述初始信号STV，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第七薄膜晶体管Txo用于在所述GOA电路工作一个周期后根据所述初始信号STV和所述第二直流低压信号VSSG2将所述上拉控制信号点Qn的电位进行复位；
    所述第一下拉维持电路包括：一第八薄膜晶体管(T43-1)、一第九薄膜晶体管(T33-1)、一第十薄膜晶体管(T43-2)、一第十一薄膜晶体管(T33-2)、一第十二薄膜晶体管(T43-3)以及一第十三薄膜晶体管(T33-3)；所述第八薄膜晶体管(T43-1)的控制端输入一第n+5级时钟信号CK(n+5)，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第n-4级级传信号ST(n-4)，所述第八薄膜晶体管(T43-1)用于根据所述第n+5级时钟信号CK(n+5)和所述第n-4级级传信号ST(n-4)将所述上拉控制信号Q(n)维持在关闭状态；所述第九薄膜晶体管(T33-1)的控制端输入所述第n+5级时钟信号CK(n+5)，其第一端与所述第n级水平扫描线Gn电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第九薄膜晶体管(T33-1)用于根据所述第n+5级时钟信号CK(n+5)和所述第一直流低压信号VSSQ1将所述第n级扫描驱动信号G(n)维持在关闭状态；所述第十薄膜晶体管(T43-2)的控制端输入一第n+6级时钟信号CK(n+6)，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第n-4级级传信号ST(n-4)，所述第十薄膜晶体管(T43-2)用于根据所述第n+6级时钟信号CK(n+6)和所述第n-4级级传信号ST(n-4)将所述上拉控制信号Q(n)维持在关闭状态；所述第十一薄膜晶体管(T33-3)的控制端输入所述第n+6级时钟信号CK(n+6)，其第一端与所述第n+1级水平扫描线Gn+1电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第十一薄膜晶体管(T33-3)用于根据所述第n+6级时钟信号CK(n+6)和所述第一直流低压信号VSSQ1将所述第n+1级扫描驱动信号G(n+1)维持在关闭状态；所述第十二薄膜晶体管(T43-3)的控制端输入一第n+7级时钟信号CK(n+7)，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第n-4级级传信号ST(n-4)，所述第十二薄膜晶体管(T43-3)用于根据所述第n+7级时钟信号CK(n+7)和所述第n-4级级传信号ST(n-4)将所述上拉控制信号Q(n)维持在关闭状态；所述第十三薄膜晶体管(T33-3)的控制端输入所述第n+7级时钟信号CK(n+7)，其第一端与所述第n+2级水平扫描线Gn+2电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第十三薄膜晶体管(T33-3)用于根据所述第n+7级时钟信号CK(n+7)和所述第一直流低压信号VSSQ1将所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
  15. 如权利要求14所述的液晶显示装置，其中，所述下拉维持信号PDH为一直流高压信号VGH；
    所述第二下拉维持电路包括：一第十四薄膜晶体管(T51)、一第十五薄膜晶体管(T52)、一第十六薄膜晶体管(T53)、一第十七薄膜晶体管(T54)、一第十八薄膜晶体管(T42)、一第十九薄膜晶体管(T32-1)、一第二十薄膜晶体管(T32-2)以及一第二十一薄膜晶体管(T32-3)；所述第十四薄膜晶体管(T51)的控制端和第一端输入所述直流高压信号VGH，其第二端与第一信号点Nn电性连接；所述第十五薄膜晶体管(T52) 的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第一信号点Nn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十六薄膜晶体管(T53)的控制端与所述第一信号点Nn电性连接，其第一端输入所述直流高压信号VGH，其第二端与第二信号点Pn电性连接；所述第十七薄膜晶体管T(T54)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第二信号点Pn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十八薄膜晶体管(T42)的控制端与所述第二信号点Pn电性连接，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第十八薄膜晶体管(T42)用于根据所述直流高压信号VGH和所述第一直流低压信号VSSQ1将所述上拉控制信号Q(n)维持在关闭状态；所述第十九薄膜晶体管(T32-1)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n级水平扫描线Gn电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第十九薄膜晶体管(T32-1)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n级扫描驱动信号G(n)维持在关闭状态；所述第二十薄膜晶体管(T32-2)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n+1级水平扫描线Gn+1电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十薄膜晶体管(T32-2)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n+1级扫描驱动信号G(n+1)维持在关闭状态；所述第二十一薄膜晶体管(T32-3)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n+2级水平扫描线Gn+2电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十一薄膜晶体管(T32-3)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
  16. 如权利要求14所述的液晶显示装置，其中，所述下拉维持信号PDH为一直流高压信号VGH；
    所述第二下拉维持电路包括：一第十四薄膜晶体管(T51)、一第十五薄膜晶体管(T52)、一第十六薄膜晶体管(T53)、一第十七薄膜晶体管(T54)、一第十八薄膜晶体管(T42)、一第十九薄膜晶体管(T32-1)、一第二十薄膜晶体管(T32-2)、一第二十一薄膜晶体管(T32-3)以及一第二十二薄膜晶体管(T42-1)；所述第十四薄膜晶体管(T51)的控制端和第一端输入所述直流高压信号VGH，其第二端与第一信号点Nn电性连接；所述第十五薄膜晶体管(T52)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第一信号点Nn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十六薄膜晶体管(T53)的控制端与所述第一信号点Nn电性连接，其第一端输入所述直流高压信号VGH，其第二端与第二信号点Pn电性连接；所述第十七薄膜晶体管T(T54)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第二信号点Pn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十八薄膜晶体管(T42)的控制端与所述第二信号点Pn电性连接，其第一端和第二端与所述上拉控制信号点Qn电性连接；所述第二十二薄膜晶体管(T42-1)的控制端和第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十八薄膜晶体管(T42)和所述第二十二薄膜晶体管(T42-1)用于根据所述直流高压信号VGH和所述第一直流低压信号VSSQ1将所述上拉控制信号Q(n)维持在关闭状态；所述第十九薄膜晶体管(T32-1)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n级水平扫描线Gn电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第十九薄膜晶体管(T32-1)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n级扫描驱动信号G(n)维持在关闭状态；所述第二十薄膜晶体管(T32-2)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n+1级水平扫描线Gn+1电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十薄膜晶体管(T32-2)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n+1级扫描驱动信号G(n+1)维持在关闭状态；所述第二十一薄膜晶体管(T32-3)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n+2级水平扫 描线Gn+2电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十一薄膜晶体管(T32-3)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
  17. 如权利要求14所述的液晶显示装置，其中，所述下拉维持信号PDH包括一第一低频信号LC1和一第二低频信号LC2，所述第二下拉维持电路包括第一下拉维持模块和第二下拉维持模块；
    所述第一下拉维持模块包括：一第十四薄膜晶体管(T51)、一第十五薄膜晶体管(T52)、一第十六薄膜晶体管(T53)、一第十七薄膜晶体管(T54)、一第十八薄膜晶体管(T42)、一第十九薄膜晶体管(T32-1)、一第二十薄膜晶体管(T32-2)以及一第二十一薄膜晶体管(T32-3)；所述第十四薄膜晶体管(T51)的控制端和第一端输入所述第一低频信号LC1，其第二端与第一信号点Nn电性连接；所述第十五薄膜晶体管(T52)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第一信号点Nn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十六薄膜晶体管(T53)的控制端与所述第一信号点Nn电性连接，其第一端输入所述第一低频信号LC1，其第二端与第二信号点Pn电性连接；所述第十七薄膜晶体管T(T54)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第二信号点Pn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第十八薄膜晶体管(T42)的控制端与所述第二信号点Pn电性连接，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第十八薄膜晶体管(T42)用于根据所述直流高压信号VGH和所述第一直流低压信号VSSQ1将所述上拉控制信号Q(n)维持在关闭状态；所述第十九薄膜晶体管(T32-1)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n级水平扫描线Gn电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第十九薄膜晶体管(T32-1)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n级扫描驱动信号G(n)维持在关闭状态；所述第二十薄膜晶体管(T32-2)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n+1级水平扫描线Gn+1电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十薄膜晶体管(T32-2)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n+1级扫描驱动信号G(n+1)维持在关闭状态；所述第二十一薄膜晶体管(T32-3)的控制端与所述第二信号点Pn电性连接，其第一端与所述第n+2级水平扫描线Gn+2电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十一薄膜晶体管(T32-3)用于根据所述直流高压信号VGH和所述第二直流低压信号VSSG2将所述第n+2级扫描驱动信号G(n+2)维持在关闭状态；
    所述第二下拉维持模块包括：一第二十三薄膜晶体管(T61)、一第二十四薄膜晶体管(T62)、一第二十五薄膜晶体管(T63)、一第二十六薄膜晶体管(T64)、一第二十七薄膜晶体管(T44)、一第二十八薄膜晶体管(T34-1)、一第二十九薄膜晶体管(T34-2)以及一第三十薄膜晶体管(T34-3)；所述第二十三薄膜晶体管(T61)的控制端和第一端输入所述第二低频信号LC2，其第二端与第三信号点Sn电性连接；所述第二十四薄膜晶体管(T62)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第三信号点Sn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第二十五薄膜晶体管(T63)的控制端与所述第三信号点Sn电性连接，其第一端输入所述第二低频信号LC2，其第二端与第四信号点Kn电性连接；所述第二十六薄膜晶体管(T64)的控制端与所述上拉控制信号点Qn电性连接，其第一端与所述第四信号点Kn电性连接，其第二端输入所述第一直流低压信号VSSQ1；所述第二十七薄膜晶体管(T44)的控制端与所述第四信号点Kn电性连接，其第一端与所述上拉控制信号点Qn电性连接，其第二端输入所述第一直流低压信号VSSQ1，所述第二十七薄膜晶体管(T44)用于根据所述第二低频信号LC2和所述第一直流低压信号VSSQ1将所述上拉控制信号Q(n)维持在关闭状态；所述第二十八薄膜晶体管(T34-1)的控制端与所述第四 信号点Kn电性连接，其第一端与所述第n级水平扫描线Gn电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十八薄膜晶体管(T34-1)用于根据所述第二低频信号LC2和所述第二直流低压信号VSSG2将所述第n级扫描驱动信号G(n)维持在关闭状态；所述第二十九薄膜晶体管(T34-2)的控制端与所述第四信号点Kn电性连接，其第一端与所述第n+1级水平扫描线Gn+1电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第二十九薄膜晶体管(T34-2)用于根据所述第二低频信号LC2和所述第二直流低压信号VSSG2将所述第n+1级扫描驱动信号G(n+1)维持在关闭状态；所述第三十薄膜晶体管(T34-3)的控制端与所述第四信号点Kn电性连接，其第一端与所述第n+2级水平扫描线Gn+2电性连接，其第二端输入所述第二直流低压信号VSSG2，所述第三十薄膜晶体管(T34-3)用于根据所述第四信号点Kn和所述第二直流低压信号VSSG2将所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
  18. 如权利要求17所述的液晶显示装置，其中，所述第一下拉维持模块和所述第二下拉维持模块交替起作用将所述上拉控制信号Q(n)、所述第n级扫描驱动信号G(n)、所述第n+1级扫描驱动信号G(n+1)以及所述第n+2级扫描驱动信号G(n+2)维持在关闭状态。
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