CN110767189B - Goa电路及显示装置 - Google Patents
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Abstract
本揭示提供一种GOA电路及显示装置，所述GOA电路包括级联设置的多个GOA单元，其中第n级GOA单元包括上拉控制电路、上拉电路、下拉电路、下拉维持电路、信号转换电路，所述n为正整数；其中，所述上拉控制电路包括第一时钟信号输入端、第n级扫描驱动信号输入端、级传信号输入端以及上拉控制信号输出端，所述上拉电路与所述上拉控制信号输出端耦接于第一公共点，所述下拉电路耦接所述第一公共点、所述第n级扫描驱动信号输出端、所述下拉维持电路以及直流低压信号输入端，所述信号转换电路耦接所述第一时钟信号输入端和所述直流低压信号输入端，从而在锁定第一公共点点位的同时，实现清除上拉控制电路中节点电荷的目的，提高GOA电路的可靠性。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种GOA电路及显示装置。
背景技术
阵列基板栅极驱动(Gate Driver on Array,GOA)技术是利用现有薄膜晶体管液晶显示器阵列制程将栅极行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式。
因为GOA技术可以节省栅极驱动芯片、实现窄边框等优势，目前GOA技术已经广泛的应用于面板设计当中，因此不断优化GOA电路，使GOA性能更加稳定，显得尤为重要。为了使GOA维持稳定，需要确保上拉控制信号点具有足够的余量，为了有效避免由于上拉控制信号点的漏电导致GOA电路余量过小，对原本接上拉控制信号点的薄膜晶体管进行了特殊设计，将上拉控制电路中原本的1个薄膜晶体管增加为现有的3个薄膜晶体管，能够更好地锁住上拉控制信号点的漏电，但是由于3薄膜晶体管架构的设定，会有一些残存的电荷累计在薄膜晶体管相连接的节点处，对薄膜晶体管造成伤害，影响薄膜晶体管的寿命，合理清理薄膜晶体管中的残余电荷显得尤为重要。
综上所述，现有GOA电路的3薄膜晶体管架构中薄膜晶体管的节点处存在残余电荷累计，影响薄膜晶体管寿命的问题。故，有必要提供一种GOA电路及显示装置来改善这一缺陷。
发明内容
本揭示实施例提供一种GOA电路及显示装置，用于解决现有GOA电路的3薄膜晶体管架构中薄膜晶体管的节点处存在残余电荷累计，影响薄膜晶体管寿命的问题。
本揭示实施例提供一种GOA电路，包括级联设置的多个GOA单元，其中第n级GOA单元包括上拉控制电路、上拉电路、下拉电路、下拉维持电路、信号转换电路，所述n为正整数；
其中，所述上拉控制电路包括第一时钟信号输入端、第n级扫描驱动信号输入端、级传信号输入端以及上拉控制信号输出端，所述上拉电路与所述上拉控制信号输出端耦接于第一公共点，所述下拉电路耦接所述第一公共点、所述第n级扫描驱动信号输出端、所述下拉维持电路以及直流低压信号输入端，所述信号转换电路耦接所述第一时钟信号输入端和所述直流低压信号输入端。
根据本揭示一实施例，所述上拉控制电路包括第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管，所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极耦接所述级传信号输入端，所述第一薄膜晶体管的源极耦接所述级传信号输入端，所述第一薄膜晶体管的漏极与所述第二薄膜晶体管的源极以及所述第三薄膜晶体管的漏极耦接于第一节点，所述第二薄膜晶体管的漏极耦接所述上拉控制信号输出端，所述第三薄膜晶体管的栅极耦接所述第一时钟信号输入端，所述第三薄膜晶体管的源极耦接所述第n级扫描驱动信号输入端。
根据本揭示一实施例，当1≤n≤4时，所述级传信号输入端输入一初始信号，所述上拉控制电路根据所述初始信号、第一时钟信号以及扫描驱动信号输出上拉控制信号；当n＞4时，所述级传信号输入端输入第n-4级GOA单元输出的第n-4级级传信号，所述上拉控制电路根据所述第n级扫描驱动信号、所述第一时钟信号以及所述第n-4级级传信号输出所述上拉控制信号。
根据本揭示一实施例，所述上拉电路包括第四薄膜晶体管，所述第四薄膜晶体管的栅极耦接第一公共点，所述第四薄膜晶体管的源极耦接所述第一时钟信号输入端，所述第四薄膜晶体管的漏极耦接所述第n级扫描驱动信号输出端。
根据本揭示一实施例，所述信号转换电路包括第五薄膜晶体管，所述第五薄膜晶体管的栅极耦接所述直流低压信号输入端，所述第五薄膜晶体管的源极耦接所述第一时钟信号输入端，所述第五薄膜晶体管的漏极耦接第n级级传信号输出端。
根据本揭示一实施例，所述下拉电路耦接第n+4级扫描驱动信号输入端，并根据第n+4级扫描驱动信号和直流低压信号下拉所述上拉控制信号和所述第n级扫描驱动信号。
根据本揭示一实施例，所述下拉电路包括第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管和第九薄膜晶体管，所述直流低压信号输入端包括第一直流低压信号输入端和第二直流低压信号输入端；
所述第六薄膜晶体管的栅极与第七薄膜晶体管的栅极以及第八薄膜晶体管的栅极耦接所述第n+4级扫描驱动信号输入端，所述第六薄膜晶体管的源极耦接所述第一直流低压信号输入端，所述第六薄膜晶体管的漏极耦接所述第n级扫描驱动信号输出端，所述第七薄膜晶体管的漏极耦接所述第一公共点，所述第七薄膜晶体管的源极耦接所述第九薄膜晶体管的漏极以及所述第八薄膜晶体管的漏极，所述第八薄膜晶体管的源极耦接所述第二直流低压信号输入端，所述第九薄膜晶体管的源极耦接所述下拉维持电路。
根据本揭示一实施例，所述下拉维持电路包括第一下拉维持电路和第二下拉维持电路，所述第一下拉维持电路和所述第二下拉维持电路交替起作用，将所述上拉控制信号和所述第n级扫描驱动信号维持在关闭状态。
根据本揭示一实施例，所述第n级GOA单元还包括自举电容，所述自举电容耦接于所述第一公共点与所述第n级扫描驱动信号输出端之间。
本揭示实施例还提供一种显示装置，包括如上述的GOA电路。
本揭示实施例的有益效果：本揭示实施例通过在GOA单元中的上拉控制电路中加入第一时钟信号输入端、第n级扫描驱动信号输入端、级传信号输入端以及上拉控制信号输出端，将所述上拉电路与所述上拉控制信号输出端耦接于第一公共点，所述下拉电路耦接所述第一公共点、所述第n级扫描驱动信号输出端、所述下拉维持电路以及直流低压信号输入端，所述信号转换电路耦接所述第一时钟信号输入端和所述直流低压信号输入端，通过第一时钟信号规律的高低电位变化，使得上拉控制电路的高电位不断通过扫描驱动信号输入端传入直流低压信号输入端，从而在锁定第一公共点点位的同时，实现清除上拉控制电路中节点电荷的目的，提高GOA电路的可靠性。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是揭示的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本揭示实施例提供的GOA电路的框架示意图；
图2为本揭示实施例提供的GOA电路的结构示意图；
图3为本揭示实施例提供的GOA电路中输入输出信号的波形示意图。
具体实施方式
以下各实施例的说明是参考附加的图示，用以例示本揭示可用以实施的特定实施例。本揭示所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本揭示，而非用以限制本揭示。在图中，结构相似的单元是用以相同标号表示。
下面结合附图和具体实施例对本揭示做进一步的说明：
本揭示实施例提供一种GOA电路，下面结合图1至图3进行详细说明。如图1所示，图1为本揭示实施例提供的GOA电路的框架示意图，所述GOA电路包括级联设置的多个GOA单元，图1仅表示出其中第n级GOA单元的框架，所述第n级GOA单元包括上拉控制电路110、上拉电路130、下拉电路140、下拉维持电路150和信号转换电路120，且所述n为正整数。
在本实施例中，所述上拉控制电路110包括第一时钟信号CK(n)输入端、第n级扫描驱动信号G(n)输入端、级传信号输入端以及上拉控制信号Q(n)输出端，所述上拉电路110与所述上拉控制信号Q(n)输出端耦接于第一公共点Q，所述下拉电路140耦接所述第一公共点Q、所述第n级扫描驱动信号G(n)输出端、所述下拉维持电路150以及直流低压信号VSS输入端，所述信号转换电路120耦接所述第一时钟信号CK(n)输入端和所述直流低压信号VSS输入端。
具体地，如图2所示，图2为本揭示实施例所提供的GOA电路的结构示意图，所述上拉控制电路包括110第一薄膜晶体管T1、第二薄膜晶体管T2和第三薄膜晶体管T3，所述第一薄膜晶体管T1的栅极和所述第二薄膜晶体管T2的栅极耦接所述级传信号输入端，所述第一薄膜晶体管T1的源极耦接所述级传信号输入端，所述第一薄膜晶体管T1的漏极与所述第二薄膜晶体管T2的源极以及所述第三薄膜晶体管T3的漏极耦接于第一节点M，所述第二薄膜晶体管T2的漏极耦接所述上拉控制信号Q(n)输出端，所述第三薄膜晶体管T3的栅极耦接所述第一时钟信号CK(n)输入端，所述第三薄膜晶体管T3的源极耦接所述第n级扫描驱动信号G(n)输入端。
在本实施例中，当1≤n≤4时，所述级传信号输入端输入一初始信号STV，所述上拉控制电路110根据所述初始信号STV、第一时钟信号CK(n)以及扫描驱动信号G(n)输出上拉控制信号Q(n)；当n＞4时，所述级传信号输入端输入第n-4级GOA单元输出的第n-4级级传信号ST(n-4)，所述上拉控制电路110根据所述第n级扫描驱动信号G(n)、所述第一时钟信号CK(n)以及所述第n-4级级传信号ST(n-4)输出所述上拉控制信号Q(n)。
如图3所示，图3为本揭示实施例提供的GOA电路中输入输出信号的波形示意图，当所述第n级扫描驱动信号G(n)为高电位，所述第一时钟信号CK(n)也为高电位时，由于第n-4级级传信号ST(n-4)为低电位，第一薄膜晶体管T1和第二薄膜晶体管T2关闭，第三薄膜晶体管T3打开，第n级扫描驱动信号G(n)的高电位通过第三薄膜晶体管T3传递到第一节点M，随后所述第n级扫描驱动信号G(n)为低电位，所述第一时钟信号CK(n)也为低电位，第n-4级级传信号ST(n-4)仍为低电位，第一薄膜晶体管T1、第二薄膜晶体管T2和第三薄膜晶体管T3均关闭，此时第一节点M的电位为高电位，且没通道释放，紧接着第n级扫描驱动信号G(n)和第n-4级级传信号ST(n-4)一直保持低电位，而第一时钟信号CK(n)持续规律的高低电位的变化，当第一时钟信号CK(n)为高电位VGH时，第三薄膜晶体管T3打开，第一节点M的高电位通过第三薄膜晶体管T3传递到第n级扫描驱动信号G(n)，此时第n级扫描驱动信号G(n)的电位为直流低压信号VSS的电位，即第一节点M的高电位传递到直流低压信号VSS。随着第一时钟信号CK(n)持续规律高低电位的变化，第一节点M的高电位可以不断释放到直流低压信号VSS，从而达到清除第一节点M处电荷的目的，同时，由于第n-4级级传信号ST(n-4)一直保持低电位，所述第一薄膜晶体管T1和第二薄膜晶体管T2一直处于关闭状态，第一公共点Q的电位不受第一时钟信号CK(n)持续规律高低电位的变化的影响，从而实现锁第一公共点Q电漏电的目的，提高GOA电路的可靠性。
在本实施例中，所述上拉电路130包括第四薄膜晶体管T4，所述第四薄膜晶体管T4的栅极耦接第一公共点Q，所述第四薄膜晶体管的源极耦接所述第一时钟信号CK(n)输入端，所述第四薄膜晶体管T4的漏极耦接所述第n级扫描驱动信号G(n)输出端。
在本实施例中，所述信号转换电路120包括第五薄膜晶体管T5，所述第五薄膜晶体管T5的栅极耦接所述直流低压信号VSS输入端，所述第五薄膜晶体管T5的源极耦接所述第一时钟信号CK(n)输入端，所述第五薄膜晶体管T5的漏极耦接第n级级传信号ST(n)输出端。
在本实施例中，所述下拉电路140耦接第n+4级扫描驱动信号G(n+4)输入端，并根据第n+4级扫描驱动信号G(n+4)和直流低压信号VSS下拉所述上拉控制信号Q(n)和所述第n级扫描驱动信号G(n)。
在本实施例中，所述下拉电路140包括第六薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8和第九薄膜晶体管T9，所述直流低压信号VSS输入端包括第一直流低压信号VSS1输入端和第二直流低压信号VSS2输入端。
具体地，所述第六薄膜晶体管T6的栅极与第七薄膜晶体管T7的栅极以及第八薄膜晶体管T8的栅极耦接所述第n+4级扫描驱动信号ST(n+4)输入端，所述第六薄膜晶体管T6的源极耦接所述第一直流低压信号VSS1输入端，所述第六薄膜晶体管T6的漏极耦接所述第n级扫描驱动信号G(n)输出端，所述第七薄膜晶体管T7的漏极耦接所述第一公共点Q，所述第七薄膜晶体管T7的源极耦接所述第九薄膜晶体管T9的漏极以及所述第八薄膜晶体管T8的漏极，所述第八薄膜晶体管T8的源极耦接所述第二直流低压信号VSS2输入端，所述第九薄膜晶体管T9的源极耦接所述下拉维持电路150。
在本实施例中，所述下拉维持电路150包括第一下拉维持电路和第二下拉维持电路，所述第一下拉维持电路和所述第二下拉维持电路交替起作用，将所述上拉控制信号Q(n)和所述第n级扫描驱动信号G(n)维持在关闭状态。
具体地，所述第一下拉维持电路包括第十薄膜晶体管T10、第十一薄膜晶体管T11、第十二薄膜晶体管T12、第十三薄膜晶体管T13、第十四薄膜晶体管T14，所述第十薄膜晶体管T10的栅极与第十薄膜晶体管T10的源极以及第十二薄膜晶体管T12的源极耦接第一时钟信号CK(n)输入端，第十薄膜晶体管T10的漏极耦接第十二薄膜晶体管T12的栅极和第十一薄膜晶体管T11的源极，第十一薄膜晶体管T11的栅极和第十三薄膜晶体管T13的栅极耦接上拉控制信号Q(n)输入端，第十一薄膜晶体管T11的源极和第十三薄膜晶体管T13的源极耦接第二低压直流信号VSS2输入端，第十四薄膜晶体管T14的栅极耦接级传信号输入端，源极耦接第二低压直流信号VSS2输入端，漏极耦接第十二薄膜晶体管T12的漏极和第十三薄膜晶体管T13的漏极。
具体地，所述第二下拉维持电路包括第十五薄膜晶体管T15、第十六薄膜晶体管T16、第十七薄膜晶体管T17、第十八薄膜晶体管T18、第十九薄膜晶体管T19，第十五薄膜晶体管T15的栅极、第十六薄膜晶体管T16的栅极、第十七薄膜晶体管T17的栅极和第十八薄膜晶体管T18的栅极耦接第十四薄膜晶体管T14的漏极，第十五薄膜晶体管T15的源极耦接第二低压直流信号VSS2输入端，其漏极耦接第n级级传信号ST(n)输出端，第十六薄膜晶体管T16的源极耦接第一低压直流信号VSS1输入端，其漏极耦接第九薄膜晶体管T9的源极，第十七薄膜晶体管T17的源极耦接第一公共点Q，其漏极耦接第十八薄膜晶体管T18的漏极和第十九薄膜晶体管T19的源极，第十八薄膜晶体管T18的源极耦接第二低压直流信号VSS2输入端，第十九薄膜晶体管T19的漏极耦接第十六薄膜晶体管T16的漏极。
如图2所示，所述第n级GOA单元还包括自举电容Cb，所述自举电容Cb耦接于所述第一公共点Q与所述第n级扫描驱动信号G(n)输出端之间。
本揭示实施例通过在GOA单元中的上拉控制电路110中加入第一时钟信号CK(n)输入端、第n级扫描驱动信号G(n)输入端、级传信号输入端以及上拉控制信号Q(n)输出端，将所述上拉电路130与所述上拉控制信号Q(n)输出端耦接于第一公共点Q，所述下拉电路140耦接所述第一公共点Q、所述第n级扫描驱动信号G(n)输出端、所述下拉维持电路150以及直流低压信号VSS输入端，所述信号转换电路120耦接所述第一时钟信号CK(n)输入端和所述直流低压信号VSS输入端，通过第一时钟信号CK(n)规律的高低电位变化，使得上拉控制电路110的高电位不断通过扫描驱动信号G(n)输入端传入直流低压信号VSS输入端，从而在锁定第一公共点Q点位的同时，实现清除上拉控制电路110中电荷的目的，提高GOA电路的可靠性。
本揭示实施例还提供一种显示装置，包括如上述实施例所提供的GOA电路，且能够实现与上述实施例所提供的GOA电路相同的技术效果，此处不再赘述。
综上所述，虽然本揭示以优选实施例揭露如上，但上述优选实施例并非用以限制本揭示，本领域的普通技术人员，在不脱离本揭示的精神和范围内，均可作各种更动与润饰，因此本揭示的保护范围以权利要求界定的范围为基准。
Claims (9)
1.一种GOA电路，其特征在于，包括级联设置的多个GOA单元，其中第n级GOA单元包括上拉控制电路、上拉电路、下拉电路、下拉维持电路、信号转换电路，所述n为正整数；
其中，所述上拉控制电路包括第一时钟信号输入端、第n级扫描驱动信号输入端、级传信号输入端以及上拉控制信号输出端，所述上拉电路与所述上拉控制信号输出端耦接于第一公共点，所述下拉电路耦接所述第一公共点、所述第n级扫描驱动信号输出端、所述下拉维持电路以及直流低压信号输入端，所述信号转换电路耦接所述第一时钟信号输入端和所述直流低压信号输入端；
所述上拉控制电路包括第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管，所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极耦接所述级传信号输入端，所述第一薄膜晶体管的源极耦接所述级传信号输入端，所述第一薄膜晶体管的漏极与所述第二薄膜晶体管的源极以及所述第三薄膜晶体管的漏极耦接于第一节点，所述第二薄膜晶体管的漏极耦接所述上拉控制信号输出端，所述第三薄膜晶体管的栅极耦接所述第一时钟信号输入端，所述第三薄膜晶体管的源极耦接所述第n级扫描驱动信号输入端；
所述GOA电路的信号输入输出时序包括：
在第一时段内，第n级扫描驱动信号为高电位，第一时钟信号为高电位，级传信号为低电位；
在第二时段内，第n级扫描驱动信号为低电位，第一时钟信号为低电位，级传信号为低电位；
在第三时段内，第n级扫描驱动信号保持低电位，级传信号保持低电位，第一时钟信号持续规律的高低电位的变化。
2.如权利要求1所述的GOA电路，其特征在于，当1≤n≤4时，所述级传信号输入端输入一初始信号，所述上拉控制电路根据所述初始信号、第一时钟信号以及第n级扫描驱动信号输出上拉控制信号；当n＞4时，所述级传信号输入端输入第n-4级GOA单元输出的第n-4级级传信号，所述上拉控制电路根据所述第n级扫描驱动信号、所述第一时钟信号以及所述第n-4级级传信号输出所述上拉控制信号。
3.如权利要求1所述的GOA电路，其特征在于，所述上拉电路包括第四薄膜晶体管，所述第四薄膜晶体管的栅极耦接第一公共点，所述第四薄膜晶体管的源极耦接所述第一时钟信号输入端，所述第四薄膜晶体管的漏极耦接所述第n级扫描驱动信号输出端。
4.如权利要求3所述的GOA电路，其特征在于，所述信号转换电路包括第五薄膜晶体管，所述第五薄膜晶体管的栅极耦接所述直流低压信号输入端，所述第五薄膜晶体管的源极耦接所述第一时钟信号输入端，所述第五薄膜晶体管的漏极耦接第n级级传信号输出端。
5.如权利要求1所述的GOA电路，其特征在于，所述下拉电路耦接第n+4级扫描驱动信号输入端，并根据第n+4级扫描驱动信号和直流低压信号下拉所述上拉控制信号和所述第n级扫描驱动信号。
6.如权利要求5所述的GOA电路，其特征在于，所述下拉电路包括第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管和第九薄膜晶体管，所述直流低压信号输入端包括第一直流低压信号输入端和第二直流低压信号输入端；
所述第六薄膜晶体管的栅极与第七薄膜晶体管的栅极以及第八薄膜晶体管的栅极耦接所述第n+4级扫描驱动信号输入端，所述第六薄膜晶体管的源极耦接所述第一直流低压信号输入端，所述第六薄膜晶体管的漏极耦接所述第n级扫描驱动信号输出端，所述第七薄膜晶体管的漏极耦接所述第一公共点，所述第七薄膜晶体管的源极耦接所述第九薄膜晶体管的漏极以及所述第八薄膜晶体管的漏极，所述第八薄膜晶体管的源极耦接所述第二直流低压信号输入端，所述第九薄膜晶体管的源极耦接所述下拉维持电路。
7.如权利要求1所述的GOA电路，其特征在于，所述下拉维持电路包括第一下拉维持电路和第二下拉维持电路，所述第一下拉维持电路和所述第二下拉维持电路交替起作用，将所述上拉控制信号和所述第n级扫描驱动信号维持在关闭状态。
8.如权利要求1所述的GOA电路，其特征在于，所述第n级GOA单元还包括自举电容，所述自举电容耦接于所述第一公共点与所述第n级扫描驱动信号输出端之间。
9.一种显示装置，其特征在于，包括如权利要求1至8任一项所述的GOA电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910967103.8A CN110767189B (zh) | 2019-10-12 | 2019-10-12 | Goa电路及显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910967103.8A CN110767189B (zh) | 2019-10-12 | 2019-10-12 | Goa电路及显示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110767189A CN110767189A (zh) | 2020-02-07 |
| CN110767189B true CN110767189B (zh) | 2022-03-08 |
Family
ID=69331708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910967103.8A Active CN110767189B (zh) | 2019-10-12 | 2019-10-12 | Goa电路及显示装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110767189B (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101277152B1 (ko) * | 2006-08-24 | 2013-06-21 | 삼성디스플레이 주식회사 | 게이트 구동회로 및 이를 갖는 표시장치 |
| CN106448594B (zh) * | 2016-10-24 | 2019-01-29 | 南京华东电子信息科技股份有限公司 | 一种高可靠性的栅极驱动电路 |
| CN106898290B (zh) * | 2017-04-21 | 2019-08-02 | 深圳市华星光电半导体显示技术有限公司 | 扫描驱动电路 |
| CN108320717B (zh) * | 2018-02-06 | 2020-12-22 | 深圳市华星光电技术有限公司 | 一种goa驱动电路及其制备的液晶显示面板 |
| CN108877723B (zh) * | 2018-07-27 | 2021-05-28 | 深圳市华星光电半导体显示技术有限公司 | Goa电路及具有该goa电路的液晶显示装置 |
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2019
- 2019-10-12 CN CN201910967103.8A patent/CN110767189B/zh active Active
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| Publication number | Publication date |
|---|---|
| CN110767189A (zh) | 2020-02-07 |
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