CN110111715B - Goa电路及显示面板 - Google Patents

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CN110111715B CN201910322323.5A CN201910322323A CN110111715B CN 110111715 B CN110111715 B CN 110111715B CN 201910322323 A CN201910322323 A CN 201910322323A CN 110111715 B CN110111715 B CN 110111715B
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Abstract

本申请实施例提供的GOA电路及显示面板，通过调整第二晶体管的尺寸以及第三晶体管的尺寸，从而可以有效抑制第一时钟信号对第一节点的电位的影响，进而提高GOA电路的输出能力。

Description

GOA电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种GOA电路及显示面板。
背景技术
GOA(英文全称：Gate Driver on Array，中文全称：集成栅极驱动电路)技术将栅极驱动电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。然而，现有的GOA电路输出能力较弱。
发明内容
本申请实施例的目的在于提供一种GOA电路及显示面板，能够解决现有的GOA电路输出能力较弱的技术问题。
本申请实施例提供一种GOA电路，包括：多级级联的GOA单元，每一级GOA单元均包括：输入模块、第一输出模块、第二输出模块、下拉模块、反相模块、下拉维持模块以及自举电容；
所述输入模块接入第一时钟信号以及上一级级传信号，并电性连接于第一节点以及第二节点，用于在所述第一时钟信号的控制下将所述上一级级传信号输出至所述第一节点；
所述第一输出模块接入第二时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级级传信号；
所述第二输出模块接入所述第二时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级扫描信号；
所述下拉模块接入下一级级传信号、第一参考低电平信号以及第二参考低电平信号，并电性连接于所述第一节点以及所述本级扫描信号，用于在所述下一级级传信号的控制下，将所述第一节点的电位下拉至所述第一参考低电平信号的电位，以及将所述本级扫描信号的电位下拉至所述第二参考低电平信号的电位；
所述反相模块接入参考高电平信号以及所述第一参考低电平信号，并电性连接于第三节点以及所述第一节点，用于根据所述参考高电平信号、所述第一参考低电平信号以及所述第一节点的电位控制所述第三节点的电位；
所述下拉维持模块接入所述第一参考低电平信号以及所述第二参考低电平信号，并电性连接于所述第一节点、所述第三节点、所述本级级传信号以及所述本级扫描信号，用于在所述第三节点的电位控制下，将所述第一节点的电位以及所述本级级传信号的电位维持在所述第一参考低电平信号的电位，以及将所述本级扫描信号的电位维持在所述第二参考低电平信号的电位；
所述自举电容的一端电性连接于所述第一节点，所述自举电容的另一端电性连接于所述本级扫描信号。
在本申请所述的GOA电路中，所述输入模块包括：第一晶体管、第二晶体管以及第三晶体管；
所述第一晶体管的栅极、所述第二晶体管的栅极以及所述第二晶体管的源极均电性连接于所述第一时钟信号，所述第一晶体管的源极电性连接于所述上一级级传信号，所述第一晶体管的漏极与所述第三晶体管的源极均电性连接于所述第二节点，所述第二晶体管的漏极与所述第三晶体管的栅极电性连接，所述第三晶体管的漏极电性连接于所述第一节点。
在本申请所述的GOA电路中，所述第一输出模块包括：第四晶体管；
所述第四晶体管的栅极电性连接于所述第一节点，所述第四晶体管的源极电性连接于所述第二时钟信号，所述第四晶体管的漏极电性连接于所述本级级传信号。
在本申请所述的GOA电路中，所述第二输出模块包括：第五晶体管；
所述第五晶体管的栅极电性连接于所述第一节点，所述第五晶体管的源极电性连接于所述第二时钟信号，所述第五晶体管的漏极电性连接于所述本级扫描信号。
在本申请所述的GOA电路中，所述下拉模块包括：第六晶体管、第七晶体管以及第八晶体管；
所述第六晶体管的栅极、所述第七晶体管的栅极以及所述第八晶体管的栅极均电性连接于所述下一级级传信号，所述第六晶体管的源极电性连接于所述第二参考低电平信号，所述第七晶体管的漏极电性连接于所述第一节点，所述第七晶体管的源极与所述第八晶体管的漏极均与所述第二节点电性连接，所述第八晶体管的源极电性连接于所述第一参考低电平信号。
在本申请所述的GOA电路中，所述反相模块包括：第九晶体管、第十晶体管、第十一晶体管以及第十二晶体管；
所述第九晶体管的栅极、源极以及所述第十一晶体管的源极均电性连接于所述参考高电平信号，所述第九晶体管的漏极、所述第十一晶体管的栅极以及所述第十晶体管的漏极电性连接，所述第十一晶体管的漏极以及所述第十二晶体管的漏极均电性连接于所述第三节点，所述第十晶体管的栅极以及所述第十二晶体管的栅极均电性连接于所述第一节点，所述第十晶体管的源极以及所述第十二晶体管的源极均电性连接于所述第一参考低电平信号。
在本申请所述的GOA电路中，所述下拉维持模块包括：第十三晶体管、第十四晶体管、第十五晶体管以及第十六晶体管；
所述第十三晶体管的栅极、所述第十四晶体管的栅极、所述第十五晶体管的栅极以及所述第十六晶体管的栅极均电性连接于所述第三节点，所述第十三晶体管的源极电性连接于所述第二参考低电平信号，所述第十四晶体管的源极以及所述第十六晶体管的源极均电性连接于所述第一参考低电平信号，所述第十六晶体管的漏极与所述第十五晶体管的源极均与所述第二节点电性连接，所述第十三晶体管的漏极电性连接于所述本级扫描信号，所述第十四晶体管的漏极电性连接于所述本级级传信号，所述第十五晶体管的漏极电性连接于所述第一节点。
在本申请所述的GOA电路中，所述GOA电路还包括：第十七晶体管、第十八晶体管以及第十九晶体管；
所述第十七晶体管的栅极电性连接于所述本级级传信号，所述第十七晶体管的漏极电性连接于所述第二节点，所述第十七晶体管的源极、所述第十八晶体管的漏极以及所述第十九晶体管的漏极电性连接，所述第十八晶体管的栅极电性连接于所述第一节点，所述第十八晶体管的源极电性连接于所述第二时钟信号，所述第十九晶体管的栅极电性连接于所述第三节点，所述第十九晶体管的源极电性连接于所述第二参考低电平信号。
在本申请所述的GOA电路中，其特征在于，所述第一参考低电平信号的电位小于所述第二参考低电平信号的电位。
本申请实施例还提供一种显示面板，包括以上所述的GOA电路。
本申请实施例提供的GOA电路及显示面板，通过调整第二晶体管的尺寸以及第三晶体管的尺寸，从而可以有效抑制第一时钟信号对第一节点的电位的影响，进而提高GOA电路的输出能力。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的GOA电路的结构示意图；
图2为本申请实施例提供的GOA电路中一GOA单元的第一种电路示意图；
图3为本申请实施例提供的GOA电路中一GOA单元的信号时序图；
图4为本申请实施例提供的GOA电路中一GOA单元的第二种电路示意图；
图5为本申请实施例提供的显示面板的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为源极、输出端为漏极。此外本申请实施例所采用的晶体管可以包括P型晶体管和/或N型晶体管两种，其中，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。
请参阅图1，图1为本申请实施例提供的GOA电路的结构示意图。如图1所示，本申请实施例提供的GOA电路包括多级级联的GOA单元。其中，图1以级联的第n-1级GOA单元、第n级GOA单元和第n+1级GOA单元为例。
当第n级GOA单元工作时，第n级GOA单元输出的扫描信号为高电位，用于打开显示面板中一行中每个像素的晶体管开关，并通过数据信号对每个像素中的像素电极进行充电；第n级级传信号用于控制第n+1级GOA单元的工作；当第n+1级GOA单元工作时，第n+1级GOA单元输出的扫描信号为高电位，同时第n级GOA单元输出的扫描信号为低电位。
进一步的，请参阅图2，图2为本申请实施例提供的GOA电路中一GOA单元的第一种电路示意图。如图2所示，该GOA电路包括：输入模块101、第一输出模块102、第二输出模块103、下拉模块104、反相模块105、下拉维持模块106以及自举电容Cb。
其中，输入模块101接入第一时钟信号CLK以及上一级级传信号Gout(n-1)，并电性连接于第一节点Q(n)以及第二节点L(n)，用于在第一时钟信号CLK的控制下将上一级级传信号Gout(n-1)输出至第一节点Q(n)。
其中，第一输出模块102接入第二时钟信号CK，并电性连接于第一节点Q(n)，用于在第一节点Q(n)的电位控制下输出本级级传信号Cout(n)。
其中，第二输出模块103接入第二时钟信号CK，并电性连接于第一节点Q(n)，用于在第一节点Q(n)的电位控制下输出本级扫描信号G(n)。
其中，下拉模块104接入下一级级传信号Cout(n+1)、第一参考低电平信号VGL1以及第二参考低电平信号VGL2，并电性连接于第一节点Q(n)以及本级扫描信号G(n)，用于在下一级级传信号Cout(n+1)的控制下，将第一节点Q(n)的电位下拉至第一参考低电平信号VGL1的电位，以及将本级扫描信号G(n)的电位下拉至第二参考低电平信号VGL2的电位。
其中，反相模块105接入参考高电平信号VGH以及第一参考低电平信号VGL1，并电性连接于第三节点K(n)以及第一节点Q(n)，用于根据参考高电平信号VGH、第一参考低电平信号VGL1以及第一节点Q(n)的电位控制第三节点K(n)的电位。
其中，下拉维持模块106接入第一参考低电平信号VGL1以及第二参考低电平信号VGL2，并电性连接于第一节点Q(n)、第三节点K(n)、本级级传信号Cout(n)以及本级扫描信号G(n)，用于在第三节点K(n)的电位控制下，将第一节点Q(n)的电位以及本级级传信号Cout(n)的电位维持在第一参考低电平信号VGL1的电位，以及将本级扫描信号G(n)的电位维持在第二参考低电平信号VGL2的电位。
其中，自举电容Cb的一端电性连接于第一节点Q(n)，自举电容Cb的另一端电性连接于本级扫描信号G(n)。
在一些实施例中，输入模块101包括：第一晶体管T1、第二晶体管T2以及第三晶体管T3；第一晶体管T1的栅极、第二晶体管T2的栅极以及第二晶体管T2的源极均电性连接于第一时钟信号CLK，第一晶体管T1的源极电性连接于上一级级传信号Gout(n-1)，第一晶体管T1的漏极与第三晶体管T3的源极均电性连接于第二节点L(n)，第二晶体管T2的漏极与第三晶体管T3的栅极电性连接，第三晶体管T3的漏极电性连接于第一节点Q(n)。
在一些实施例中，第一输出模块102包括：第四晶体管T4；第四晶体管T4的栅极电性连接于第一节点Q(n)，第四晶体管T4的源极电性连接于第二时钟信号CK，第四晶体管T4的漏极电性连接于本级级传信号Cout(n)。
在一些实施例中，第二输出模块103包括：第五晶体管T5；第五晶体管T5的栅极电性连接于第一节点Q(n)，第五晶体管T5的源极电性连接于第二时钟信号CK，第五晶体管T5的漏极电性连接于本级扫描信号G(n)。
在一些实施例中，下拉模块104包括：第六晶体管T6、第七晶体管T7以及第八晶体管T8；第六晶体管T6的栅极、第七晶体管T7的栅极以及第八晶体管T8的栅极均电性连接于下一级级传信号Cout(n+1)，第六晶体管T6的源极电性连接于第二参考低电平信号VGL2，第七晶体管T7的漏极电性连接于第一节点Q(n)，第七晶体管T7的源极与第八晶体管T8的漏极均与第二节点L(n)电性连接，第八晶体管T8的源极电性连接于第一参考低电平信号VGL1。
在一些实施例中，反相模块105包括：第九晶体管T9、第十晶体管T10、第十一晶体管T11以及第十二晶体管T12；第九晶体管T9的栅极、源极以及第十一晶体管T11的源极均电性连接于参考高电平信号VGH，第九晶体管T9的漏极、第十一晶体管T11的栅极以及第十晶体管T10的漏极电性连接，第十一晶体管T11的漏极以及第十二晶体管T12的漏极均电性连接于第三节点K(n)，第十晶体管T10的栅极以及第十二晶体管T12的栅极均电性连接于第一节点Q(n)，第十晶体管T10的源极以及第十二晶体管T12的源极均电性连接于第一参考低电平信号VGL1。
在一些实施例中，下拉维持模块106包括：第十三晶体管T13、第十四晶体管T14、第十五晶体管T15以及第十六晶体管T16；第十三晶体管T13的栅极、第十四晶体管T14的栅极、第十五晶体管T15的栅极以及第十六晶体管T16的栅极均电性连接于第三节点K(n)，第十三晶体管T13的源极电性连接于第二参考低电平信号VGL2，第十四晶体管T14的源极以及第十六晶体管T16的源极均电性连接于第一参考低电平信号VGL1，第十六晶体管T16的漏极与第十五晶体管T15的源极均与第二节点L(n)电性连接，第十三晶体管T13的漏极电性连接于本级扫描信号G(n)，第十四晶体管T14的漏极电性连接于本级级传信号Cout(n)，第十五晶体管T15的漏极电性连接于第一节点Q(n)。
需要说明的是，本申请实施例提供的GOA电路与现有的GOA电路的区别在于：本申请实施例的GOA电路可通过调整第二晶体管T2和第三晶体管T3的尺寸，从而可以有效抑制第一时钟信号CLK对第一节点Q(n)电位的影响，进而提高第一节点Q(n)的电位，以提高GOA电路的驱动能力。
具体的，请结合图2、图3，图3为本申请实施例提供的GOA电路中一GOA电路的信号时序图。其中，第一时钟信号CLK的周期与第二时钟信号CK的周期相同，且第一时钟信号CLK的极性与第二时钟信号CK的极性相反。第一参考低电平信号VGL1的电位小于第二参考低电平信号VGL2的电位。
在第一时间段t1，第一时钟信号CLK为高电位，第一晶体管T1、第二晶体管T2以及第三晶体管T3此时打开，由于此时第二晶体管T2的源极输入的上一级级传信号Gout(n-1)此时为高电位，使得第一节点Q(n)的电位被抬高，第四晶体管T4和第五晶体管T5打开；此时由于第二时钟信号CK为低电位，因此本级级传信号Cout(n)和本级扫描信均为低电位。
在第二时间段t2，第一时钟信号CLK为低电位，第一晶体管T1、第二晶体管T2以及第三晶体管T3此时关闭，第一节点Q(n)的电位继续保持为高电位，第四晶体管T4和第五晶体管T5依然打开。此时第二时钟信号CK为高电位，因此，本级级传信号Cout(n)和本级扫描信号G(n)均为高电位。在该阶段，本级扫描信为高电位，使得本级GOA电路对应的扫描线被充电，打开本级扫描线对应的一行像素，该行像素被点亮。
同时，在本阶段，由于本级扫描信号G(n)为高电位，在自举电容Cb的作用下，将第一节点Q(n)的电位进一步抬高，保证第四晶体管T4和第五晶体管T5的打开以及本级级传信号Cout(n)和本级扫描信号G(n)均为高电位信号。
在第三时间段t3，由于下一级级传信号Cout(n+1)为高电位信号，使得第六晶体管T6、第七晶体管T7和第八晶体管T8开启，直接将第一节点Q(n)与第一参考低电平信号VGL1连通，以及将本级扫描信号G(n)与第二参考低电平信号VGL2连通。也即，此时，本级扫描信号G(n)的电位被下拉至第二参考低电平信号VGL2的电位，第一节点Q(n)的电位被下拉至第一参考低电平信号VGL1的电位。
在第四时间段t3，第一节点Q(n)的电位为低电位，第十晶体管T106和第十二晶体管T12关闭，参考高电平信号的高电位输出至第二节点L(n)，从而使得第十三晶体管T13、第十四晶体管T14、第十五晶体管T15以及第十六晶体管T16打开，第一节点Q(n)的电位以及本级级传信号Cout(n)的电位维持在第一参考低电平信号VGL1的电位，以及本级扫描信号G(n)的电位维持在第二参考低电平信号VGL2的电位。
另外，请参阅图3，图3为本申请实施例提供的GOA电路中一GOA单元的第二种电路示意图。其中，图3所示的电路与图2所示的电路的区别在于：图3所示的GOA电路还包括：第十七晶体管T17、第十八晶体管T18以及第十九晶体管T19。
其中，第十七晶体管T17的栅极电性连接于本级级传信号Cout(n)，第十七晶体管T17的漏极电性连接于第二节点L(n)，第十七晶体管T17的源极、第十八晶体管T18的漏极以及第十九晶体管T19的漏极电性连接，第十八晶体管T18的栅极电性连接于第一节点Q(n)，第十八晶体管T18的源极电性连接于第二时钟信号CK，第十九晶体管T19的栅极电性连接于第三节点K(n)，第十九晶体管T19的源极电性连接于第二参考低电平信号VGL2。
需要说明的是，本申请实施例通过增加第十七晶体管T17、第十八晶体管T18以及第十九晶体管T19，从而扩展GOA电路的功能，使得GOA电路更加安全、稳定。
请参阅图5，图5为本申请实施例提供的显示面板的结构示意图。如图4所示，该显示面板包括显示区域100以及集成设置在显示区域100边缘上的GOA电路200；其中，该GOA电路200与上述的GOA电路的结构和原理类似，这里不再赘述。
以上仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (9)

1.一种GOA电路，其特征在于，包括：多级级联的GOA单元，每一级GOA单元均包括：输入模块、第一输出模块、第二输出模块、下拉模块、反相模块、下拉维持模块以及自举电容；
所述输入模块接入第一时钟信号以及上一级级传信号，并电性连接于第一节点以及第二节点，用于在所述第一时钟信号的控制下将所述上一级级传信号输出至所述第一节点；
所述第一输出模块接入第二时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级级传信号；
所述第二输出模块接入所述第二时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级扫描信号；
所述下拉模块接入下一级级传信号、第一参考低电平信号以及第二参考低电平信号，并电性连接于所述第一节点以及所述本级扫描信号，用于在所述下一级级传信号的控制下，将所述第一节点的电位下拉至所述第一参考低电平信号的电位，以及将所述本级扫描信号的电位下拉至所述第二参考低电平信号的电位；
所述反相模块接入参考高电平信号以及所述第一参考低电平信号，并电性连接于第三节点以及所述第一节点，用于根据所述参考高电平信号、所述第一参考低电平信号以及所述第一节点的电位控制所述第三节点的电位；
所述下拉维持模块接入所述第一参考低电平信号以及所述第二参考低电平信号，并电性连接于所述第一节点、所述第三节点、所述本级级传信号以及所述本级扫描信号，用于在所述第三节点的电位控制下，将所述第一节点的电位以及所述本级级传信号的电位维持在所述第一参考低电平信号的电位，以及将所述本级扫描信号的电位维持在所述第二参考低电平信号的电位；
所述自举电容的一端电性连接于所述第一节点，所述自举电容的另一端电性连接于所述本级扫描信号；
所述输入模块包括：第一晶体管、第二晶体管以及第三晶体管；
所述第一晶体管的栅极、所述第二晶体管的栅极以及所述第二晶体管的源极均电性连接于所述第一时钟信号，所述第一晶体管的源极电性连接于所述上一级级传信号，所述第一晶体管的漏极与所述第三晶体管的源极均电性连接于所述第二节点，所述第二晶体管的漏极与所述第三晶体管的栅极电性连接，所述第三晶体管的漏极电性连接于所述第一节点。
2.根据权利要求1所述的GOA电路，其特征在于，所述第一输出模块包括：第四晶体管；
所述第四晶体管的栅极电性连接于所述第一节点，所述第四晶体管的源极电性连接于所述第二时钟信号，所述第四晶体管的漏极电性连接于所述本级级传信号。
3.根据权利要求1所述的GOA电路，其特征在于，所述第二输出模块包括：第五晶体管；
所述第五晶体管的栅极电性连接于所述第一节点，所述第五晶体管的源极电性连接于所述第二时钟信号，所述第五晶体管的漏极电性连接于所述本级扫描信号。
4.根据权利要求1所述的GOA电路，其特征在于，所述下拉模块包括：第六晶体管、第七晶体管以及第八晶体管；
所述第六晶体管的栅极、所述第七晶体管的栅极以及所述第八晶体管的栅极均电性连接于所述下一级级传信号，所述第六晶体管的源极电性连接于所述第二参考低电平信号，所述第七晶体管的漏极电性连接于所述第一节点，所述第七晶体管的源极与所述第八晶体管的漏极均与所述第二节点电性连接，所述第八晶体管的源极电性连接于所述第一参考低电平信号。
5.根据权利要求1所述的GOA电路，其特征在于，所述反相模块包括：第九晶体管、第十晶体管、第十一晶体管以及第十二晶体管；
所述第九晶体管的栅极、源极以及所述第十一晶体管的源极均电性连接于所述参考高电平信号，所述第九晶体管的漏极、所述第十一晶体管的栅极以及所述第十晶体管的漏极电性连接，所述第十一晶体管的漏极以及所述第十二晶体管的漏极均电性连接于所述第三节点，所述第十晶体管的栅极以及所述第十二晶体管的栅极均电性连接于所述第一节点，所述第十晶体管的源极以及所述第十二晶体管的源极均电性连接于所述第一参考低电平信号。
6.根据权利要求1所述的GOA电路，其特征在于，所述下拉维持模块包括：第十三晶体管、第十四晶体管、第十五晶体管以及第十六晶体管；
所述第十三晶体管的栅极、所述第十四晶体管的栅极、所述第十五晶体管的栅极以及所述第十六晶体管的栅极均电性连接于所述第三节点，所述第十三晶体管的源极电性连接于所述第二参考低电平信号，所述第十四晶体管的源极以及所述第十六晶体管的源极均电性连接于所述第一参考低电平信号，所述第十六晶体管的漏极与所述第十五晶体管的源极均与所述第二节点电性连接，所述第十三晶体管的漏极电性连接于所述本级扫描信号，所述第十四晶体管的漏极电性连接于所述本级级传信号，所述第十五晶体管的漏极电性连接于所述第一节点。
7.根据权利要求1所述的GOA电路，其特征在于，所述GOA电路还包括：第十七晶体管、第十八晶体管以及第十九晶体管；
所述第十七晶体管的栅极电性连接于所述本级级传信号，所述第十七晶体管的漏极电性连接于所述第二节点，所述第十七晶体管的源极、所述第十八晶体管的漏极以及所述第十九晶体管的漏极电性连接，所述第十八晶体管的栅极电性连接于所述第一节点，所述第十八晶体管的源极电性连接于所述第二时钟信号，所述第十九晶体管的栅极电性连接于所述第三节点，所述第十九晶体管的源极电性连接于所述第二参考低电平信号。
8.根据权利要求1-7任一项所述的GOA电路，其特征在于，所述第一参考低电平信号的电位小于所述第二参考低电平信号的电位。
9.一种显示面板，其特征在于，包括权利要求1-8任一项所述的GOA电路。
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