CN109448624B - Goa电路及显示面板 - Google Patents

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Abstract

本申请实施例提供的GOA电路及显示面板，通过在下拉模块接入第二高频时钟信号，借由第二高频时钟信号控制第一节点的电位，可以延缓第一节点被拉低的时间；且由于第二高频时钟信号与第一高频时钟信号之间的相位差，在下拉模块作用期间使得扫描信号输出第一高频时钟信号的低电位，从而可以减小扫描信号的下降时间。

Description

GOA电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种GOA电路及显示面板。
背景技术
GOA(英文全称：Gate Driver on Array，中文全称：集成栅极驱动电路)技术将栅极驱动电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。
现有的GOA电路由于充电时间较短，电阻负载较重，导致扫描信号的失真非常严重，即本级扫描信号的下降时间数值较大，错充风险高，进而导致显示面板的品质不佳。
发明内容
本申请实施例的目的在于提供一种GOA电路及显示面板，能够解决因扫描信号的下降时间数值较大，使得错充风险高，进而导致显示面板的品质不佳的技术问题。
本申请实施例提供一种GOA电路，包括：多级级联的GOA单元，每一级GOA单元均包括：上拉控制模块、下传模块、上拉模块、下拉模块、下拉维持模块以及自举电容；
所述上拉控制模块接入上一级级传信号以及上一级扫描信号，并电性连接于第一节点，用于在所述上一级级传信号的控制下将所述上一级扫描信号输出至所述第一节点；
所述下传模块接入第一高频时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级级传信号；
所述上拉模块接入所述第一高频时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级扫描信号；
所述下拉模块接入下一级扫描信号、第二高频时钟信号以及第一参考低电平信号，并电性连接于所述第一节点以及所述本级扫描信号，用于在所述下一级扫描信号的控制下，将所述第二高频时钟信号的高电位输出至所述第一节点，以下拉所述本级扫描信号的电位至所述第一高频时钟信号的低电位；
所述下拉维持模块接入第一低频时钟信号、第二低频时钟信号、所述第一参考低电平信号以及第二参考低电平信号，并电性连接于所述第一节点以及所述本级扫描信号，用于在所述下拉模块下拉所述第一节点的电位以及所述本级扫描信号的电位后将所述第一节点的电位维持在所述第二参考低电平信号的电位，以及将所述本级扫描信号的电位维持在所述第一参考低电平信号的电位；
所述自举电容的一端电性连接于所述第一节点，所述自举电容的另一端电性连接于所述本级扫描信号。
在本申请所述的GOA电路中，所述上拉控制模块包括：第一晶体管；
所述第一晶体管的栅极电性连接于所述上一级级传信号，所述第一晶体管的源极电性连接于所述上一级扫描信号，所述第一晶体管的漏极电性连接于所述第一节点。
在本申请所述的GOA电路中，所述下传模块包括：第二晶体管；
所述第二晶体管的栅极电性连接于所述第一节点，所述第二晶体管的源极电性连接于所述第一高频时钟信号，所述第三晶体管的漏极电性连接于所述本级级传信号。
在本申请所述的GOA电路中，所述上拉模块包括：第三晶体管；
所述第三晶体管的栅极电性连接于所述第一节点，所述第三晶体管的源极电性连接于所述第一高频时钟信号，所述第三晶体管的漏极电性连接于所述本级扫描信号。
在本申请所述的GOA电路中，所述下拉模块包括：第四晶体管与第五晶体管；
所述第四晶体管的栅极以及所述第五晶体管的栅极均电性连接于所述下一级扫描信号；所述第四晶体管的源极电性连接于所述第二高频时钟信号，所述第五晶体管的源极电性连接于所述第一参考低电平信号；所述第四晶体管的漏极电性连接于所述第一节点，所述第五晶体管的漏极电性连接于所述本级扫描信号。
在本申请所述的GOA电路中，所述下拉维持模块包括第一下拉维持单元和第二下拉维持单元，所述第一下拉维持单元和所述第二下拉维持单元在所述下拉模块拉低所述第一节点的电位和所述本级扫描信号的电位后，交替将所述第一节点的电位维持在所述第二参考低电平信号的电位，以及将所述本级扫描信号的电位维持在所述第一参考低电平信号的电位。
在本申请所述的GOA电路中，所述第一下拉维持单元包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管；
所述第六晶体管的栅极、源极以及所述第七晶体管的源极均电性连接于所述第一低频时钟信号；所述第六晶体管的漏极、所述第七晶体管的栅极以及所述第八晶体管的漏极电性连接；所述第七晶体管的漏极、所述第九晶体管的漏极、所述第十晶体管的栅极以及所述第十一晶体管的栅极电性连接；所述第八晶体管的栅极与所述第九晶体管的栅极均电性连接于所述第一节点；所述第八晶体管的源极、所述第九晶体管的源极以及所述第十晶体管的源极均电性连接于所述第二参考低电平信号，所述第十一晶体管的源级电性连接于所述第一参考低电平信号；所述第十晶体管的漏极电性连接于所述第一节点；所述第十一晶体管的漏极电性连接于所述本级扫描信号；
所述第二下拉维持单元包括：第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管；
所述第十二晶体管的栅极、源极以及所述第十三晶体管的源极均电性连接于所述第二低频时钟信号；所述第十二晶体管的漏极、所述第十三晶体管的栅极以及所述第十四晶体管的漏极电性连接；所述第十三晶体管的漏极、所述第十五晶体管的漏极、所述第十六晶体管的栅极以及所述第十七晶体管的栅极电性连接；所述第十四晶体管的栅极与所述第十五晶体管的栅极均电性连接于所述第一节点；所述第十四晶体管的源极、所述第十五晶体管的源极以及所述第十六晶体管的源极均电性连接于所述第二参考低电平信号；所述第十七晶体管的源极电性连接于所述第一参考低电平信号；所述第十六晶体管的漏极电性连接于所述第一节点；所述第十七晶体管的漏极电性连接于所述本级扫描信号。
在本申请所述的GOA电路中，所述第一高频时钟信号的周期与所述第二高频时钟信号的周期相同，且所述第一高频时钟信号和所述第二高频时钟信号之间的相位差不为零。
在本申请所述的GOA电路中，所述第一参考低电平信号的电位小于所述第二参考低电平信号的电位。
本申请实施例还提供一种显示面板，包括以上所述的GOA电路。
本申请实施例提供的GOA电路及显示面板，通过在下拉模块接入第二高频时钟信号，借由第二高频时钟信号控制第一节点的电位，可以延缓第一节点被拉低的时间；且由于第二高频时钟信号与第一高频时钟信号之间的相位差，在下拉模块作用期间使得扫描信号输出第一高频时钟信号的低电位，从而可以减小扫描信号的下降时间，减少错充的风险，进而提高显示面板的显示品质。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的GOA电路的结构示意图。
图2为本申请实施例提供的GOA电路中一GOA单元的电路示意图。
图3为本申请实施例提供的GOA电路中一GOA单元的信号时序图。
图4为本申请实施例提供的显示面板的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为源极、输出端为漏极。此外本申请实施例所采用的晶体管可以包括P型晶体管和/或N型晶体管两种，其中，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。
请参阅图1，图1为本申请实施例提供的GOA电路的结构示意图。如图1所示，本申请实施例提供的GOA电路包括多级级联的GOA单元。其中，图1以级联的第n-4级GOA单元、第n级GOA单元和第N+4级GOA单元为例。
当第n级GOA单元工作时，第n级GOA单元输出的扫描信号为高电位，用于打开显示面板中一行中每个像素的晶体管开关，并通过数据信号对每个像素中的像素电极进行充电；第n级级传信号用于控制第n+4级GOA单元的工作；当第n+4级GOA单元工作时，第n+4级GOA单元输出的扫描信号为高电位，同时第n级GOA单元输出的扫描信号为低电位。
进一步的，请参阅图2，图2为本申请实施例提供的GOA电路中一GOA单元的电路示意图。如图2所示，该GOA单元包括：上拉控制模块101、下传模块102、上拉模块103、下拉模块104、下拉维持模块105以及自举电容Cb。
其中，上拉控制模块101接入上一级级传信号ST(n-4)以及上一级扫描信号G(n-4)，并电性连接于第一节点Q(n)，用于在上一级级传信号ST(n-4)的控制下将上一级扫描信号G(n-4)输出至第一节点Q(n)。
其中，下传模块102接入第一高频时钟信号CK1，并电性连接于第一节点Q(n)，用于在第一节点Q(n)的电位控制下输出本级级传信号ST(n)。
其中，上拉模块103接入第一高频时钟信号CK1，并电性连接于第一节点Q(n)，用于在第一节点Q(n)的电位控制下输出本级扫描信号G(n)。
其中，下拉模块104接入下一级扫描信号G(n+4)、第二高频时钟信号CK2以及第一参考低电平信号VSSG，并电性连接于第一节点Q(n)以及本级扫描信号G(n)，用于在下一级扫描信号G(n+4)的控制下，将第二高频时钟信号CK2的高电位输出至第一节点Q(n)，以下拉本级扫描信号G(n)的电位至第一高频时钟信号CK1的低电位。
其中，下拉维持模块105接入第一低频时钟信号LC1、第二低频时钟信号LC2、第一参考低电平信号VSSG以及第二参考低电平信号VSSQ，并电性连接于第一节点Q(n)以及本级扫描信号G(n)，用于在下拉模块104下拉第一节点Q(n)的电位以及本级扫描信号G(n)的电位后将第一节点Q(n)的电位维持在第二参考低电平信号VSSQ的电位，以及将本级扫描信号G(n)的电位维持在第一参考低电平信号VSSG的电位。
其中，自举电容Cb的一端电性连接于第一节点Q(n)，自举电容Cb的另一端电性连接于本级扫描信号G(n)。
需要说明的是，本申请实施例提供的GOA电路与现有GOA电路的区别在于：本申请实施例的GOA电路的通过在下拉模块104接入第二高频时钟信号CK2，借由第一高频时钟信号CK1和第二高频时钟信号CK2之间的相位差，在下拉模块104作用期间使得本级扫描信号G(n)输出第一高频时钟信号CK1的低电位，从而可以减小本级扫描信号G(n)的下降时间，减少错充的风险，进而提高显示面板的显示品质。
请继续参阅图2，在一些实施例中，上拉控制模块101包括：第一晶体管T1；第一晶体管T1的栅极电性连接于上一级级传信号ST(n-4)，第一晶体管T1的源极电性连接于上一级扫描信号G(n-4)，第一晶体管T1的漏极电性连接于第一节点Q(n)。
请继续参阅图2，在一些实施例中，下传模块102包括：第一晶体管T2；第一晶体管T2的栅极电性连接于第一节点Q(n)，第一晶体管T2的源极电性连接于第一高频时钟信号CK1，第三晶体管T3的漏极电性连接于本级级传信号ST(n)。
请继续参阅图2，在一些实施例中，上拉模块103包括：第三晶体管T3；第三晶体管T3的栅极电性连接于第一节点Q(n)，第三晶体管T3的源极电性连接于第一高频时钟信号CK1，第三晶体管T3的漏极电性连接于本级扫描信号G(n)。
请继续参阅图2，在一些实施例中，下拉模块104包括：第四晶体管T4与第五晶体管T5；第四晶体管T4的栅极以及第五晶体管T5的栅极均电性连接于下一级扫描信号G(n+4)；第四晶体管T4的源极电性连接于第二高频时钟信号CK2，第五晶体管T5的源极电性连接于第一参考低电平信号VSSG；第四晶体管T4的漏极电性连接于第一节点Q(n)，第五晶体管T5的漏极电性连接于本级扫描信号G(n)。
请继续参阅图2，在一些实施例中，下拉维持模块105包括第一下拉维持单元1051和第二下拉维持单元1052，第一下拉维持单元1051和第二下拉维持单元1052在下拉模块104拉低第一节点Q(n)的电位和本级扫描信号G(n)的电位后，交替将第一节点Q(n)的电位维持在第二参考低电平信号VSSQ的电位，以及将本级扫描信号G(n)的电位维持在第一参考低电平信号VSSG的电位。
第一下拉维持单元1051包括：第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11；第六晶体管T6的栅极、源极以及第七晶体管T7的源极均电性连接于第一低频时钟信号LC1；第六晶体管T6的漏极、第七晶体管T7的栅极以及第八晶体管T8的漏极电性连接；第七晶体管T7的漏极、第九晶体管T9的漏极、第十晶体管T10的栅极以及第十一晶体管T11的栅极电性连接；第八晶体管T8的栅极与第九晶体管T9的栅极均电性连接于第一节点Q(n)；第八晶体管T8的源极、第九晶体管T9的源极以及第十晶体管T10的源极均电性连接于第二参考低电平信号VSSQ，第十一晶体管T11的源级电性连接于第一参考低电平信号VSSG；第十晶体管T10的漏极电性连接于第一节点Q(n)；第十一晶体管T11的漏极电性连接于本级扫描信号G(n)。
第二下拉维持单元1052包括：第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16、第十七晶体管T17；第十二晶体管T12的栅极、源极以及第十三晶体管T13的源极均电性连接于第二低频时钟信号LC2；第十二晶体管T12的漏极、第十三晶体管T13的栅极以及第十四晶体管T14的漏极电性连接；第十三晶体管T13的漏极、第十五晶体管T15的漏极、第十六晶体管T16的栅极以及第十七晶体管T17的栅极电性连接；第十四晶体管T14的栅极与第十五晶体管T15的栅极均电性连接于第一节点Q(n)；第十四晶体管T14的源极、第十五晶体管T15的源极以及第十六晶体管T16的源极均电性连接于第二参考低电平信号VSSQ；第十七晶体管T17的源极电性连接于第一参考低电平信号VSSG；第十六晶体管T16的漏极电性连接于第一节点Q(n)；第十七晶体管T17的漏极电性连接于本级扫描信号G(n)。
具体的，请结合图2、图3，图3为本申请实施例提供的GOA电路中一GOA单元的信号时序图。其中，第一低频时钟信号LC1和第二低频时钟信号LC2的极性相反。第一高频时钟信号CK1的周期与第二高频时钟信号CK2的周期相同，且第一高频时钟信号CK1和第二高频时钟信号CK2之间的相位差不为零。第一参考低电平信号VSSG的电位小于第二参考低电平信号VSSQ的电位。
在第一时间段t1，上一级级传信号ST(n-4)为高电位，第一晶体管T1打开，由于此时第一晶体管T1的源极输入的上一级扫描信号G(n-4)为高电位，使得第一节点Q(n)的电位被抬高，第一晶体管T2和第三晶体管T3打开；此时由于第一高频时钟信号CK1为低电位，因此本级级传信号ST(n)和本级扫描信号G(n)均为低电位。
在第二时间段t2，上一级级传信号ST(n-4)为低电位，第一晶体管T1关闭，第一节点Q(n)的电位继续保持为高电位，第一晶体管T2和第三晶体管T3依然打开。此时第一高频时钟信号CK1为高电位，因此，本级级传信号ST(n)和本级扫描信号G(n)均为高电位。在该阶段，本级扫描信号G(n)为高电位，使得本级GOA单元对应的扫描线被充电，打开本级扫描线对应的一行像素，该行像素被点亮。
同时，在本阶段，由于本级扫描信号G(n)为高电位，在自举电容Cb的作用下，将第一节点Q(n)的电位进一步抬高，保证第一晶体管T2和第三晶体管T3的打开以及本级级传信号ST(n)和本级扫描信号G(n)均为高电位信号。
在第三时间段t3，第一高频时钟信号CK1为低电位，第二高频时钟信号CK2为高电位。由于下一级扫描信号G(n+4)为高电位信号，使得第四晶体管T4和第五晶体管T5开启，直接将第一节点Q(n)与第二高频时钟信号CK2连接，以及将本级扫描信号G(n)与第一参考低电平信号VSSG连通，第二高频时钟信号CK2的高电位输出至第一节点Q(n)，使得第三晶体管T3此时打开。另外，由于第三晶体管T3和第五晶体管T5制程的差异，此时，可以忽略第五晶体管T5的作用，仅仅只考虑第三晶体管T3的作用。也即，此时，本级扫描信号G(n)的电位被下拉至第一高频时钟信号CK1的电位。
在第四时间段t4，由于第一节点Q(n)的电位被拉低，第八晶体管T8和第九晶体管T9关闭。此时，第一低频时钟信号LC1为高电位，第五晶体管T5和第六晶体管T6打开，第十晶体管T10和第十一晶体管T11打开，进一步将第一节点Q(n)与第二参考低电平信号VSSQ连通，以及将本级扫描信号G(n)与第一参考低电平信号VSSG连通，以维持第一节点Q(n)的电位在第二参考低电平信号VSSQ的电位，以及维持本级扫描信号G(n)的电位在第一参考低电平信号VSSG的电位。
当然，若第二低频时钟信号LC2为高电位，第一低频时钟信号LC1为低电位，则采用第二下拉维持单元1052来维持第一节点Q(n)的电位在第二参考低电平信号VSSQ的电位，以及维持本级扫描信号G(n)的电位在第一参考低电平信号VSSG的电位，其工作原理与第一下拉维持单元1051类似，这里不再赘述。
在本申请实施例中，通过在下拉模块104接入第二高频时钟信号CK2，借由第二高频时钟信号CK2控制第一节点Q(n)的电位，可以延缓第一节点Q(n)被拉低的时间；且由于第二高频时钟信号CK2与第一高频时钟信号CK1之间的相位差，在下拉模块104作用期间使得扫描信号输出第一高频时钟信号CK1的低电位，从而可以减小扫描信号的下降时间，减少错充的风险，进而提高显示面板的显示品质。
请参阅图4，图4为本申请实施例提供的显示面板的结构示意图。如图4所示，该显示面板包括显示区域100以及集成设置在显示区域100边缘上的GOA电路200；其中，该GOA电路200与上述的GOA电路的结构和原理类似，这里不再赘述。
以上仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (9)

1.一种GOA电路，其特征在于，包括：多级级联的GOA单元，每一级GOA单元均包括：上拉控制模块、下传模块、上拉模块、下拉模块、下拉维持模块以及自举电容；
所述上拉控制模块接入上一级级传信号以及上一级扫描信号，并电性连接于第一节点，用于在所述上一级级传信号的控制下将所述上一级扫描信号输出至所述第一节点；
所述下传模块接入第一高频时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级级传信号；
所述上拉模块接入所述第一高频时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级扫描信号；
所述下拉模块接入下一级扫描信号、第二高频时钟信号以及第一参考低电平信号，并电性连接于所述第一节点以及所述本级扫描信号，用于在所述下一级扫描信号的控制下，将所述第二高频时钟信号的高电位输出至所述第一节点，以下拉所述本级扫描信号的电位至所述第一高频时钟信号的低电位；
所述下拉维持模块接入第一低频时钟信号、第二低频时钟信号、所述第一参考低电平信号以及第二参考低电平信号，并电性连接于所述第一节点以及所述本级扫描信号，用于在所述下拉模块下拉所述第一节点的电位以及所述本级扫描信号的电位后将所述第一节点的电位维持在所述第二参考低电平信号的电位，以及将所述本级扫描信号的电位维持在所述第一参考低电平信号的电位；
所述自举电容的一端电性连接于所述第一节点，所述自举电容的另一端电性连接于所述本级扫描信号；
所述下拉模块包括：第四晶体管与第五晶体管；
所述第四晶体管的栅极以及所述第五晶体管的栅极均电性连接于所述下一级扫描信号；所述第四晶体管的源极电性连接于所述第二高频时钟信号，所述第五晶体管的源极电性连接于所述第一参考低电平信号；所述第四晶体管的漏极电性连接于所述第一节点，所述第五晶体管的漏极电性连接于所述本级扫描信号。
2.根据权利要求1所述的GOA电路，其特征在于，所述上拉控制模块包括：第一晶体管；
所述第一晶体管的栅极电性连接于所述上一级级传信号，所述第一晶体管的源极电性连接于所述上一级扫描信号，所述第一晶体管的漏极电性连接于所述第一节点。
3.根据权利要求1所述的GOA电路，其特征在于，所述下传模块包括：第二晶体管；
所述第二晶体管的栅极电性连接于所述第一节点，所述第二晶体管的源极电性连接于所述第一高频时钟信号，所述第二晶体管的漏极电性连接于所述本级级传信号。
4.根据权利要求1所述的GOA电路，其特征在于，所述上拉模块包括：第三晶体管；
所述第三晶体管的栅极电性连接于所述第一节点，所述第三晶体管的源极电性连接于所述第一高频时钟信号，所述第三晶体管的漏极电性连接于所述本级扫描信号。
5.根据权利要求1所述的GOA电路，其特征在于，所述下拉维持模块包括第一下拉维持单元和第二下拉维持单元，所述第一下拉维持单元和所述第二下拉维持单元在所述下拉模块拉低所述第一节点的电位和所述本级扫描信号的电位后，交替将所述第一节点的电位维持在所述第二参考低电平信号的电位，以及将所述本级扫描信号的电位维持在所述第一参考低电平信号的电位。
6.根据权利要求5所述的GOA电路，其特征在于，所述第一下拉维持单元包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管；
所述第六晶体管的栅极、源极以及所述第七晶体管的源极均电性连接于所述第一低频时钟信号；所述第六晶体管的漏极、所述第七晶体管的栅极以及所述第八晶体管的漏极电性连接；所述第七晶体管的漏极、所述第九晶体管的漏极、所述第十晶体管的栅极以及所述第十一晶体管的栅极电性连接；所述第八晶体管的栅极与所述第九晶体管的栅极均电性连接于所述第一节点；所述第八晶体管的源极、所述第九晶体管的源极以及所述第十晶体管的源极均电性连接于所述第二参考低电平信号，所述第十一晶体管的源级电性连接于所述第一参考低电平信号；所述第十晶体管的漏极电性连接于所述第一节点；所述第十一晶体管的漏极电性连接于所述本级扫描信号；
所述第二下拉维持单元包括：第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管；
所述第十二晶体管的栅极、源极以及所述第十三晶体管的源极均电性连接于所述第二低频时钟信号；所述第十二晶体管的漏极、所述第十三晶体管的栅极以及所述第十四晶体管的漏极电性连接；所述第十三晶体管的漏极、所述第十五晶体管的漏极、所述第十六晶体管的栅极以及所述第十七晶体管的栅极电性连接；所述第十四晶体管的栅极与所述第十五晶体管的栅极均电性连接于所述第一节点；所述第十四晶体管的源极、所述第十五晶体管的源极以及所述第十六晶体管的源极均电性连接于所述第二参考低电平信号；所述第十七晶体管的源极电性连接于所述第一参考低电平信号；所述第十六晶体管的漏极电性连接于所述第一节点；所述第十七晶体管的漏极电性连接于所述本级扫描信号。
7.根据权利要求1所述的GOA电路，其特征在于，所述第一高频时钟信号的周期与所述第二高频时钟信号的周期相同，且所述第一高频时钟信号和所述第二高频时钟信号之间的相位差不为零。
8.根据权利要求1所述GOA电路，其特征在于，所述第一参考低电平信号的电位小于所述第二参考低电平信号的电位。
9.一种显示面板，其特征在于，包括权利要求1-8任一项所述的GOA电路。
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