CN111312146B - Goa电路及显示面板 - Google Patents

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Abstract

本揭示提供一种GOA电路，包括多个级联的GOA电路单元，第n(n＞4，且n为正整数)级GOA电路单元包括一下拉维持电路模块，下拉维持电路模块包括：反相器，包括第一单元、第二单元和第一薄膜晶体管；稳压单元，分别连接所述第一节点、电源低压信号端以及第二节点，通过将第一时钟信号、第二时钟信号和第n级时钟分离的给入到第一单元的输入端和第二单元的输入端，以减小第一单元和第二单元内薄膜晶体管受正向电流应力的时间，从而减小薄膜晶体管阈值电压的偏移量，提高薄膜晶体管的稳定性，保证扫描信号波形输出正常，利用第一薄膜晶体管将第一单元和第二单元连接于第二节点，以精简薄膜晶体管的数量，缩减GOA电路所占用的空间。

Description

GOA电路及显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种GOA电路及显示面板。
背景技术
阵列基板栅极行驱动(gatedriveron array,GOA)技术就是利用现有液晶显示面板的阵列基板制程将栅极驱动电路制作在衬底基板上，实现对扫描线逐行扫描的驱动方式。
如图1所示，图1为本揭示提供的现有GOA电路的示意图，第n级GOA电路单元包括上拉控制电路模块11、上拉电路模块12、下拉电路模块13、下拉维持电路模块14、信号转换电路模块15和自举电容Cb，下拉维持电路模块14包括薄膜晶体管T42、T43、T51、T52、T53、T54、T61、T62、T63、T64。为使GOA电路单元输出的本级扫描信号Gn波形正常，需要使得第一节点Qn的电位保持正常该有的电位。而为了使得第一节点Qn输出的波形正常，需要确保下拉维持电路模块正常工作。然而，下拉维持电路模块中的薄膜晶体管T51的栅极以及漏极均接收第n级时钟信号CKn，且CKn时钟信号为高电平信号，因此薄膜晶体管T51的漏极电压与源极电压的差值会变大，若差值越大，薄膜晶体管T51受到的正向电流应力也就越大，长时间受到正向电流应力的影响，导致其阈值电压偏移严重，使其电性受到破坏甚至失效，同样薄膜晶体管T61也存在相同的情况，这样就会导致下拉维持电路模块无法正常工作，以至于第一节点Qn的输出波形就会衰减严重，进而影响本级扫描信号Gn的波形输出。
综上所述，现有GOA电路的下拉维持电路模块中的薄膜晶体管容易受到正向电流应力的影响所导致的阈值电压偏移严重并影响扫描信号的波形输出等问题。故，有必要提供一种GOA电路及显示面板来改善这一缺陷。
发明内容
本揭示实施例提供一种GOA电路及显示面板，用于解决现有GOA电路的下拉维持电路模块中的薄膜晶体管容易受到正向电流应力的影响所导致的阈值电压偏移严重并影响扫描信号的波形输出等问题。
本揭示实施例提供一种GOA电路，包括：多个级联的GOA电路单元，第n级GOA电路单元包括一下拉维持电路模块、电源低压信号端和第一节点，n＞4，且n为正整数，所述下拉维持电路模块包括：
反相器，包括第一单元、第二单元和第一薄膜晶体管，所述第一单元和所述第二单元均包括多个薄膜晶体管，所述第一薄膜晶体管的栅极连接所述第一节点，所述第一薄膜晶体管的第一端连接所述电源低压信号端，所述第一薄膜晶体管的第二端与所述第一单元以及所述第二单元连接于第二节点，所述第一单元的输入端接入第一时钟信号和第n级时钟信号，所述第二单元的输入端接入第二时钟信号和所述第n级时钟信号；以及
稳压单元，分别连接所述第一节点、所述电源低压信号端以及所述第二节点，所述反相器以所述第一节点的电位作为输入信号，并以第二节点的电位作为输出信号以控制所述稳压单元使得所述第一节点的电位稳定。
根据本揭示一实施例，所述第一单元包括第二薄膜晶体管和第三薄膜晶体管，所述第二单元包括第四薄膜晶体管和第五薄膜晶体管，所述第二薄膜晶体管的栅极接入第一时钟信号，所述第四薄膜晶体管的栅极接入第二时钟信号，所述第二薄膜晶体管的第一端、所述第三薄膜晶体管的第一端、所述第四薄膜晶体管的第一端以及所述第五薄膜晶体管的第一端均接入所述第n级时钟信号，所述第三薄膜晶体管的第二端与所述第五薄膜晶体管的第二端连接于所述第二节点。
根据本揭示一实施例，所述第一单元还包括第六薄膜晶体管，所述第二单元还包括第七薄膜晶体管，所述第六薄膜晶体管的栅极和所述第七薄膜晶体管的栅极均连接所述第一节点，所述第六薄膜晶体管的第一端与所述第二薄膜晶体管的第二端以及所述第三薄膜晶体管的栅极连接，所述第七薄膜晶体管的第一端与所述第四薄膜晶体管的第二端以及所述第五薄膜晶体管的栅极连接，所述第六薄膜晶体管的第二端和所述第七薄膜晶体管的第二端均连接所述电源电压信号端。
根据本揭示一实施例，所述稳压单元包括第八薄膜晶体管，所述第八薄膜晶体管的栅极连接所述第二节点，所述第八薄膜晶体管的第一端连接所述电源低压信号端，所述第八薄膜晶体管的第二端连接所述第一节点。
根据本揭示一实施例，所述第一时钟信号与所述第二时钟信号的相位相反。
根据本揭示一实施例，每一级所述GOA电路单元均包括：上拉控制电路模块、上拉电路模块、信号转换电路模块以及下拉电路模块，在所述第n级GOA电路单元中：
所述上拉控制电路模块连接所述第一节点，并接入第n-4级级传信号和第n-4级扫描信号；
所述上拉电路模块连接所述第一节点以及第n级扫描信号输出端，并接入所述第n级时钟信号；
所述信号转换电路模块接入所述第n级时钟信号，并输出第n级级传信号；
所述下拉电路模块分别连接所述第一节点、所述第n级扫描信号输出端以及所述电源低压信号端，并接入的第n+4级扫描信号。
根据本揭示一实施例，在第一级至第四级GOA电路单元中，所述上拉控制电路单元接入电路启动信号。
根据本揭示一实施例，所述GOA电路单元还包括自举电容，所述自举电容分别与所述第一节点和所述第n级扫描信号输出端连接。
根据本揭示一实施例，所述GOA电路中的薄膜晶体管为非晶硅薄膜晶体管和氧化铟镓锌薄膜晶体管中的至少一种。
本揭示实施例还提供一种显示面板，包括多行像素，以及如上述的GOA电路，每一行所述像素与所述GOA电路中对应的GOA电路单元连接，并由所述GOA电路单元驱动。
本揭示实施例的有益效果：本揭示实施例提供的GOA电路通过将第一时钟信号、第二时钟信号和第n级时钟分离的给入到第一单元的输入端和第二单元的输入端，以减小第一单元和第二单元内薄膜晶体管受正向电流应力的时间，从而减小薄膜晶体管阈值电压的偏移量，提高薄膜晶体管的稳定性，保证扫描信号波形输出正常，同时利用第一薄膜晶体管将第一单元和第二单元连接于第二节点，以有效精简薄膜晶体管的数量，从而缩减GOA电路所占用的空间。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是揭示的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本揭示提供的现有GOA电路的示意图；
图2为本揭示实施例提供的GOA电路的示意图。
具体实施方式
以下各实施例的说明是参考附加的图示，用以例示本揭示可用以实施的特定实施例。本揭示所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本揭示，而非用以限制本揭示。在图中，结构相似的单元是用以相同标号表示。
下面结合附图和具体实施例对本揭示做进一步的说明。
本揭示实施例提供一种GOA电路，下面结合图2进行详细说明。如图2所示，图2为本揭示实施例提供的GOA电路的示意图。所述GOA电路包括多个级联的GOA电路单元，每一级GOA电路单元均包括上拉控制电路模块21、上拉电路模块22、下拉电路模块23、下拉维持电路模块24、信号转换电路模块25和电源低压信号端VSS，所述电源低压信号端VSS包括第一电源低压信号端VSS1和第二电源低压信号端VSS2。
在第n级GOA电路单元中，n＞4，且n为正整数，下拉维持电路模块24包括稳压单元241和反相器242，稳压单元241分别连接第一节点Qn、第一电源低压信号端VSS1以及第二节点Kn，反相器242连接第一节点Qn和第一电源低压信号端VSS1，用于以第一节点Qn的电位作为输入信号，并以第二节点Kn的电位作为输出信号以控制稳压单元241使得第一节点Qn的电位稳定。
具体地，反相器242包括第一单元2421、第二单元2422以及第一薄膜晶体管T1，第一单元2421和第二单元2422均包括多个薄膜晶体管。第一薄膜晶体管T1的栅极连接第一节点Qn，第一薄膜晶体管T1的第一端连接第一电源低压信号端VSS1，第一薄膜晶体管T1的第二端与第一单元2421和第二单元2422连接于第二节点Kn。
第一单元2421的输入端接入第一时钟信号LC1和第n级时钟信号CKn，第二单元2422的输入端接入第二时钟信号LC2和第n级时钟信号CK2，通过将第一时钟信号LC1和第n级时钟信号CKn分离的给入，可降低第一单元2421内薄膜晶体管受到正向电流应力的时间，从而减小薄膜晶体管阈值电压的偏移，使得第一节点Qn输出的波形稳定正常，同理第二单元2422结构与第一单元2421的结构相同，也可以实现与第一单元2421相同的技术效果。此外，通过第一薄膜晶体管T1将第一单元2421与第二单元2422连接合并成一组反相器，在保持原有功能的基础上还可以有效精简反相器24内薄膜晶体管的数量，从而缩减GOA电路单元占用的空间。
进一步的，第一单元2421包括第二薄膜晶体管T2和第三薄膜晶体管T3，第二单元2422包括第四薄膜晶体管T4和第五薄膜晶体管T5如图2所示，第二薄膜晶体管T2的栅极接入第一时钟信号LC1，第二薄膜晶体管T2的第一端和第三薄膜晶体管T3的第一端均接入第n级时钟信号CKn，第四薄膜晶体管T4的栅极接入第二时钟信号LC2，第四薄膜晶体管T4的第一端以及第五薄膜晶体管T5的第一端均接入第n级时钟信号CKn，第三薄膜晶体管T3的第二端和第五薄膜晶体管T5的第二端均连接于第二节点Kn。
第一单元2421还包括第六薄膜晶体管T6，第二单元2422还包括第七薄膜晶体管T7，第六薄膜晶体管T6的栅极和第七薄膜晶体管T7的栅极均连接第一节点Qn，第六薄膜晶体管T6的第一端与第二薄膜晶体管T2的第二端以及第三薄膜晶体管T3的栅极连接，第七薄膜晶体管T7的第一端与第四薄膜晶体管T4的第二端以及第五薄膜晶体管T5的栅极连接，第六薄膜晶体管T6的第二端和第七薄膜晶体管T7的第二端均连接第一电源低压信号端VSS1。
具体地，稳压单元241包括第八薄膜晶体管T8，第八薄膜晶体管T8的栅极连接第二节点Kn，第一端连接第一电源低压信号端VSS1，第二端连接第一节点Qn。
以第一时钟信号LC1为例，当第一时钟信号LC1为高电位，第一节点Qn为高电位时，若第n级时钟信号CKn为高电位，第二薄膜晶体管T2和第六薄膜晶体管T6导通，按配比，第三薄膜晶体管T3关闭，此时第二节点Kn输出低电位，第八薄膜晶体管T8关闭，第一节点Qn仍维持高电位；若第n级时钟信号CKn为低电位，第二薄膜晶体管T2和第六薄膜晶体管T6导通，此时第三薄膜晶体管T3的栅极端为低电位，即第二节点Kn的电位也为低电位，第八薄膜晶体管T8关闭，第一节点Q n仍维持高电位。
当第一时钟信号LC1为高电位，第一节点Qn为低电位时，若第n级时钟信号CKn为高电位，第二薄膜晶体管T2导通，第六薄膜晶体管T6关闭，第三薄膜晶体管T3均导通，此时第二节点Kn输出高电位，第八薄膜晶体管T8导通，第一节点Qn被拉低到低电位，即第一节点Qn维持低电位；若第n级时钟信号CKn为低电位，第二薄膜晶体管T1导通，第六薄膜晶体管T6关闭，第三薄膜晶体管T3的栅极端仍维持高电位，第三薄膜晶体管T3导通，此时第二节点Kn输出高电位，第八薄膜晶体管T8导通，第一节点Qn被拉低到低电位，即第一节点Qn维持低电位；若第n级时钟信号CKn为高电位，第二薄膜晶体管T2和第六薄膜晶体管T6均关闭，第二节点CKn维持高电位，第八薄膜晶体管T8导通，第一节点Qn继续维持低电位，即在第一时钟信号LC1为高电位时，第一单元2421能够有效维持第一节点Qn的电位。
在本揭示实施例中，第一时钟信号LC1与第二时钟信号LC2的相位相反，反相器242中第一单元2421与第二单元2422的结构大致相同，第二单元2422同样能够实现与第一单元2421相同的维持第一节点Qn电位的技术效果。
相较于图1中的现有技术中采用两个反相器连接Pn和Kn两个输出节点，分别控制两个稳压单元，本揭示实施例所提供的GOA电路单元仅通过第二节点Kn输出电位信号控制稳压单元241的第八薄膜晶体管T8即可实现对第一节点Qn电位的维持，优化了GOA电路单元的结构，有效的精简薄膜晶体管的数量，从而缩减GOA电路单元占用的空间，有利于缩减显示面板的边框宽度。同时将第一时钟信号LC1和第n级时钟信号CKn分离的给入，可以有效缩减第二薄膜晶体管T2和第三薄膜晶体管T3收到正向电流应力的时间，从而减小第二薄膜晶体管T2和第三薄膜晶体管T3的阈值电压的偏移量，提高薄膜晶体管的稳定性，保证扫描信号波形输出正常。
在第n(n＞4，且n为正整数)级GOA电路单元中，上拉控制电路模块21连接第一节点Qn，接入第n-4级级传信号STn-4和第n-4级扫描信号Gn-4，以生成本级扫描电平信号并输出至第一节点Qn。
上拉电路模块22连接第一节点Qn以及第n级扫描信号输出端Gn，并接入所述第n级时钟信号CKn，上拉电路模块22用于在第一节点Qn的电位为高电位时，将第n级时钟信号CKn的高电平信号输出值第n级扫描信号输出端Gn。
下拉电路模块23分别连接第一节点Qn、第n级扫描信号输出端Gn、第一电源低压信号端VSS1以及第二电源低压信号端VSS2，并接入的第n+4级扫描信号Gn+4，下拉电路模块则用于根据第n+4级扫描信号Gn+4，将第一电源低压信号端VSS1所提供的第一低电平信号输出至第n级扫描信号输出端Gn。
信号转换电路模块25接入第n级时钟信号CKn，并根据第n级时钟信号CKn输出第n级级传信号STn。
在本揭示实施例中，GOA电路中的第一级至第四级GOA电路单元中的上拉控制电路模块接入电路启动信号STV，GOA电路中的倒数第四级至最后一级GOA电路单元中的上拉控制电路模块同样接入电路启动信号。
在本揭示实施例中，每一级GOA电路单元还包括自举电容Cb，自举电容Cb的两端分别与第一节点Qn和第n级扫描信号输出端Gn连接，用于生成第n级扫描信号的高电平。
在本揭示实施例中，所述GOA电路中的薄膜晶体管均为非晶硅薄膜晶体管。当然，在一些实施例中，所述GOA电路中的薄膜晶体管也可以为氧化铟镓锌薄膜晶体管或者两者均包括在其中，此处不做限制。
本揭示实施例的有益效果：本揭示实施例提供的GOA电路通过将第一时钟信号、第二时钟信号和第n级时钟分离的给入到第一单元的输入端和第二单元的输入端，以减小第一单元和第二单元内薄膜晶体管受正向电流应力的时间，从而减小薄膜晶体管阈值电压的偏移，提高薄膜晶体管的稳定性，保证扫描信号波形输出正常，同时利用第一薄膜晶体管将第一单元和第二单元连接于第二节点，以有效精简薄膜晶体管的数量，从而缩减GOA电路所占用的空间。
本揭示实施例还提供一种显示面板，其特征在于，包括多行像素，以及如上述实施例所提供的GOA电路，每一行所述像素与所述GOA电路中对应的GOA电路单元连接，并由所述GOA电路单元驱动，并且本揭示实施例所提供的显示面板可实现与上述实施例所提供的GOA电路相同的技术效果，此处不再赘述。
综上所述，虽然本揭示以优选实施例揭露如上，但上述优选实施例并非用以限制本揭示，本领域的普通技术人员，在不脱离本揭示的精神和范围内，均可作各种更动与润饰，因此本揭示的保护范围以权利要求界定的范围为基准。

Claims (10)

1.一种GOA电路，其特征在于，包括：多个级联的GOA电路单元，第n级GOA电路单元包括一下拉维持电路模块、电源低压信号端和第一节点，n＞4，且n为正整数，所述下拉维持电路模块包括：
反相器，包括第一单元、第二单元和第一薄膜晶体管，所述第一单元和所述第二单元均包括多个薄膜晶体管，所述第一薄膜晶体管的栅极连接所述第一节点，所述第一薄膜晶体管的第一端连接所述电源低压信号端，所述第一薄膜晶体管的第二端与所述第一单元以及所述第二单元连接于第二节点，所述第一单元的输入端接入第一时钟信号和第n级时钟信号，所述第二单元的输入端接入第二时钟信号和所述第n级时钟信号；以及
稳压单元，分别连接所述第一节点、所述电源低压信号端以及所述第二节点，所述反相器以所述第一节点的电位作为输入信号，并以所述第二节点的电位作为输出信号以控制所述稳压单元使得所述第一节点的电位稳定。
2.如权利要求1所述的GOA电路，其特征在于，所述第一单元包括第二薄膜晶体管和第三薄膜晶体管，所述第二单元包括第四薄膜晶体管和第五薄膜晶体管，所述第二薄膜晶体管的栅极接入所述第一时钟信号，所述第四薄膜晶体管的栅极接入第二时钟信号，所述第二薄膜晶体管的第一端、所述第三薄膜晶体管的第一端、所述第四薄膜晶体管的第一端以及所述第五薄膜晶体管的第一端均接入所述第n级时钟信号，所述第三薄膜晶体管的第二端与所述第五薄膜晶体管的第二端连接于所述第二节点。
3.如权利要求2所述的GOA电路，其特征在于，所述第一单元还包括第六薄膜晶体管，所述第二单元还包括第七薄膜晶体管，所述第六薄膜晶体管的栅极和所述第七薄膜晶体管的栅极均连接所述第一节点，所述第六薄膜晶体管的第一端与所述第二薄膜晶体管的第二端以及所述第三薄膜晶体管的栅极连接，所述第七薄膜晶体管的第一端与所述第四薄膜晶体管的第二端以及所述第五薄膜晶体管的栅极连接，所述第六薄膜晶体管的第二端和所述第七薄膜晶体管的第二端均连接所述电源低压 信号端。
4.如权利要求3所述的GOA电路，其特征在于，所述稳压单元包括第八薄膜晶体管，所述第八薄膜晶体管的栅极连接所述第二节点，所述第八薄膜晶体管的第一端连接所述电源低压信号端，所述第八薄膜晶体管的第二端连接所述第一节点。
5.如权利要求1所述的GOA电路，其特征在于，所述第一时钟信号与所述第二时钟信号的相位相反。
6.如权利要求1所述的GOA电路，其特征在于，每一级所述GOA电路单元均包括：上拉控制电路模块、上拉电路模块、信号转换电路模块以及下拉电路模块，在所述第n级GOA电路单元中：
所述上拉控制电路模块连接所述第一节点，并接入第n-4级级传信号和第n-4级扫描信号；
所述上拉电路模块连接所述第一节点以及第n级扫描信号输出端，并接入所述第n级时钟信号；
所述信号转换电路模块接入所述第n级时钟信号，并输出第n级级传信号；
所述下拉电路模块分别连接所述第一节点、所述第n级扫描信号输出端以及所述电源低压信号端，并接入的第n+4级扫描信号。
7.如权利要求6所述的GOA电路，其特征在于，在第一级至第四级GOA电路单元中，所述上拉控制电路模块 接入电路启动信号。
8.如权利要求6所述的GOA电路，其特征在于，所述GOA电路单元还包括自举电容，所述自举电容分别与所述第一节点和所述第n级扫描信号输出端连接。
9.如权利要求1所述的GOA电路，其特征在于，所述GOA电路中的薄膜晶体管为非晶硅薄膜晶体管和氧化铟镓锌薄膜晶体管中的至少一种。
10.一种显示面板，其特征在于，包括多行像素，以及如权利要求1至9任一项所述的GOA电路，每一行所述像素与所述GOA电路中对应的GOA电路单元连接，并由所述GOA电路单元驱动。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112071251B (zh) * 2020-09-04 2022-02-01 深圳市华星光电半导体显示技术有限公司 栅极驱动电路和显示面板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103928007A (zh) * 2014-04-21 2014-07-16 深圳市华星光电技术有限公司 一种用于液晶显示的goa电路及液晶显示装置
CN104537991A (zh) * 2014-12-30 2015-04-22 深圳市华星光电技术有限公司 正反向扫描的栅极驱动电路
CN206115985U (zh) * 2016-10-27 2017-04-19 合肥鑫晟光电科技有限公司 移位寄存单元、移位寄存器、栅极驱动电路、显示装置
CN107424575A (zh) * 2017-08-01 2017-12-01 深圳市华星光电半导体显示技术有限公司 Goa驱动电路及液晶面板
CN107993627A (zh) * 2017-12-25 2018-05-04 深圳市华星光电技术有限公司 一种goa电路
CN109935191A (zh) * 2019-04-10 2019-06-25 深圳市华星光电技术有限公司 Goa电路及显示面板

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101066493B1 (ko) * 2004-12-31 2011-09-21 엘지디스플레이 주식회사 쉬프트 레지스터
CN106205538A (zh) * 2016-08-31 2016-12-07 深圳市华星光电技术有限公司 一种goa驱动单元及驱动电路
CN106486080A (zh) * 2016-12-30 2017-03-08 深圳市华星光电技术有限公司 一种实现goa 超窄边框的栅极驱动电路
CN108172181A (zh) * 2017-12-21 2018-06-15 深圳市华星光电技术有限公司 一种goa电路及液晶显示面板
CN108492793B (zh) * 2018-07-06 2021-03-16 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路及显示装置
CN109448624B (zh) * 2018-12-03 2020-10-13 深圳市华星光电半导体显示技术有限公司 Goa电路及显示面板
CN110827776B (zh) * 2019-10-16 2021-07-06 Tcl华星光电技术有限公司 Goa器件及栅极驱动电路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103928007A (zh) * 2014-04-21 2014-07-16 深圳市华星光电技术有限公司 一种用于液晶显示的goa电路及液晶显示装置
CN104537991A (zh) * 2014-12-30 2015-04-22 深圳市华星光电技术有限公司 正反向扫描的栅极驱动电路
CN206115985U (zh) * 2016-10-27 2017-04-19 合肥鑫晟光电科技有限公司 移位寄存单元、移位寄存器、栅极驱动电路、显示装置
CN107424575A (zh) * 2017-08-01 2017-12-01 深圳市华星光电半导体显示技术有限公司 Goa驱动电路及液晶面板
CN107993627A (zh) * 2017-12-25 2018-05-04 深圳市华星光电技术有限公司 一种goa电路
CN109935191A (zh) * 2019-04-10 2019-06-25 深圳市华星光电技术有限公司 Goa电路及显示面板

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