CN110619856A - 一种goa电路 - Google Patents

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何孝金
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Abstract

一种GOA电路，所述GOA电路包括多个级联的GOA单元，每一所述GOA单元还包括多个薄膜晶体管，每一所述薄膜晶体管包括源极、与所述源极相对设置的漏极以及设于所述源极和所述漏极的周围并与所述源极和所述漏极相互绝缘的栅极，所述源极为多个U形源极分支相互连接构成的梳型结构，所述漏极为多个沿第一方向D1间隔排列的条状漏极分支构成，每一所述条状漏极分支对应每一所述U形源极分支的开口设置；其中，每一所述薄膜晶体管中的所述源极电性连接于所述GOA电路中的直流电源负极端，每一所述薄膜晶体管中的所述漏极电性连接于所述GOA电路中的信号输入端。

Description

一种GOA电路
技术领域
本发明涉及显示驱动技术领域，尤其涉及一种GOA电路。
背景技术
目前TFT-LCD(薄膜晶体管-液晶显示面板)的驱动架构上越来越多的采用GOA(Gate On Array，阵列基板行驱动技术)的设计，将Gate栅极控制电路功能在液晶面板上通过TFT电路实现，从而有效缩减了设计成本。但与GOA技术伴随出现的还有其GOA电路输出的稳定性问题，因为GOA电路中的阵列基板内的Data(数据线)与Gate(栅极线)耦合效应，GOA信号可能会存在某些瞬时大电流现象，进而导致GOA电路输出的不稳定性。
综上所述，现有的GOA电路，由于GOA电路中阵列基板内的数据线与栅极线之间形成耦合效应，可能导致显示像素出现欠压缺陷，进一步导致GOA电路输出的不稳定性。
发明内容
本发明提供一种GOA电路，能够减小耦合效应对GOA电路的影响，以解决现有的GOA电路，由于GOA电路中阵列基板内的数据线与栅极线之间形成耦合效应，可能导致显示像素出现欠压缺陷，进一步导致GOA电路输出的不稳定性的技术问题。
为解决上述问题，本发明提供的技术方案如下：
本发明提供了一种GOA电路，所述GOA电路包括多个级联的GOA单元，每一所述GOA单元还包括多个薄膜晶体管，每一所述薄膜晶体管包括源极、与所述源极相对设置的漏极以及设于所述源极和所述漏极的周围并与所述源极和所述漏极相互绝缘的栅极，所述源极为多个U形源极分支相互连接构成的梳型结构，所述漏极为多个沿第一方向D1间隔排列的条状漏极分支构成，每一所述条状漏极分支对应每一所述U形源极分支的开口设置；
其中，每一所述薄膜晶体管中的所述源极电性连接于所述GOA电路中的直流电源负极端，每一所述薄膜晶体管中的所述漏极电性连接于所述GOA电路中的信号输入端。
根据本发明一优选实施例，所述U形源极分支包括一弧形横部及两垂直连接于所述弧形横部的纵部，多个所述U形源极分支的所述弧形横部连成一体，相邻的两个所述U形源极分支共用一所述纵部。
根据本发明一优选实施例，每一所述薄膜晶体管在栅极与漏极之间的寄生电容Cgd小于在栅极与源极之间的寄生电容Cgs。
根据本发明一优选实施例，每一所述GOA单元还包括上拉控制模块、上拉模块、下传模块、下拉模块以及下拉维持模块，设N为正整数，除第一级以及最后一级所述GOA单元外，在第N级GOA单元中：所述上拉控制模块分别与所述下传模块以及所述下拉维持模块电性连接，所述上拉模块分别与时钟信号线以及所述下拉模块电性连接，所述下传模块分别与所述时钟信号线以及所述下拉模块连接，所述下拉维持模块以及所述下拉模块分别与第一接地电压信号线和第二接地电压信号线电性连接，所述下拉模块分别与所述上拉模块、所述下传模块以及第N+1级输出端G(N+1)电性连接。
根据本发明一优选实施例，所述上拉控制模块包括第一薄膜晶体管T11，所述第一薄膜晶体管T11的栅极用以接收第N-1级GOA单元的触发信号，所述第一薄膜晶体管T11的漏极与第N-1级输出端G(N-1)电性连接，所述第一薄膜晶体管T11的源极分别与所述下传模块以及所述下拉维持模块电性连接。
根据本发明一优选实施例，所述上拉模块包括第二薄膜晶体管T21，所述第二薄膜晶体管T21的栅极与所述第一薄膜晶体管T11的源极电性连接，所述第二薄膜晶体管T21的漏极于所述时钟信号电性连接，所述第二薄膜晶体管T21的源极分别与所述下传模块以及所述下拉维持模块电性连接。
根据本发明一优选实施例，所述下传模块包括第三薄膜晶体管T22，所述第三薄膜晶体管T22的栅极与所述第一薄膜晶体管T11的源极电性连接，所述第三薄膜晶体管T22的源极用以接收第N级GOA单元的触发信号，所述第三薄膜晶体管T22的漏极与所述时钟信号线电性连接。
根据本发明一优选实施例，所述下拉模块包括第四薄膜晶体管T31以及第五薄膜晶体管T41，所述第四薄膜晶体管T31的漏极与所述第二薄膜晶体管T21的源极电性连接，所述第四薄膜晶体管T31的源极与所述第二接地电压信号线电性连接，所述第四薄膜晶体管T31的栅极与第N+1级输出端G(N+1)电性连接；所述第五薄膜晶体管T41的漏极与所述第一薄膜晶体管T11的源极电性连接，所述第五薄膜晶体管T41的源极与所述第一接地电压信号线电性连接，所述第五薄膜晶体管T41的栅极与第N+1级输出端G(N+1)电性连接。
根据本发明一优选实施例，所述下拉维持模块包括第一下拉维持子模块以及第二下拉维持子模块，所述第二下拉维持子模块的电路布局设计与所述第一下拉维持子模块的电路布局设计沿着第二方向D2对称设计。
根据本发明一优选实施例，所述第一下拉维持子模块包括第六薄膜晶体管T32、第七薄膜晶体管T42、第八薄膜晶体管T51、第九薄膜晶体管T52、第十薄膜晶体管T53以及第十一薄膜晶体管T54；所述第六薄膜晶体管T32的漏极与所述第二薄膜晶体管T21的源极电性连接，所述第六薄膜晶体管T32的源极与所述第二接地电压信号线电性连接，所述第六薄膜晶体管T32的栅极与所述第十薄膜晶体管T53的源极电性连接；所述第七薄膜晶体管T42的漏极与所述第一薄膜晶体管T11的源极电性连接，所述第七薄膜晶体管T42的源极与所述第一接地电压信号线电性连接，所述第七薄膜晶体管T42的栅极与所述第十薄膜晶体管T53的源极电性连接；所述第八薄膜晶体管T51的漏极与其栅极连接用以接收第一控制信号LC1，所述第八薄膜晶体管T51的源极与所述第十薄膜晶体管T53的栅极电性连接；所述第九薄膜晶体管T52的漏极与所述第八薄膜晶体管T51的源极电性连接，所述第九薄膜晶体管T52的源极与所述第一接地电压信号线电性连接，所述第九薄膜晶体管T52的栅极与所述第十一薄膜晶体管T54的栅极电性连接；所述第十薄膜晶体管T53的漏极与所述第八薄膜晶体管T51的栅极电性连接用以接收第一控制信号LC1；所述第十一薄膜晶体管T54的漏极与所述第十薄膜晶体管T53的源极电性连接，所述第十一薄膜晶体管T54的源极与所述第二接地电压信号线电性连接。
本发明的有益效果为：本发明所提供的GOA电路，将每个薄膜晶体管的源极电性连接于直流电源负极端，每个薄膜晶体管中的漏极电性连接于信号输入端，进一步减小了阵列基板内的数据线与栅极线之间的耦合效应，更进一步提升了GOA电路的有效稳定性。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明GOA电路中的薄膜晶体管结构示意图。
图2为本发明GOA电路一实施例的基本结构图。
图3为本发明GOA电路中时钟信号对节点的电容耦合影响示意图。
具体实施方式
以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。
本发明针对现有的GOA电路，由于GOA电路中阵列基板内的数据线与栅极线之间形成耦合效应，可能导致显示像素出现欠压缺陷，进一步导致GOA电路输出的不稳定性的技术问题，本实施例能够解决该缺陷。
如图1所示，为本发明GOA电路中的薄膜晶体管的结构示意图。其中，每一薄膜晶体管包括源极11、与所述源极11相对设置的漏极12以及设于所述源极11和所述漏极12的周围并与所述源极11和所述漏极12相互绝缘的栅极13，所述源极11为多个U形源极分支111相互连接构成的梳型结构，所述漏极12为多个沿第一方向D1间隔排列的条状漏极分支121构成，每一所述条状漏极分支121对应每一所述U形源极分支111的开口设置。
具体地，每一所述薄膜晶体管中的所述源极11电性连接于所述GOA电路中的直流电源负极端，每一所述薄膜晶体管中的所述漏极12通过金属走线14电性连接于所述GOA电路中的信号输入端。
具体地，所述U形源极分支111包括一弧形横部1111及两垂直连接于所述弧形横部1111的纵部1112，多个所述U形源极分支111的所述弧形横部1111连成一体，相邻的两个所述U形源极分支111共用一所述纵部1112。
具体地，每一所述薄膜晶体管在所述栅极13与所述漏极12之间的寄生电容Cgd小于在所述栅极13与所述源极11之间的寄生电容Cgs。所述薄膜晶体管T10由薄膜晶体管子单元经过单元阵列的方式形成；所述薄膜晶体管T10中电子迁移率与沟道尺寸的比值越大，寄生电容Cgs的差值与寄生电容Cgd的差值就越大。
如图2所示，为本发明GOA电路一实施例的基本结构图。其中，所述GOA电路包括多个级联的GOA单元，每一所述GOA单元包括上拉控制模块100、上拉模块200、下传模块300、下拉维持模块400以及下拉模块500；每一所述GOA单元还包括多个薄膜晶体管，每一所述薄膜晶体管在栅极与漏极之间的寄生电容Cgd小于在栅极与源极之间的寄生电容Cgs。
具体的，每一薄膜晶体管包括源极、与所述源极相对设置的漏极以及设于所述源极和所述漏极的周围并与所述源极和所述漏极相互绝缘的栅极，所述源极为多个U形源极分支相互连接构成的梳型结构，所述漏极为多个沿第一方向D1间隔排列的条状漏极分支构成，每一所述条状漏极分支对应每一所述U形源极分支的开口设置。
具体的，设N为正整数，除第一级以及最后一级所述GOA单元外，在第N级GOA单元中：所述上拉控制模块100分别与所述下传模块300以及所述下拉维持模块400电性连接，所述上拉模块200分别与时钟信号线以及所述下拉模块400电性连接，所述下传模块300分别与所述时钟信号线以及所述下拉模块500连接，所述下拉维持模块400以及所述下拉模块500分别与第一接地电压信号线VSSQ和第二接地电压信号线VSSG电性连接，所述下拉模块500分别与所述上拉模块200、所述下传模块300以及第N+1级输出端G(N+1)电性连接。
其中，所述上拉控制模块100包括第一薄膜晶体管T11，所述第一薄膜晶体管T11的栅极用以接收第N-1级GOA单元的触发信号，所述第一薄膜晶体管T11的漏极与第N-1级输出端G(N-1)电性连接，所述第一薄膜晶体管T11的源极分别与所述下传模块300以及所述下拉维持模块400电性连接。
所述上拉模块200包括第二薄膜晶体管T21，所述第二薄膜晶体管T21的栅极与所述第一薄膜晶体管T11的源极电性连接，所述第二薄膜晶体管T21的漏极于所述时钟信号电性连接，所述第二薄膜晶体管T21的源极分别与所述下传模块300以及所述下拉维持模块400电性连接。
所述下传模块300包括第三薄膜晶体管T22，所述第三薄膜晶体管T22的栅极与所述第一薄膜晶体管T11的源极电性连接，所述第三薄膜晶体管T22的源极用以接收第N级GOA单元的触发信号，所述第三薄膜晶体管T22的漏极与所述时钟信号线电性连接。
具体的，所述时钟信号线输出的信号为CK时钟信号或XCK时钟信号。
所述下拉模块500包括第四薄膜晶体管T31以及第五薄膜晶体管T41，所述第四薄膜晶体管T31的漏极与所述第二薄膜晶体管T21的源极电性连接，所述第四薄膜晶体管T31的源极与所述第二接地电压信号线VSSG电性连接，所述第四薄膜晶体管T31的栅极与第N+1级输出端G(N+1)电性连接；所述第五薄膜晶体管T41的漏极与所述第一薄膜晶体管T11的源极电性连接，所述第五薄膜晶体管T41的源极与所述第一接地电压信号线VSSQ电性连接，所述第五薄膜晶体管T41的栅极与第N+1级输出端G(N+1)电性连接。
具体的，所述下拉维持模块400包括第一下拉维持子模块401以及第二下拉维持子模块402，所述第二下拉维持子模块402的电路布局设计与所述第一下拉维持子模块401的电路布局设计沿着第二方向D2对称设计。
具体的，所述第一下拉维持子模块401包括第六薄膜晶体管T32、第七薄膜晶体管T42、第八薄膜晶体管T51、第九薄膜晶体管T52、第十薄膜晶体管T53以及第十一薄膜晶体管T54；所述第六薄膜晶体管T32的漏极与所述第二薄膜晶体管T21的源极电性连接，所述第六薄膜晶体管T32的源极与所述第二接地电压信号线VSSG电性连接，所述第六薄膜晶体管T32的栅极与所述第十薄膜晶体管T53的源极电性连接；所述第七薄膜晶体管T42的漏极与所述第一薄膜晶体管T11的源极电性连接，所述第七薄膜晶体管T42的源极与所述第一接地电压信号线VSSQ电性连接，所述第七薄膜晶体管T42的栅极与所述第十薄膜晶体管T53的源极电性连接；所述第八薄膜晶体管T51的漏极与其栅极连接用以接收第一控制信号LC1，所述第八薄膜晶体管T51的源极与所述第十薄膜晶体管T53的栅极电性连接；所述第九薄膜晶体管T52的漏极与所述第八薄膜晶体管T51的源极电性连接，所述第九薄膜晶体管T52的源极与所述第一接地电压信号线VSSQ电性连接，所述第九薄膜晶体管T52的栅极与所述第十一薄膜晶体管T54的栅极电性连接；所述第十薄膜晶体管T53的漏极与所述第八薄膜晶体管T51的栅极电性连接用以接收第一控制信号LC1；所述第十一薄膜晶体管T54的漏极与所述第十薄膜晶体管T53的源极电性连接，所述第十一薄膜晶体管T54的源极与所述第二接地电压信号线VSSG电性连接。
具体的，所述下拉维持模块400的一端为第一节点Q(N)，所述下拉维持模块400通过所述第一节点Q(N)与所述第一薄膜晶体管T11的源极电性连接，所述下拉维持模块400通过所述第一节点Q(N)与所述第三薄膜晶体管T22的栅极电性相连；所述下拉模块500的一端为第二节点G(N)，所述下拉模块500通过所述第二节点G(N)与所述第二薄膜晶体管T21的源极电性连接，所述下拉模块通过所述第二节点G(N)与薄膜晶体管T33的漏极电性连接。
如图3所示，为本发明GOA电路中时钟信号对节点的电容耦合影响示意图。由于每个薄膜晶体管的源极电性连接于直流电源负极端，每个薄膜晶体管中的漏极电性连接于信号输入端，使得每一所述薄膜晶体管在栅极与漏极之间的寄生电容Cgd小于在栅极与源极之间的寄生电容Cgs，所述时钟信号的变化对所述第一节点Q(N)以及所述第二节点G(N)的输出耦合影响变小，从而提升所述GOA电路的稳定性。
本发明的有益效果为：本发明所提供的GOA电路，将每个薄膜晶体管的源极电性连接于直流电源负极端，每个薄膜晶体管中的漏极电性连接于信号输入端，进一步减小了阵列基板内的数据线与栅极线之间的耦合效应，更进一步提升了GOA电路的有效稳定性。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种GOA电路，其特征在于，所述GOA电路包括多个级联的GOA单元，每一所述GOA单元还包括多个薄膜晶体管，每一所述薄膜晶体管包括源极、与所述源极相对设置的漏极以及设于所述源极和所述漏极的周围并与所述源极和所述漏极相互绝缘的栅极，所述源极为多个U形源极分支相互连接构成的梳型结构，所述漏极为多个沿第一方向D1间隔排列的条状漏极分支构成，每一所述条状漏极分支对应每一所述U形源极分支的开口设置；
其中，每一所述薄膜晶体管中的所述源极电性连接于所述GOA电路中的直流电源负极端，每一所述薄膜晶体管中的所述漏极电性连接于所述GOA电路中的信号输入端。
2.根据权利要求1所述的GOA电路，其特征在于，所述U形源极分支包括一弧形横部及两垂直连接于所述弧形横部的纵部，多个所述U形源极分支的所述弧形横部连成一体，相邻的两个所述U形源极分支共用一所述纵部。
3.根据权利要求1所述的GOA电路，其特征在于，每一所述薄膜晶体管在栅极与漏极之间的寄生电容Cgd小于在栅极与源极之间的寄生电容Cgs。
4.根据权利要求1所述的GOA电路，其特征在于，每一所述GOA单元还包括上拉控制模块、上拉模块、下传模块、下拉模块以及下拉维持模块，设N为正整数，除第一级以及最后一级所述GOA单元外，在第N级GOA单元中：所述上拉控制模块分别与所述下传模块以及所述下拉维持模块电性连接，所述上拉模块分别与时钟信号线以及所述下拉模块电性连接，所述下传模块分别与所述时钟信号线以及所述下拉模块连接，所述下拉维持模块以及所述下拉模块分别与第一接地电压信号线和第二接地电压信号线电性连接，所述下拉模块分别与所述上拉模块、所述下传模块以及第N+1级输出端G(N+1)电性连接。
5.根据权利要求4所述的GOA电路，其特征在于，所述上拉控制模块包括第一薄膜晶体管T11，所述第一薄膜晶体管T11的栅极用以接收第N-1级GOA单元的触发信号，所述第一薄膜晶体管T11的漏极与第N-1级输出端G(N-1)电性连接，所述第一薄膜晶体管T11的源极分别与所述下传模块以及所述下拉维持模块电性连接。
6.根据权利要求4所述的GOA电路，其特征在于，所述上拉模块包括第二薄膜晶体管T21，所述第二薄膜晶体管T21的栅极与所述第一薄膜晶体管T11的源极电性连接，所述第二薄膜晶体管T21的漏极于所述时钟信号电性连接，所述第二薄膜晶体管T21的源极分别与所述下传模块以及所述下拉维持模块电性连接。
7.根据权利要求4所述的GOA电路，其特征在于，所述下传模块包括第三薄膜晶体管T22，所述第三薄膜晶体管T22的栅极与所述第一薄膜晶体管T11的源极电性连接，所述第三薄膜晶体管T22的源极用以接收第N级GOA单元的触发信号，所述第三薄膜晶体管T22的漏极与所述时钟信号线电性连接。
8.根据权利要求4所述的GOA电路，其特征在于，所述下拉模块包括第四薄膜晶体管T31以及第五薄膜晶体管T41，所述第四薄膜晶体管T31的漏极与所述第二薄膜晶体管T21的源极电性连接，所述第四薄膜晶体管T31的源极与所述第二接地电压信号线电性连接，所述第四薄膜晶体管T31的栅极与第N+1级输出端G(N+1)电性连接；所述第五薄膜晶体管T41的漏极与所述第一薄膜晶体管T11的源极电性连接，所述第五薄膜晶体管T41的源极与所述第一接地电压信号线电性连接，所述第五薄膜晶体管T41的栅极与第N+1级输出端G(N+1)电性连接。
9.根据权利要求4所述的GOA电路，其特征在于，所述下拉维持模块包括第一下拉维持子模块以及第二下拉维持子模块，所述第二下拉维持子模块的电路布局设计与所述第一下拉维持子模块的电路布局设计沿着第二方向D2对称设计。
10.根据权利要求9所述的GOA电路，其特征在于，所述第一下拉维持子模块包括第六薄膜晶体管T32、第七薄膜晶体管T42、第八薄膜晶体管T51、第九薄膜晶体管T52、第十薄膜晶体管T53以及第十一薄膜晶体管T54；所述第六薄膜晶体管T32的漏极与所述第二薄膜晶体管T21的源极电性连接，所述第六薄膜晶体管T32的源极与所述第二接地电压信号线电性连接，所述第六薄膜晶体管T32的栅极与所述第十薄膜晶体管T53的源极电性连接；所述第七薄膜晶体管T42的漏极与所述第一薄膜晶体管T11的源极电性连接，所述第七薄膜晶体管T42的源极与所述第一接地电压信号线电性连接，所述第七薄膜晶体管T42的栅极与所述第十薄膜晶体管T53的源极电性连接；所述第八薄膜晶体管T51的漏极与其栅极连接用以接收第一控制信号LC 1，所述第八薄膜晶体管T51的源极与所述第十薄膜晶体管T53的栅极电性连接；所述第九薄膜晶体管T52的漏极与所述第八薄膜晶体管T51的源极电性连接，所述第九薄膜晶体管T52的源极与所述第一接地电压信号线电性连接，所述第九薄膜晶体管T52的栅极与所述第十一薄膜晶体管T54的栅极电性连接；所述第十薄膜晶体管T53的漏极与所述第八薄膜晶体管T51的栅极电性连接用以接收第一控制信号LC1；所述第十一薄膜晶体管T54的漏极与所述第十薄膜晶体管T53的源极电性连接，所述第十一薄膜晶体管T54的源极与所述第二接地电压信号线电性连接。
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