KR102284401B1

KR102284401B1 - 시프트 레지스터 유닛, 게이트 구동 회로 및 디스플레이 디바이스

Info

Publication number: KR102284401B1
Application number: KR1020197036306A
Authority: KR
Inventors: 천 쉬; 쉐광 하오; 융 차오; 신인 우
Original assignee: 보에 테크놀로지 그룹 컴퍼니 리미티드
Priority date: 2018-04-28
Filing date: 2019-01-10
Publication date: 2021-08-03
Also published as: EP3789997B1; WO2019205745A1; US20200294461A1; KR20200004395A; AU2019259412B2; US10997936B2; RU2740162C1; JP2021518967A; CN208141796U; MX2019014672A; EP3789997A1; JP7319199B2; EP3789997A4; AU2019259412A1; BR112019026012A2

Abstract

시프트 레지스터 유닛(10), 게이트 구동 회로(20) 및 디스플레이 디바이스(30), 시프트 레지스터 유닛(10)은 입력 회로(100), 출력 회로(200), 리셋 회로(300), 제어 회로(400), 및 리셋 안정화 회로(500)를 포함한다. 입력 회로(100)는 입력 시작 신호에 응답하여, 입력 신호를 제1 노드(N1)로 기입하도록 구성되고; 출력 회로(200)는 제1 노드(N1)의 레벨의 제어 하에, 예비 출력 신호를 출력 단(Output)에 출력하도록 구성되고; 리셋 회로(300)는 제2 노드(N2)의 레벨의 제어 하에 출력 단(Output)을 리셋하도록 구성되고; 제어 회로(400)는 제어 신호에 응답하여, 제1 전압 신호를 제2 노드(N2)에 인가하도록 구성되고; 리셋 안정화 회로(500)는 리셋 안정화 신호에 응답하여, 제2 전압 신호를 제1 노드(N1)에 인가하도록 구성된다. 시프트 레지스터 유닛(10)은 출력 신호의 안정성을 개선하고, 다른 신호들의 간섭을 회피하고, 디스플레이 품질을 개선할 수 있다.

Description

시프트 레지스터 유닛, 게이트 구동 회로 및 디스플레이 디바이스

관련 출원들에 대한 상호 참조

본 출원은 2018년 4월 28일에 출원된, 중국 특허 출원 제201820630007.5호에 대한 우선권을 주장하며, 그것의 전체 개시는 본 출원의 일부로서 본원에 참조로 포함된다.

기술 분야

본 개시의 실시예들은 시프트 레지스터 유닛, 게이트 구동 회로 및 디스플레이 디바이스에 관한 것이다.

디스플레이 기술의 분야에서, 예를 들어, 액정 디스플레이(liquid crystal display)(LCD) 패널의 픽셀 어레이는 일반적으로 게이트 라인들의 복수의 행을 포함하고 게이트 라인들의 복수의 행과 교차하는 데이터 라인들의 복수의 열을 포함한다. 게이트 라인들의 구동은 본딩된 집적 구동 회로에 의해 달성될 수 있다. 최근에, 비정질 실리콘 박막 트랜지스터들(amorphous silicon thin-film transistors)(a-Si TFTs) 또는 산화물 박막 트랜지스터들의 제조 공정의 지속적 개선에 따라, 게이트 구동 회로는 게이트 라인들을 구동하기 위해 게이트 드라이버 온 어레이(gate driver on array)(GOA)를 형성하도록 TFT 어레이 기판 상에 직접 통합될 수 있다. 예를 들어, 복수의 캐스케이드 시프트 레지스터 유닛으로 형성되는 GOA는 픽셀 어레이의 게이트 라인들의 복수의 행을 위한 턴 온 및 턴 오프 전압 신호들을 제공하기 위해 사용될 수 있으며, 그것에 의해, 예를 들어, 순차적으로 스위칭 온될 게이트 라인들의 복수의 행을 제어하고; 한편, 데이터 라인들은 픽셀 어레이의 대응하는 행들에서 픽셀 유닛들을 위한 데이터 신호들을 제공하여, 픽셀 유닛들에서, 디스플레이된 이미지의 그레이 스케일들을 위해, 그레이 스케일 전압들을 형성하여, 이미지의 프레임은 디스플레이될 수 있다. 현재 디스플레이 패널들에 대해, 게이트 라인들을 구동하는 GOA 기술의 사용은 증가하고 있다. GOA 기술은 좁은 베젤을 실현하는 것을 도울 수 있고 생산 비용을 감소시킬 수 있다.

적어도 하나의 실시예는 시프트 레지스터 유닛을 제공하며, 이 유닛은 입력 회로, 출력 회로, 리셋 회로, 제어 회로 및 리셋 안정화 회로를 포함한다. 입력 회로는 입력 시작 신호에 응답하여 입력 신호를 제1 노드로 기입하도록 구성되고; 출력 회로는 제1 노드의 전기 레벨의 제어 하에 준비 출력 신호를 출력 단자에 출력하도록 구성되고; 리셋 회로는 제2 노드의 전기 레벨의 제어 하에 출력 단자를 리셋하도록 구성되고; 제어 회로는 제어 신호에 응답하여 제1 전압 신호를 제2 노드에 인가하도록 구성되고; 리셋 안정화 회로는 리셋 안정화 신호에 응답하여 제2 전압 신호를 제1 노드에 인가하도록 구성된다.

예를 들어, 본 개시의 일부 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 리셋 안정화 회로는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 리셋 안정화 신호는 제1 리셋 안정화 신호 및 제2 리셋 안정화 신호를 포함하고; 제1 트랜지스터의 게이트 전극은 제2 노드의 전기 레벨을 제1 리셋 안정화 신호로서 취하기 위해 제2 노드와 연결되도록 구성되고, 제1 트랜지스터의 제1 단자는 제1 클록 신호를 제2 리셋 안정화 신호로서 수신하기 위해 제1 클록 신호 라인과 연결되도록 구성되고, 제1 트랜지스터의 제2 단자는 제2 트랜지스터의 게이트 전극와 연결되도록 구성되고; 제2 트랜지스터의 제1 단자는 제2 전압 신호를 수신하기 위해 제2 전압 단자와 연결되도록 구성되고, 제2 트랜지스터의 제2 단자는 제1 노드와 연결되도록 구성된다.

예를 들어, 본 개시의 일부 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 리셋 안정화 회로는 제3 트랜지스터 및 제4 트랜지스터를 포함하고, 리셋 안정화 신호는 제1 리셋 안정화 신호 및 제2 리셋 안정화 신호를 포함하고; 제3 트랜지스터의 게이트 전극은 제2 노드의 전기 레벨을 제1 리셋 안정화 신호로서 취하기 위해 제2 노드와 연결되도록 구성되고, 제3 트랜지스터의 제1 단자는 제2 전압 신호를 수신하기 위해 제2 전압 단자와 연결되도록 구성되고, 제3 트랜지스터의 제2 단자는 제4 트랜지스터의 제1 단자와 연결되도록 구성되고; 제4 트랜지스터의 게이트 전극은 제1 클록 신호를 제2 리셋 안정화 신호로서 수신하기 위해 제1 클록 신호 라인과 연결되도록 구성되고, 제4 트랜지스터의 제2 단자는 제1 노드와 연결되도록 구성된다.

예를 들어, 본 개시의 일부 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 입력 회로는 제5 트랜지스터를 포함하고; 제5 트랜지스터의 게이트 전극은 제2 클록 신호를 입력 시작 신호로서 수신하기 위해 제2 클록 신호 라인과 연결되도록 구성되고, 제5 트랜지스터의 제1 단자는 입력 신호를 수신하기 위해 입력 신호 라인과 연결되도록 구성되고, 제5 트랜지스터의 제2 단자는 제1 노드와 연결되도록 구성된다.

예를 들어, 본 개시의 일부 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 출력 회로는 제6 트랜지스터 및 제1 커패시터를 포함하고; 제6 트랜지스터의 게이트 전극은 제1 노드와 연결되도록 구성되고, 제6 트랜지스터의 제1 단자는 제1 클록 신호를 준비 출력 신호로서 수신하기 위해 제1 클록 신호 라인과 연결되도록 구성되고, 제6 트랜지스터의 제2 단자는 출력 단자로서 취해지고; 제1 커패시터의 제1 전극은 제6 트랜지스터의 게이트 전극과 연결되도록 구성되고, 제1 커패시터의 제2 전극은 제6 트랜지스터의 제2 단자와 연결되도록 구성된다.

예를 들어, 본 개시의 일부 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 리셋 회로는 제7 트랜지스터 및 제2 커패시터를 포함하고; 제7 트랜지스터의 게이트 전극은 제2 노드와 연결되도록 구성되고, 제7 트랜지스터의 제1 단자는 제2 전압 신호를 수신하기 위해 제2 전압 단자와 연결되도록 구성되고, 제7 트랜지스터의 제2 단자는 출력 단자와 연결되도록 구성되고; 제2 커패시터의 제1 전극은 제7 트랜지스터의 게이트 전극과 연결되도록 구성되고, 제2 커패시터의 제2 전극은 제7 트랜지스터의 제1 단자와 연결되도록 구성된다.

예를 들어, 본 개시의 일부 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 제어 회로는 제8 트랜지스터 및 제9 트랜지스터를 포함하고, 제어 신호는 제1 제어 신호 및 제2 제어 신호를 포함하고; 제8 트랜지스터의 게이트 전극은 제2 클록 신호를 제1 제어 신호로서 수신하기 위해 제2 클록 신호 라인과 연결되도록 구성되고, 제8 트랜지스터의 제1 단자는 제1 전압 신호를 수신하기 위해 제1 전압 단자와 연결되도록 구성되고, 제8 트랜지스터의 제2 단자는 제2 노드와 연결되도록 구성되고; 제9 트랜지스터의 게이트 전극은 입력 회로로부터 입력되는 입력 신호를 수신하고 입력 신호를 제2 제어 신호로서 취하기 위해 입력 회로와 연결되도록 구성되고, 제9 트랜지스터의 제1 단자는 제2 클록 신호를 수신하기 위해 제2 클록 신호 라인과 연결되도록 구성되고, 제9 트랜지스터의 제2 단자는 제8 트랜지스터의 제2 단자와 연결되도록 구성된다.

예를 들어, 일부 실시예에 의해 제공되는 시프트 레지스터 유닛은 출력 안정화 회로를 추가로 포함한다. 출력 안정화 회로는 제1 전압 신호의 제어 하에, 출력 단자에 의해 출력되는 신호의 전기 레벨의 변화에 따라, 스위칭 온 또는 오프되도록 구성된다.

예를 들어, 본 개시의 일부 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 출력 안정화 회로는 제10 트랜지스터를 포함하고; 제10 트랜지스터의 게이트 전극은 제1 전압 신호를 수신하기 위해 제1 전압 단자와 연결되도록 구성되고, 제10 트랜지스터의 제1 단자는 입력 회로 및 리셋 안정화 회로와 연결되도록 구성되고, 제10 트랜지스터의 제2 단자는 제1 노드와 연결되도록 구성된다.

예를 들어, 본 개시의 일부 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 트랜지스터들은 P-형 트랜지스터들이고, P-형 트랜지스터들 각각의 활성 층의 재료는 저온 폴리실리콘을 포함한다.

예를 들어, 본 개시의 일부 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 트랜지스터들은 P-형 트랜지스터들이고; P-형 트랜지스터들 각각의 활성 층의 재료는 저온 폴리실리콘을 포함하고; 출력 안정화 회로는 출력 안정화 트랜지스터를 포함하고, 출력 안정화 트랜지스터의 게이트 전극은 제2 전압 신호를 수신하기 위해 제2 전압 단자와 연결되도록 구성되고, 출력 안정화 트랜지스터의 제1 단자는 입력 회로 및 리셋 안정화 회로와 연결되도록 구성되고, 출력 안정화 트랜지스터의 제2 단자는 제1 노드와 연결되도록 구성되고; 출력 안정화 트랜지스터는 N-형 트랜지스터이고, N-형 트랜지스터의 활성 층의 재료는 산화물을 포함한다.

예를 들어, 본 개시의 일부 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 제어 회로가 제9 트랜지스터를 포함하고 출력 안정화 회로가 제10 트랜지스터를 포함할 때, 제9 트랜지스터 및 제10 트랜지스터는 듀얼 게이트 박막 트랜지스터들이거나; 제어 회로가 제9 트랜지스터를 포함하고 출력 안정화 회로가 출력 안정화 트랜지스터를 포함할 때, 제9 트랜지스터 및 출력 안정화 트랜지스터는 듀얼 게이트 박막 트랜지스터들이다.

적어도 하나의 실시예는 시프트 레지스터 유닛을 추가로 제공하며, 이 유닛은 제11 트랜지스터 - 제11 트랜지스터의 게이트 전극은 제1 노드와 연결되도록 구성되고, 제11 트랜지스터의 제1 단자는 제1 클록 신호를 수신하기 위해 제1 클록 신호 라인과 연결되도록 구성되고, 제11 트랜지스터의 제2 단자는 출력 단자와 연결되도록 구성됨 - ; 제3 커패시터 - 제3 커패시터의 제1 전극은 제11 트랜지스터의 게이트 전극과 연결되도록 구성되고, 제3 커패시터의 제2 전극은 제11 트랜지스터의 제2 단자와 연결되도록 구성됨 - ; 제12 트랜지스터 - 제12 트랜지스터의 게이트 전극은 제1 전압 신호를 수신하기 위해 제1 전압 단자와 연결되도록 구성되고, 제12 트랜지스터는 제1 단자 및 제2 단자를 추가로 포함하고, 제12 트랜지스터의 제2 단자는 제1 노드와 연결되도록 구성됨 - ; 제13 트랜지스터 - 제13 트랜지스터의 게이트 전극은 제2 클록 신호를 수신하기 위해 제2 클록 신호와 연결되도록 구성되고, 제13 트랜지스터의 제1 단자는 입력 신호를 수신하기 위해 입력 단자와 연결되도록 구성되고, 제13 트랜지스터의 제2 단자는 제12 트랜지스터의 제1 단자와 연결되도록 구성됨 - ; 제14 트랜지스터 - 제14 트랜지스터의 게이트 전극은 제2 노드와 연결되도록 구성되고, 제14 트랜지스터의 제1 단자는 제2 전압 신호를 수신하기 위해 제2 전압 단자와 연결되도록 구성되고, 제14 트랜지스터의 제2 단자는 제11 트랜지스터의 제2 단자와 연결되도록 구성됨 - ; 제4 커패시터 - 제4 커패시터의 제1 전극은 제14 트랜지스터의 게이트 전극와 연결되도록 구성되고, 제4 커패시터의 제2 전극은 제14 트랜지스터의 제1 단자와 연결되도록 구성되고; 제15 트랜지스터 - 제15 트랜지스터의 게이트 전극은 제2 노드와 연결되도록 구성되고, 제15 트랜지스터의 제1 단자는 제1 클록 신호를 수신하기 위해 제1 클록 신호 라인과 연결되도록 구성됨 - ; 제16 트랜지스터 - 제16 트랜지스터의 게이트 전극은 제15 트랜지스터의 제2 단자와 연결되도록 구성되고, 제16 트랜지스터의 제1 단자는 제2 전압 신호를 수신하기 위해 제2 전압 단자와 연결되도록 구성되고, 제16 트랜지스터의 제2 단자는 제12 트랜지스터의 제1 단자와 연결되도록 구성됨 - ; 제17 트랜지스터 - 제17 트랜지스터의 게이트 전극은 제2 클록 신호를 수신하기 위해 제2 클록 신호 라인과 연결되도록 구성되고, 제17 트랜지스터의 제1 단자는 제1 전압 신호를 수신하기 위해 제1 전압 단자와 연결되도록 구성되고, 제17 트랜지스터의 제2 단자는 제2 노드와 연결되도록 구성됨 - ; 및 제18 트랜지스터 - 제18 트랜지스터의 게이트 전극은 제13 트랜지스터의 제2 단자와 연결되도록 구성되고, 제18 트랜지스터의 제1 단자는 제2 클록 신호를 수신하기 위해 제2 클록 신호 라인과 연결되도록 구성되고, 제18 트랜지스터의 제2 단자는 제2 노드와 연결되도록 구성됨 - 를 포함한다.

적어도 하나의 실시예는 시프트 레지스터 유닛을 추가로 제공하며, 이 유닛은 제19 트랜지스터 - 제19 트랜지스터의 게이트 전극은 제1 노드와 연결되도록 구성되고, 제19 트랜지스터의 제1 단자는 제1 클록 신호를 수신하기 위해 제1 클록 신호 라인과 연결되도록 구성되고, 제19 트랜지스터의 제2 단자는 출력 단자와 연결되도록 구성됨 - ; 제5 커패시터 - 제5 커패시터의 제1 전극은 제19 트랜지스터의 게이트 전극과 연결되도록 구성되고, 제5 커패시터의 제2 전극은 제19 트랜지스터의 제2 단자와 연결되도록 구성됨 - ; 제20 트랜지스터 - 제20 트랜지스터의 게이트 전극은 제1 전압 신호를 수신하기 위해 제1 전압 단자와 연결되도록 구성되고, 제20 트랜지스터는 제1 단자 및 제2 단자를 추가로 포함하고, 제20 트랜지스터의 제2 단자는 제1 노드와 연결되도록 구성됨 - ; 제21 트랜지스터 - 제21 트랜지스터의 게이트 전극은 제2 클록 신호를 수신하기 위해 제2 클록 신호 라인과 연결되도록 구성되고, 제21 트랜지스터의 제1 단자는 입력 신호를 수신하기 위해 입력 단자와 연결되도록 구성되고, 제21 트랜지스터의 제2 단자는 제20 트랜지스터의 제1 단자와 연결되도록 구성됨 - ; 제22 트랜지스터 - 제22 트랜지스터의 게이트 전극은 제2 노드와 연결되도록 구성되고, 제22 트랜지스터의 제1 단자는 제2 전압 신호를 수신하기 위해 제2 전압 단자와 연결되도록 구성되고, 제22 트랜지스터의 제2 단자는 제19 트랜지스터의 제2 단자와 연결되도록 구성됨 - ; 제6 커패시터 - 제6 커패시터의 제1 전극은 제22 트랜지스터의 게이트 전극과 연결되도록 구성되고, 제6 커패시터의 제2 전극은 제22 트랜지스터의 제1 단자와 연결되도록 구성됨 - ; 제23 트랜지스터 - 제23 트랜지스터의 게이트 전극은 제2 노드와 연결되도록 구성되고, 제23 트랜지스터의 제1 단자는 제2 전압 신호를 수신하기 위해 제2 전압 단자와 연결되도록 구성됨 - ; 제24 트랜지스터 - 제24 트랜지스터의 게이트 전극은 제1 클록 신호를 수신하기 위해 제1 클록 신호 라인과 연결되도록 구성되고, 제24 트랜지스터의 제1 단자는 제23 트랜지스터의 제2 단자와 연결되도록 구성되고, 제24 트랜지스터의 제2 단자는 제20 트랜지스터의 제1 단자와 연결되도록 구성됨 - ; 제25 트랜지스터 - 제25 트랜지스터의 게이트 전극은 제2 클록 신호를 수신하기 위해 제2 클록 신호 라인과 연결되도록 구성되고, 제25 트랜지스터의 제1 단자는 제1 전압 신호를 수신하기 위해 제1 전압 단자와 연결되도록 구성되고, 제25 트랜지스터의 제2 단자는 제2 노드와 연결되도록 구성됨 - ; 및 제26 트랜지스터 - 제26 트랜지스터의 게이트 전극은 제21 트랜지스터의 제2 단자와 연결되도록 구성되고, 제26 트랜지스터의 제1 단자는 제2 클록 신호를 수신하기 위해 제2 클록 신호 라인과 연결되도록 구성되고, 제26 트랜지스터의 제2 단자는 제2 노드와 연결되도록 구성됨 - 를 포함한다.

적어도 하나의 실시예는 게이트 구동 회로를 추가로 제공하며, 이 회로는 캐스케이드되는 복수의 시프트 레지스터 유닛을 포함한다. 복수의 시프트 레지스터 유닛은 P개의 제1 시프트 레지스터 유닛들을 포함하고, 제1 시프트 레지스터 유닛들 각각은 본 개시의 임의의 실시예에 의해 제공되는 시프트 레지스터 유닛을 채택하고, P는 1보다 더 큰 정수이다.

적어도 하나의 실시예는 디스플레이 디바이스를 추가로 제공하며, 이 디바이스는 본 개시의 임의의 실시예에 의해 제공되는 게이트 구동 회로를 포함한다.

예를 들어, 본 개시의 일부 실시예에 의해 제공되는 시프트 레지스터 유닛에서, 디스플레이 디바이스는 복수의 스캐닝 라인, 및 복수의 행으로 배열되는 복수의 픽셀 유닛을 추가로 포함한다. 복수의 스캐닝 라인은 픽셀 유닛들의 복수의 행과 대응적으로 연결되고; 게이트 구동 회로 내의 복수의 시프트 레지스터 유닛의 출력 단자들은 복수의 스캐닝 라인과 대응적으로 연결되고; 제N 스테이지에서의 시프트 레지스터 유닛의 출력 단자는 입력 신호를 제공하기 위해 제N+1 스테이지에서의 시프트 레지스터 유닛의 입력 회로와 추가로 연결되고, N은 0보다 더 큰 정수이다.

개시의 실시예들의 기술적 해결법을 분명히 예시하기 위해, 실시예들의 도면들은 이하에 간단히 설명될 것이며; 설명된 도면들은 개시의 일부 실시예들에만 관련되고 개시를 제한하지 않는 것이 분명하다.
도 1은 본 개시의 일부 실시예들에 의해 제공되는 시프트 레지스터 유닛의 개략적 블록도이다.
도 2는 본 개시의 일부 실시예들에 제공되는 다른 시프트 레지스터 유닛의 개략적 블록도이다.
도 3은 도 2에 예시된 바와 같은 시프트 레지스터 유닛의 특정 구현 예의 회로도이다.
도 4는 도 2에 예시된 바와 같은 시프트 레지스터 유닛의 다른 특정 구현 예의 회로도이다.
도 5는 본 개시의 일부 실시예들에 의해 제공되는 시프트 레지스터 유닛의 신호 타이밍도이다.
도 6a 내지 도 6d는 도 3에 예시된 바와 같은 시프트 레지스터 유닛의, 도 5에 예시된 바와 같은 4개의 기간에 대응하는, 회로도들 각각이다.
도 7은 도 4에 예시된 바와 같은 시프트 레지스터 유닛의, 도 5에 예시된 바와 같은 리셋 홀드 기간에 대응하는, 회로도이다.
도 8은 본 개시의 일부 실시예들에 의해 제공되는 시프트 레지스터 유닛의 회로도이다.
도 9는 본 개시의 일부 실시예들에 의해 제공되는 다른 시프트 레지스터 유닛의 회로도이다.
도 10은 본 개시의 일부 실시예들에 의해 제공되는 게이트 구동 회로의 개략적 블록도이다.
도 11은 본 개시의 일부 실시예들에 의해 제공되는 디스플레이 디바이스의 개략적 블록도이다.
도 12는 본 개시의 일부 실시예들에 의해 제공되는 다른 디스플레이 디바이스의 개략적 블록도이다.

개시의 실시예들의 목적들, 기술적 상세들 및 장점들을 분명히 하기 위해, 실시예들의 기술적 해결법들은 개시의 실시예들에 관련되는 도면들과 관련하여 분명히 그리고 완전히 이해가능한 방식으로 설명될 것이다. 명백히, 설명된 실시예들은 개시의 실시예들의 전부가 아닌 일부일 뿐이다. 본원에서의 설명된 실시예들에 기초하여, 본 기술분야의 통상의 기술자들은 임의의 창조적 작업 없이, 다른 실시예(들)를 획득할 수 있으며, 다른 실시예(들)는 개시의 범위 내에 있어야 한다.

달리 정의되지 않는 한, 본원에 사용되는 모든 기술적 및 과학적 용어들은 본 개시가 속하는 본 기술분야의 통상의 기술자에 의해 통상 이해되는 것과 동일한 의미들을 갖는다. 개시를 위한 본 출원의 설명 및 청구항들에 사용되는 용어들 "제1", "제2" 등은 임의의 시퀀스, 양 또는 중요도를 표시하도록 의도되는 것이 아니라, 다양한 구성요소들을 구별하도록 의도된다. 또한, 하나의("a", "an" 등)와 같은 용어들은 양을 제한하도록 의도되는 것이 아니라, 적어도 하나의 존재를 표시하도록 의도된다. 용어들 "구성한다", "구성하는", "포함한다", "포함하는" 등은 이러한 용어들 전에 명시되는 요소들 또는 객체들이 이러한 용어들 후에 열거되는 요소들 또는 객체들 및 그것의 균등물들을 포함하지만, 다른 요소들 또는 객체들을 배제하지 않는 것을 지정하도록 의도된다. 구들 "연결한다", "연결된" 등은 물리적 연결 또는 기계적 연결을 정의하도록 의도되는 것이 아니라, 전기적 연결, 직접 또는 간접을 포함할 수 있다. "위", "아래", "우측", "좌측" 등은 상대 위치 관계를 표시하기 위해서만 사용되고, 설명되는 객체의 위치가 변화될 때, 상대 위치 관계는 적절히 변화될 수 있다.

GOA 회로는 예를 들어, 복수의 TFT를 포함한다. 본 개시의 발명자들은 TFT들이 재료 특성들 및 제조 공정들과 같은 인자들 때문에 누설 현상을 가질 수 있어, GOA 회로의 출력 신호가 나쁜 안정성을 갖고 다른 신호들에 의해 용이하게 간섭될 수 있다는 점을 연구에서 주목했다. 본 개시의 발명자들은 또한 GOA 회로 내의 구성요소들의 상호 결합, 나쁜 전자기 호환성, 회로 구조와 같은 다른 인자들이 또한 출력 신호의 나쁜 안정성과 같은 문제들을 야기할 수 있다는 점을 연구에서 주목했다. 위에 언급된 문제들은 디스플레이 패널의 디스플레이 효과에 영향을 미치고 디스플레이 품질을 감소시킬 수 있다.

본 개시의 적어도 하나의 실시예는 시프트 레지스터 유닛, 게이트 구동 회로 및 디스플레이 디바이스를 제공한다. 일부 예들에서, 시프트 레지스터 유닛은 출력 신호의 안정성을 개선하고, 출력 신호가 다른 신호들에 의해 간섭되는 것을 방지하고, 시프트 레지스터 유닛을 이용하는 게이트 구동 회로를 채택하는 디스플레이 디바이스의 디스플레이 품질을 개선할 수 있다.

상세한 설명은 첨부 도면들을 참조하여 본 개시의 실시예에 대해 아래에 주어질 것이다. 상이한 도면들 내의 동일한 참조 번호들은 설명되었던 동일한 구성요소들을 언급하기 위해 사용된다는 점이 주목되어야 한다.

도 1은 본 개시의 일부 실시예들에 의해 제공되는 시프트 레지스터 유닛의 개략적 블록도이다. 도 1에 예시된 바와 같이, 시프트 레지스터 유닛(10)은 입력 회로(100), 출력 회로(200), 리셋 회로(300), 제어 회로(400) 및 리셋 안정화 회로(500)를 포함한다.

입력 회로(100)는 입력 시작 신호에 응답하여 입력 신호를 제1 노드(N1)로 기입하도록 구성된다. 예를 들어, 입력 회로(100)는 입력 단자(Input) 및 입력 시작 단자(Vs)와 연결될 수 있고 입력 회로(100)는 입력 시작 단자(Vs)에 의해 제공되는 입력 시작 신호의 제어 하에 제1 노드(N1) 및 입력 단자(Input)를 전기적으로 연결하도록 구성되어, 입력 단자(Input)에 의해 제공되는 입력 신호를 제1 노드(N1)로 기입한다. 따라서, 입력 신호가 유효 전기 레벨(대응하는 스위칭 요소를 스위칭 온하기 위한 전기 레벨, 예를 들어, 낮은 전기 레벨)에 있을 때, 제1 노드(N1)의 전기 레벨은 또한 유효 전기 레벨이어서, 스위칭 온될 출력 회로(200)를 제어한다. 물론, 본 개시의 실시예들은 이에 제한되지 않는다. 예를 들어, 다른 예들에서, 입력 시작 신호 및 입력 신호는 동일한 신호일 수 있으며, 즉 입력 단자(Input) 및 입력 시작 단자(Vs)는 동일한 신호 라인에 연결된다.

출력 회로(200)는 제1 노드(N1)의 전기 레벨의 제어 하에 준비 출력 신호를 출력 단자(Output)에 출력하고, 준비 출력 신호를 시프트 레지스터 유닛(10)의 출력 신호로서 취하여, 예를 들어, 출력 단자(Output)와 연결되는 게이트 라인들을 구동하도록 구성된다. 예를 들어, 출력 회로(200)는 준비 출력 단자(Vpre)와 연결될 수 있고 출력 회로(200)는 제1 노드(N1)의 전기 레벨의 제어 하에 스위칭 온되어, 준비 출력 단자(Vpre) 및 출력 단자(Output)를 전기적으로 연결하고, 준비 출력 단자(Vpre)에 의해 제공되는 준비 출력 신호를 출력 단자(Output)에 출력하고 준비 출력 신호를 시프트 레지스터 유닛(10)에 의해 출력되는 스캐닝 신호로서 취하도록 구성된다.

리셋 회로(300)는 제2 노드(N2)의 전기 레벨의 제어 하에 출력 단자(Output)를 리셋하도록 구성된다. 예를 들어, 리셋 회로(300)는 출력 단자(Output)와 연결될 수 있고 리셋 회로(300)는 제2 노드(N2)의 전기 레벨의 제어 하에 리셋 전압 단자 및 출력 단자(Output)를 전기적으로 연결하도록 구성되어, 리셋을 위해 리셋 전압을 출력 단자(Output)에 인가한다. 예를 들어, 제2 노드(N2)의 전기 레벨 신호는 리셋 신호로서 취해지므로, 시프트 레지스터 유닛(10)은 추가 리셋 신호를 필요로 하지 않고, 그 다음 회로 구조는 단순화된다. 예를 들어, 리셋 전압 단자는 리셋 회로(300)와 연결되고 예를 들어, 높은 전압 단자일 수 있다.

제어 회로(400)는 제어 신호에 응답하여 제1 전압 신호를 제2 노드(N2)에 인가하도록 구성된다. 예를 들어, 제어 회로(400)는 제어 단자(Vcon) 및 제1 전압 단자(VGL)와 연결될 수 있고 제어 회로(400)는 제어 단자(Vcon)에 의해 제공되는 제어 신호의 제어 하에 제2 노드(N2) 및 제1 전압 단자(VGL)를 전기적으로 연결하도록 구성되어, 제1 전압 단자(VGL)에 의해 제공되는 제1 전압 신호를 제2 노드(N2)로 기입하고 스위칭 온될 리셋 회로(300)를 제어한다. 제1 전압 단자(VGL)는 예를 들어, 낮은 전기 레벨을 가진 직류 신호를 입력하는 것을 유지하도록 구성될 수 있다는 점이 주목되어야 한다. 이하의 실시예들은 이 점에 있어서 동일하지만, 어떠한 추가 설명도 여기에 주어지지 않을 것이다.

리셋 안정화 회로(500)는 리셋 안정화 신호에 응답하여 제2 전압 신호를 제1 노드(N1)에 인가하도록 구성된다. 예를 들어, 리셋 안정화 회로(500)는 리셋 안정화 단자(Va) 및 제2 전압 단자(VGH)와 연결될 수 있고 리셋 안정화 회로(500)는 리셋 안정화 단자(Va)에 의해 제공되는 리셋 안정화 신호의 제어 하에 제1 노드(N1) 및 제2 전압 단자(VGH)를 전기적으로 연결하여, 제2 전압 단자(VGH)에 의해 제공되는 제2 전압 신호를 제1 노드(N1)에 인가하고, 리셋 홀드 기간 및 후속 기간들에서 제1 노드(N1)를 간헐적으로 충전하고, 출력 회로(200)가 분리되는 것을 확인하도록 구성된다. 제2 전압 단자(VGH)는 예를 들어, 높은 전기 레벨을 가진 직류 신호를 입력하는 것을 유지하도록 구성될 수 있다는 점이 주목되어야 한다. 이하의 실시예들은 이 점에 있어서 동일하므로, 어떠한 추가 설명도 여기에 주어지지 않을 것이다. 예를 들어, 제2 전압 단자(VGH)에 의해 제공되는 신호의 세기는 제1 전압 단자(VGL)에 의해 제공되는 신호의 세기보다 더 크다. 예를 들어, 제2 전압 단자(VGH)는 리셋 전압을 제공하기 위해 리셋 전압 단자로서 취해질 수 있다.

예를 들어, 리셋 안정화 회로(500)가 리셋 홀드 기간 및 후속 기간들에서 제1 노드(N1)를 간헐적으로 충전하는 것, 및 출력 회로(200)가 분리되는 것을 보장하는 것을 허용함으로써, 출력 단자(Output)의 출력 신호가 다른 신호들에 의해 간섭될 때 시프트 레지스터 유닛(10)을 이용하는 디스플레이 디바이스의 감소된 디스플레이 품질 또는 비정상 디스플레이가 회피될 수 있어, 출력 신호의 안정성이 개선되고, 시프트 레지스터 유닛(10)을 이용하는 디스플레이 디바이스의 디스플레이 품질이 개선된다. 예를 들어, 제1 노드(N1)는 출력 회로(200)가 분리되는 것을 확실히 하기 위해 충전되고, 이러한 경우에, 리셋 회로(300)는 아웃 출력을 반송하고, 리셋 회로(300)는 리셋 전압(예를 들어, 높은 전압)을 출력 단자(Output)에 출력하며, 그것에 의해 출력 단자(Output)의 출력 신호가 준비 출력 신호에 의해 간섭되는 것을 방지한다.

도 2는 본 개시의 일부 실시예들에 의해 제공되는 다른 시프트 레지스터 유닛의 개략적 블록도이다. 도 2에 예시된 바와 같이, 시프트 레지스터 유닛(10)은 출력 안정화 회로(600)를 추가로 제공하고, 다른 구조들은 도 1에 예시된 바와 같은 시프트 레지스터 유닛(10) 내의 것들과 실질적으로 동일하다.

출력 안정화 회로(600)는 제1 전압 신호의 제어 하에 출력 단자(Output)에서 신호의 전기 레벨의 변화에 따라 스위칭 온되거나 스위칭 오프되도록 구성된다. 예를 들어, 출력 안정화 회로(600)는 제1 전압 단자(VGL)와 연결되고 입력 회로(100), 출력 회로(200) 및 리셋 안정화 회로(500)와 연결될 수 있다(출력 안정화 회로(600)는 제1 노드(N1) 및 제3 노드(N3)와 연결됨). 예를 들어, 출력 안정화 회로(600)는 제1 전압 단자(VGL)에 의해 제공되는 제1 전압 신호의 제어 하에 스위칭 온되며, 즉 제1 노드(N1) 및 제3 노드(N3)는 전기적으로 연결되어, 입력 회로(100)로부터의 입력 신호 또는 리셋 안정화 회로(500)로부터의 제2 전압 신호는 제1 노드(N1)로 기입될 수 있다. 출력 단자(Output)의 출력 신호가 높은 전기 레벨로부터 낮은 전기 레벨로 변화될 때, 출력 안정화 회로(600)는 출력 신호의 전기 레벨의 변화에 따라 스위칭 오프될 수 있으며, 즉 제1 노드(N1) 및 제3 노드(N3)는 분리되고, 제1 노드(N1)는 부동 상태에 있으며, 그것에 의해 제1 노드(N1)의 누설을 감소시켜, 출력 회로(200)가 스위칭 온되는 것을 보장하고, 출력 단자(Output)의 출력 신호가 다른 신호들에 의해 간섭될 때 시프트 레지스터 유닛(10)을 이용하는 디스플레이 디바이스의 감소된 디스플레이 품질 또는 비정상 디스플레이를 회피하고, 출력 신호의 안정성을 개선하고, 시프트 레지스터 유닛(10)을 이용하는 디스플레이 디바이스의 디스플레이 품질을 개선한다.

본 개시의 실시예에서의 제1 전압 단자(VGL)는 예를 들어, 낮은 전기 레벨을 가진 직류 신호를 입력하는 것을 유지하고, 낮은 전기 레벨을 가진 직류 신호는 제1 전압으로 언급되고; 제2 전압 단자(VGH)는 예를 들어, 높은 전기 레벨을 가진 직류 신호를 입력하는 것을 유지하고, 높은 전기 레벨을 가진 직류 신호는 제2 전압으로 언급된다는 점이 주목되어야 한다. 이하의 실시예들은 이 점에 있어서 동일하고 다시 설명되지 않는다. 예를 들어, 제2 전압의 전압 값은 제1 전압의 전압 값보다 더 크다.

도 3은 도 2에 예시된 바와 같은 시프트 레지스터 유닛의 특정 구현 예의 회로도이다. 설명은 트랜지스터들이 일 예로서 P-형 트랜지스터들인 경우를 취함으로써 이하의 설명에 주어질 것이며, 그것은 본 개시의 실시예들에 관한 제한으로서 해석되지 않아야 한다. 도 3에 예시된 바와 같이, 시프트 레지스터 유닛(10)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제5 내지 제10 트랜지스터들(T5 내지 T10)을 포함하고, 제1 커패시터(C1) 및 제2 커패시터(C2)를 추가로 포함한다.

예를 들어, 도 3에 예시된 바와 같이, 더 상세히, 리셋 안정화 회로(500)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)로 구현될 수 있다. 이러한 실시예에서, 리셋 안정화 신호는 2개의 신호, 즉 제1 리셋 안정화 신호 및 제2 리셋 안정화 신호를 포함한다. 제1 트랜지스터(T1)의 게이트 전극은 제2 노드(N2)의 전기 레벨을 제1 리셋 안정화 신호로서 취하기 위해 제2 노드(N2)와 연결되도록 구성되고; 제1 트랜지스터(T1)의 제1 단자는 제1 클록 신호를 수신하고 제1 클록 신호를 제2 리셋 안정화 신호로서 취하기 위해 제1 클록 신호 라인(CLK1)와 연결되도록 구성되고; 제1 트랜지스터(T1)의 제2 단자는 제2 트랜지스터(T2)의 게이트 전극과 연결되도록 구성된다. 제2 트랜지스터(T2)의 제1 단자는 제2 전압 신호를 수신하기 위해 제2 전압 단자(VGH)와 연결되도록 구성되고, 제2 트랜지스터(T2)의 제2 단자는 제3 노드(N3)와 연결되도록 구성된다(제10 트랜지스터(T10)가 스위칭 온될 때, 제2 트랜지스터(T2)의 제2 단자가 제1 노드(N1)에 직접 연결되는 것이 등가인 점이 주목되어야 함). 본 개시의 실시예에서, 리셋 안정화 회로(500)는 또한 다른 구성요소들로 형성되는 회로(예를 들어, 아래에 설명되는 바와 같은 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 연결 모드)일 수 있다는 점이 주목되어야 한다. 어떠한 제한도 본 개시의 실시예에서 여기에 주어지지 않을 것이다.

제2 노드(N2)의 전기 레벨이 유효 전기 레벨(예를 들어, 낮은 전기 레벨)이고 제1 클록 신호가 또한 유효 전기 레벨에 있을 때, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 둘 다는 스위칭 온되어, 제2 전압 신호를 제3 노드(N3) 및 제1 노드(N1)에 인가하여(이러한 경우에, 제10 트랜지스터(T10)는 스위칭 온됨) 제1 노드(N1)를 충전하며, 그것에 의해 출력 회로(200)가 분리되는 것을 보장한다. 이러한 경우에, 리셋 회로(300)는 제2 전압 단자(VGH)에서의 제2 전압 신호(높은 전기 레벨)를 출력 단자(Output)에 출력한다. 이러한 배열들의 채택에 의해, 출력 단자에 의해 출력되는 전압의 안정성이 개선될 수 있다.

입력 회로(100)는 제5 트랜지스터(T5)로 구현될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 제2 클록 신호를 입력 시작 신호로서 수신하기 위해 제2 클록 신호 라인(CLK2)과 연결되도록 구성되고; 제5 트랜지스터(T5)의 제1 단자는 입력 신호를 수신하기 위해 입력 신호 라인(입력 단자(Input))과 연결되도록 구성되고; 제5 트랜지스터(T5)의 제2 단자는 제3 노드(N3)와 연결되도록 구성된다(제10 트랜지스터(T10)가 스위칭 온될 때, 제5 트랜지스터(T5)의 제2 단자는 제1 노드(N1)에 직접 연결되도록 등가인 점이 주목되어야 함). 제2 클록 신호가 유효 전기 레벨에 있을 때, 제5 트랜지스터(T5)는 스위칭 온되어, 입력 신호를 제3 노드(N3) 및 제1 노드(N1)로 기입한다. 입력 회로(100)는 이러한 경우에 제한되지 않고, 입력 회로(100)는 또한 대응하는 기능들을 실현하기 위해 다른 구성요소들로 형성되는 회로일 수 있다는 점이 주목되어야 한다.

출력 회로(200)는 제6 트랜지스터(T6) 및 제1 커패시터(C1)로 구현될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 제1 노드(N1)와 연결되도록 구성되고; 제6 트랜지스터(T6)의 제1 단자는 제1 클록 신호를 준비 출력 신호로서 수신하기 위해 제1 클록 신호 라인(CLK1)와 연결되도록 구성되고; 제6 트랜지스터(T6)의 제2 단자는 출력 단자(Output)로서 취해지거나 출력 단자(Output)와 전기적으로 연결된다. 제1 커패시터(C1)의 제1 전극은 제6 트랜지스터(T6)의 게이트 전극(제1 노드(N1))과 연결되도록 구성되고, 제1 커패시터(C1)의 제2 전극은 제6 트랜지스터(T6)의 제2 단자(즉 출력 단자(Output))와 연결되도록 구성된다. 제1 노드(N1)의 전기 레벨이 유효 전기 레벨일 때, 제6 트랜지스터(T6)는 스위칭 온되어, 제1 클록 신호를 출력 단자(Output)에 출력한다. 출력 회로(200)는 이러한 경우에 제한되지 않고, 출력 회로(200)는 또한 대응하는 기능들을 실현하기 위해 다른 구성요소들로 형성되는 회로일 수 있다는 점이 주목되어야 한다.

리셋 회로(300)는 제7 트랜지스터(T7) 및 제2 커패시터(C2)로 구현될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 제2 노드(N2)와 연결되도록 구성되고; 제7 트랜지스터(T7)의 제1 단자는 제2 전압 신호를 수신하기 위해 제2 전압 단자(VGH)와 연결되도록 구성되고; 제7 트랜지스터(T7)의 제2 단자는 출력 단자(Output)와 연결되도록 구성된다. 제2 커패시터(C2)의 제1 전극은 제7 트랜지스터(T7)의 게이트 전극(제2 노드(N2))과 연결되도록 구성되고, 제2 커패시터(C2)의 제2 전극은 제7 트랜지스터(T7)의 제1 단자 및 제2 전압 단자(VGH)와 연결되도록 구성된다. 제2 노드(N2)의 전기 레벨이 유효 전기 레벨일 때, 제7 트랜지스터(T7)는 스위칭 온되어, 리셋을 실현하기 위해 제2 전압 신호를 출력 단자(Output)에 인가한다. 제2 커패시터(C2)의 배열은 제2 노드(N2)의 전압을 안정화시키는 것을 도와서, 제7 트랜지스터(T7)를 더 잘 제어한다. 리셋 회로(300)는 이러한 경우에 제한되지 않고, 리셋 회로(300)는 또한 대응하는 기능들을 실현하기 위해 다른 구성요소들로 형성되는 회로일 수 있다는 점이 주목되어야 한다.

제어 회로(400)는 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)로 구현될 수 있다. 실시예에서, 제어 신호는 2개의 신호, 즉 제1 제어 신호 및 제2 제어 신호를 포함한다. 제8 트랜지스터(T8)의 게이트 전극은 제2 클록 신호를 수신하고 제2 클록 신호를 제1 제어 신호로서 취하기 위해 제2 클록 신호 라인(CLK2)과 연결되도록 구성되고; 제8 트랜지스터(T8)의 제1 단자는 제1 전압 신호를 수신하기 위해 제1 전압 단자(VGL)와 연결되도록 구성되고; 제8 트랜지스터(T8)의 제2 단자는 제2 노드(N2)와 연결되도록 구성된다. 제9 트랜지스터(T9)의 게이트 전극은 입력 회로(100)에 의해 입력되는 입력 신호(여기서 제3 노드(N3)에서의 신호임)를 수신하고 입력 신호를 제2 제어 신호로서 취하기 위해 입력 회로(100)(여기서 제5 트랜지스터(T5)임)와 연결되도록 구성되고; 제9 트랜지스터(T9)의 제1 단자는 제2 클록 신호를 수신하기 위해 제2 클록 신호 라인(CLK2)과 연결되도록 구성되고; 제9 트랜지스터(T9)의 제2 단자는 제8 트랜지스터(T8)의 제2 단자와 연결되도록 구성된다. 제2 클록 신호가 제2 클록 신호를 수신하는 스위칭 요소(여기서 제8 트랜지스터(T8)임)를 스위칭 온하기 위한 유효 전기 레벨에 있을 때, 제8 트랜지스터(T8)는 스위칭 온되어, 제1 전압 신호를 제2 노드(N2)로 기입한다. 제3 노드(N3)의 전기 레벨이 유효 전기 레벨일 때, 제9 트랜지스터(T9)는 스위칭 온되어, 제2 클록 신호를 제2 노드(N2)로 기입한다. 이러한 방법은 제2 노드(N2)의 전기 레벨을 제어하기 위해 채택되어, 리셋 회로(300)를 제어한다. 제어 회로(400)은 이러한 경우에 제한되지 않고, 제어 회로(400)는 또한 대응하는 기능들을 실현하기 위해 다른 구성요소들로 형성되는 회로일 수 있다는 점이 주목되어야 한다.

출력 안정화 회로(600)는 제10 트랜지스터(T10)로 구현될 수 있다. 제10 트랜지스터(T10)의 게이트 전극은 제1 전압 신호를 수신하기 위해 제1 전압 단자(VGL)와 연결되도록 구성되고; 제10 트랜지스터(T10)의 제1 단자는 입력 회로(100) 및 리셋 안정화 회로(500)와 연결(제3 노드(N3)에 연결)되도록 구성되고; 제10 트랜지스터(T10)의 제2 단자는 제1 노드(N1)와 연결되도록 구성된다. 제10 트랜지스터(T10)는 제1 전압 신호의 제어 하에 스위칭 온되어, 제1 노드(N1) 및 제3 노드(N3)를 전기적으로 연결하고, 그 다음 입력 회로(100)로부터의 입력 신호 또는 리셋 안정화 회로(500)로부터의 제2 전압 신호는 제1 노드(N1)로 기입될 수 있다. 출력 단자(Output)의 출력 신호가 높은 전기 레벨로부터 낮은 전기 레벨로 변화될 때, 제1 노드(N1)의 전기 레벨은 또한 제1 커패시터(C1)의 부트스트랩 효과 때문에 감소될 수 있고 제1 전압 신호보다 더 낮을 수 있다. 따라서, 제10 트랜지스터(T10)의 게이트-소스 전압(Vgs)은 제10 트랜지스터(T10)의 임계 전압(Vth)(음의 값일 수 있음)보다 더 클 수 있어, 제10 트랜지스터(T10)는 스위칭 오프될 수 있으며, 즉 제1 노드(N1) 및 제3 노드(N3)는 분리된다. 따라서, 제1 노드(N1)는 부동 상태에 있어, 제1 노드(N1)의 누설을 감소시키고, 제6 트랜지스터(T6)가 스위칭 온되는 것을 보장하고, 출력 단자(Output)의 출력 신호의 안정성을 개선한다. 출력 안정화 회로(600)는 이러한 경우에 제한되지 않고, 출력 안정화 회로(600)는 또한 대응하는 기능들을 실현하기 위해 다른 구성요소들로 형성되는 회로일 수 있다는 점이 주목되어야 한다. 본 개시의 실시예에서, 출력 안정화 회로(600)(제10 트랜지스터(T10))는 또한 적절히 생략될 수 있고, 이러한 경우에, 제1 노드(N1) 및 제3 노드(N3)는 직접 전기적으로 연결된다는 점이 주목되어야 한다.

출력 안정화 회로(600)가 제10 트랜지스터(T10)로 구현될 때, 제10 트랜지스터(T10)의 게이트 전극은 제1 전압 신호를 수신하기 위해 제1 전압 단자(VGL)와 연결되도록 구성된다는 점이 주목되어야 한다. 예를 들어, 이러한 경우에, 제10 트랜지스터(T10)는 P-형 트랜지스터이다. 물론, 본 개시의 실시예는 이에 제한되지 않는다. 예를 들어, 다른 예에서, 출력 안정화 회로(600)는 또한 출력 안정화 트랜지스터로 구현될 수 있다. 출력 안정화 트랜지스터의 게이트 전극은 제2 전압 신호를 수신하기 위해 제2 전압 단자(VGH)와 연결되도록 구성되고; 출력 안정화 트랜지스터의 제1 단자는 입력 회로(100) 및 리셋 안정화 회로(500)와 연결(제3 노드(N3)에 연결)되도록 구성되고; 출력 안정화 트랜지스터의 제2 단자는 제1 노드(N1)와 연결되도록 구성된다. 예를 들어, 출력 안정화 트랜지스터의 연결 모드는 제10 트랜지스터(T10)의 연결 모드와 유사하며, 출력 안정화 트랜지스터의 게이트 전극에 연결되는 전압 단자의 전기 레벨 및 제10 트랜지스터(T10)의 게이트 전극에 연결되는 전압 단자의 전기 레벨은 상이하다. 아래의 설명에서, 제10 트랜지스터(T10)는 출력 안정화 트랜지스터와 등가이며, P 형 트랜지스터의 게이트 전극과 연결되는 전압 단자의 전기 레벨은 N 형 트랜지스터의 게이트 전극과 연결되는 전압 단자의 전기 레벨과 상이하다.

도 4는 도 2에 예시된 바와 같은 시프트 레지스터 유닛의 다른 특정 구현 예의 회로도이다. 도 4에 예시된 바와 같이, 리셋 안정화 회로(500)의 특정 구현 모드가 상이한 것을 제외하고, 이러한 실시예에서의 시프트 레지스터 유닛(10)은 도 3에 설명된 바와 같이 시프트 레지스터 유닛(100)과 기본적으로 동일하다. 이러한 실시예에서, 리셋 안정화 회로(500)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)로 구현된다. 리셋 안정화 회로는 2개의 신호, 즉 제1 리셋 안정화 신호 및 제2 리셋 안정화 신호를 포함한다.

제3 트랜지스터(T3)의 게이트 전극은 제2 노드(N2)의 전기 레벨을 제1 리셋 안정화 신호로서 취하기 위해 제2 노드(N2)와 연결되도록 구성되고; 제3 트랜지스터(T3)의 제1 단자는 제2 전압 신호를 수신하기 위해 제2 전압 단자(VGH)와 연결되도록 구성되고; 제3 트랜지스터(T3)의 제2 단자는 제4 트랜지스터(T4)의 제1 단자와 연결되도록 구성된다. 제4 트랜지스터(T4)의 게이트 전극은 제1 클록 신호를 제2 리셋 안정화 신호로서 수신하기 위해 제1 클록 신호 라인(CLK1)과 연결되도록 구성되고, 제4 트랜지스터(T4)의 제2 단자는 제3 노드(N3)와 연결되도록 구성된다(제10 트랜지스터(T10)가 스위칭 온될 때, 제4 트랜지스터(T4)의 제2 단자는 제1 노드(N1)에 직접 연결되는 것이 등가인 점이 주목되어야 함). 제2 노드(N2)의 전기 레벨이 유효 전기 레벨이고 제1 클록 신호의 전기 레벨이 또한 유효 전기 레벨일 때, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 둘 다는 스위칭 온되어, 제2 전압 신호를 제3 노드(N3) 및 제1 노드(N1)에 인가하여(이러한 경우에, 제10 트랜지스터(T10)는 스위칭 온됨) 제1 노드(N1)를 충전하며, 그것에 의해 출력 회로(200)가 분리되는 것을 보장하고 출력 신호의 안정성을 개선한다.

본 개시의 실시예들의 설명에서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)는 실제로 존재하는 구성요소들을 표현하지 않고, 회로도에서 관련된 전기적 연결들의 결합을 표현하도록 의도된다는 점이 주목되어야 한다.

본 개시의 실시예에서 채택되는 모든 트랜지스터들은 동일한 특성들을 가진 TFT들, 전계 효과 트랜지스터들(field-effect transistors)(FETs) 또는 다른 스위칭 요소들일 수 있다는 점이 주목되어야 한다. 설명은 본 개시의 실시예에서 채택되는 트랜지스터들이 일 예로서 박막 트랜지스터들인 경우를 취함으로써 본 개시의 실시예에서 주어진다. 본원에서 채택되는 트랜지스터의 소스 전극 및 드레인 전극은 구조에 있어서 대칭일 수 있으므로, 트랜지스터의 소스 전극 및 드레인 전극은 구조에 있어서 구별가능하지 않다. 본 개시의 실시예에서, 게이트 전극을 제외하고 트랜지스터의 2개의 단자를 구별하기 위해, 하나의 단자는 제1 단자로서 직접 설명되고 다른 단자는 제2 단자로서 직접 설명된다.

예를 들어, 일 예에서, 제1 내지 제10 트랜지스터들(T1 내지 T10)는 P-형 트랜지스터들이고, P-형 트랜지스터들의 활성 층들의 재료는 저온 폴리실리콘(low-temperature polysilicon)(LTPS) 또는 다른 적절한 재료일 수 있다. 예를 들어, 다른 예에서, 제1 내지 제9 트랜지스터들(T1 내지 T9)은 P-형 트랜지스터들이고, 제10 트랜지스터(T10)는 N-형 트랜지스터이다. 이러한 경우에, 제1 내지 제9 트랜지스터들(T1 내지 T9)의 활성 층들의 재료는 LTPS 또는 다른 적절한 재료일 수 있고, 제10 트랜지스터(T10)의 활성 층의 재료는 산화물일 수 있으며, 예를 들어, 제10 트랜지스터(T10)의 활성 층의 재료는 금속 산화물 또는 저온 다결정 산화물(low-temperature polycrystalline oxide)(LTPO)일 수 있다. 제10 트랜지스터(T10)는 N-형 트랜지스터를 채택하고, 작은 누설 전류를 갖고, 저온 다결정 산화물(LTPO) 기술에 의해 구현될 수 있다.

예를 들어, 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 누설 전류를 추가로 감소시키기 위해 듀얼 게이트 TFT들을 채택할 수 있다. 물론, 그리고 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 이러한 경우에 제한되지 않고, 본 개시의 실시예들에서, 트랜지스터들은 듀얼 게이트 TFT들을 채택할 수 있고 또한 다른 타입들의 트랜지스터들을 채택할 수 있다.

본 개시의 실시예에서는 모든 트랜지스터들이 일 예로서 P-형 트랜지스터들인 경우를 취함으로써 설명된다. 이러한 경우에, 트랜지스터의 제1 단자는 소스 전극이고; 제2 단자는 드레인 전극이다. 본 개시는 이를 포함하지만 이에 제한되지 않는다는 점이 주목되어야 한다. 예를 들어, 본 개시의 실시예에 의해 제공되는 시프트 레지스터 유닛(10) 내의 하나 이상의 트랜지스터는 또한 N-형 트랜지스터를 채택할 수 있다. 이러한 경우에, 트랜지스터의 제1 단자는 드레인 전극이고; 제2 단자는 소스 전극이다. 본 개시의 실시예에서 대응하는 트랜지스터들의 단자들의 연결들을 참조하여 선택된 타입의 트랜지스터들의 단자들을 대응적으로 연결하고, 대응하는 높은 전압 신호를 낮은 전압 신호로 대체하거나 대응하는 낮은 전압 신호를 높은 전압 신호로 대체하는 것만이 필요하다. N-형 트랜지스터가 채택될 때, IGZO는 TFT의 활성 층으로서 채택될 수 있다. LTPS 또는 비정질 실리콘(예컨대 수소화된 비정질 실리콘)이 TFT의 활성 층으로서 취해지는 경우와 비교하여, 트랜지스터의 크기는 효과적으로 감소될 수 있고 누설 전류는 회피될 수 있다.

도 5는 본 개시의 일부 실시예들에 의해 제공되는 시프트 레지스터 유닛의 신호 타이밍도이다. 설명은 도 5에 예시된 바와 같은 신호 타이밍도를 참조하여 도 3에 예시된 바와 같은 시프트 레지스터 유닛(10)의 작동 원리에 대해 아래에 주어지고, 설명은 트랜지스터들이 일 예로서 P-형 트랜지스터들인 경우를 취함으로써 여기에 주어지지만, 본 개시의 실시예는 이에 제한되지 않는다.

도 5에 예시된 바와 같이, 신호 타이밍은 4개의 기간: 즉 입력 기간 1, 출력 기간 2, 리셋 기간 3 및 리셋 홀드 기간 4를 포함한다. 도 5는 각각의 기간에서 신호들의 타이밍 파형들을 예시한다.

도 6a 내지 도 6d는 도 3에 예시된 바와 같이 시프트 레지스터 유닛(10)이 위에 언급된 4개의 기간에 있을 때의 개략도들 각각인 점이 주목되어야 한다. 도 6a는 도 3에 예시된 바와 같이 시프트 레지스터 유닛(10)이 입력 기간 1에 있을 때의 개략도이다. 도 6b는 도 3에 예시된 바와 같은 시프트 레지스터 유닛(10)이 출력 기간 2에 있을 때의 개략도이다. 도 6c는 도 3에 예시된 바와 같은 시프트 레지스터 유닛(10)이 리셋 기간 3에 있을 때의 개략도이다. 도 6d는 도 3에 예시된 바와 같이 시프트 레지스터 유닛(10)이 리셋 홀드 기간 4에 있을 때의 개략도이다.

게다가, 도 6a 내지 도 6d에 점선들에 의해 마킹되는 모든 트랜지스터들은 점선들에 의해 마킹되는 트랜지스터들이 대응하는 기간(들)에서 오프 상태에 있는 것을 표시하고, 도 6a 내지 도 6d에 화살표들을 가진 점선들은 대응하는 기간(들)에서 시프트 레지스터 유닛의 전류의 방향을 표현한다. 설명은 도 6a 내지 도 6d에 예시된 바와 같은 트랜지스터들이 일 예로서 P-형 트랜지스터들이며, 즉, 트랜지스터들의 게이트 전극들이 턴 온된 전기 레벨(여기서 낮은 전기 레벨인 유효 전기 레벨)로 적용될 때 트랜지스터들이 스위칭 온되고 트랜지스터들의 게이트 전극들이 턴 오프된 전기 레벨(여기서 높은 전기 레벨인 무효 전기 레벨)로 적용될 때 트랜지스터들이 스위칭 오프되는 경우를 취함으로써 주어진다. 이하의 실시예들은 이 점에 있어서 동일하므로, 어떠한 추가 설명도 여기에 주어지지 않을 것이다.

입력 기간 1, 리셋 기간 3 및 리셋 홀드 기간 4에서, 출력 단자(Output)는 높은 전기 레벨들을 출력하고; 출력 기간 2에서, 출력 단자(Output)는 높은 전기 레벨을 처음에 출력하고 그 다음 낮은 전기 레벨을 출력한다. 따라서, 본 개시의 실시예에 의해 제공되는 시프트 레지스터 유닛은 시프트 레지스터 기능을 실현할 수 있다.

입력 기간 1에서, 도 5 및 도 6a에 예시된 바와 같이, 제2 클록 신호는 낮은 전기 레벨에 있으므로, 제5 트랜지스터(T5)는 스위칭 온된다. 제10 트랜지스터(T10)는 제1 전압 신호의 낮은 전기 레벨만큼 스위칭 온된다. 입력 단자(Input)로부터의 입력 신호는 제1 노드(N1)로 기입되고, 이러한 경우에, 제1 노드(N1)는 낮은 전기 레벨에 있다. 제6 트랜지스터(T6)는 제1 노드(N1)의 낮은 전기 레벨만큼 스위칭 온되고, 제1 클록 신호는 출력 단자(Output)에 출력된다. 제8 트랜지스터(T8)는 제2 클록 신호의 낮은 전기 레벨만큼 스위칭 온되어, 제1 전압 신호를 제2 노드(N2)로 기입한다. 제9 트랜지스터(T9)는 제3 노드(N3)의 낮은 전기 레벨만큼 스위칭 온되어, 제2 클록 신호를 제2 노드(N2)로 기입한다. 이러한 경우에, 제2 클록 신호 및 제1 전압 신호 둘 다는 낮은 전기 레벨에 있으므로, 제2 노드(N2)는 낮은 전기 레벨에 있다. 제7 트랜지스터(T7)는 제2 노드(N2)의 낮은 전기 레벨만큼 스위칭 온되어, 제2 전압 신호를 출력 단자(Output)에 출력한다. 제1 트랜지스터(T1)는 제2 노드(N2)의 낮은 전기 레벨만큼 스위칭 온되어, 제1 클록 신호를 제2 트랜지스터(T2)의 게이트 전극으로 기입한다. 제2 트랜지스터(T2)는 제1 클록 신호의 높은 전기 레벨만큼 스위칭 오프된다.

도 6a에 예시된 바와 같이, 입력 기간 1에서, 출력 경로(도 6a에 화살표들을 가진 점선들에 의해 예시된 바와 같음)가 형성되고, 출력 단자(Output)는 높은 전기 레벨을 출력한다(이러한 경우에, 제1 클록 신호 및 제2 클록 신호 둘 다는 높은 전기 레벨에 있음).

출력 기간 2의 초기 기간에, 도 5 및 도 6b에 예시된 바와 같이, 제2 클록 신호는 제1 클록 신호와 비교하여 미리 변화되고(미리 높은 전기 레벨로 변화되고), 제5 트랜지스터(T5) 및 제8 트랜지스터(T8) 둘 다는 제2 클록 신호의 높은 전기 레벨만큼 스위칭 오프된다. 제3 노드(N3)는 이전 기간에서 전위(낮은 전기 레벨)를 유지하고, 제9 트랜지스터(T9)는 온 상태를 유지한다. 제2 클록 신호는 제2 노드(N2)의 전기 레벨을 올려서, 제7 트랜지스터(T7)를 스위칭 오프한다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 또한 제2 노드(N2)의 높은 전기 레벨의 작용 하에 스위칭 오프된다. 제1 노드(N1)는 이전 기간에서 전위(낮은 전기 레벨)를 유지하고; 제6 트랜지스터(T6)는 온 상태를 유지하고; 제1 클록 신호는 출력 단자(Output)에 출력되고; 출력 단자(Output)는 높은 전기 레벨을 출력한다(이러한 경우에, 제1 클록 신호는 높은 전기 레벨에 있음).

예를 들어, 제1 클록 신호 및 제2 클록 신호(하나의 높은 전기 레벨 신호 및 하나의 낮은 전기 레벨 신호를 포함함)의 각각의 펄스 기간에 대해서와 같이, 높은 전기 레벨 신호의 지속은 낮은 전기 레벨 신호의 지속과 동등하지 않으므로, 제2 클록 신호는 제1 클록 신호와 비교하여 미리 변화될 수 있거나 제1 클록 신호는 제2 클록 신호와 비교하여 미리 변화될 수 있다. 예를 들어, 제1 클록 신호 및 제2 클록 신호에 대해서와 같이, 높은 전기 레벨 신호의 지속은 낮은 전기 레벨 신호의 지속보다 더 크다.

제1 클록 신호가 낮은 전기 레벨로 변화될 때, 즉, 출력 기간 2의 다른 기간들에(즉 출력 기간 2의 초기 기간 후 및 리셋 기간 3 전의 기간에), 출력 단자(Output)는 낮은 전기 레벨 신호를 출력한다. 제1 커패시터(C1)의 2개의 전극은 제1 노드(N1) 및 출력 단자(Output)와 각각 연결된다. 이러한 경우에, 제1 노드(N1)는 제5 트랜지스터(T5) 및 제2 트랜지스터(T2)가 스위칭 오프되기 때문에 부동 상태에 있다. 제1 커패시터(C1)의 부트스트랩 효과 때문에, 제1 노드(N1)의 전기 레벨은 출력 단자(Output)의 출력 신호의 전기 레벨의 감소와 함께 추가로 감소될 수 있다. 제1 노드(N1)의 전기 레벨이 추가로 감소된 후에, 전기 레벨은 제10 트랜지스터(T10)를 스위칭 오프하기 위해, 제1 전압 신호보다 더 낮을 수 있다. 이러한 배열은 제1 노드(N1)의 누설을 감소시키고 그 다음 출력 단자(Output)의 출력 신호의 안정성을 개선하기 위해 출력 기간 2에서 제1 노드(N1) 및 제3 노드(N3)를 분리할 수 있다. 다시 말해, 본 개시의 일부 실시예들에 의해 제공되는 시프트 레지스터 유닛은 유효 전기 레벨 출력 기간(예를 들어, 출력 기간 2에서 낮은 전기 레벨을 출력하기 위한 기간)에서 출력되는 신호의 안정성을 개선(예를 들어, 낮은 전기 레벨 신호의 안정성을 개선)할 수 있다. 예를 들어, 제5 트랜지스터(T5) 및 제10 트랜지스터(T10)는 또한 제1 노드(N1)의 누설을 감소시켜, 유효 전기 레벨 출력 기간에서 출력되는 신호의 안정성을 추가로 개선하기 위해 듀얼 게이트 구조를 채택할 수 있다.

예를 들어, 제2 클록 신호는 제1 클록 신호와 비교하여 미리 변화되고(미리 높은 전기 레벨로 변화되고), 전진 시간(Δt)은 제1 클록 신호 또는 제2 클록 신호의 높은 전기 레벨의 유효 시간의 약 5% 내지 25%이고, 다른 예에 대해, 제1 클록 신호 또는 제2 클록 신호의 높은 전기 레벨의 유효 시간의 10% 내지 20%이다. 물론, 전진 시간(Δt)은 이러한 경우들에 제한되지 않고, 전진 시간(Δt)은 또한 실제 요구들에 따라 결정될 수 있고, 어떠한 제한도 본 개시의 실시예에서 여기에 주어지지 않을 것이다.

도 6b에 예시된 바와 같이, 출력 경로(도 6b에 화살표들을 가진 점선들에 의해 예시된 바와 같음)는 출력 기간 2에서 형성되고; 출력 기간 2의 초기 기간에, 출력 단자(Output)는 높은 전기 레벨을 출력하고(이러한 경우에, 제1 클록 신호는 높은 전기 레벨에 있음); 초기 기간을 제외한 출력 기간 2의 다른 기간들(즉 출력 기간 2의 초기 기간 후 및 리셋 기간 3 전의 기간)에, 출력 단자(Output)는 낮은 전기 레벨을 출력한다(이러한 경우에, 제1 클록 신호는 낮은 전기 레벨에 있음).

리셋 기간 3에서, 도 5 및 도 6c에 예시된 바와 같이, 제1 클록 신호는 제2 클록 신호와 비교하여 미리 변화되고(미리 높은 전기 레벨로 변화되고), 출력 단자(Output)의 출력 신호는 높은 전기 레벨로 변화된다. 유사하게, 제1 커패시터(C1)의 부트스트랩 효과 때문에, 제1 노드(N1)의 전기 레벨은 또한 대응적으로 변화되어, 제10 트랜지스터(T10)를 스위칭 온하고 제1 노드(N1) 및 제3 노드(N3)를 전기적으로 연결한다. 예를 들어, 제1 클록 신호는 제2 클록 신호와 비교하여 미리 변화되고(미리 높은 전기 레벨로 변화되고), 전진 시간(Δt)은 위에 설명된 바와 같은 전진 시간과 동일하다.

제2 클록 신호가 낮은 전기 레벨로 변화될 때, 제8 트랜지스터(T8)는 스위칭 온되고; 제1 전압 신호는 제2 노드(N2)의 전기 레벨을 내리고; 제7 트랜지스터(T7)는 제2 노드(N2)의 낮은 전기 레벨만큼 스위칭 온되고; 제2 전압 신호는 출력 단자(Output)에 출력되고; 출력 단자(Output)의 출력 신호는 높은 전기 레벨을 여전히 유지한다. 제5 트랜지스터(T5)는 제2 클록 신호의 낮은 전기 레벨만큼 스위칭 온되고, 입력 신호는 제3 노드(N3) 및 제1 노드(N1)에서 전기 레벨을 올려서, 제6 트랜지스터(T6)를 스위칭 오프한다. 이러한 경우에, 제1 트랜지스터(T1)는 제2 노드(N2)에서 낮은 전기 레벨만큼 스위칭 온되고; 제2 트랜지스터(T2)는 제1 클록 신호의 높은 전기 레벨만큼 스위칭 오프되고; 제9 트랜지스터(T9)는 제3 노드(N3)에서 높은 전기 레벨만큼 스위칭 오프된다.

도 6c에 예시된 바와 같이, 리셋 기간 3에서, 리셋 경로(도 6c에서 화살표들을 가진 점선들에 의해 예시된 바와 같음)가 형성되고, 출력 단자(Output)는 높은 전기 레벨을 출력한다.

리셋 홀드 기간 4에서, 도 5 및 도 6d에 예시된 바와 같이, 제2 클록 신호는 높은 전기 레벨에 있어, 제5 트랜지스터(T5) 및 제8 트랜지스터(T8)를 스위칭 오프한다. 제2 노드(N2)는 이전 기간의 전위(낮은 전기 레벨)를 유지하므로, 제7 트랜지스터(T7)는 온 상태를 유지하고, 출력 단자(Output)의 출력 신호는 높은 전기 레벨에 여전히 있다. 제3 노드(N3)는 이전 기간의 전위(높은 전기 레벨)를 유지하고, 제9 트랜지스터(T9)는 제3 노드(N3)에서 높은 전기 레벨만큼 스위칭 오프된다. 제1 트랜지스터(T1)는 제2 노드(N2)에서 낮은 전기 레벨만큼 스위칭 온된다.

제1 클록 신호가 낮은 전기 레벨로 변화될 때, 제2 트랜지스터(T2)는 스위칭 온되어, 제2 전압 신호를 제3 노드(N3) 및 제1 노드(N1)에 인가하여 제1 노드(N1)를 충전한다. 제6 트랜지스터(T6)는 제1 노드(N1)의 높은 전기 레벨만큼 스위칭 오프된다. 후속 기간들에서, 제1 클록 신호가 낮은 전기 레벨에 있을 때마다, 제2 트랜지스터(T2)는 스위칭 온되고, 제1 노드(N1)는 충전된다. 이러한 배열들의 채택에 의해, 제1 노드(N1)는 제6 트랜지스터(T6)가 스위칭 오프되는 것을 보장하고 그 다음 출력 단자(Output)의 출력 신호의 안정성을 개선하기 위해 간헐적으로 충전될 수 있다. 예를 들어, 본 개시의 일부 실시예들에 의해 제공되는 시프트 레지스터 유닛은 리셋 홀드 기간에서 출력되는 신호의 안정성을 개선(예를 들어, 높은 전기 레벨 신호의 안정성을 개선)할 수 있고, 그 다음 예를 들어, 높은 전기 레벨 신호의 안정한 출력의 시간을 연장할 수 있다.

도 6d에 예시된 바와 같이, 리셋 홀드 기간 4에서, 리셋 경로 및 제1 노드(N1)를 충전하기 위한 경로(도 6d에 화살표를 가진 점선에 의해 예시된 바와 같음)가 형성되고; 출력 단자(Output)는 높은 전기 레벨을 출력하는 것을 유지하고; 제1 노드(N1)는 제6 트랜지스터(T6)가 스위칭 오프되는 것을 보장하기 위해 충전된다.

도 7은 도 4에 예시된 바와 같은 시프트 레지스터 유닛의, 도 5에서의 리셋 홀드 기간에 대응하는, 회로도이다. 설명은 도 5에 예시된 바와 같은 신호 타이밍도를 참조하여 도 4에 예시된 바와 같은 시프트 레지스터 유닛(10)의 작동 원리에 대해 아래에 주어질 것이고, 설명은 트랜지스터들이 일 예로서 P-형 트랜지스터들인 경우를 취함으로써 여기에 주어지지만, 본 개시의 실시예는 이에 제한되지 않는다.

게다가, 도 7에 점선들에 의해 마킹되는 모든 트랜지스터들은 점선들에 의해 마킹되는 트랜지스터들이 대응하는 기간(들)에서 오프 상태에 있는 것을 표시하고, 도 7에 화살표들을 가진 점선들은 대응하는 기간(들)에서 시프트 레지스터 유닛의 전류의 방향을 표현한다. 설명은 도 7에 예시된 바와 같은 트랜지스터들이 일 예로서 모든 P-형 트랜지스터들이며, 즉, 트랜지스터들의 게이트 전극들이 턴 온된 전기 레벨(여기서 낮은 전기 레벨인 유효 전기 레벨)로 적용될 때 트랜지스터들이 스위칭 온되고 트랜지스터들의 게이트 전극들이 턴 오프된 전기 레벨(여기서 높은 전기 레벨인 무효 전기 레벨)로 적용될 때 트랜지스터들의 스위칭 오프되는 경우를 취함으로써 주어진다. 이하의 실시예들은 이 점에 있어서 동일하므로, 어떠한 추가 설명도 여기에 주어지지 않을 것이다.

입력 기간 1, 출력 기간 2 및 리셋 기간 3에서, 제1 클록 신호 및 제2 노드(N2)의 전기 레벨이 동시에 낮은 전기 레벨이 아니기 때문에, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 동시에 스위칭 온될 수 없으므로, 제2 전압 단자(VGH)의 제2 전압 신호는 제3 노드(N3)에 인가될 수 없다. 입력 기간 1, 출력 기간 2 및 리셋 기간 3에서, 시프트 레지스터 유닛(10)의 작동 원리는 도 3에 예시된 바와 같은 시프트 레지스터 유닛(10)의 작동 원리와 유사하므로, 어떠한 추가 설명도 여기에 주어지지 않을 것이다.

리셋 홀드 기간 4에서, 도 5 및 도 7에 예시된 바와 같이, 제2 클록 신호는 높은 전기 레벨에 있어, 제5 트랜지스터(T5) 및 제8 트랜지스터(T8)를 스위칭 오프한다. 제2 노드(N2)는 이전 기간의 전위(낮은 전기 레벨)를 유지하므로, 제7 트랜지스터(T7)는 온 상태를 유지하고, 출력 단자(Output)의 출력 신호는 높은 전기 레벨에 여전히 있다. 제3 노드(N3)는 이전 기간의 전위(높은 전기 레벨)를 유지하고, 제9 트랜지스터(T9)는 제3 노드(N3)에서 높은 전기 레벨만큼 스위칭 오프된다. 제3 트랜지스터(T3)는 제2 노드(N2)에서 낮은 전기 레벨만큼 스위칭 온된다.

제1 클록 신호가 낮은 전기 레벨로 변화될 때, 제4 트랜지스터(T4)는 스위칭 온되어, 제2 전압 신호를 제3 노드(N3) 및 제1 노드(N1)에 인가하여 제1 노드(N1)를 충전한다. 제6 트랜지스터(T6)는 제1 노드(N1)의 높은 전기 레벨만큼 스위칭 오프된다. 후속 기간들에서, 제1 클록 신호가 낮은 전기 레벨에 있을 때마다, 제4 트랜지스터(T4)는 스위칭 온되고, 제1 노드(N1)는 충전된다. 이러한 배열들의 채택에 의해, 제1 노드(N1)는 제6 트랜지스터(T6)가 스위칭 오프되는 것을 보장하고 그 다음 출력 단자(Output)의 출력 신호의 안정성을 개선하기 위해 간헐적으로 충전될 수 있다.

도 7에 예시된 바와 같이, 리셋 홀드 기간 4에서, 리셋 경로 및 제1 노드(N1)를 충전하기 위한 경로(도 7에 화살표들을 가진 점선들에 의해 예시된 바와 같음)가 형성되고; 출력 단자(Output)는 높은 전기 레벨을 출력하는 것을 유지하고; 제1 노드(N1)는 제6 트랜지스터(T6)가 스위칭 오프되는 것을 보장하기 위해 충전된다.

본 개시의 적어도 하나의 실시예는 시프트 레지스터 유닛을 추가로 제공하며, 이 유닛은 제11 내지 제18 트랜지스터들, 제3 커패시터 및 제4 커패시터를 포함한다. 시프트 레지스터 유닛은 출력 신호의 안정성을 개선하고, 출력 신호가 다른 신호들에 의해 간섭되는 것을 방지하고, 디스플레이 품질을 개선할 수 있다.

도 8은 본 개시의 일부 실시예들에 의해 제공되는 시프트 레지스터 유닛의 회로도이다. 도 8에 예시된 바와 같이, 시프트 레지스터 유닛(10)은 제11 내지 제18 트랜지스터들(T11 내지 T18), 제3 커패시터(C3) 및 제4 커패시터(C4)를 포함한다.

제11 트랜지스터(T11)의 게이트 전극은 제1 노드(N1)와 연결되도록 구성되고; 제11 트랜지스터(T11)의 제1 단자는 제1 클록 신호를 수신하기 위해 제1 클록 신호 라인(CLK1)과 연결되도록 구성되고; 제11 트랜지스터(T11)의 제2 단자는 출력 단자(Output)와 연결되도록 구성된다. 제3 커패시터(C3)의 제1 전극은 제11 트랜지스터(T11)의 게이트 전극(제1 노드(N1))과 연결되도록 구성되고, 제3 커패시터(C3)의 제2 전극은 제11 트랜지스터(T11)의 제2 단자(출력 단자(Output))와 연결되도록 구성된다.

제12 트랜지스터(T12)의 게이트 전극은 제1 전압 신호를 수신하기 위해 제1 전압 단자(VGL)와 연결되도록 구성되고; 제12 트랜지스터(T12)는 제1 단자 및 제2 단자를 추가로 포함하고; 제12 트랜지스터(T12)의 제2 단자는 제1 노드(N1)와 연결되도록 구성된다. 제13 트랜지스터(T13)의 게이트 전극은 제2 클록 신호를 수신하기 위해 제2 클록 신호 라인(CLK2)과 연결되도록 구성되고; 제13 트랜지스터(T13)의 제1 단자는 입력 신호를 수신하기 위해 입력 단자(Input)와 연결되도록 구성되고; 제13 트랜지스터(T13)의 제2 단자는 제12 트랜지스터(T12)의 제1 단자와 연결되도록 구성된다.

제14 트랜지스터(T14)의 게이트 전극은 제2 노드(N2)와 연결되도록 구성되고; 제14 트랜지스터(T14)의 제1 단자는 제2 전압 신호를 수신하기 위해 제2 전압 단자(VGH)와 연결되도록 구성되고; 제14 트랜지스터(T14)의 제2 단자는 제11 트랜지스터(T11)의 제2 단자(출력 단자(Output))와 연결되도록 구성된다. 제4 커패시터(C4)의 제1 전극은 제14 트랜지스터(T14)의 게이트 전극(제2 노드(N2))과 연결되도록 구성되고, 제4 커패시터(C4)의 제2 전극은 제14 트랜지스터(T14)의 제1 단자(제2 전압 단자(VGH))와 연결되도록 구성된다.

제15 트랜지스터(T15)의 게이트 전극은 제2 노드(N2)와 연결되도록 구성되고, 제15 트랜지스터(T15)의 제1 단자는 제1 클록 신호를 수신하기 위해 제1 클록 신호 라인(CLK1)과 연결되도록 구성된다. 제16 트랜지스터(T16)의 게이트 전극은 제15 트랜지스터(T15)의 제2 단자와 연결되도록 구성되고; 제16 트랜지스터(T16)의 제1 단자는 제2 전압 신호를 수신하기 위해 제2 전압 단자(VGH)와 연결되도록 구성되고; 제16 트랜지스터(T16)의 제2 단자는 제12 트랜지스터(T12)의 제1 단자와 연결되도록 구성된다.

제17 트랜지스터(T17)의 게이트 전극은 제2 클록 신호를 수신하기 위해 제2 클록 신호 라인(CLK2)과 연결되도록 구성되고; 제17 트랜지스터(T17)의 제1 단자는 제1 전압 신호를 수신하기 위해 제1 전압 단자(VGL)와 연결되도록 구성되고; 제17 트랜지스터(T17)의 제2 단자는 제2 노드(N2)와 연결되도록 구성된다. 제18 트랜지스터(T18)의 게이트 전극은 제13 트랜지스터(T13)의 제2 단자와 연결되도록 구성되고; 제18 트랜지스터(T18)의 제1 단자는 제2 클록 신호를 수신하기 위해 제2 클록 신호 라인(CLK2)과 연결되도록 구성되고; 제18 트랜지스터(T18)의 제2 단자는 제2 노드(N2)와 연결되도록 구성된다.

시프트 레지스터 유닛(10)의 작동 원리는 도 5 및 도 6a 내지 도 6d에 설명된 바와 같이 시프트 레지스터 유닛의 작동 원리와 유사하므로, 어떠한 추가 설명도 여기에 주어지지 않을 것이다.

본 개시의 적어도 하나의 실시예는 시프트 레지스터 유닛을 추가로 제공하며, 이 유닛은 제19 내지 제26 트랜지스터들, 제5 커패시터 및 제6 커패시터를 포함한다. 시프트 레지스터 유닛은 출력 신호의 안정성을 개선하고, 출력 신호가 다른 신호들에 의해 간섭되는 것을 방지하고, 디스플레이 품질을 개선할 수 있다.

도 9는 본 개시의 일부 실시예들에 의해 제공되는 다른 시프트 레지스터 유닛의 회로도이다. 도 9에 예시된 바와 같이, 시프트 레지스터 유닛(10)은 제19 내지 제26 트랜지스터들(T19 내지 T26), 제5 커패시터(C5) 및 제6 커패시터(C6)를 포함한다.

제19 트랜지스터(T19)의 게이트 전극은 제1 노드(N1)와 연결되도록 구성되고; 제19 트랜지스터(T19)의 제1 단자는 제1 클록 신호를 수신하기 위해 제1 클록 신호 라인(CLK1)과 연결되도록 구성되고; 제19 트랜지스터(T19)의 제2 단자는 출력 단자(Output)와 연결되도록 구성된다. 제5 커패시터(C5)의 제1 전극은 제19 트랜지스터(T19)의 게이트 전극(제1 노드(N1))과 연결되도록 구성되고, 제5 커패시터(C5)의 제2 전극은 제19 트랜지스터(T19)의 제2 단자(출력 단자(Output))와 연결되도록 구성된다.

제20 트랜지스터(T20)의 게이트 전극은 제1 전압 신호를 수신하기 위해 제1 전압 단자(VGL)와 연결되도록 구성되고; 제20 트랜지스터(T20)는 제1 단자 및 제2 단자를 추가로 포함하고; 제20 트랜지스터(T20)의 제2 단자는 제1 노드(N1)와 연결되도록 구성된다. 제21 트랜지스터(T21)의 게이트 전극은 제2 클록 신호를 수신하기 위해 제2 클록 신호 라인(CLK2)과 연결되도록 구성되고; 제21 트랜지스터(T21)의 제1 단자는 입력 신호를 수신하기 위해 입력 단자(Input)와 연결되도록 구성되고; 제21 트랜지스터(T21)의 제2 단자는 제20 트랜지스터(T20)의 제1 단자와 연결되도록 구성된다.

제22 트랜지스터(T22)의 게이트 전극은 제2 노드(N2)와 연결되도록 구성되고; 제22 트랜지스터(T22)의 제1 단자는 제2 전압 신호를 수신하기 위해 제2 전압 단자(VGH)와 연결되도록 구성되고; 제22 트랜지스터(T22)의 제2 단자는 제19 트랜지스터(T19)의 제2 단자(출력 단자(Output))와 연결되도록 구성된다. 제6 커패시터(C6)의 제1 전극은 제22 트랜지스터(T22)의 게이트 전극(제2 노드(N2))와 연결되도록 구성되고, 제6 커패시터(C6)의 제2 전극은 제22 트랜지스터(T22)의 제1 단자(제2 전압 단자(VGH))와 연결되도록 구성된다.

제23 트랜지스터(T23)의 게이트 전극은 제2 노드(N2)와 연결되도록 구성되고, 제23 트랜지스터(T23)의 제1 단자는 제2 전압 신호를 수신하기 위해 제2 전압 단자(VGH)와 연결되도록 구성된다. 제24 트랜지스터(T24)의 게이트 전극은 제1 클록 신호를 수신하기 위해 제1 클록 신호 라인(CLK1)과 연결되도록 구성되고; 제24 트랜지스터(T24)의 제1 단자는 제23 트랜지스터(T23)의 제2 단자와 연결되도록 구성되고; 제24 트랜지스터(T24)의 제2 단자는 제20 트랜지스터(T20)의 제1 단자와 연결되도록 구성된다.

제25 트랜지스터(T25)의 게이트 전극은 제2 클록 신호를 수신하기 위해 제2 클록 신호 라인(CLK2)과 연결되도록 구성되고; 제25 트랜지스터(T25)의 제1 단자는 제1 전압 신호를 수신하기 위해 제1 전압 단자(VGL)와 연결되도록 구성되고; 제25 트랜지스터(T25)의 제2 단자는 제2 노드(N2)와 연결되도록 구성된다. 제26 트랜지스터(T26)의 게이트 전극은 제21 트랜지스터(T21)의 제2 단자와 연결되도록 구성되고; 제26 트랜지스터(T26)의 제1 단자는 제2 클록 신호를 수신하기 위해 제2 클록 신호 라인(CLK2)과 연결되도록 구성되고; 제26 트랜지스터(T26)의 제2 단자는 제2 노드(N2)와 연결되도록 구성된다.

시프트 레지스터 유닛(10)의 작동 원리는 도 8에 설명된 바와 같이 시프트 레지스터 유닛의 작동 원리와 유사하다. 어떠한 추가 설명도 여기에 주어지지 않을 것이다.

본 개시의 적어도 하나의 실시예는 게이트 구동 회로를 추가로 제공하며, 이 회로는 복수의 캐스케이드 시프트 레지스터 유닛을 포함한다. 복수의 캐스케이드 시프트 레지스터 유닛은 P개의 제1 시프트 레지스터 유닛들을 포함한다. 제1 시프트 레지스터 유닛들은 본 개시의 임의의 실시예에 의해 제공되는 시프트 레지스터 유닛을 각각 채택하고, P는 1보다 더 큰 정수이다. 게이트 구동 회로는 출력 신호의 안정성을 개선하고, 출력 신호가 다른 신호들에 의해 간섭되는 것을 방지하고, 디스플레이 품질을 개선할 수 있다.

도 10은 본 개시의 일부 실시예들에 의해 제공되는 게이트 구동 회로의 개략적 블록도이다. 도 10에 예시된 바와 같이, 게이트 구동 회로(20)는 복수의 캐스케이드 시프트 레지스터 유닛(SRn, SRn+1, SRn+2, SRn+3 등)을 포함한다. 복수의 시프트 레지스터 유닛의 수는 제한되지 않고 실제 요구들에 따라 결정될 수 있다. 예를 들어, 복수의 시프트 레지스터 유닛은 P개의 제1 시프트 레지스터 유닛들을 포함하고, P는 1보다 더 큰 정수이다. 예를 들어, 640×480의 해상도를 가진 디스플레이 디바이스에 대해서와 같이, P는 480과 동등할 수 있고, 대응적으로, 1920×1440의 해상도를 가진 디스플레이 디바이스에 대해서와 같이, P는 1440과 동등할 수 있다. 예를 들어, 제1 시프트 레지스터 유닛들은 본 개시의 임의의 실시예에 의해 제공되는 시프트 레지스터 유닛(10)을 각각 채택한다. 다시 말해, 게이트 구동 회로(20)에서, 시프트 레지스터 유닛들의 일부 또는 전부는 본 개시의 임의의 실시예에 의해 제공되는 시프트 레지스터 유닛(10)을 채택할 수 있다. 게이트 구동 회로(20)는 TFT들과 동일한 제조 공정의 채택에 의해 순차 스캐닝의 구동 기능을 실현하기 위해 디스플레이 디바이스의 어레이 기판 상에 직접 통합될 수 있다.

예를 들어, 복수의 시프트 레지스터 유닛에는 입력 단자(Input) 및 출력 단자(Output)가 각각 제공된다. 예를 들어, 마지막 스테이지를 제외하고, 각각의 스테이지의 시프트 레지스터 유닛의 출력 단자(Output)는 다음 스테이지의 시프트 레지스터 유닛의 입력 단자(Input)와 연결된다. 예를 들어, 제1 스테이지의 시프트 레지스터 유닛의 입력 단자(Input)는 트리거 신호(STV)를 수신하도록 구성된다.

예를 들어, 게이트 구동 회로(20)는 각각의 시프트 레지스터 유닛의 제1 클록 신호 라인(CLK1) 및 제2 클록 신호 라인(CLK2)과 연결되기 위해 제1 시스템 클록(CLK_A) 및 제2 시스템 클록(CLK_B)을 추가로 포함한다. 예를 들어, 특정 스테이지의 시프트 레지스터 유닛(예를 들어, SRn)의 제1 클록 신호 라인(CLK1)이 제1 시스템 클록(CLK_A)과 연결되고 특정 스테이지의 시프트 레지스터 유닛(예를 들어, SRn)의 제2 클록 신호 라인(CLK2)이 제2 시스템 클록(CLK_B)과 연결될 때, 다음 스테이지의 시프트 레지스터 유닛(예를 들어, SRn+1)의 제2 클록 신호 라인(CLK2)은 제1 시스템 클록(CLK_A)과 연결되고 다음 스테이지의 시프트 레지스터 유닛(예를 들어, SRn+1)의 제1 클록 신호 라인(CLK1)은 제2 시스템 클록(CLK_B)과 연결된다. 후속 시프트 레지스터 유닛들 및 제1 시스템 클록(CLK_A) 및 제2 시스템 클록(CLK_B)의 연결 모드는 이것과 유사하여, 시프트 레지스터 유닛들의 출력 단자들(Output)의 출력 신호들이 시프트되고 타이밍에 서로 연결되는 것을 보장한다. 예를 들어, 게이트 구동 회로(20)는 타이밍 컨트롤러를 추가로 포함한다. 타이밍 컨트롤러는 예를 들어, 제1 시스템 클록 신호 및 제2 시스템 클록 신호를 시프트 레지스터 유닛들에 제공하도록 구성되고, 또한 트리거 신호(STV)를 제공하도록 구성될 수 있다.

예를 들어, 게이트 구동 회로(20)가 디스플레이 패널을 구동하기 위해 채택될 때, 게이트 구동 회로(20)는 디스플레이 패널의 일 측면 상에 배치될 수 있다. 예를 들어, 디스플레이 패널은 게이트 라인들의 복수의 행을 포함하고, 게이트 구동 회로(20) 내의 시프트 레지스터 유닛들의 출력 단자들(Output)은 게이트 스캐닝 신호들을 출력하기 위해 게이트 라인들의 복수의 행과 순차적으로 연결되도록 구성될 수 있다. 물론, 게이트 구동 회로들(20)는 또한 양면 구동을 실현하기 위해 디스플레이 패널의 2개의 측면 상에 각각 배치될 수 있다. 어떠한 제한도 본 개시의 실시예에서 게이트 구동 회로(20)의 배열 모드에 대해 주어지지 않을 것이다. 예를 들어, 하나의 게이트 구동 회로(20)는 게이트 라인들의 홀수 행들을 구동하기 위해 디스플레이 패널의 일 측면 상에 배치될 수 있고 다른 게이트 구동 회로(20)는 게이트 라인들의 짝수 행들을 구동하기 위해 디스플레이 패널의 다른 측면 상에 배치될 수 있다.

본 개시의 적어도 하나의 실시예는 디스플레이 디바이스를 추가로 제공하며, 이 디바이스는 본 개시의 임의의 실시예에 의해 제공되는 게이트 구동 회로를 포함한다. 디스플레이 디바이스 내의 게이트 구동 회로의 출력 신호는 양호한 안정성을 갖고; 출력 신호는 다른 신호들에 의해 용이하게 간섭되지 않을 수 있고; 양호한 디스플레이 품질이 달성될 수 있다.

도 11은 본 개시의 일부 실시예들에 의해 제공되는 디스플레이 디바이스의 개략적 블록도이다. 도 11에 예시된 바와 같이, 디스플레이 디바이스(30)는 본 개시의 임의의 실시예에 의해 제공되는 게이트 구동 회로인 게이트 구동 회로(20)를 포함한다. 예를 들어, 디스플레이 디바이스(30)는 액정 패널, 액정 TV, 디스플레이, 유기 발광 다이오드(organic light-emitting diode)(OLED) 패널, OLED TV, 전자 종이 디스플레이 디바이스, 이동 전화, 태블릿 PC, 노트북 컴퓨터, 디지털 앨범 또는 내비게이터와 같은 디스플레이 기능을 갖는 임의의 제품 또는 임의의 구성요소일 수 있다. 어떠한 제한도 본 개시의 실시예에서 여기서 주어지지 않을 것이다. 디스플레이 디바이스(30)의 기술적 효과들은 위에 언급된 실시예에 의해 제공되는 시프트 레지스터 유닛(10) 및 게이트 구동 회로(20)에 관한 대응하는 설명을 언급할 수 있으므로, 어떠한 추가 설명도 여기에 주어지지 않을 것이다.

도 12는 본 개시의 일부 실시예들에 의해 제공되는 다른 디스플레이 디바이스의 개략적 블록도이다. 도 12에 예시된 바와 같이, 디스플레이 디바이스(30)는 디스플레이 패널(3000), 게이트 드라이버(3010), 타이밍 컨트롤러(3020) 및 데이터 드라이버(3030)를 포함한다. 디스플레이 패널(3000)은 복수의 스캐닝 라인(GL) 및 복수의 데이터 라인(DL)의 교차점에 의해 정의되는 복수의 픽셀 유닛(P)을 포함한다. 게이트 드라이버(3010)는 복수의 스캐닝 라인(GL)을 구동하도록 구성된다. 데이터 드라이버(3030)는 복수의 데이터 라인(DL)을 구동하도록 구성된다. 타이밍 컨트롤러(3020)는 디스플레이 디바이스(30)의 외부로부터 입력되는 이미지 데이터(RGB)를 처리하고, 처리된 이미지 데이터(RGB)를 데이터 드라이버(3030)에 제공하고, 게이트 제어 신호(GCS)를 게이트 드라이버(3010)에 출력하고 데이터 제어 신호(DCS)를 데이터 드라이버(3030)에 출력하도록 구성되어, 게이트 드라이버(3010) 및 데이터 드라이버(3030)를 제어한다.

예를 들어, 게이트 드라이버(3010)는 임의의 이전 실시예에 의해 제공되는 게이트 구동 회로(20)를 포함한다. 게이트 구동 회로(20) 내의 복수의 시프트 레지스터 유닛의 출력 단자들(Output)은 복수의 스캐닝 라인(GL)과 대응적으로 연결되고; 제N 스테이지에서의 시프트 레지스터 유닛의 출력 단자(Output)는 또한 입력 신호를 제공하기 위해 제N+1 스테이지에서의 시프트 레지스터 유닛의 입력 회로와 연결되고; N은 0보다 더 큰 정수이다. 복수의 스캐닝 라인(GL)은 복수의 행으로 배열되는 픽셀 유닛들(P)과 대응적으로 연결된다. 게이트 구동 회로(20) 내의 시프트 레지스터 유닛들의 출력 단자들(Output)은 출력 신호들을 복수의 스캐닝 라인(GL)에 순차적으로 출력하여, 순차 스캐닝은 디스플레이 패널(3000) 내의 픽셀 유닛들(P)의 복수의 행에 대해 실현될 수 있다.

예를 들어, 데이터 드라이버(3030)는 타이밍 컨트롤러(3020)로부터의 복수의 데이터 제어 신호(DCS)에 따라 타이밍 컨트롤러(3020)로부터 입력되는 디지털 이미지 데이터(RGB)를 데이터 신호들로 변환하기 위해 감마 참조 전압을 채택한다. 데이터 드라이버(3030)는 변환된 데이터 신호들을 복수의 데이터 라인(DL)에 제공한다.

예를 들어, 타이밍 컨트롤러(3020)는 외부로부터 입력되는 이미지 데이터(RGB)를 처리하여, 처리된 이미지 데이터가 디스플레이 패널(3000)의 크기 및 해상도와 매칭되는 것을 허용하고, 그 다음 처리된 이미지 데이터를 데이터 드라이버(3030)에 제공하도록 구성된다. 타이밍 컨트롤러(3020)는 복수의 게이트 제어 신호(GCS) 및 복수의 데이터 제어 신호(DCS)를 발생시키기 위해 디스플레이 디바이스(30)의 외부로부터 입력되는 동기화 신호들(예를 들어, 도트 클록(DCLK), 데이터 인에이블 신호(DE), 수평 동기화 신호 및 수직 동기화 신호)을 채택한다. 타이밍 컨트롤러(3020)는 발생된 게이트 제어 신호들(GCS) 및 발생된 데이터 제어 신호들(DCS)을 게이트 드라이버(3010) 및 데이터 드라이버(3030)에 각각 제공하며 이 신호들은 게이트 드라이버(3010) 및 데이터 드라이버(3030)를 제어하기 위해 각각 구성된다.

예를 들어, 게이트 드라이버(3010) 및 데이터 드라이버(3030)는 반도체 칩들로 구현될 수 있다. 디스플레이 디바이스(30)는 신호 디코딩 회로 및 전압 변환 회로와 같은 다른 구성요소들을 추가로 포함할 수 있다. 구성요소들은 예를 들어, 기존 종래의 구성요소들을 채택할 수 있으므로, 어떠한 추가 설명도 여기에 주어지지 않을 것이다.

본 개시의 적어도 하나의 실시예는 시프트 레지스터 유닛을 구동하기 위한 방법을 추가로 제공하며, 이 방법은 본 개시의 임의의 실시예에 의해 제공되는 시프트 레지스터 유닛(10)을 구동하기 위해 사용될 수 있다. 구동 방법은 시프트 레지스터 유닛(10)의 출력 신호의 안정성을 개선하고, 다른 신호들의 간섭을 회피하고, 그 다음 시프트 레지스터 유닛(10)을 이용하는 디스플레이 디바이스의 디스플레이 품질을 개선할 수 있다.

예를 들어, 구동 방법은 이하의 동작들을 포함한다:

입력 기간에서, 출력 회로(200)를 스위칭 온하기 위해 입력 신호를 제1 노드(N1)로 기입하는 단계;

출력 기간에서, 출력 회로(200)가 클록 신호를 출력 단자(Output)에 출력하는 것을 허용하는 단계;

리셋 기간에서, 출력 단자(Output)를 리셋하기 위해 제2 노드(N2)의 전기 레벨의 제어 하에 리셋 회로(300)를 스위칭 온하는 단계; 및

리셋 홀드 기간에서, 제1 노드(N1)의 전기 레벨의 제어 하에 출력 회로(200)를 스위칭 오프하기 위해 제1 노드(N1)를 충전하는 단계.

구동 방법의 상세한 설명 및 기술적 효과들은 본 개시의 실시예에 의해 제공되는 시프트 레지스터 유닛(10)의 작동 원리에 관한 설명을 언급할 수 있다는 점이 주목되어야 한다. 어떠한 추가 설명도 여기에 주어지지 않을 것이다.

이하의 진술들이 주목되어야 한다:

(1) 첨부 도면들은 본 개시의 실시예(들)와 관련하여 구조(들)만을 수반하고, 다른 구조(들)는 공통 디자인(들)으로 언급될 수 있다.

(2) 어떠한 충돌로 없는 경우에, 일 실시예 또는 상이한 실시예들에서의 특징들이 조합될 수 있다.

위에 설명된 것은 개시의 예시적 실시예들에만 관련되고 개시의 범위를 제한하지 않으며; 개시의 범위들은 첨부 청구항들에 의해 정의된다.

Claims

입력 회로, 출력 회로, 리셋 회로, 제어 회로 및 리셋 안정화 회로를 포함하는 시프트 레지스터 유닛으로서,
상기 입력 회로는 입력 시작 신호에 응답하여 입력 신호를 제1 노드로 기입하도록 구성되고;
상기 출력 회로는 상기 제1 노드의 전기 레벨의 제어 하에 준비 출력 신호를 출력 단자에 출력하도록 구성되고;
상기 리셋 회로는 제2 노드의 전기 레벨의 제어 하에 상기 출력 단자를 리셋하도록 구성되고;
상기 제어 회로는 제어 신호에 응답하여 제1 전압 신호를 상기 제2 노드에 인가하도록 구성되고;
상기 리셋 안정화 회로는 리셋 안정화 신호에 응답하여 제2 전압 신호를 상기 제1 노드에 인가하도록 구성되는
시프트 레지스터 유닛.
제1항에 있어서, 상기 리셋 안정화 회로는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 리셋 안정화 신호는 제1 리셋 안정화 신호 및 제2 리셋 안정화 신호를 포함하고;
상기 제1 트랜지스터의 게이트 전극은 상기 제2 노드의 전기 레벨을 상기 제1 리셋 안정화 신호로서 취하기 위해 상기 제2 노드와 연결되도록 구성되고, 상기 제1 트랜지스터의 제1 단자는 제1 클록 신호를 상기 제2 리셋 안정화 신호로서 수신하기 위해 제1 클록 신호 라인과 연결되도록 구성되고, 상기 제1 트랜지스터의 제2 단자는 상기 제2 트랜지스터의 게이트 전극과 연결되도록 구성되고;
상기 제2 트랜지스터의 제1 단자는 상기 제2 전압 신호를 수신하기 위해 제2 전압 단자와 연결되도록 구성되고, 상기 제2 트랜지스터의 제2 단자는 상기 제1 노드와 연결되도록 구성되는, 시프트 레지스터 유닛.
제1항에 있어서, 상기 리셋 안정화 회로는 제3 트랜지스터 및 제4 트랜지스터를 포함하고, 상기 리셋 안정화 신호는 제1 리셋 안정화 신호 및 제2 리셋 안정화 신호를 포함하고;
상기 제3 트랜지스터의 게이트 전극은 상기 제2 노드의 전기 레벨을 상기 제1 리셋 안정화 신호로서 취하기 위해 상기 제2 노드와 연결되도록 구성되고, 상기 제3 트랜지스터의 제1 단자는 상기 제2 전압 신호를 수신하기 위해 제2 전압 단자와 연결되도록 구성되고, 상기 제3 트랜지스터의 제2 단자는 상기 제4 트랜지스터의 제1 단자와 연결되도록 구성되고;
상기 제4 트랜지스터의 게이트 전극은 제1 클록 신호를 상기 제2 리셋 안정화 신호로서 수신하기 위해 제1 클록 신호 라인과 연결되도록 구성되고, 상기 제4 트랜지스터의 제2 단자는 상기 제1 노드와 연결되도록 구성되는, 시프트 레지스터 유닛.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 입력 회로는 제5 트랜지스터를 포함하고;
상기 제5 트랜지스터의 게이트 전극은 제2 클록 신호를 상기 입력 시작 신호로서 수신하기 위해 제2 클록 신호 라인과 연결되도록 구성되고, 상기 제5 트랜지스터의 제1 단자는 상기 입력 신호를 수신하기 위해 입력 신호 라인과 연결되도록 구성되고, 상기 제5 트랜지스터의 제2 단자는 상기 제1 노드와 연결되도록 구성되는, 시프트 레지스터 유닛.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 출력 회로는 제6 트랜지스터 및 제1 커패시터를 포함하고;
상기 제6 트랜지스터의 게이트 전극은 상기 제1 노드와 연결되도록 구성되고, 상기 제6 트랜지스터의 제1 단자는 제1 클록 신호를 상기 준비 출력 신호로서 수신하기 위해 제1 클록 신호 라인과 연결되도록 구성되고, 상기 제6 트랜지스터의 제2 단자는 상기 출력 단자로서 취해지고;
상기 제1 커패시터의 제1 전극은 상기 제6 트랜지스터의 게이트 전극과 연결되도록 구성되고, 상기 제1 커패시터의 제2 전극은 상기 제6 트랜지스터의 제2 단자와 연결되도록 구성되는, 시프트 레지스터 유닛.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 리셋 회로는 제7 트랜지스터 및 제2 커패시터를 포함하고;
상기 제7 트랜지스터의 게이트 전극은 상기 제2 노드와 연결되도록 구성되고, 상기 제7 트랜지스터의 제1 단자는 상기 제2 전압 신호를 수신하기 위해 제2 전압 단자와 연결되도록 구성되고, 상기 제7 트랜지스터의 제2 단자는 상기 출력 단자와 연결되도록 구성되고;
상기 제2 커패시터의 제1 전극은 상기 제7 트랜지스터의 게이트 전극과 연결되도록 구성되고, 상기 제2 커패시터의 제2 전극은 상기 제7 트랜지스터의 제1 단자와 연결되도록 구성되는, 시프트 레지스터 유닛.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제어 회로는 제8 트랜지스터 및 제9 트랜지스터를 포함하고, 상기 제어 신호는 제1 제어 신호 및 제2 제어 신호를 포함하고;
상기 제8 트랜지스터의 게이트 전극은 제2 클록 신호를 상기 제1 제어 신호로서 수신하기 위해 제2 클록 신호 라인과 연결되도록 구성되고, 상기 제8 트랜지스터의 제1 단자는 상기 제1 전압 신호를 수신하기 위해 제1 전압 단자와 연결되도록 구성되고, 상기 제8 트랜지스터의 제2 단자는 상기 제2 노드와 연결되도록 구성되고;
상기 제9 트랜지스터의 게이트 전극은 상기 입력 회로로부터 입력되는 입력 신호를 수신하고 상기 입력 신호를 상기 제2 제어 신호로서 취하기 위해 상기 입력 회로와 연결되도록 구성되고, 상기 제9 트랜지스터의 제1 단자는 상기 제2 클록 신호를 수신하기 위해 상기 제2 클록 신호 라인과 연결되도록 구성되고, 상기 제9 트랜지스터의 제2 단자는 상기 제8 트랜지스터의 제2 단자와 연결되도록 구성되는, 시프트 레지스터 유닛.
제1항 내지 제3항 중 어느 한 항에 있어서, 출력 안정화 회로를 추가로 포함하고,
상기 출력 안정화 회로는 상기 제1 전압 신호의 제어 하에, 상기 출력 단자에 의해 출력되는 신호의 전기 레벨의 변화에 따라, 스위칭 온되거나 오프되도록 구성되는, 시프트 레지스터 유닛.
제8항에 있어서, 상기 출력 안정화 회로는 제10 트랜지스터를 포함하고;
상기 제10 트랜지스터의 게이트 전극은 상기 제1 전압 신호를 수신하기 위해 제1 전압 단자와 연결되도록 구성되고, 상기 제10 트랜지스터의 제1 단자는 상기 입력 회로 및 상기 리셋 안정화 회로와 연결되도록 구성되고, 상기 제10 트랜지스터의 제2 단자는 상기 제1 노드와 연결되도록 구성되는, 시프트 레지스터 유닛.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 시프트 레지스터 유닛의 트랜지스터들은 P-형 트랜지스터들이고, 상기 P-형 트랜지스터들 각각의 활성 층의 재료는 저온 폴리실리콘을 포함하는, 시프트 레지스터 유닛.
제1항 내지 제3항 중 어느 한 항에 있어서,
출력 안정화 회로를 더 포함하고,
상기 출력 안정화 회로는 출력 안정화 트랜지스터를 포함하고, 상기 출력 안정화 트랜지스터의 게이트 전극은 상기 제2 전압 신호를 수신하기 위해 제2 전압 단자와 연결되도록 구성되고, 상기 출력 안정화 트랜지스터의 제1 단자는 상기 입력 회로 및 상기 리셋 안정화 회로와 연결되도록 구성되고, 상기 출력 안정화 트랜지스터의 제2 단자는 상기 제1 노드와 연결되도록 구성되고,
상기 출력 안정화 트랜지스터는 N-형 트랜지스터이고, 상기 N-형 트랜지스터의 활성 층의 재료는 산화물을 포함하고,
상기 출력 안정화 트랜지스터를 제외하고 상기 시프트 레지스터 유닛의 트랜지스터들은 P-형 트랜지스터들이고, 상기 P-형 트랜지스터들 각각의 활성 층의 재료는 저온 폴리실리콘을 포함하는, 시프트 레지스터 유닛.
제1항에 있어서,
출력 안정화 회로를 더 포함하고,
상기 출력 안정화 회로는 상기 출력 단자에 의해 출력되는 신호의 전기 레벨의 변화에 따라 스위칭 온 또는 오프되도록 구성되고,
상기 제어 회로가 제9 트랜지스터를 포함하고 상기 출력 안정화 회로가 제10 트랜지스터를 포함할 때, 상기 제9 트랜지스터 및 상기 제10 트랜지스터는 듀얼 게이트 박막 트랜지스터들이거나;
상기 제어 회로가 제9 트랜지스터를 포함하고 상기 출력 안정화 회로가 출력 안정화 트랜지스터를 포함할 때, 상기 제9 트랜지스터 및 상기 출력 안정화 트랜지스터는 듀얼 게이트 박막 트랜지스터들인, 시프트 레지스터 유닛.
시프트 레지스터 유닛으로서,
제11 트랜지스터 - 상기 제11 트랜지스터의 게이트 전극은 제1 노드와 연결되도록 구성되고, 상기 제11 트랜지스터의 제1 단자는 제1 클록 신호를 수신하기 위해 제1 클록 신호 라인과 연결되도록 구성되고, 상기 제11 트랜지스터의 제2 단자는 출력 단자와 연결되도록 구성됨 - ;
제3 커패시터 - 상기 제3 커패시터의 제1 전극은 상기 제11 트랜지스터의 게이트 전극과 연결되도록 구성되고, 상기 제3 커패시터의 제2 전극은 상기 제11 트랜지스터의 제2 단자와 연결되도록 구성됨 - ;
제12 트랜지스터 - 상기 제12 트랜지스터의 게이트 전극은 제1 전압 신호를 수신하기 위해 제1 전압 단자와 연결되도록 구성되고, 상기 제12 트랜지스터는 제1 단자 및 제2 단자를 추가로 포함하고, 상기 제12 트랜지스터의 제2 단자는 상기 제1 노드와 연결되도록 구성됨 - ;
제13 트랜지스터 - 상기 제13 트랜지스터의 게이트 전극은 제2 클록 신호를 수신하기 위해 제2 클록 신호와 연결되도록 구성되고, 상기 제13 트랜지스터의 제1 단자는 입력 신호를 수신하기 위해 입력 단자와 연결되도록 구성되고, 상기 제13 트랜지스터의 제2 단자는 상기 제12 트랜지스터의 제1 단자와 연결되도록 구성됨 - ;
제14 트랜지스터 - 상기 제14 트랜지스터의 게이트 전극은 제2 노드와 연결되도록 구성되고, 상기 제14 트랜지스터의 제1 단자는 제2 전압 신호를 수신하기 위해 제2 전압 단자와 연결되도록 구성되고, 상기 제14 트랜지스터의 제2 단자는 상기 제11 트랜지스터의 제2 단자와 연결되도록 구성됨 - ;
제4 커패시터 - 상기 제4 커패시터의 제1 전극은 상기 제14 트랜지스터의 게이트 전극과 연결되도록 구성되고, 상기 제4 커패시터의 제2 전극은 상기 제14 트랜지스터의 제1 단자와 연결되도록 구성됨 - ;
제15 트랜지스터 - 상기 제15 트랜지스터의 게이트 전극은 상기 제2 노드와 연결되도록 구성되고, 상기 제15 트랜지스터의 제1 단자는 상기 제1 클록 신호를 수신하기 위해 상기 제1 클록 신호 라인과 연결되도록 구성됨 - ;
제16 트랜지스터 - 상기 제16 트랜지스터의 게이트 전극은 상기 제15 트랜지스터의 제2 단자와 연결되도록 구성되고, 상기 제16 트랜지스터의 제1 단자는 상기 제2 전압 신호를 수신하기 위해 상기 제2 전압 단자와 연결되도록 구성되고, 상기 제16 트랜지스터의 제2 단자는 상기 제12 트랜지스터의 제1 단자와 연결되도록 구성됨 - ;
제17 트랜지스터 - 상기 제17 트랜지스터의 게이트 전극은 상기 제2 클록 신호를 수신하기 위해 상기 제2 클록 신호 라인과 연결되도록 구성되고, 상기 제17 트랜지스터의 제1 단자는 상기 제1 전압 신호를 수신하기 위해 상기 제1 전압 단자와 연결되도록 구성되고, 상기 제17 트랜지스터의 제2 단자는 상기 제2 노드와 연결되도록 구성됨 - ; 및
제18 트랜지스터 - 상기 제18 트랜지스터의 게이트 전극은 상기 제13 트랜지스터의 제2 단자와 연결되도록 구성되고, 상기 제18 트랜지스터의 제1 단자는 상기 제2 클록 신호를 수신하기 위해 상기 제2 클록 신호 라인과 연결되도록 구성되고, 상기 제18 트랜지스터의 제2 단자는 상기 제2 노드와 연결되도록 구성됨 -
를 포함하는 시프트 레지스터 유닛.
시프트 레지스터 유닛으로서,
제19 트랜지스터 - 상기 제19 트랜지스터의 게이트 전극은 제1 노드와 연결되도록 구성되고, 상기 제19 트랜지스터의 제1 단자는 제1 클록 신호를 수신하기 위해 제1 클록 신호 라인과 연결되도록 구성되고, 상기 제19 트랜지스터의 제2 단자는 출력 단자와 연결되도록 구성됨 - ;
제5 커패시터 - 상기 제5 커패시터의 제1 전극은 상기 제19 트랜지스터의 게이트 전극과 연결되도록 구성되고, 상기 제5 커패시터의 제2 전극은 상기 제19 트랜지스터의 제2 단자와 연결되도록 구성됨 - ;
제20 트랜지스터 - 상기 제20 트랜지스터의 게이트 전극은 제1 전압 신호를 수신하기 위해 제1 전압 단자와 연결되도록 구성되고, 상기 제20 트랜지스터는 제1 단자 및 제2 단자를 추가로 포함하고, 상기 제20 트랜지스터의 제2 단자는 상기 제1 노드와 연결되도록 구성됨 - ;
제21 트랜지스터 - 상기 제21 트랜지스터의 게이트 전극은 제2 클록 신호를 수신하기 위해 제2 클록 신호 라인과 연결되도록 구성되고, 상기 제21 트랜지스터의 제1 단자는 입력 신호를 수신하기 위해 입력 단자와 연결되도록 구성되고, 상기 제21 트랜지스터의 제2 단자는 상기 제20 트랜지스터의 제1 단자와 연결되도록 구성됨 - ;
제22 트랜지스터 - 상기 제22 트랜지스터의 게이트 전극은 제2 노드와 연결되도록 구성되고, 상기 제22 트랜지스터의 제1 단자는 제2 전압 신호를 수신하기 위해 제2 전압 단자와 연결되도록 구성되고, 상기 제22 트랜지스터의 제2 단자는 상기 제19 트랜지스터의 제2 단자와 연결되도록 구성됨 - ;
제6 커패시터 - 상기 제6 커패시터의 제1 전극은 상기 제22 트랜지스터의 게이트 전극과 연결되도록 구성되고, 상기 제6 커패시터의 제2 전극은 상기 제22 트랜지스터의 제1 단자와 연결되도록 구성됨 - ;
제23 트랜지스터 - 상기 제23 트랜지스터의 게이트 전극은 상기 제2 노드와 연결되도록 구성되고, 상기 제23 트랜지스터의 제1 단자는 상기 제2 전압 신호를 수신하기 위해 상기 제2 전압 단자와 연결되도록 구성됨 - ;
제24 트랜지스터 - 상기 제24 트랜지스터의 게이트 전극은 상기 제1 클록 신호를 수신하기 위해 상기 제1 클록 신호 라인과 연결되도록 구성되고, 상기 제24 트랜지스터의 제1 단자는 상기 제23 트랜지스터의 제2 단자와 연결되도록 구성되고, 상기 제24 트랜지스터의 제2 단자는 상기 제20 트랜지스터의 제1 단자와 연결되도록 구성됨 - ;
제25 트랜지스터 - 상기 제25 트랜지스터의 게이트 전극은 상기 제2 클록 신호를 수신하기 위해 상기 제2 클록 신호 라인과 연결되도록 구성되고, 상기 제25 트랜지스터의 제1 단자는 상기 제1 전압 신호를 수신하기 위해 상기 제1 전압 단자와 연결되도록 구성되고, 상기 제25 트랜지스터의 제2 단자는 상기 제2 노드와 연결되도록 구성됨 - ; 및
제26 트랜지스터 - 상기 제26 트랜지스터의 게이트 전극은 상기 제21 트랜지스터의 제2 단자와 연결되도록 구성되고, 상기 제26 트랜지스터의 제1 단자는 상기 제2 클록 신호를 수신하기 위해 상기 제2 클록 신호 라인과 연결되도록 구성되고, 상기 제26 트랜지스터의 제2 단자는 상기 제2 노드와 연결되도록 구성됨 -
를 포함하는 시프트 레지스터 유닛.
게이트 구동 회로로서,
상기 게이트 구동 회로는 캐스케이드되는 복수의 시프트 레지스터 유닛을 포함하고,
상기 복수의 시프트 레지스터 유닛은 P개의 제1 시프트 레지스터 유닛들을 포함하고, 상기 제1 시프트 레지스터 유닛들 각각은 제1항 내지 제3항, 제13항 및 제14항 중 어느 한 항에 따른 시프트 레지스터 유닛을 채택하고, P는 1보다 더 큰 정수인
게이트 구동 회로.
디스플레이 디바이스로서, 제15항에 따른 게이트 구동 회로
를 포함하는 디스플레이 디바이스.
제16항에 있어서, 복수의 스캐닝 라인, 및 복수의 행으로 배열되는 복수의 픽셀 유닛을 추가로 포함하고,
상기 복수의 스캐닝 라인은 상기 픽셀 유닛들의 복수의 행과 대응적으로 연결되고;
상기 게이트 구동 회로 내의 복수의 시프트 레지스터 유닛의 출력 단자들은 상기 복수의 스캐닝 라인과 대응적으로 연결되고;
제N 스테이지에서의 시프트 레지스터 유닛의 출력 단자는 입력 신호를 제공하기 위해 제N+1 스테이지에서의 시프트 레지스터 유닛의 입력 회로와 추가로 연결되고, N은 0보다 더 큰 정수인, 디스플레이 디바이스.