CN111210776B - 栅极驱动电路、显示面板 - Google Patents

Abstract

本发明涉及显示技术领域，提出一种栅极驱动电路和显示面板，该栅极驱动电路包括级联的多个移位寄存器单元，每一极移位寄存器单元包括第一输出端和第二输出端，移动寄存器单元还包括：移位寄存器电路，用于向第一输出端输入第一移位信号；逻辑门，第一输入端连接本级移位寄存器单元的第一输出端，第二输入端连接上一级移位寄存器单元的第一输出端，输出端连接第二输出端，用于向第二输出端输出第二移位信号。该栅极驱动电路输出的第一移位信号可以用于像素驱动电路的栅极驱动信号和复位信号，第二移位信号可以用于像素驱动电路的使能信号，从而不需要设置使能驱动电路向像素驱动电路，进而可以通过减少栅极驱动器的数量降低显示面板边框的宽度。

Description

栅极驱动电路、显示面板

技术领域

本发明涉及显示技术领域，尤其涉及一种栅极驱动电路、显示面板。

背景技术

像素驱动电路通常会采用内部补偿的设置方式以避免驱动晶体管电性差异造成的显示异常。内部补偿方式的像素驱动电路需要多个驱动信号(例如，Reset、Gate、EM信号)相互配合。

相关技术中，通常需要设置多个驱动电路用于输出上述驱动信号，例如，通过栅极驱动电路GOA输出Gate信号，通过使能驱动电路EOA输出使能信号。

然而，上述驱动电路一般设置于显示面板的边沿走线区，由于上述驱动电路结构较为复杂，从而会增加显示面板的边框的宽度。

需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明的目的在于提供一种栅极驱动电路、显示面板。该栅极驱动电路能够解决相关技术中显示面板边框宽度较宽的技术问题。

本发明的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。

根据本发明的一个方面，提供一种栅极驱动电路，该栅极驱动电路包括级联的多个移位寄存器单元，每一极所述移位寄存器单元包括第一输出端和第二输出端，所述移动寄存器单元还包括：移位寄存器电路和逻辑门，移位寄存器电路用于向所述第一输出端输入第一移位信号；逻辑门的第一输入端连接本级移位寄存器单元的第一输出端，第二输入端连接上一级移位寄存器单元的第一输出端，输出端连接所述第二输出端，用于向所述第二输出端输出第二移位信号。

本发明的一种示例性实施例中，所述第一输出端输出信号的有效电平为低电平，所述逻辑门为与非门；或所述第一输出端输出信号的有效电平为高电平，所述逻辑门为或非门。

本发明的一种示例性实施例中，所述栅极驱动电路应用于显示面板；第n级所述移位寄存器单元中的第一输出端用于向所述显示面板中的第n行像素单元提供栅极驱动信号；第n级所述移位寄存器单元中的第二输出端用于向所述显示面板中的第n行像素单元提供使能信号；第n级所述移位寄存器单元中的第一输出端用于向所述显示面板中的第n+1行像素单元提供复位信号；其中，n为大于等于1的正整数。

本发明的一种示例性实施例中，每一极所述移位寄存器单元还包括电流放大电路，电流放大电路的输入端连接所述逻辑门的输出端，输出端连接所述第二输出端，用于放大所述逻辑门输出端的电流，并向所述第二输出端输入放大后的电流。

本发明的一种示例性实施例中，所述与非门包括第一P型晶体管、第二P型晶体管、第三P型晶体管、第四P型晶体管。第一P型晶体管的控制端连接本级移位寄存器单元的第一输出端，第一端连接所述第二输出端；第二P型晶体管的控制端连接上一级移位寄存器单元的第一输出端，第一端连接低电平信号端，第二端连接所述第一P型晶体管的第二端；第三P型晶体管的控制端连接本级移位寄存器单元的第一输出端，第一端连接高电平信号端，第二端连接第二输出端；第四P型晶体管的控制端连接上一级移位寄存器单元的第一输出端，第一端连接高电平信号端，第二端连接所述第二输出端。

本发明的一种示例性实施例中，所述电流放大电路包括第五N型晶体管、第六P型晶体管，第五N型晶体管的控制端连接所述逻辑门的输出端，第一端连接高电平信号端，第二端连接所述第二输出端；第六P型晶体管的控制端连接所述逻辑门的输出端，第一端连接低电平信号端，第二端连接所述第二输出端。

本发明的一种示例性实施例中，所述电流放大电路还包括第一电容、第二电容，第一电容连接于所述第五N型晶体管的控制端和所述第二输出端之间；第二电容连接于所述第六P型晶体管的控制端和所述第二输出端之间。

本发明的一种示例性实施例中，所述移位寄存器电路包括第一输入电路、第二输入电路、第一输出电路、第二输出电路、第一控制电路、第二控制电路、隔离电路。第一输入电路连接输入端、第一时钟信号端、第一节点，用于响应所述第一时钟信号端的信号将所述输入端的信号传输到所述第一节点；第二输入电路连接第一电源端、第一时钟信号端、第二节点用于响应所述第一时钟信号端的信号将所述第一电源端的信号传输到所述第二节点；第一输出电路连接所述第一节点、第二时钟信号端、第一输出端，用于响应所述第一节点的信号将所述第二时钟信号端的信号传输到所述第一输出端；第二输出电路连接所述第二节点、第一输出端、第二电源端，用于响应所述第二节点的信号将所述第二电源端的信号传输到所述第一输出端；第一控制电路连接所述第一节点、第二节点、第一时钟信号端，用于响应所述第一节点的信号将所述第一时钟信号端的信号传输到所述第二节点；第二控制电路连接所述第一节点、第二节点、第二时钟信号端、第二电源端，用于响应所述第二时钟信号端和第二节点的信号将所述第二电源端的信号传输到所述第一节点；隔离电路连接所述第一节点、第一电源端、第一输出电路，用于响应所述第一电源端的信号导通所述第一节点和所述第一输出电路。

本发明的一种示例性实施例中，所述第一输入电路包括第七晶体管，第七晶体管的控制端连接所述第一时钟信号端，第一端连接所述输入端，第二端连接所述第一节点。所述第二输入电路包括第八晶体管，第八晶体管的控制端连接所述第一时钟信号端，第一端连接连接第一电源端，第二端连接所述第二节点；所述第一输出电路包括第九晶体管、第三电容，第九晶体管的控制端连接所述第一节点，第一端连接所述第二时钟信号端，第二端连接所述第一输出端；第三电容，连接于所述第九晶体管控制端和所述第一输出端之间。所述第二输出电路包括第十晶体管、第四电容，第十晶体管的控制端连接所述第二节点，第一端连接所述第二电源端，第二端连接所述第一输出端；第四电容连接于所述第十晶体管控制端和所述第一输出端之间；所述第一控制电路包括第十一晶体管，第十一晶体管的控制端连接所述第一节点、第一端连接所述第一时钟信号端，第二端连接所述第二节点；所述第二控制电路包括第十二晶体管、第十三晶体管，第十二晶体管的控制端连接所述第二节点，第一端连接所述第二电源端；第十三晶体管的控制端连接所述第二时钟信号端，第一端连接所述第十二晶体管的第二端，第二端连接所述第一节点；所述隔离电路包括第十四晶体管，第十四晶体管的控制端连接所述第二电源端，第一端连接所述第一节点，第二端连接所述第九晶体管的控制端。

根据本发明的一个方面，提供一种显示面板，该显示面板包括上述的栅极驱动电路。

本公开提供一种栅极驱动电路、显示面板。该栅极驱动电路包括级联的多个移位寄存器单元，每一极所述移位寄存器单元包括第一输出端和第二输出端，所述移动寄存器单元还包括：移位寄存器电路和逻辑门，移位寄存器电路用于向所述第一输出端输入第一移位信号；逻辑门的第一输入端连接本级移位寄存器单元的第一输出端，第二输入端连接上一级移位寄存器单元的第一输出端，输出端连接所述第二输出端，用于向所述第二输出端输出第二移位信号。该栅极驱动电路输出的第一移位信号可以用于像素驱动电路的栅极驱动信号和复位信号，第二移位信号可以用于像素驱动电路的使能信号。应用该栅极驱动电路的显示面板不需要单独设置使能驱动电路以向像素驱动电路提供使能信号，从而简化了显示面板走线区内驱动电路的结构，降低了显示面板边框的宽度。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中一种像素驱动电路的结构示意图；

图2为图1像素驱动电路中部分节点的时序图；

图3为相关技术中一种使能驱动电路中移位寄存器单元的结构示意图；

图4为本公开栅极驱动电路一种示例性实施例的结构示意图；

图5为本公开栅极驱动电路一种示例性实施例的结构示意图；

图6为图5中栅极驱动电路一种示例性实施例中各节点的时序图；

图7为相关技术中另一种像素驱动电路中部分节点的时序图；

图8为本公开栅极驱动电路一种示例性实施例的结构示意图；

图9为图8中栅极驱动电路一种示例性实施例中各节点的时序图；

图10为本公开栅极驱动电路另一种示例性实施例的结构示意图；

图11为本公开栅极驱动电路另一种示例性实施例的部分结构示意图；

图12为本公开栅极驱动电路另一种示例性实施例的部分结构示意图；

图13为本公开栅极驱动电路另一种示例性实施例的部分结构示意图；

图14为本公开栅极驱动电路一种示例性实施例中移位寄存器电路的结构示意图；

图15为本公开栅极驱动电路一种示例性实施例中栅极驱动电路各节点的时序图；

图16为本公开显示面板一种示例性实施例的结构示意图；

图17为相关技术中显示面板的剖视图；

图18为本公开显示面板的剖视图。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。

如图1、2所示，图1为相关技术中一种像素驱动电路的结构示意图。图2为图1像素驱动电路中部分节点的时序图。该像素驱动电路包括第一到第七晶体管M1-M7、电容C、发光单元OLED，其中，第一到第七晶体管M1-M7为P型晶体管。该像素驱动电路驱动方法包括三个阶段：复位阶段、补偿阶段和发光阶段。如图2所示，在复位阶段T1：使能信号端EM为高电平信号，复位信号端Reset为低电平信号，栅极驱动信号端Gate为高电平信号，第一晶体管M1、第七晶体管M7导通，第二晶体管M2、第四晶体管M4、第五晶体管M5、第六晶体管M6关断，参考电压端Vref向第一节点N1和第二节点N2输入复位信号。在补偿阶段T2：使能信号端EM为高电平信号，复位信号端Reset为高电平信号，栅极驱动信号端Gate为低电平信号，第一晶体管M1、第七晶体管M7、第五晶体管M5、第六晶体管M6关断，第二晶体管M2、第四晶体管M4导通，数据信号端Vdata向第一节点输入补偿电压V，其中，补偿电压V＝Vdata+Vth，Vdata为数据信号端Vdata的信号电压，Vth为第三晶体管M3的阈值电压。在发光阶段：使能信号端EM为低电平信号，复位信号端Reset为高电平信号，栅极驱动信号端Gate为高电平信号，第一电源端VDD的电压由低电平转化为高电平，第一晶体管M1、第七晶体管M7、第二晶体管M2、第四晶体管M4关断，第五晶体管M5、第六晶体管M6导通，发光单元OLED在第三晶体管M3输出电流控制下发光。其中，第三晶体管M3输出端电流I＝w(Vgs-Vth)²，Vg为第三晶体管M3的栅极电压，Vs为第三晶体管M3的源极电压，Vth为第三晶体管的阈值电压，w为第三晶体管M3的迁移率。则第三晶体管M3输出端电流I＝w(Vgs-Vth)²＝w(Vdata+Vth-VDD-Vth)²＝w(Vdata-VDD)²。由该公式可知，发光单元OLED的发光状态与第三晶体管M3的阈值电压不相关。从而避免了显示面板发光不均匀的现象。然而，上述的复位信号端Reset、栅极驱动信号端Gate、使能信号端EM需要分别通过相应的驱动电路和信号线提供相应的驱动信号。例如，需要通过栅极驱动电路GOA向复位信号端Reset和栅极驱动信号端Gate提供驱动信号，需要通过使能驱动电路EOA向使能信号端EM提供驱动电路。如图3所示，为相关技术中一种使能驱动电路中移位寄存器单元的结构示意图。其中，使能驱动电路包括多个级联的该移位寄存器单元。该使能驱动电路会在显示面板走线区占用较大的面积，从而会增加显示面板边框的宽度。

基于此，本示例性实施例提供一种栅极驱动电路，如图4所示，为本公开栅极驱动电路一种示例性实施例的结构示意图。该栅极驱动电路包括级联的多个移位寄存器单元，每一极所述移位寄存器单元包括第一输出端OUT1和第二输出端OUT2，所述移动寄存器单元还包括：移位寄存器电路1和逻辑门2，移位寄存器电路1用于向所述第一输出端OUT1输入第一移位信号；逻辑门2的第一输入端连接本级移位寄存器单元的第一输出端OUT1，第二输入端连接上一级移位寄存器单元的第一输出端OUT1，输出端连接所述第二输出端OUT2，用于向所述第二输出端OUT2输出第二移位信号。

该栅极驱动电路第一输出端输出的第一移位信号可以用于像素驱动电路的栅极驱动信号和复位信号，第二输出端输出的第二移位信号可以用于像素驱动电路的使能信号。应用该栅极驱动电路的显示面板不需要单独设置使能驱动电路，从而简化了显示面板走线区内驱动电路的结构，降低了显示面板边框的宽度。应该理解的是，第二输出端还可以应用于像素驱动电路中的其他驱动信号。

本示例性实施例中，该栅极驱动电路可以与图1所示的像素驱动电路配合使用。图1中像素驱动电路的晶体管为P型晶体管，其栅极驱动信号端所需的栅极驱动信号的有效电平为低电平，本示例性实施例中，如图5所示，为本公开栅极驱动电路一种示例性实施例的结构示意图，所述逻辑门2可以为与非门NAG。

如图6所示，为图5中栅极驱动电路一种示例性实施例中各节点的时序图。其中，OUT1为本级移位寄存器单元中第一输出端的时序图，OUT1’为上一级移位寄存器单元中第一输出端的时序图，OUT2为本级移位寄存器单元中第二输出端的时序图。对比图6和图2可以看出，图2中使能信号端EM的时序与图6中第二输出端OUT2的时序相同，图2中复位信号端Reset的时序与图6中上一级移位寄存器单元中第一输出端的时序图相同，图2中栅极驱动信号端的时序与图6中本级移位寄存器单元中第一输出端的时序图相同。因此，本示例性实施例中，第n级所述移位寄存器单元中的第一输出端OUT1可以用于向所述显示面板中的第n行像素单元提供栅极驱动信号；第n级所述移位寄存器单元中的第二输出端OUT2可以用于向所述显示面板中的第n行像素单元提供使能信号；第n级所述移位寄存器单元中的第一输出端OUT1可以用于向所述显示面板中的第n+1行像素单元提供复位信号；其中，n为大于等于1的正整数。本示例性实施例中，应用该栅极驱动电路的显示面板可以避免使能驱动电路的设置。

本示例性实施例中，如图7所示，为相关技术中另一种像素驱动电路中部分节点的时序图。如图7所示，该像素驱动电路中各节点的有效电平还可以为高电平。本公开提供的栅极驱动电路还可以配合图7中所示的各节点时序使用，如图8所示，为本公开栅极驱动电路一种示例性实施例的结构示意图，所述逻辑门为或非门NOG。

如图9所示，为图8中栅极驱动电路一种示例性实施例中各节点的时序图。其中，OUT1为本级移位寄存器单元中第一输出端的时序图，OUT1’为上一级移位寄存器单元中第一输出端的时序图，OUT2为本级移位寄存器单元中第二输出端的时序图。对比图9和图7可以看出，，图7中使能信号端EM的时序与图9中第二输出端OUT2的时序相同，图7中复位信号端Reset的时序与图9中上一级移位寄存器单元中第一输出端的时序图相同，图7中栅极驱动信号端的时序与图9中本级移位寄存器单元中第一输出端的时序图相同。因此，本示例性实施例中，第n级所述移位寄存器单元中的第一输出端OUT1可以用于向所述显示面板中的第n行像素单元提供栅极驱动信号；第n级所述移位寄存器单元中的第二输出端OUT2可以用于向所述显示面板中的第n行像素单元提供使能信号；第n级所述移位寄存器单元中的第一输出端OUT1可以用于向所述显示面板中的第n+1行像素单元提供复位信号；其中，n为大于等于1的正整数。本示例性实施例中，应用该栅极驱动电路的显示面板可以避免使能驱动电路的设置。

本示例性实施例中，如图10所示，为本公开栅极驱动电路另一种示例性实施例的结构示意图。每一极所述移位寄存器单元还可以包括电流放大电路3，电流放大电路的输入端连接所述逻辑门的输出端，输出端连接所述第二输出端OUT2，用于放大所述逻辑门输出端的电流，并向所述第二输出端OUT2输入放大后的电流。

本示例性实施例中，如图11所示，为本公开栅极驱动电路另一种示例性实施例的部分结构示意图。所述与非门可以包括第一P型晶体管T1、第二P型晶体管T2、第三P型晶体管T3、第四P型晶体管T4。第一P型晶体管T1的控制端连接本级移位寄存器单元的第一输出端OUT1，第一端连接所述第二输出端OUT2；第二P型晶体管T2的控制端连接上一级移位寄存器单元的第一输出端OUT1’，第一端连接低电平信号端Vl，第二端连接所述第一P型晶体管的第二端；第三P型晶体管T3的控制端连接本级移位寄存器单元的第一输出端OUT1，第一端连接高电平信号端VH，第二端连接第二输出端OUT2；第四P型晶体管T4的控制端连接上一级移位寄存器单元的第一输出端OUT1’，第一端连接高电平信号端VH，第二端连接所述第二输出端OUT2。

本示例性实施例中，如图11所示，所述电流放大电路可以包括第五N型晶体管T5、第六P型晶体管T6，第五N型晶体管T5的控制端连接所述逻辑门的输出端，第一端连接高电平信号端VH，第二端连接所述第二输出端OUT2；第六P型晶体管T6的控制端连接所述逻辑门的输出端，第一端连接低电平信号端VL，第二端连接所述第二输出端OUT2。本示例性实施例中，第五N型晶体管和第六P型晶体管可以工作于饱和区，从而具有电流放大作用，相应的，第五N型晶体管和第六P型晶体管中沟道区的长宽需要设置的较大一些。该栅极驱动电路中的其他晶体管仅作为开关晶体管，因此，其他晶体管中沟道区的长宽可以设置的较小一些。

本示例性实施例中，如图12所示，为本公开栅极驱动电路另一种示例性实施例的部分结构示意图。所述电流放大电路3还可以包括第一电容C1、第二电容C2，第一电容C1连接于所述第五N型晶体管控制端和所述第二输出端OUT2之间；第二电容C2连接于所述第六P型晶体管控制端和所述第二输出端OUT2之间。当第二输出端OUT2电压变化时，在第一电容C1、第二电容C2在自举作用下，第五N型晶体管T5和第六P型晶体管T6的控制端发生相应的变化，从而可以进一步导通第五N型晶体管T5和第六P型晶体管T6，进而可以增加第二输出端输出的电压的绝对值。

如图13所示，为本公开栅极驱动电路另一种示例性实施例的部分结构示意图。所述电流放大电路可以包括第五P型晶体管T5、第六N型晶体管T6，第五P型晶体管T5的控制端连接所述逻辑门的输出端，第一端连接高电平信号端VH，第二端连接所述第二输出端OUT2；第六N型晶体管T6的控制端连接所述逻辑门的输出端，第一端连接低电平信号端VL，第二端连接所述第二输出端OUT2。此时，电流放大电路相当于一反向器，第二输出端OUT2输出的信号与所需信号反向。本示例性实施例可以通过调整像素驱动电路，以使该栅极驱动电路与像素驱动电路可以匹配设置。

本示例性实施例中，如图14所示，为本公开栅极驱动电路一种示例性实施例中移位寄存器电路的结构示意图，所述移位寄存器电路可以包括第一输入电路11、第二输入电路12、第一输出电路13、第二输出电路14、第一控制电路15、第二控制电路16、隔离电路17。第一输入电路11连接输入端Vin、第一时钟信号端CLK1、第一节点N1，用于响应所述第一时钟信号端CLK1的信号将所述输入端Vin的信号传输到所述第一节点N1；第二输入电路12连接第一电源端VGL、第一时钟信号端CLK1、第二节点N2用于响应所述第一时钟信号端CLK1的信号将所述第一电源端VGL的信号传输到所述第二节点N2；第一输出电路13连接所述第一节点N1、第二时钟信号端CLK2、第一输出端OUT1，用于响应所述第一节点N1的信号将所述第二时钟信号端CLK2的信号传输到所述第一输出端OUT1；第二输出电路14连接所述第二节点N2、第一输出端OUT1、第二电源端VGH，用于响应所述第二节点N2的信号将所述第二电源端VGH的信号传输到所述第一输出端OUT1；第一控制电路15连接所述第一节点N1、第二节点N2、第一时钟信号端CLK1，用于响应所述第一节点N1的信号将所述第一时钟信号端CLK1的信号传输到所述第二节点N2；第二控制电路16连接所述第一节点N1、第二节点N2、第二时钟信号端CLK2、第二电源端VGH，用于响应所述第二时钟信号端CLK2和第二节点N2的信号将所述第二电源端VGH的信号传输到所述第一节点N1；隔离电路17连接所述第一节点N1、第一电源端VGL、第一输出电路，用于响应所述第一电源端VGL的信号导通所述第一节点N1和所述第一输出电路。

本示例性实施例中，该移位寄存器电路用于输出移位信号，应该理解的是，在其他示例性实施例中，移位寄存器电路还可以有更多的结构可供选择，这些都属于本公开的保护范围。

本示例性实施例中，如图14所示，所述第一输入电路11可以包括第七晶体管T7，第七晶体管的控制端连接所述第一时钟信号端CLK1，第一端连接所述输入端Vin，第二端连接所述第一节点N1。所述第二输入电路12可以包括第八晶体管T8，第八晶体管T8的控制端连接所述第一时钟信号端CLK1，第一端连接连接第一电源端VGL，第二端连接所述第二节点N2；所述第一输出电路13可以包括第九晶体管T9、第三电容C3，第九晶体管T9的控制端连接所述第一节点N1，第一端连接所述第二时钟信号端CLK2，第二端连接所述第一输出端OUT1；第三电容C3连接于所述第九晶体管控制端和所述第一输出端OUT1之间。所述第二输出电路14可以包括第十晶体管T10、第四电容C4，第十晶体管T10的控制端连接所述第二节点N2，第一端连接所述第二电源端VGH，第二端连接所述第一输出端OUT1；第四电容C4连接于所述第十晶体管T10控制端和所述第一输出端OUT1之间；所述第一控制电路15可以包括第十一晶体管T11，第十一晶体管T11的控制端连接所述第一节点N1、第一端连接所述第一时钟信号端CLK1，第二端连接所述第二节点N2；所述第二控制电路16可以包括第十二晶体管T12、第十三晶体管T13，第十二晶体管T12的控制端连接所述第二节点N2，第一端连接所述第二电源端VGH；第十三晶体管T13的控制端连接所述第二时钟信号端CLK2，第一端连接所述第十二晶体管T12的第二端，第二端连接所述第一节点N1；所述隔离电路17可以包括第十四晶体管T14，第十四晶体管T14的控制端连接所述第二电源端VGH，第一端连接所述第一节点N1，第二端连接所述第九晶体管T9的控制端。

本示例性实施例中，如图14所示，第七到第十四晶体管可以为P型晶体管，第一电源端VGL的电平可以为低电平，第二电源端VGH的电平可以为高电平。该移位寄存器电路输出的移位信号的有效电平为低电平。如图15所示，为本公开栅极驱动电路一种示例性实施例中栅极驱动电路各节点的时序图。其中，CLK1为第一时钟信号端CLK1的时序图，CLK2为第二时钟信号端CLK2的时序图，Vin为输入端Vin的时序图，OUT1为第一输出端OUT1的时序图，N1为第一节点N1的时序图，N2为第二节点N2的时序图。该移位寄存器电路的驱动包括三个阶段：充电阶段T1、输出阶段T2、下拉阶段T3。在充电阶段T1，第一时钟信号端CLK1和输入端Vin为低电平，第二时钟信号端CLK2为高电平，第七晶体管T7、第八晶体管T8导通，第一节点N1和第二节点N2为低电平，第十一晶体管T11、第十晶体管T10、第十四晶体管T14、第九晶体管T9、第十二晶体管T12导通，第一输出端输出高电平信号。在输出阶段T2，输入端Vin、第一时钟信号端CLK1输出高电平，第二时钟信号端CLK2输出低电平，第七晶体管T7关断，第一节点在第三电容C3作用下保持低电平，第十一晶体管T11在第一节点作用下导通，第一时钟信号端CLK1向第二节点N2传输高电平信号，第十二晶体管T12、第十晶体管T10在第二节点N2作用下关断，第二时钟信号端CLK2向第一输出端输出低电平信号。在下拉阶段T3，第一时钟信号端CLK1输出低电平信号，第二时钟信号端CLK2输出高电平信号，输入端输出高电平信号，第七晶体管T7导通，输入端Vin向第一节点输入高电平信号，第八晶体管T8导通，第一电源端向第二节点输入低电平信号，第九晶体管T9在第一节点作用下关断，第十晶体管T10在第二节点作用下导通，第一输出端OUT1输出高电平。此后，当第二时钟信号端CLK2为低电平时，第十三晶体管T13导通，以通过第二电源端向第一节点N1输入高电平信号，从而进一步避免第二时钟信号端的低电平向第一输出端OUT1漏电。此外，第十四晶体管T14能够用于避免第一输出端OUT1电压变化对输入端Vin造成影响。

应该理解的是，在其他示例性实施例中，第七到第十四晶体管还可以为N型晶体管，相应的，第一电源端可以为高电平信号端，第二电源端可以为低电平信号端。此时，该移位寄存器电路能够输出有效电平为高电平的移位信号。

本示例性实施例中，本级移位寄存器电路连接的第一输出端可以连接下一级移位寄存器电路的输入端，从而形成移位寄存器单元的级联结构。

本示例性实施例还提供一种显示面板，该显示面板包括上述的栅极驱动电路。如图16所示，为本公开显示面板一种示例性实施例的结构示意图。本示例性实施例中，第n级所述移位寄存器单元中的第一输出端OUT1可以连接第n行像素单元的栅极驱动信号端Gate，用于向所述显示面板中的第n行像素单元提供栅极驱动信号；第n级所述移位寄存器单元中的第二输出端OUT2可以连接第n行像素单元的使能信号端EM，用于向所述显示面板中的第n行像素单元提供使能信号；第n级所述移位寄存器单元中的第一输出端OUT1可以连接第n行像素单元的复位信号Reset，用于向所述显示面板中的第n+1行像素单元提供复位信号；其中，n为大于等于1的正整数。

如图17、18所示，图17为相关技术中显示面板的剖视图，图18为本公开显示面板的剖视图。在相关技术中，衬底基板Sub上需要设置栅极驱动电路GOA和使能驱动电路EOA，其走线区宽度为S1。在本示例性实施例中，衬底基板Sub上需要设置栅极驱动电路GOA，其走线区宽度为S2。显然，本示例性实施例提供的显示面板走线区宽度S2小于相关技术中显示面板的走线区宽度S1。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (8)

1.一种栅极驱动电路，其特征在于，包括级联的多个移位寄存器单元，每一极所述移位寄存器单元包括第一输出端和第二输出端，所述移位寄存器单元还包括：

移位寄存器电路，用于向所述第一输出端输入第一移位信号；

逻辑门，第一输入端连接本级移位寄存器单元的第一输出端，第二输入端连接上一级移位寄存器单元的第一输出端，输出端连接所述第二输出端，用于向所述第二输出端输出第二移位信号；

所述第一输出端输出信号的有效电平为低电平，所述逻辑门为与非门；或

所述第一输出端输出信号的有效电平为高电平，所述逻辑门为或非门；

所述栅极驱动电路应用于显示面板；

第n级所述移位寄存器单元中的第一输出端用于向所述显示面板中的第n行像素单元提供栅极驱动信号；

第n级所述移位寄存器单元中的第二输出端用于向所述显示面板中的第n行像素单元提供使能信号；

第n级所述移位寄存器单元中的第一输出端用于向所述显示面板中的第n+1行像素单元提供复位信号；

其中，n为大于等于1的正整数。

2.根据权利要求1所述的栅极驱动电路，其特征在于，每一极所述移位寄存器单元还包括：

电流放大电路，输入端连接所述逻辑门的输出端，输出端连接所述第二输出端，用于放大所述逻辑门输出端的电流，并向所述第二输出端输入放大后的电流。

3.根据权利要求1所述的栅极驱动电路，其特征在于，所述与非门包括：

第一P型晶体管，控制端连接本级移位寄存器单元的第一输出端，第一端连接所述第二输出端；

第二P型晶体管，控制端连接上一级移位寄存器单元的第一输出端，第一端连接低电平信号端，第二端连接所述第一P型晶体管的第二端；

第三P型晶体管，控制端连接本级移位寄存器单元的第一输出端，第一端连接高电平信号端，第二端连接第二输出端；

第四P型晶体管，控制端连接上一级移位寄存器单元的第一输出端，第一端连接高电平信号端，第二端连接所述第二输出端。

4.根据权利要求2所述的栅极驱动电路，其特征在于，所述电流放大电路包括：

第五N型晶体管，控制端连接所述逻辑门的输出端，第一端连接高电平信号端，第二端连接所述第二输出端；

第六P型晶体管，控制端连接所述逻辑门的输出端，第一端连接低电平信号端，第二端连接所述第二输出端。

5.根据权利要求4所述的栅极驱动电路，其特征在于，所述电流放大电路还包括：

第一电容，连接于所述第五N型晶体管的控制端和所述第二输出端之间；

第二电容，连接于所述第六P型晶体管的控制端和所述第二输出端之间。

6.根据权利要求1所述的栅极驱动电路，其特征在于，所述移位寄存器电路包括：

第一输入电路，连接输入端、第一时钟信号端、第一节点，用于响应所述第一时钟信号端的信号将所述输入端的信号传输到所述第一节点；

第二输入电路，连接第一电源端、第一时钟信号端、第二节点用于响应所述第一时钟信号端的信号将所述第一电源端的信号传输到所述第二节点；

第一输出电路，连接所述第一节点、第二时钟信号端、第一输出端，用于响应所述第一节点的信号将所述第二时钟信号端的信号传输到所述第一输出端；

第二输出电路，连接所述第二节点、第一输出端、第二电源端，用于响应所述第二节点的信号将所述第二电源端的信号传输到所述第一输出端；

第一控制电路，连接所述第一节点、第二节点、第一时钟信号端，用于响应所述第一节点的信号将所述第一时钟信号端的信号传输到所述第二节点；

第二控制电路，连接所述第一节点、第二节点、第二时钟信号端、第二电源端，用于响应所述第二时钟信号端和第二节点的信号将所述第二电源端的信号传输到所述第一节点；

隔离电路，连接所述第一节点、第一电源端、第一输出电路，用于响应所述第一电源端的信号导通所述第一节点和所述第一输出电路。

7.根据权利要求6所述的栅极驱动电路，其特征在于，

所述第一输入电路包括：

第七晶体管，控制端连接所述第一时钟信号端，第一端连接所述输入端，第二端连接所述第一节点；

所述第二输入电路包括：

第八晶体管，控制端连接所述第一时钟信号端，第一端连接连接第一电源端，第二端连接所述第二节点；

所述第一输出电路包括：

第九晶体管，控制端连接所述第一节点，第一端连接所述第二时钟信号端，第二端连接所述第一输出端；

第三电容，连接于所述第九晶体管控制端和所述第一输出端之间；

所述第二输出电路包括：

第十晶体管，控制端连接所述第二节点，第一端连接所述第二电源端，第二端连接所述第一输出端；

第四电容，连接于所述第十晶体管控制端和所述第一输出端之间；

所述第一控制电路包括：

第十一晶体管，控制端连接所述第一节点、第一端连接所述第一时钟信号端，第二端连接所述第二节点；

所述第二控制电路包括：

第十二晶体管，控制端连接所述第二节点，第一端连接所述第二电源端；

第十三晶体管，控制端连接所述第二时钟信号端，第一端连接所述第十二晶体管的第二端，第二端连接所述第一节点；

所述隔离电路包括：

第十四晶体管，控制端连接所述第二电源端，第一端连接所述第一节点，第二端连接所述第九晶体管的控制端。

8.一种显示面板，其特征在于，包括权利要求1-7任一项所述的栅极驱动电路。

Images