CN208141796U - 移位寄存器单元、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元、栅极驱动电路及显示装置 Download PDF

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Abstract

一种移位寄存器单元、栅极驱动电路及显示装置，该移位寄存器单元包括输入电路、输出电路、复位电路、控制电路和复位稳定电路。所述输入电路配置为响应于输入启动信号将输入信号写入第一节点；所述输出电路配置为在所述第一节点的电平的控制下，将预备输出信号输出至输出端；所述复位电路配置为在第二节点的电平的控制下，对所述输出端进行复位；所述控制电路配置为响应于控制信号将第一电压信号施加至所述第二节点；所述复位稳定电路配置为响应于复位稳定信号将第二电压信号施加至所述第一节点。该移位寄存器单元可以提高输出信号的稳定性，避免受其他信号干扰，改善显示质量。

Description

移位寄存器单元、栅极驱动电路及显示装置
技术领域
本公开的实施例涉及一种移位寄存器单元、栅极驱动电路及显示装置。
背景技术
在显示技术领域，例如液晶显示面板的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过绑定的集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gate driver On Array)来对栅线进行驱动。例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而例如控制多行栅线依序打开，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。目前的显示面板越来越多地采用GOA技术来对栅线进行驱动。GOA技术有助于实现窄边框，并且可以降低生产成本。
实用新型内容
本公开至少一个实施例提供一种移位寄存器单元，包括输入电路、输出电路、复位电路、控制电路和复位稳定电路；其中，所述输入电路配置为响应于输入启动信号将输入信号写入第一节点；所述输出电路配置为在所述第一节点的电平的控制下，将预备输出信号输出至输出端；所述复位电路配置为在第二节点的电平的控制下，对所述输出端进行复位；所述控制电路配置为响应于控制信号将第一电压信号施加至所述第二节点；所述复位稳定电路配置为响应于复位稳定信号将第二电压信号施加至所述第一节点。
例如，在本公开一实施例提供的移位寄存器单元中，所述复位稳定电路包括第一晶体管和第二晶体管，所述复位稳定信号包括第一复位稳定信号和第二复位稳定信号；所述第一晶体管的栅极配置为和所述第二节点连接以将所述第二节点的电平作为所述第一复位稳定信号，所述第一晶体管的第一极配置为和第一时钟信号线连接以接收第一时钟信号作为所述第二复位稳定信号，所述第一晶体管的第二极配置为和所述第二晶体管的栅极连接；所述第二晶体管的第一极配置为和第二电压端连接以接收所述第二电压信号，所述第二晶体管的第二极配置为和所述第一节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述复位稳定电路包括第三晶体管和第四晶体管，所述复位稳定信号包括第一复位稳定信号和第二复位稳定信号；所述第三晶体管的栅极配置为和所述第二节点连接以将所述第二节点的电平作为所述第一复位稳定信号，所述第三晶体管的第一极配置为和第二电压端连接以接收所述第二电压信号，所述第三晶体管的第二极配置为和所述第四晶体管的第一极连接；所述第四晶体管的栅极配置为和第一时钟信号线连接以接收第一时钟信号作为所述第二复位稳定信号，所述第四晶体管的第二极配置为和所述第一节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括第五晶体管；所述第五晶体管的栅极配置为和第二时钟信号线连接以接收第二时钟信号作为所述输入启动信号，所述第五晶体管的第一极配置为和输入信号线连接以接收所述输入信号，所述第五晶体管的第二极配置为和所述第一节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括第六晶体管和第一电容；所述第六晶体管的栅极配置为和所述第一节点连接，所述第六晶体管的第一极配置为和第一时钟信号线连接以接收第一时钟信号作为所述预备输出信号，所述第六晶体管的第二极作为所述输出端；所述第一电容的第一极配置为和所述第六晶体管的栅极连接，所述第一电容的第二极配置为和所述第六晶体管的第二极连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述复位电路包括第七晶体管和第二电容；所述第七晶体管的栅极配置为和所述第二节点连接，所述第七晶体管的第一极配置为和第二电压端连接以接收所述第二电压信号，所述第七晶体管的第二极配置为和所述输出端连接；所述第二电容的第一极配置为和所述第七晶体管的栅极连接，所述第二电容的第二极配置为和所述第七晶体管的第一极连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述控制电路包括第八晶体管和第九晶体管，所述控制信号包括第一控制信号和第二控制信号；所述第八晶体管的栅极配置为和第二时钟信号线连接以接收第二时钟信号作为所述第一控制信号，所述第八晶体管的第一极配置为和第一电压端连接以接收所述第一电压信号，所述第八晶体管的第二极配置为和所述第二节点连接；所述第九晶体管的栅极配置为和所述输入电路连接以接收从所述输入电路输入的所述输入信号作为所述第二控制信号，所述第九晶体管的第一极配置为和所述第二时钟信号线连接以接收所述第二时钟信号，所述第九晶体管的第二极配置为和所述第八晶体管的第二极连接。
例如，在本公开一实施例提供的移位寄存器单元包括输出稳定电路；其中，所述输出稳定电路配置为在所述第一电压信号的控制下，根据所述输出端的信号电平变化而开启或关闭。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出稳定电路包括第十晶体管；所述第十晶体管的栅极配置为和第一电压端连接以接收所述第一电压信号，所述第十晶体管的第一极配置为和所述输入电路以及所述复位稳定电路连接，所述第十晶体管的第二极配置为和所述第一节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述晶体管为P型晶体管，所述P型晶体管的有源层材料包括低温多晶硅。
例如，在本公开一实施例提供的移位寄存器单元中，所述晶体管为P型晶体管，所述P型晶体管的有源层材料包括低温多晶硅；所述输出稳定电路包括输出稳定晶体管，所述输出稳定晶体管的栅极配置为和第二电压端连接以接收所述第二电压信号，所述输出稳定晶体管的第一极配置为和所述输入电路以及所述复位稳定电路连接，所述输出稳定晶体管的第二极配置为和所述第一节点连接；所述输出稳定晶体管为N型晶体管，所述N型晶体管的有源层材料包括氧化物。
例如，在本公开一实施例提供的移位寄存器单元中，在所述控制电路包括第九晶体管且所述输出稳定电路包括第十晶体管或输出稳定晶体管的情形下，所述第九晶体管以及所述第十晶体管或所述输出稳定晶体管为双栅型薄膜晶体管。
本公开至少一个实施例还提供一种移位寄存器单元，包括：第十一晶体管，其中，所述第十一晶体管的栅极配置为和第一节点连接，所述第十一晶体管的第一极配置为和第一时钟信号线连接以接收第一时钟信号，所述第十一晶体管的第二极配置为和输出端连接；第三电容，其中，所述第三电容的第一极配置为和所述第十一晶体管的栅极连接，所述第三电容的第二极配置为和所述第十一晶体管的第二极连接；第十二晶体管，其中，所述第十二晶体管的栅极配置为和第一电压端连接以接收第一电压信号，所述第十二晶体管还包括第一极和第二极，所述第十二晶体管的第二极配置为和所述第一节点连接；第十三晶体管，其中，所述第十三晶体管的栅极配置为和第二时钟信号线连接以接收第二时钟信号，所述第十三晶体管的第一极配置为和输入端连接以接收输入信号，所述第十三晶体管的第二极配置为和所述第十二晶体管的第一极连接；第十四晶体管，其中，所述第十四晶体管的栅极配置为和第二节点连接，所述第十四晶体管的第一极配置为和第二电压端连接以接收第二电压信号，所述第十四晶体管的第二极配置为和所述第十一晶体管的第二极连接；第四电容，其中，所述第四电容的第一极配置为和所述第十四晶体管的栅极连接，所述第四电容的第二极配置为和所述第十四晶体管的第一极连接；第十五晶体管，其中，所述第十五晶体管的栅极配置为和所述第二节点连接，所述第十五晶体管的第一极配置为和所述第一时钟信号线连接以接收所述第一时钟信号；第十六晶体管，其中，所述第十六晶体管的栅极配置为和所述第十五晶体管的第二极连接，所述第十六晶体管的第一极配置为和所述第二电压端连接以接收所述第二电压信号，所述第十六晶体管的第二极配置为和所述第十二晶体管的第一极连接；第十七晶体管，其中，所述第十七晶体管的栅极配置为和所述第二时钟信号线连接以接收所述第二时钟信号，所述第十七晶体管的第一极配置为和所述第一电压端连接以接收所述第一电压信号，所述第十七晶体管的第二极配置为和所述第二节点连接；以及第十八晶体管，其中，所述第十八晶体管的栅极配置为和所述第十三晶体管的第二极连接，所述第十八晶体管的第一极配置为和所述第二时钟信号线连接以接收所述第二时钟信号，所述第十八晶体管的第二极配置为和所述第二节点连接。
本公开至少一个实施例还提供一种移位寄存器单元，包括：第十九晶体管，其中，所述第十九晶体管的栅极配置为和第一节点连接，所述第十九晶体管的第一极配置为和第一时钟信号线连接以接收第一时钟信号，所述第十九晶体管的第二极配置为和输出端连接；第五电容，其中，所述第五电容的第一极配置为和所述第十九晶体管的栅极连接，所述第五电容的第二极配置为和所述第十九晶体管的第二极连接；第二十晶体管，其中，所述第二十晶体管的栅极配置为和第一电压端连接以接收第一电压信号，所述第二十晶体管还包括第一极和第二极，所述第二十晶体管的第二极配置为和所述第一节点连接；第二十一晶体管，其中，所述第二十一晶体管的栅极配置为和第二时钟信号线连接以接收第二时钟信号，所述第二十一晶体管的第一极配置为和输入端连接以接收输入信号，所述第二十一晶体管的第二极配置为和所述第二十晶体管的第一极连接；第二十二晶体管，其中，所述第二十二晶体管的栅极配置为和第二节点连接，所述第二十二晶体管的第一极配置为和第二电压端连接以接收第二电压信号，所述第二十二晶体管的第二极配置为和所述第十九晶体管的第二极连接；第六电容，其中，所述第六电容的第一极配置为和所述第二十二晶体管的栅极连接，所述第六电容的第二极配置为和所述第二十二晶体管的第一极连接；第二十三晶体管，其中，所述第二十三晶体管的栅极配置为和所述第二节点连接，所述第二十三晶体管的第一极配置为和所述第二电压端连接以接收所述第二电压信号；第二十四晶体管，其中，所述第二十四晶体管的栅极配置为和所述第一时钟信号线连接以接收所述第一时钟信号，所述第二十四晶体管的第一极配置为和所述第二十三晶体管的第二极连接，所述第二十四晶体管的第二极配置为和所述第二十晶体管的第一极连接；第二十五晶体管，其中，所述第二十五晶体管的栅极配置为和所述第二时钟信号线连接以接收所述第二时钟信号，所述第二十五晶体管的第一极配置为和所述第一电压端连接以接收所述第一电压信号，所述第二十五晶体管的第二极配置为和所述第二节点连接；以及第二十六晶体管，其中，所述第二十六晶体管的栅极配置为和所述第二十一晶体管的第二极连接，所述第二十六晶体管的第一极配置为和所述第二时钟信号线连接以接收所述第二时钟信号，所述第二十六晶体管的第二极配置为和所述第二节点连接。
本公开至少一个实施例还提供一种栅极驱动电路，包括多个级联的移位寄存器单元，所述多个移位寄存器单元包括P个第一移位寄存器单元，所述第一移位寄存器单元采用本公开任一实施例所述的移位寄存器单元，P为大于1的整数。
本公开至少一个实施例还提供一种显示装置，包括本公开任一实施例所述的栅极驱动电路。
例如，在本公开一实施例提供的显示装置包括多条扫描线和排列为多行的多个像素单元，所述多条扫描线与所述多行像素单元对应连接，所述栅极驱动电路中的多个移位寄存器单元的输出端与所述多条扫描线对应连接，第N级所述移位寄存器单元的输出端还与第N+1级所述移位寄存器单元的输入电路连接以提供所述输入信号，N为大于0的整数。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开一实施例提供的一种移位寄存器单元的示意框图；
图2为本公开一实施例提供的另一种移位寄存器单元的示意框图；
图3为图2中所示的移位寄存器单元的一种具体实现示例的电路图；
图4为图2中所示的移位寄存器单元的另一种具体实现示例的电路图；
图5为本公开一实施例提供的一种移位寄存器单元的信号时序图；
图6A至图6D分别为图3中所示的移位寄存器单元对应于图5中四个阶段的电路示意图；
图7为图4中所示的移位寄存器单元对应于图5中的复位保持阶段的电路示意图；
图8为本公开一实施例提供的一种移位寄存器单元的电路图；
图9为本公开一实施例提供的另一种移位寄存器单元的电路图；
图10为本公开一实施例提供的一种栅极驱动电路的示意框图；
图11为本公开一实施例提供的一种显示装置的示意框图；以及
图12为本公开一实施例提供的另一种显示装置的示意框图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
GOA电路中例如包括多个薄膜晶体管。由于材料特性、制造工艺等多种因素的影响，薄膜晶体管会存在漏电的现象，从而使得输出信号的稳定性差，容易受其他信号的干扰。当然，电路中各个器件的相互耦合作用、电磁兼容性差、电路结构等其他因素也会导致输出信号的稳定性差等问题。上述问题会影响显示面板的显示效果，降低显示质量。
本公开至少一实施例提供一种移位寄存器单元、栅极驱动电路及显示装置。该移位寄存器单元可以提高输出信号的稳定性，避免受其他信号干扰，改善采用应用该移位寄存器单元的栅极驱动电路的显示装置的显示质量。
下面，将参考附图详细地说明本公开的实施例。应当注意的是，不同的附图中相同的附图标记将用于指代已描述的相同的元件。
本公开至少一实施例提供一种移位寄存器单元，包括输入电路、输出电路、复位电路、控制电路和复位稳定电路。所述输入电路配置为响应于输入启动信号将输入信号写入第一节点；所述输出电路配置为在所述第一节点的电平的控制下，将预备输出信号输出至输出端；所述复位电路配置为在第二节点的电平的控制下，对所述输出端进行复位；所述控制电路配置为响应于控制信号将第一电压信号施加至所述第二节点；所述复位稳定电路配置为响应于复位稳定信号将第二电压信号施加至所述第一节点。
图1为本公开一实施例提供的一种移位寄存器单元的示意框图。参考图1，该移位寄存器单元10包括输入电路100、输出电路200、复位电路300、控制电路400和复位稳定电路500。
输入电路100配置为响应于输入启动信号将输入信号写入第一节点N1。例如，输入电路100可以与输入端Input和输入启动端Vs连接，配置为在输入启动端Vs提供的输入启动信号的控制下使第一节点N1和输入端Input电连接，从而可以使输入端Input提供的输入信号写入至第一节点N1，以使得在输入信号为有效电平(开启相应开关元件的电平，例如，低电平)时，第一节点N1的电平也为有效电平，从而控制输出电路200导通。当然，本公开的实施例不限于此，例如，在其他示例中，输入启动信号和输入信号可以为同一个信号，即输入端Input和输入启动端Vs连接到相同的信号线。
输出电路200配置为在第一节点N1的电平的控制下，将预备输出信号输出至输出端Output，以作为移位寄存器单元10的输出信号，从而驱动例如与输出端Output连接的栅线。例如，输出电路200可以与预备输出端Vpre连接，配置为在第一节点N1的电平的控制下导通，使预备输出端Vpre和输出端Output电连接，从而可以将预备输出端Vpre提供的预备输出信号输出至输出端Output，以作为该移位寄存器单元10输出的扫描信号。
复位电路300配置为在第二节点N2的电平的控制下，对输出端Output进行复位。例如，复位电路300可以与输出端Output连接，配置为在第二节点N2的电平的控制下，使复位电压端与输出端Output电连接，从而可以将复位电压施加至输出端Output以进行复位。例如，第二节点N2的电平信号作为复位信号，因此该移位寄存器单元10不需要额外的复位信号，从而简化了电路结构。例如，复位电压端与复位电路300连接，例如可以为高电压端。
控制电路400配置为响应于控制信号将第一电压信号施加至第二节点N2。例如，控制电路400可以与控制端Vcon和第一电压端VGL连接，配置为在控制端Vcon提供的控制信号的控制下使第二节点N2和第一电压端VGL电连接，从而可以使第一电压端VGL提供的第一电压信号写入至第二节点N2，以控制复位电路300导通。需要说明的是，第一电压端VGL例如可以配置为保持输入直流低电平信号，以下各实施例与此相同，不再赘述。
复位稳定电路500配置为响应于复位稳定信号将第二电压信号施加至第一节点N1。例如，复位稳定电路500可以与复位稳定端Va和第二电压端VGH连接，配置为在复位稳定端Va提供的复位稳定信号的控制下使第一节点N1和第二电压端VGH电连接，从而可以使第二电压端VGH提供的第二电压信号施加至第一节点N1，以在复位保持阶段及后续阶段间歇性地对第一节点N1充电，确保输出电路200断开。需要说明的是，第二电压端VGH例如可以配置为保持输入直流高电平信号，以下各实施例与此相同，不再赘述。例如，第二电压端VGH可以作为复位电压端以提供复位电压。
例如，复位稳定电路500在复位保持阶段及后续阶段间歇性地对第一节点N1充电，确保输出电路200断开，可以避免输出端Output的输出信号受其他信号的干扰而造成采用该移位寄存器单元10的显示装置的显示质量下降或显示异常，可以提高输出信号的稳定性，从而改善使用该移位寄存器单元10的显示装置的显示质量。例如，对第一节点N1充电以确保输出电路200断开，此时复位电路300进行输出，将复位电压(例如，高电压)输出至输出端Output，从而可以避免输出端Output的输出信号受到预备输出信号的干扰。
图2为本公开一实施例提供的另一种移位寄存器单元的示意框图。参考图2，移位寄存器单元10还可以包括输出稳定电路600，其他结构与图1中所示的移位寄存器单元10基本上相同。
输出稳定电路600配置为在第一电压信号的控制下，根据输出端Output的信号电平变化而开启或关闭。例如，输出稳定电路600可以与第一电压端VGL连接，并且与输入电路100、输出电路200、复位稳定电路500均连接(与第一节点N1和第三节点N3连接)。例如，在第一电压端VGL提供的第一电压信号的控制下使输出稳定电路600开启，即使第一节点N1和第三节点N3电连接，从而使来自输入电路100的输入信号或来自复位稳定电路500的第二电压信号能够写入至第一节点N1。当输出端Output的输出信号由高变低时，输出稳定电路600可以根据该输出信号的电平变化而关闭，即使第一节点N1和第三节点N3断开，使第一节点N1处于浮置状态，从而减小第一节点N1的漏电，以确保输出电路200导通，从而避免输出端Output的输出信号受其他信号的干扰而造成采用该移位寄存器单元10的显示装置的显示质量下降或显示异常，可以提高输出信号的稳定性，从而改善使用该移位寄存器单元10的显示装置的显示质量。
需要说明的是，本公开的实施例中的第一电压端VGL例如保持输入直流低电平信号，将该直流低电平称为第一电压；第二电压端VGH例如保持输入直流高电平信号，将该直流高电平称为第二电压。以下各实施例与此相同，不再赘述。
图3为图2中所示的移位寄存器单元的一种具体实现示例的电路图。在下面的说明中以各晶体管为P型晶体管为例进行说明，但这并不构成对本公开实施例的限制。参考图3，该移位寄存器单元10包括第一晶体管T1、第二晶体管T2、第五至第十晶体管T5-T10，以及还包括第一电容C1和第二电容C2。
例如，如图3所示，更详细地，复位稳定电路500可以实现为第一晶体管T1和第二晶体管T2。在本实施例中，复位稳定信号包括两个信号，即第一复位稳定信号和第二复位稳定信号。第一晶体管T1的栅极配置为和第二节点N2连接以将第二节点N2的电平作为第一复位稳定信号，第一晶体管T1的第一极配置为和第一时钟信号线CLK1连接以接收第一时钟信号作为第二复位稳定信号，第一晶体管T1的第二极配置为和第二晶体管T2的栅极连接。第二晶体管T2的第一极配置为和第二电压端VGH连接以接收第二电压信号，第二晶体管T2的第二极配置为和第三节点N3连接(需要注意的是，第十晶体管T10导通时，第二晶体管T2的第二极相当于直接连接到第一节点N1)。需要说明的是，本公开的各实施例中，复位稳定电路500也可以是由其他的组件组成的电路(例如，下文中描述的第三晶体管T3和第四晶体管T4的连接形式)，本公开的实施例对此不作限制。
当第二节点N2的电平为有效电平(例如，低电平)且第一时钟信号也为有效电平时，第一晶体管T1和第二晶体管T2均导通，从而将第二电压信号施加至第三节点N3和第一节点N1(此时，第十晶体管T10导通)，以实现对第一节点N1充电，从而确保输出电路200断开。此时，复位电路300将第二电压端VGH的第二电压信号(高电平)输出到输出端Output。通过这种方式，可以提高输出端电压的稳定性。
输入电路100可以实现为第五晶体管T5。第五晶体管T5的栅极配置为和第二时钟信号线CLK2连接以接收第二时钟信号作为输入启动信号，第五晶体管T5的第一极配置为和输入信号线(输入端Input)连接以接收输入信号，第五晶体管T5的第二极配置为和第三节点N3连接(需要注意的是，第十晶体管T10导通时，第五晶体管T5的第二极相当于也直接连接到第一节点N1)。当第二时钟信号为有效电平时，第五晶体管T5导通，从而将输入信号写入至第三节点N3和第一节点N1。需要注意的是，不限于此，输入电路100也可以是由其他的组件组成的电路，以实现相应的功能。
输出电路200可以实现为第六晶体管T6和第一电容C1。第六晶体管T6的栅极配置为和第一节点N1连接，第六晶体管T6的第一极配置为和第一时钟信号线CLK1连接以接收第一时钟信号作为预备输出信号，第六晶体管T6的第二极作为输出端Output或与之电连接。第一电容C1的第一极配置为和第六晶体管T6的栅极(第一节点N1)连接，第一电容C1的第二极配置为和第六晶体管T6的第二极(即输出端Output)连接。当第一节点N1的电平为有效电平时，第六晶体管T6导通，从而将第一时钟信号输出至输出端Output。需要注意的是，不限于此，输出电路200也可以是由其他的组件组成的电路，以实现相应的功能。
复位电路300可以实现为第七晶体管T7和第二电容C2。第七晶体管T7的栅极配置为和第二节点N2连接，第七晶体管T7的第一极配置为和第二电压端VGH连接以接收第二电压信号，第七晶体管T7的第二极配置为和输出端Output连接。第二电容C2的第一极配置为和第七晶体管T7的栅极(第二节点N2)连接，第二电容C2的第二极配置为和第七晶体管T7的第一极以及第二电压端VGH连接。当第二节点N2的电平为有效电平时，第七晶体管T7导通，从而将第二电压信号施加至输出端Output以实现复位。提供第二电容C2有助于稳定第二节点N2的电压，以更好地控制第七晶体管T7。需要注意的是，不限于此，复位电路300也可以是由其他的组件组成的电路，以实现相应的功能。
控制电路400可以实现为第八晶体管T8和第九晶体管T9。在本实施例中，控制信号包括两个信号，即第一控制信号和第二控制信号。第八晶体管T8的栅极配置为和第二时钟信号线CLK2连接以接收第二时钟信号作为第一控制信号，第八晶体管T8的第一极配置为和第一电压端VGL连接以接收第一电压信号，第八晶体管T8的第二极配置为和第二节点N2连接。第九晶体管T9的栅极配置为和输入电路100(这里即为第五晶体管T5)连接，以接收从输入电路100输入的输入信号(这里即为第三节点N3处的信号)作为第二控制信号，第九晶体管T9的第一极配置为和第二时钟信号线CLK2连接以接收第二时钟信号，第九晶体管T9的第二极配置为和第八晶体管T8的第二极连接。当第二时钟信号为开启与之对应的开关元件(这里即为第八晶体管T8)的有效电平时，第八晶体管T8导通，从而将第一电压信号写入第二节点N2。当第三节点N3的电平为有效电平时，第九晶体管T9导通，从而将第二时钟信号写入第二节点N2。通过这种方式来控制第二节点N2的电平，进而控制复位电路300。需要注意的是，不限于此，控制电路400也可以是由其他的组件组成的电路，以实现相应的功能。
输出稳定电路600可以实现为第十晶体管T10。第十晶体管T10的栅极配置为和第一电压端VGL连接以接收第一电压信号，第十晶体管T10的第一极配置为和输入电路100以及复位稳定电路500连接(连接于第三节点N3)，第十晶体管T10的第二极配置为和第一节点N1连接。第十晶体管T10在第一电压信号的控制下导通，从而使第一节点N1和第三节点N3电连接，以使来自输入电路100的输入信号或来自复位稳定电路500的第二电压信号能够写入第一节点N1。当输出端Output的输出信号由高变低时，由于第一电容C1的自举效应，第一节点N1的电平也会降低，并且可能低于第一电压信号，从而导致第十晶体管T10的栅源电压Vgs大于其阈值电压Vth(可以为负值)，使第十晶体管T10截止(关闭)，即使第一节点N1和第三节点N3断开，第一节点N1处于浮置状态，从而减小第一节点N1的漏电，以确保第六晶体管T6导通，提高输出端Output输出信号的稳定性。需要注意的是，不限于此，输出稳定电路600也可以是由其他的组件组成的电路，以实现相应的功能。需要说明的是，本公开的各实施例中，输出稳定电路600(第十晶体管T10)也可以视情况省略，此时将第一节点N1与第三节点N3直接电连接即可。
需要说明的是，在输出稳定电路600实现为第十晶体管T10的情形下，第十晶体管T10的栅极配置为和第一电压端VGL连接以接收第一电压信号，例如，此时第十晶体管T10为P型晶体管。当然，本公开的实施例不限于此。例如，在另一个示例中，输出稳定电路600也可以实现为输出稳定晶体管。输出稳定晶体管的栅极配置为和第二电压端VGH连接以接收第二电压信号，输出稳定晶体管的第一极配置为和输入电路100以及复位稳定电路500连接(连接于第三节点N3)，输出稳定晶体管的第二极配置为和第一节点N1连接。例如，输出稳定晶体管的连接方式和第十晶体管T10的连接方式类似，只是与输出稳定晶体管的栅极和第十晶体管T10的栅极分别连接的电压端的电平不同。在下文的描述中，第十晶体管T10等同于输出稳定晶体管，只是在晶体管的类型为P型或N型时，其栅极连接的电压端的电平有所不同。
图4为图2中所示的移位寄存器单元的另一种具体实现示例的电路图。参考图4，除了复位稳定电路500的具体实现方式不同，该实施例中的移位寄存器单元10和图3中描述的移位寄存器单元10基本上相同。在该实施例中，复位稳定电路500实现为第三晶体管T3和第四晶体管T4。复位稳定信号包括两个信号，即第一复位稳定信号和第二复位稳定信号。
第三晶体管T3的栅极配置为和第二节点N2连接以将第二节点N2的电平作为第一复位稳定信号，第三晶体管T3的第一极配置为和第二电压端VGH连接以接收第二电压信号，第三晶体管T3的第二极配置为和第四晶体管T4的第一极连接。第四晶体管T4的栅极配置为和第一时钟信号线CLK1连接以接收第一时钟信号作为第二复位稳定信号，第四晶体管T4的第二极配置为和第三节点N3连接(需要注意到的是，第十晶体管T10导通时，第四晶体管T4的第二极相当于直接连接到第一节点N1)。当第二节点N2的电平为有效电平且第一时钟信号也为有效电平时，第三晶体管T3和第四晶体管T4均导通，从而将第二电压信号施加至第三节点N3和第一节点N1(此时，第十晶体管T10导通)，以实现对第一节点N1充电，从而确保输出电路200断开，可提高输出信号的稳定性。
需要注意的是，在本公开的各个实施例的说明中，第一节点N1、第二节点N2和第三节点N3并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
例如，在一个示例中，第一至第十晶体管T1-T10为P型晶体管，该P型晶体管的有源层材料可以为低温多晶硅或其他适用的材料。例如，在另一个示例中，第一至第九晶体管T1-T9为P型晶体管，而第十晶体管T10为N型晶体管。此时，第一至第九晶体管T1-T9的有源层材料可以为低温多晶硅或其他适用的材料，第十晶体管T10的有源层材料可以为氧化物，例如，金属氧化物或低温多晶氧化物等。第十晶体管T10采用N型晶体管，其自身的漏电流小，可以通过低温多晶氧化物(Low Temperature Polycrystalline Oxide,LTPO)技术实现。
例如，第九晶体管T9和第十晶体管T10可以采用双栅型薄膜晶体管，以进一步减小漏电流。当然，不限于此，本公开的各实施例中，各个晶体管均可以采用双栅型薄膜晶体管，也可以采用其他类型的晶体管。
在本公开的实施例中的晶体管均以P型晶体管为例进行说明，此时，晶体管的第一极是源极，第二极是漏极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元10中的一个或多个晶体管也可以采用N型晶体管，此时，晶体管第一极是漏极，第二极是源极，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接，并且将相应的高电压信号替换为低电压信号，将相应的低电压信号替换为高电压信号即可。当采用N型晶体管时，可以采用氧化铟镓锌(Indium Gallium ZincOxide，IGZO)作为薄膜晶体管的有源层，相对于采用低温多晶硅(Low Temperature PolySilicon，LTPS)或非晶硅(例如氢化非晶硅)作为薄膜晶体管的有源层，可以有效减小晶体管的尺寸以及防止漏电流。
图5为本公开一实施例提供的一种移位寄存器单元的信号时序图。下面结合图5所示的信号时序图，对图3所示的移位寄存器单元10的工作原理进行说明，并且这里以各个晶体管为P型晶体管为例进行说明，但是本公开的实施例不限于此。
如图5所示，该信号时序包括四个阶段：输入阶段1、输出阶段2、复位阶段3和复位保持阶段4，图5中示出了每个阶段中各个信号的时序波形。
需要说明的是，图6A至图6D分别为图3中所示的移位寄存器单元10处于上述四个阶段的示意图。图6A为图3中所示的移位寄存器单元10处于输入阶段1时的示意图，图6B为图3中所示的移位寄存器单元10处于输出阶段2时的示意图，图6C为图3中所示的移位寄存器单元10处于复位阶段3时的示意图，图6D为图3中所示的移位寄存器单元10处于复位保持阶段4时的示意图。
另外，图6A至图6D中用虚线标识的晶体管均表示在对应阶段内处于截止状态，图6A至图6D中带箭头的虚线表示移位寄存器单元在对应阶段内的电流方向。图6A至图6D中所示的晶体管均以P型晶体管为例进行说明，即各个晶体管的栅极在接入开启电平(有效电平，这里为低电平)时导通，而在接入截止电平(无效电平，这里为高电平)时截止。以下实施例与此相同，不再赘述。
在输入阶段1，如图5和图6A所示，第二时钟信号为低电平，从而使第五晶体管T5导通。第十晶体管T10被第一电压信号的低电平导通。来自输入端Input的输入信号被写入至第一节点N1，此时第一节点N1为低电平。第六晶体管T6被第一节点N1的低电平导通，将第一时钟信号输出至输出端Output。第八晶体管T8被第二时钟信号的低电平导通，从而将第一电压信号写入第二节点N2。第九晶体管T9被第三节点N3的低电平导通，将第二时钟信号写入第二节点N2。此时，第二时钟信号和第一电压信号均为低电平，因此第二节点N2为低电平。第七晶体管T7被第二节点N2的低电平导通，从而将第二电压信号输出至输出端Output。第一晶体管T1被第二节点N2的低电平导通，将第一时钟信号写入第二晶体管T2的栅极。第二晶体管T2被第一时钟信号的高电平截止。
如图6A所示，在输入阶段1，形成了输出路径(如图6A中带箭头的虚线所示)，输出端Output输出高电平(此时，第一时钟信号和第二电压信号均为高电平)。
在输出阶段2，如图5和图6B所示，第二时钟信号相较于第一时钟信号提前变化(提前变高)，第五晶体管T5和第八晶体管T8均被第二时钟信号的高电平截止。第三节点N3保持前一阶段的电位(低电平)，第九晶体管T9保持导通。第二时钟信号将第二节点N2的电平拉高，从而使第七晶体管T7截止。第一晶体管T1和第二晶体管T2也在第二节点N2的高电平的作用下截止。第一节点N1保持上一阶段的电位(低电平)，第六晶体管T6保持导通，将第一时钟信号输出至输出端Output。
当第一时钟信号变为低电平时，输出端Output输出低电平信号。第一电容C1的两极分别与第一节点N1和输出端Output连接，此时第一节点N1由于第五晶体管T5和第二晶体管T2截止而处于浮置状态，由于第一电容C1的自举效应，第一节点N1的电平会随着输出端Output的输出信号而进一步变低。第一节点N1的电平在进一步变低后，会低于第一电压信号，从而使第十晶体管T10截止。这种方式可以在输出阶段2使得第一节点N1和第三节点N3彼此断开，以减小第一节点N1的漏电，从而提高输出端Output的输出信号的稳定性。例如，第五晶体管T5和第十晶体管T10也可以采用双栅极结构，以减小第一节点N1的漏电。
例如，第二时钟信号相较于第一时钟信号提前变化(提前变高)，提前时间量Δt约为第一时钟信号或第二时钟信号的高电平有效时间的5％至25％，又例如10％至20％。当然，不限于此，该提前时间量Δt也可以根据实际需求而定，本公开的实施例对此不作限制。
如图6B所示，在输出阶段2，形成了输出路径(如图6B中带箭头的虚线所示)，输出端Output输出低电平(此时，第一时钟信号为低电平)。
在复位阶段3，如图5和图6C所示，第一时钟信号相较于第二时钟信号提前变化(提前变高)，输出端Output的输出信号变为高电平。同样地，由于第一电容C1的自举效应，第一节点N1的电平也相应变化，从而使第十晶体管T10导通，使第一节点N1和第三节点N3电连接。例如，第一时钟信号相较于第二时钟信号提前变化(提前变高)，提前时间量与上文所述的提前时间量Δt相同。
当第二时钟信号变为低电平时，第八晶体管T8导通，第一电压信号将第二节点N2的电平拉低，第七晶体管T7被第二节点N2的低电平导通，从而将第二电压信号输出至输出端Output，输出端Output的输出信号仍然保持高电平。第五晶体管T5被第二时钟信号的低电平导通，输入信号将第三节点N3和第一节点N1的电平拉高，从而使第六晶体管T6截止。此时，第一晶体管T1被第二节点N2的低电平导通，第二晶体管T2被第一时钟信号的高电平截止，第九晶体管T9被第三节点N3的高电平截止。
如图6C所示，在复位阶段3，形成了复位路径(如图6C中带箭头的虚线所示)，输出端Output输出高电平。
在复位保持阶段4，如图5和图6D所示，第二时钟信号为高电平，使得第五晶体管T5和第八晶体管T8截止。第二节点N2保持上一阶段的电位(低电平)，从而使第七晶体管T7保持导通，输出端Output的输出信号仍然为高电平。第三节点N3保持上一阶段的电位(高电平)，第九晶体管T9被第三节点N3的高电平截止。第一晶体管T1被第二节点N2的低电平导通。
当第一时钟信号变为低电平时，第二晶体管T2导通，从而将第二电压信号施加至第三节点N3和第一节点N1，以对第一节点N1进行充电。第六晶体管T6被第一节点N1的高电平截止。在后续阶段，每当第一时钟信号为低电平时，第二晶体管T2导通，则对第一节点N1进行充电。通过这种方式，可以间歇性地对第一节点N1充电，以确保第六晶体管T6截止，从而提高输出端Output的输出信号的稳定性。
如图6D所示，在复位保持阶段4，形成了复位路径和第一节点N1充电路径(如图6D中带箭头的虚线所示)，输出端Output保持输出高电平，并且第一节点N1被充电以确保第六晶体管T6截止。
图7为图4中所示的移位寄存器单元对应于图5中的复位保持阶段的电路示意图。下面结合图5所示的信号时序图，对图4所示的移位寄存器单元10的工作原理进行说明，并且这里以各个晶体管为P型晶体管为例进行说明，但是本公开的实施例不限于此。
另外，图7中用虚线标识的晶体管均表示在对应阶段内处于截止状态，图7中带箭头的虚线表示移位寄存器单元在对应阶段内的电流方向。图7中所示的晶体管均以P型晶体管为例进行说明，即各个晶体管的栅极在接入开启电平(有效电平，这里为低电平)时导通，而在接入截止电平(无效电平，这里为高电平)时截止。以下实施例与此相同，不再赘述。
如图5所示，该信号时序包括四个阶段：输入阶段1、输出阶段2、复位阶段3和复位保持阶段4，图5中示出了每个阶段中各个信号的时序波形。
在输入阶段1、输出阶段2和复位阶段3，由于第一时钟信号和第二节点N2的电平均不同时为低电平，因此第三晶体管T3和第四晶体管T4不能同时导通，使得第二电压端VGH的第二电压信号无法施加至第三节点N3。在输入阶段1、输出阶段2和复位阶段3，该移位寄存器单元10的工作原理与图3中所示的移位寄存器单元10的工作原理类似，此处不再赘述。
在复位保持阶段4，如图5和图7所示，第二时钟信号为高电平，使得第五晶体管T5和第八晶体管T8截止。第二节点N2保持上一阶段的电位(低电平)，从而使第七晶体管T7保持导通，输出端Output的输出信号仍然为高电平。第三节点N3保持上一阶段的电位(高电平)，第九晶体管T9被第三节点N3的高电平截止。第三晶体管T3被第二节点N2的低电平导通。
当第一时钟信号变为低电平时，第四晶体管T4导通，从而将第二电压信号施加至第三节点N3和第一节点N1，以对第一节点N1进行充电。第六晶体管T6被第一节点N1的高电平截止。在后续阶段，每当第一时钟信号为低电平时，第四晶体管T4导通，则对第一节点N1进行充电。通过这种方式，可以间歇性地对第一节点N1充电，以确保第六晶体管T6截止，从而提高输出端Output的输出信号的稳定性。
如图7所示，在复位保持阶段4，形成了复位路径和第一节点N1充电路径(如图7中带箭头的虚线所示)，输出端Output保持输出高电平，并且第一节点N1被充电以确保第六晶体管T6截止。
本公开至少一实施例还提供一种移位寄存器单元，包括第十一至第十八晶体管、第三电容和第四电容。该移位寄存器单元可以提高输出信号的稳定性，避免受其他信号干扰，改善显示质量。
图8为本公开一实施例提供的一种移位寄存器单元的电路图。参考图8，该移位寄存器单元10包括第十一至第十八晶体管T11-T18、第三电容C3和第四电容C4。
第十一晶体管T11的栅极配置为和第一节点N1连接，第十一晶体管T11的第一极配置为和第一时钟信号线CLK1连接以接收第一时钟信号，第十一晶体管T11的第二极配置为和输出端Output连接。第三电容C3的第一极配置为和第十一晶体管T11的栅极(第一节点N1)连接，第三电容C3的第二极配置为和第十一晶体管T11的第二极(输出端Output)连接。
第十二晶体管T12的栅极配置为和第一电压端VGL连接以接收第一电压信号，第十二晶体管T12还包括第一极和第二极，第十二晶体管T12的第二极配置为和第一节点N1连接。第十三晶体管T13的栅极配置为和第二时钟信号线CLK2连接以接收第二时钟信号，第十三晶体管T13的第一极配置为和输入端Input连接以接收输入信号，第十三晶体管T13的第二极配置为和第十二晶体管T12的第一极连接。
第十四晶体管T14的栅极配置为和第二节点N2连接，第十四晶体管T14的第一极配置为和第二电压端VGH连接以接收第二电压信号，第十四晶体管T14的第二极配置为和第十一晶体管T11的第二极(输出端Output)连接。第四电容C4的第一极配置为和第十四晶体管T14的栅极(第二节点N2)连接，第四电容C4的第二极配置为和第十四晶体管T14的第一极(第二电压端VGH)连接。
第十五晶体管T15的栅极配置为和第二节点N2连接，第十五晶体管的第一极配置为和第一时钟信号线CLK1连接以接收第一时钟信号。第十六晶体管T16的栅极配置为和第十五晶体管T15的第二极连接，第十六晶体管T16的第一极配置为和第二电压端VGH连接以接收第二电压信号，第十六晶体管T16的第二极配置为和第十二晶体管T12的第一极连接。
第十七晶体管T17的栅极配置为和第二时钟信号线CLK2连接以接收第二时钟信号，第十七晶体管T17的第一极配置为和第一电压端VGL连接以接收第一电压信号，第十七晶体管T17的第二极配置为和第二节点N2连接。第十八晶体管T18的栅极配置为和第十三晶体管T13的第二极连接，第十八晶体管T18的第一极配置为和第二时钟信号线CLK2连接以接收第二时钟信号，第十八晶体管T18的第二极配置为和第二节点N2连接。
该移位寄存器单元10的工作原理与图5及图6A至图6D中描述的移位寄存器单元的工作原理类似，此处不再赘述。
本公开至少一实施例还提供一种移位寄存器单元，包括第十九至第二十六晶体管、第五电容和第六电容。该移位寄存器单元可以提高输出信号的稳定性，避免受其他信号干扰，改善显示质量。
图9为本公开一实施例提供的另一种移位寄存器单元的电路图。参考图9，该移位寄存器单元10包括第十九至第二十六晶体管T19-T26、第五电容C5和第六电容C6。
第十九晶体管T19的栅极配置为和第一节点N1连接，第十九晶体管T19的第一极配置为和第一时钟信号线CLK1连接以接收第一时钟信号，第十九晶体管T19的第二极配置为和输出端Output连接。第五电容C5的第一极配置为和第十九晶体管T19的栅极(第一节点N1)连接，第五电容C5的第二极配置为和第十九晶体管T19的第二极(输出端Output)连接。
第二十晶体管T20的栅极配置为和第一电压端VGL连接以接收第一电压信号，第二十晶体管T20还包括第一极和第二极，第二十晶体管T20的第二极配置为和第一节点N1连接。第二十一晶体管T21的栅极配置为和第二时钟信号线CLK2连接以接收第二时钟信号，第二十一晶体管T21的第一极配置为和输入端Input连接以接收输入信号，第二十一晶体管T21的第二极配置为和第二十晶体管T20的第一极连接。
第二十二晶体管T22的栅极配置为和第二节点N2连接，第二十二晶体管T22的第一极配置为和第二电压端VGH连接以接收第二电压信号，第二十二晶体管T22的第二极配置为和第十九晶体管T19的第二极(输出端Output)连接。第六电容C6的第一极配置为和第二十二晶体管T22的栅极(第二节点N2)连接，第六电容C6的第二极配置为和第二十二晶体管T22的第一极(第二电压端VGH)连接。
第二十三晶体管T23的栅极配置为和第二节点N2连接，第二十三晶体管T23的第一极配置为和第二电压端VGH连接以接收第二电压信号。第二十四晶体管T24的栅极配置为和第一时钟信号线CLK1连接以接收第一时钟信号，第二十四晶体管T24的第一极配置为和第二十三晶体管T23的第二极连接，第二十四晶体管T24的第二极配置为和第二十晶体管T20的第一极连接。
第二十五晶体管T25的栅极配置为和第二时钟信号线CLK2连接以接收第二时钟信号，第二十五晶体管T25的第一极配置为和第一电压端VGL连接以接收第一电压信号，第二十五晶体管T25的第二极配置为和第二节点N2连接。第二十六晶体管T26的栅极配置为和第二十一晶体管T21的第二极连接，第二十六晶体管T26的第一极配置为和第二时钟信号线CLK2连接以接收第二时钟信号，第二十六晶体管T26的第二极配置为和第二节点N2连接。
该移位寄存器单元10的工作原理与图8中描述的移位寄存器单元的工作原理类似，此处不再赘述。
本公开至少一实施例还提供一种栅极驱动电路。该栅极驱动电路包括多个级联的移位寄存器单元，所述多个移位寄存器单元包括P个第一移位寄存器单元，所述第一移位寄存器单元采用本公开任一实施例所述的移位寄存器单元，P为大于1的整数。该栅极驱动电路可以提高输出信号的稳定性，避免受其他信号干扰，改善显示质量。
图10为本公开一实施例提供的一种栅极驱动电路的示意框图。参考图10，该栅极驱动电路20包括多个级联的移位寄存器单元(SRn、SRn+1、SRn+2、SRn+3等)。多个移位寄存器单元的数量不受限制，可以根据实际需求而定。例如，多个移位寄存器单元包括P个第一移位寄存器单元，P为大于1的整数；例如，对于分辨率640×480的显示装置，P可以为480，对应地，对于分辨率为1920×1440的显示装置，P可以为1440。例如，第一移位寄存器单元采用本公开任一实施例所述的移位寄存器单元10。也即是，在栅极驱动电路20中，可以部分或全部移位寄存器单元采用本公开任一实施例所述的移位寄存器单元10。该栅极驱动电路20可以采用与薄膜晶体管同样制程的工艺直接集成在显示装置的阵列基板上，以实现逐行扫描驱动功能。
例如，多个移位寄存器单元分别具有输入端Input和输出端Output。例如，除最后一级以外，每一级移位寄存器单元的输出端Output与下一级移位寄存器单元的输入端Input连接。例如，第一级移位寄存器单元的输入端Input配置为接收触发信号STV。
例如，该栅极驱动电路20还包括第一系统时钟CLK_A和第二系统时钟CLK_B，以和每个移位寄存器单元的第一时钟信号线CLK1和第二时钟信号线CLK2连接。例如，某一级移位寄存器单元(例如，SRn)的第一时钟信号线CLK1与第一系统时钟CLK_A连接，第二时钟信号线CLK2与第二系统时钟CLK_B，则其下一级移位寄存器单元(例如，SRn+1)的第二时钟信号线CLK2与第一系统时钟CLK_A连接且第一时钟信号线CLK1与第二系统时钟CLK_B连接。后续各个移位寄存器单元与第一系统时钟CLK_A和第二系统时钟CLK_B的连接方式与此类似，以保证各个移位寄存器单元的输出端Output的输出信号实现移位且在时序上彼此衔接。例如，该栅极驱动电路20还可以包括时序控制器，时序控制器例如配置为向各级移位寄存器单元提供第一系统时钟信号和第二系统时钟信号，时序控制器还可以配置为提供触发信号STV。
例如，当采用该栅极驱动电路20驱动一显示面板时，可以将该栅极驱动电路20设置于显示面板的一侧。例如，该显示面板包括多行栅线，栅极驱动电路20中的各级移位寄存器单元的输出端Output可以配置为依序和多行栅线连接，以用于输出栅极扫描信号。当然，还可以分别在显示面板的两侧设置该栅极驱动电路20，以实现双边驱动，本公开的实施例对栅极驱动电路20的设置方式不作限定。例如，可以在显示面板的一侧设置栅极驱动电路20以用于驱动奇数行栅线，而在显示面板的另一侧设置栅极驱动电路20以用于驱动偶数行栅线。
本公开至少一实施例还提供一种显示装置。该显示装置包括本公开任一实施例所述的栅极驱动电路。该显示装置中的栅极驱动电路的输出信号的稳定性好，不易受其他信号干扰，具有较好的显示质量。
图11为本公开一实施例提供的一种显示装置的示意框图。参考图11，显示装置30包括栅极驱动电路20，栅极驱动电路20为本公开任一实施例所述的栅极驱动电路。例如，显示装置30可以为液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本公开的实施例对此不作限制。显示装置30的技术效果可以参考上述实施例中关于移位寄存器单元10和栅极驱动电路20的相应描述，这里不再赘述。
图12为本公开一实施例提供的另一种显示装置的示意框图。参考图12，显示装置30包括显示面板3000、栅极驱动器3010、定时控制器3020和数据驱动器3030。显示面板3000包括根据多条扫描线GL和多条数据线DL交叉限定的多个像素单元P；栅极驱动器3010用于驱动多条扫描线GL；数据驱动器3030用于驱动多条数据线DL；定时控制器3020用于处理从显示装置30外部输入的图像数据RGB，向数据驱动器3030提供处理的图像数据RGB以及向栅极驱动器3010和数据驱动器3030输出扫描控制信号GCS和数据控制信号DCS，以对栅极驱动器3010和数据驱动器3030进行控制。
例如，栅极驱动器3010包括上述任一实施例中提供的栅极驱动电路20。栅极驱动电路20中的多个移位寄存器单元的输出端Output与多条扫描线GL对应连接，第N级移位寄存器单元的输出端Output还与第N+1级移位寄存器单元的输入电路连接以提供输入信号，N为大于0的整数。多条扫描线GL与排列为多行的像素单元P对应连接。栅极驱动电路20中的各级移位寄存器单元的输出端Output依序输出信号到多条扫描线GL，以使显示面板3000中的多行像素单元P实现逐行扫描。
例如，数据驱动器3030使用参考伽玛电压根据源自定时控制器3020的多个数据控制信号DCS将从定时控制器3020输入的数字图像数据RGB转换成数据信号。数据驱动器3030向多条数据线DL提供转换的数据信号。
例如，定时控制器3020对外部输入的图像数据RGB进行处理以匹配显示面板3000的大小和分辨率，然后向数据驱动器3030提供处理后的图像数据。定时控制器3020使用从显示装置30外部输入的同步信号(例如点时钟DCLK、数据使能信号DE、水平同步信号Hsync以及垂直同步信号Vsync)产生多条扫描控制信号GCS和多条数据控制信号DCS。定时控制器3020分别向栅极驱动器3010和数据驱动器3030提供产生的扫描控制信号GCS和数据控制信号DCS，以用于栅极驱动器3010和数据驱动器3030的控制。
例如，栅极驱动器3010和数据驱动器3030可以实现为半导体芯片。该显示装置30还可以包括其他部件，例如信号解码电路、电压转换电路等，这些部件例如可以采用已有的常规部件，这里不再详述。
本公开至少一实施例还提供一种移位寄存器单元的驱动方法，可以用于驱动本公开任一实施例提供的移位寄存器单元10。利用该驱动方法，可以改善移位寄存器单元10的输出信号的稳定性，避免受其他信号干扰，从而改善采用该移位寄存器单元10的显示装置的显示质量。
例如，该驱动方法包括如下操作：
在输入阶段，将输入信号写入第一节点N1以开启输出电路200；
在输出阶段，输出电路200将时钟信号输出至输出端Output；
在复位阶段，复位电路300在第二节点N2的电平的控制下开启，以对输出端Output进行复位；以及
在复位保持阶段，对第一节点N1进行充电，以使输出电路200在第一节点N1的电平的控制下保持关闭。
需要说明的是，关于该驱动方法的详细描述以及技术效果可以参考本公开的实施例中对于移位寄存器单元10的工作原理的描述，这里不再赘述。
有以下几点需要说明：
(1)本公开实施例附图只涉及到本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种移位寄存器单元，其特征在于，包括输入电路、输出电路、复位电路、控制电路和复位稳定电路；其中，
所述输入电路配置为响应于输入启动信号将输入信号写入第一节点；
所述输出电路配置为在所述第一节点的电平的控制下，将预备输出信号输出至输出端；
所述复位电路配置为在第二节点的电平的控制下，对所述输出端进行复位；
所述控制电路配置为响应于控制信号将第一电压信号施加至所述第二节点；
所述复位稳定电路配置为响应于复位稳定信号将第二电压信号施加至所述第一节点。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位稳定电路包括第一晶体管和第二晶体管，所述复位稳定信号包括第一复位稳定信号和第二复位稳定信号；
所述第一晶体管的栅极配置为和所述第二节点连接以将所述第二节点的电平作为所述第一复位稳定信号，所述第一晶体管的第一极配置为和第一时钟信号线连接以接收第一时钟信号作为所述第二复位稳定信号，所述第一晶体管的第二极配置为和所述第二晶体管的栅极连接；
所述第二晶体管的第一极配置为和第二电压端连接以接收所述第二电压信号，所述第二晶体管的第二极配置为和所述第一节点连接。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位稳定电路包括第三晶体管和第四晶体管，所述复位稳定信号包括第一复位稳定信号和第二复位稳定信号；
所述第三晶体管的栅极配置为和所述第二节点连接以将所述第二节点的电平作为所述第一复位稳定信号，所述第三晶体管的第一极配置为和第二电压端连接以接收所述第二电压信号，所述第三晶体管的第二极配置为和所述第四晶体管的第一极连接；
所述第四晶体管的栅极配置为和第一时钟信号线连接以接收第一时钟信号作为所述第二复位稳定信号，所述第四晶体管的第二极配置为和所述第一节点连接。
4.根据权利要求1-3任一所述的移位寄存器单元，其特征在于，所述输入电路包括第五晶体管；
所述第五晶体管的栅极配置为和第二时钟信号线连接以接收第二时钟信号作为所述输入启动信号，所述第五晶体管的第一极配置为和输入信号线连接以接收所述输入信号，所述第五晶体管的第二极配置为和所述第一节点连接。
5.根据权利要求1-3任一所述的移位寄存器单元，其特征在于，所述输出电路包括第六晶体管和第一电容；
所述第六晶体管的栅极配置为和所述第一节点连接，所述第六晶体管的第一极配置为和第一时钟信号线连接以接收第一时钟信号作为所述预备输出信号，所述第六晶体管的第二极作为所述输出端；
所述第一电容的第一极配置为和所述第六晶体管的栅极连接，所述第一电容的第二极配置为和所述第六晶体管的第二极连接。
6.根据权利要求1-3任一所述的移位寄存器单元，其特征在于，所述复位电路包括第七晶体管和第二电容；
所述第七晶体管的栅极配置为和所述第二节点连接，所述第七晶体管的第一极配置为和第二电压端连接以接收所述第二电压信号，所述第七晶体管的第二极配置为和所述输出端连接；
所述第二电容的第一极配置为和所述第七晶体管的栅极连接，所述第二电容的第二极配置为和所述第七晶体管的第一极连接。
7.根据权利要求1-3任一所述的移位寄存器单元，其特征在于，所述控制电路包括第八晶体管和第九晶体管，所述控制信号包括第一控制信号和第二控制信号；
所述第八晶体管的栅极配置为和第二时钟信号线连接以接收第二时钟信号作为所述第一控制信号，所述第八晶体管的第一极配置为和第一电压端连接以接收所述第一电压信号，所述第八晶体管的第二极配置为和所述第二节点连接；
所述第九晶体管的栅极配置为和所述输入电路连接以接收从所述输入电路输入的所述输入信号作为所述第二控制信号，所述第九晶体管的第一极配置为和所述第二时钟信号线连接以接收所述第二时钟信号，所述第九晶体管的第二极配置为和所述第八晶体管的第二极连接。
8.根据权利要求2或3所述的移位寄存器单元，其特征在于，还包括输出稳定电路；其中，
所述输出稳定电路配置为在所述第一电压信号的控制下，根据所述输出端的信号电平变化而开启或关闭。
9.根据权利要求8所述的移位寄存器单元，其特征在于，所述输出稳定电路包括第十晶体管；
所述第十晶体管的栅极配置为和第一电压端连接以接收所述第一电压信号，所述第十晶体管的第一极配置为和所述输入电路以及所述复位稳定电路连接，所述第十晶体管的第二极配置为和所述第一节点连接。
10.根据权利要求2或3所述的移位寄存器单元，其特征在于，所述晶体管为P型晶体管，所述P型晶体管的有源层材料包括低温多晶硅。
11.根据权利要求8所述的移位寄存器单元，其特征在于，所述晶体管为P型晶体管，所述P型晶体管的有源层材料包括低温多晶硅；
所述输出稳定电路包括输出稳定晶体管，所述输出稳定晶体管的栅极配置为和第二电压端连接以接收所述第二电压信号，所述输出稳定晶体管的第一极配置为和所述输入电路以及所述复位稳定电路连接，所述输出稳定晶体管的第二极配置为和所述第一节点连接；
所述输出稳定晶体管为N型晶体管，所述N型晶体管的有源层材料包括氧化物。
12.根据权利要求8所述的移位寄存器单元，其特征在于，在所述控制电路包括第九晶体管且所述输出稳定电路包括第十晶体管或输出稳定晶体管的情形下，所述第九晶体管以及所述第十晶体管或所述输出稳定晶体管为双栅型薄膜晶体管。
13.一种移位寄存器单元，其特征在于，包括：
第十一晶体管，其中，所述第十一晶体管的栅极配置为和第一节点连接，所述第十一晶体管的第一极配置为和第一时钟信号线连接以接收第一时钟信号，所述第十一晶体管的第二极配置为和输出端连接；
第三电容，其中，所述第三电容的第一极配置为和所述第十一晶体管的栅极连接，所述第三电容的第二极配置为和所述第十一晶体管的第二极连接；
第十二晶体管，其中，所述第十二晶体管的栅极配置为和第一电压端连接以接收第一电压信号，所述第十二晶体管还包括第一极和第二极，所述第十二晶体管的第二极配置为和所述第一节点连接；
第十三晶体管，其中，所述第十三晶体管的栅极配置为和第二时钟信号线连接以接收第二时钟信号，所述第十三晶体管的第一极配置为和输入端连接以接收输入信号，所述第十三晶体管的第二极配置为和所述第十二晶体管的第一极连接；
第十四晶体管，其中，所述第十四晶体管的栅极配置为和第二节点连接，所述第十四晶体管的第一极配置为和第二电压端连接以接收第二电压信号，所述第十四晶体管的第二极配置为和所述第十一晶体管的第二极连接；
第四电容，其中，所述第四电容的第一极配置为和所述第十四晶体管的栅极连接，所述第四电容的第二极配置为和所述第十四晶体管的第一极连接；
第十五晶体管，其中，所述第十五晶体管的栅极配置为和所述第二节点连接，所述第十五晶体管的第一极配置为和所述第一时钟信号线连接以接收所述第一时钟信号；
第十六晶体管，其中，所述第十六晶体管的栅极配置为和所述第十五晶体管的第二极连接，所述第十六晶体管的第一极配置为和所述第二电压端连接以接收所述第二电压信号，所述第十六晶体管的第二极配置为和所述第十二晶体管的第一极连接；
第十七晶体管，其中，所述第十七晶体管的栅极配置为和所述第二时钟信号线连接以接收所述第二时钟信号，所述第十七晶体管的第一极配置为和所述第一电压端连接以接收所述第一电压信号，所述第十七晶体管的第二极配置为和所述第二节点连接；以及
第十八晶体管，其中，所述第十八晶体管的栅极配置为和所述第十三晶体管的第二极连接，所述第十八晶体管的第一极配置为和所述第二时钟信号线连接以接收所述第二时钟信号，所述第十八晶体管的第二极配置为和所述第二节点连接。
14.一种移位寄存器单元，其特征在于，包括：
第十九晶体管，其中，所述第十九晶体管的栅极配置为和第一节点连接，所述第十九晶体管的第一极配置为和第一时钟信号线连接以接收第一时钟信号，所述第十九晶体管的第二极配置为和输出端连接；
第五电容，其中，所述第五电容的第一极配置为和所述第十九晶体管的栅极连接，所述第五电容的第二极配置为和所述第十九晶体管的第二极连接；
第二十晶体管，其中，所述第二十晶体管的栅极配置为和第一电压端连接以接收第一电压信号，所述第二十晶体管还包括第一极和第二极，所述第二十晶体管的第二极配置为和所述第一节点连接；
第二十一晶体管，其中，所述第二十一晶体管的栅极配置为和第二时钟信号线连接以接收第二时钟信号，所述第二十一晶体管的第一极配置为和输入端连接以接收输入信号，所述第二十一晶体管的第二极配置为和所述第二十晶体管的第一极连接；
第二十二晶体管，其中，所述第二十二晶体管的栅极配置为和第二节点连接，所述第二十二晶体管的第一极配置为和第二电压端连接以接收第二电压信号，所述第二十二晶体管的第二极配置为和所述第十九晶体管的第二极连接；
第六电容，其中，所述第六电容的第一极配置为和所述第二十二晶体管的栅极连接，所述第六电容的第二极配置为和所述第二十二晶体管的第一极连接；
第二十三晶体管，其中，所述第二十三晶体管的栅极配置为和所述第二节点连接，所述第二十三晶体管的第一极配置为和所述第二电压端连接以接收所述第二电压信号；
第二十四晶体管，其中，所述第二十四晶体管的栅极配置为和所述第一时钟信号线连接以接收所述第一时钟信号，所述第二十四晶体管的第一极配置为和所述第二十三晶体管的第二极连接，所述第二十四晶体管的第二极配置为和所述第二十晶体管的第一极连接；
第二十五晶体管，其中，所述第二十五晶体管的栅极配置为和所述第二时钟信号线连接以接收所述第二时钟信号，所述第二十五晶体管的第一极配置为和所述第一电压端连接以接收所述第一电压信号，所述第二十五晶体管的第二极配置为和所述第二节点连接；以及
第二十六晶体管，其中，所述第二十六晶体管的栅极配置为和所述第二十一晶体管的第二极连接，所述第二十六晶体管的第一极配置为和所述第二时钟信号线连接以接收所述第二时钟信号，所述第二十六晶体管的第二极配置为和所述第二节点连接。
15.一种栅极驱动电路，其特征在于，包括多个级联的移位寄存器单元，所述多个移位寄存器单元包括P个第一移位寄存器单元，所述第一移位寄存器单元采用如权利要求1-14任一所述的移位寄存器单元，P为大于1的整数。
16.一种显示装置，其特征在于，包括如权利要求15所述的栅极驱动电路。
17.根据权利要求16所述的显示装置，其特征在于，还包括多条扫描线和排列为多行的多个像素单元，所述多条扫描线与所述多行像素单元对应连接，所述栅极驱动电路中的多个移位寄存器单元的输出端与所述多条扫描线对应连接，第N级所述移位寄存器单元的输出端还与第N+1级所述移位寄存器单元的输入电路连接以提供所述输入信号，N为大于0的整数。
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