CN111508974B - 阵列基板及其制作方法、移位寄存器单元、显示面板 - Google Patents

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Abstract

本发明涉及显示技术领域，提出一种阵列基板及其制作方法、移位寄存器单元、显示面板，该阵列基板包括双栅结构的第一晶体管，该阵列基板还包括：衬底基板、有源层、第一导电层，有源层设置于衬底基板的一侧，包括第一半导体部、第二半导体部，以及连接于第一半导体部和第二半导体部之间的第一导体部，其中，第一半导体部、第二半导体部用于形成第一晶体管的沟道区；第一导电层包括第一导电部，第一导电部在衬底基板的正投影与第一导体部在衬底基板的正投影至少部分重合，以使第一导电部与第一导体部形成一平行板电容结构的两电极，且第一导电部连接一稳定电压源。该阵列基板能够减小第一晶体管栅极电压跳变时，第一导体部向第一晶体管源漏极漏电。

Description

阵列基板及其制作方法、移位寄存器单元、显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及其制作方法、移位寄存器单元、显示面板。
背景技术
在显示技术领域中，栅极驱动电路通常用于向像素驱动电路提供栅极驱动信号，栅极驱动电路通常由多个级联的移位寄存器单元组成，移位寄存器单元通常包括多个晶体管。
相关技术中，为避免晶体管漏电，部分晶体管采用双栅结构，即该晶体管包括有两个沟道区和与两沟道区对应的两个栅极。
然而，在栅极驱动电路驱动过程中，位于两个沟道区之间的导体部会在两栅极作用下电压发生波动，从而导致导体部向晶体管的源漏极漏电。
需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的目的在于提供一种阵列基板及其制作方法、移位寄存器单元、显示面板，该阵列基板能够解决相关技术中导体部向晶体管源漏极漏电的技术问题。
本发明的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。
根据本发明的一个方面，提供一种阵列基板，包括第一晶体管，所述第一晶体管为双栅结构，其中，所述阵列基板还包括：衬底基板、有源层、第一导电层。有源层设置于所述衬底基板的一侧，包括第一半导体部、第二半导体部，以及连接于所述第一半导体部和第二半导体部之间的第一导体部，其中，所述第一半导体部、第二半导体部用于形成所述第一晶体管的沟道区；第一导电层包括第一导电部，所述第一导电部在所述衬底基板的正投影与所述第一导体部在所述衬底基板的正投影至少部分重合，以使所述第一导电部与所述第一导体部形成一平行板电容结构的两电极，且所述第一导电部连接一稳定电压源。
本公开一种示例性实施例中，所述第一导电层还包括用于形成所述第一晶体管两栅极的第二导电部、第三导电部；所述第二导电部在所述衬底基板的正投影覆盖所述第一半导体部在所述衬底基板的正投影，所述第三导电部在所述衬底基板的正投影覆盖所述第二半导体部在所述衬底基板的正投影。
本公开一种示例性实施例中，所述第一导电层设置于所述有源层背离所述衬底基板的一侧。
本公开一种示例性实施例中，所述阵列基板还包括第二导电层，第二导电层包括电源线，所述电源线用于形成所述稳定电压源。
本公开一种示例性实施例中，所述第二导电层位于所述第一导电层背离所述衬底基板的一侧；所述第二导电层的部分用于形成所述第一晶体管的源漏部，所述电源线通过过孔与所述第一导电部电连接。
本公开一种示例性实施例中，所述有源层包括：第一有源部、第二有源部、第三有源部，第一有源部沿第一方向延伸，且部分形成所述第一半导体部；第二有源部沿第二方向延伸，部分形成所述第二半导体部，且所述第二有源部的起始端与所述第一有源部的起始端连接，其中所述第一方向与所述第二方向相交；第三有源部沿所述第二方向的反方向延伸，所述第三有源部的起始端与所述第二有源部的起始端连接，所述第三有源部、部分所述第一有源部、部分所述第二有源部形成所述第一导体部。
本公开一种示例性实施例中，所述第一晶体管的第一极连接信号输入端，第二极连接第一节点，栅极连接第一时钟信号线，所述阵列基板还包括：第二晶体管、第三晶体管、第四晶体管、第一电容、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第二电容。第二晶体管第一极连接所述第一时钟信号线，第二极连接第二节点，栅极连接所述第一节点；第三晶体管的第一极连接第一电源线，第二极连接所述第二节点，栅极连接所述第一时钟信号线；第四晶体管的第一极连接第二电源线，第二极连接输出端，栅极连接所述第二节点；第一电容连接于所述第二节点和所述第二电源线之间；第五晶体管的第一极连接所述第二电源线，第二极连接第三节点，栅极连接所述第二节点；第六晶体管的第一极连接所述第三节点，第二极连接所述第一节点，栅极连接所述第二时钟信号线；第七晶体管的第一极连接所述第一节点，第二极连接所述第四节点，栅极连接所述第一电源线；第八晶体管的第一极连接所述输出端，第二极连接第二时钟信号线，栅极连接所述第四节点；第二电容连接于所述第四节点和所述输出端之间。
本公开一种示例性实施例中，所述第一电源线形成所述电源线，或所述第二电源线形成所述电源线。
本公开一种示例性实施例中，所述有源层为多晶硅层；所述第一到第八晶体管中至少部分晶体管的沟道区通过对所述多晶硅层轻掺杂形成。
根据本发明的一个方面，提供一种移位寄存器单元，其包括第一晶体管、第三电容，第一晶体管的第一极连接信号输入端，第二极连接第一节点，栅极连接第一时钟信号端，其中，所述第一晶体管为双栅结构的晶体管，所述第一晶体管包括第一沟道区、第二沟道区以及位于所述第一沟道区、第二沟道区之间的导体部；第三电容连接于所述导体部与一稳定电压端之间。
本公开一种示例性实施例中，所述移位寄存器单元还包括：第二晶体管、第三晶体管、第四晶体管、第一电容、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第二电容。第二晶体管的第一极连接所述第一时钟信号端，第二极连接第二节点，栅极连接所述第一节点；第三晶体管的第一极连接第一电源端，第二极连接所述第二节点，栅极连接所述第一时钟信号端；第四晶体管的第一极连接第二电源端，第二极连接输出端，栅极连接所述第二节点；第一电容连接于所述第二节点和所述第二电源端之间；第五晶体管的第一极连接所述第二电源端，第二极连接第三节点，栅极连接所述第二节点；第六晶体管的第一极连接所述第三节点，第二极连接所述第一节点，栅极连接所述第二时钟信号端；第七晶体管的第一极连接所述第一节点，第二极连接所述第四节点，栅极连接所述第一电源端；第八晶体管的第一极连接所述输出端，第二极连接第二时钟信号端，栅极连接所述第四节点；第二电容连接于所述第四节点和所述输出端之间。
本公开一种示例性实施例中，所述第一电源端形成所述稳定电压端，或所述第二电源端形成所述稳定电压端。
根据本发明的一个方面，提供一种阵列基板制作方法，所述阵列基板包括第一晶体管，所述第一晶体管为双栅结构，所述制作方法包括：
形成一衬底基板；
在所述衬底基板的一侧形成有源层，所述有源层包括第一半导体部、第二半导体部，以及连接于所述第一半导体部和第二半导体部之间的第一导体部，其中，所述第一半导体部、第二半导体部用于形成所述第一晶体管的沟道区；
形成第一导电层，所述第一导电层包括第一导电部，所述第一导电部在所述衬底基板的正投影与所述第一导体部在所述衬底基板的正投影至少部分重合，以使所述第一导电部与所述第一导体部形成一平行板电容结构的两电极；
将所述第一导电部连接到一稳定电压源。
本公开一种示例性实施例中，在所述衬底基板的一侧形成有源层，包括：
在所述衬底基板的一侧形成多晶硅材料层；
对所述多晶硅材料层进行图案化处理从而形成多晶硅层，所述多晶硅层包括第一多晶硅部；
对所述多晶硅层进行轻掺杂；
在所述多晶硅层背离所述衬底基板的一侧上形成遮挡层，且所述第一多晶硅部裸露于所述遮挡层外部；
对所述第一多晶硅部进行重掺杂，以使所述第一多晶硅部形成所述第一导体部。
本公开一种示例性实施例中，还包括：
在所述有源层背离所述衬底基板的一侧形成栅极绝缘层；
形成第一导电层，包括：
在所述栅极绝缘层背离所述衬底基板的一侧形成所述第一导电层。
根据本发明的一个方面，提供一种显示面板，该显示面板包括上述的阵列基板，或上述的移位寄存器单元。
本公开提供一种阵列基板及其制作方法、移位寄存器单元、显示面板。该阵列基板包括第一晶体管，第一晶体管为双栅结构，该阵列基板还包括：衬底基板、有源层、第一导电层，有源层设置于衬底基板的一侧，包括第一半导体部、第二半导体部，以及连接于第一半导体部和第二半导体部之间的第一导体部，其中，第一半导体部、第二半导体部用于形成第一晶体管的沟道区；第一导电层包括第一导电部，第一导电部在衬底基板的正投影与第一导体部在衬底基板的正投影至少部分重合，以使第一导电部与第一导体部形成一平行板电容结构的两电极，且第一导电部连接一稳定电压源。该阵列基板能够避免第一晶体管栅极电压跳变时，第一导体部向第一晶体管源漏极漏电。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中一种移位寄存器单元的电路示意图；
图2为图1中移位寄存器单元的结构示意图；
图3为图2中的局部放大图；
图4为图3中虚线A-A的剖视图；
图5为图1中第一晶体管结构的等效电路图；
图6为本公开阵列基板一种示例性实施例的结构示意图；
图7为图6中虚线A-A的剖视图；
图8为图6中第一晶体管的等效电路图；
图9为本公开另一种示例性实施例的结构示意图；
图10为图9中虚线A-A处的剖视图；
图11为图9中阵列基板有源层的结构示意图；
图12为本公开移位寄存器单元一种示例性实施例的结构示意图；
图13为本公开阵列基板另一种示例性实施例的结构示意图；
图14为本公开阵列基板有源层的结构示意图；
图15为本公开阵列基板第一导电层的结构示意图；
图16为本公开阵列基板第三导电层的结构示意图；
图17为本公开阵列基板第二导电层的结构示意图；
图18-20为本公开阵列基板一种示例性实施例中的制作流程示意图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
如图1、2所示，图1为相关技术中一种移位寄存器单元的电路示意图，图2为图1中移位寄存器单元的结构示意图。如图1、2所示，该移位寄存器单元包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第一电容C1、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第二电容C2。第一晶体管T1的第一极连接信号输入端Input，第二极连接第一节点N1，栅极连接第一时钟信号端CK，第二晶体管T2的第一极连接所述第一时钟信号端CK，第二极连接第二节点N2，栅极连接所述第一节点N1；第三晶体管T3的第一极连接第一电源端VHL，第二极连接所述第二节点N2，栅极连接所述第一时钟信号端CK；第四晶体管T4的第一极连接第二电源端VGH，第二极连接输出端OUT，栅极连接所述第二节点N2；第一电容C1连接于所述第二节点N2和所述第二电源端VGH之间；第五晶体管T5的第一极连接所述第二电源端VGH，第二极连接第三节点N3，栅极连接所述第二节点N2；第六晶体管T6的第一极连接所述第三节点N3，第二极连接所述第一节点N1，栅极连接所述第二时钟信号端CB；第七晶体管T7的第一极连接所述第一节点N1，第二极连接所述第四节点N4，栅极连接所述第一电源端VGL；第八晶体管T8的第一极连接所述输出端OUT，第二极连接第二时钟信号端CB，栅极连接所述第四节点N4；第二电容C2连接于所述第四节点N4和所述输出端OUT之间。
如图2、3、4所示，图3为图2中的局部放大图，图4为图3中虚线A-A的剖视图。图3示出了图2中第一晶体管T1所在位置及其附近位置的结构示意图。第一晶体管T1设置于衬底基板3上，该第一晶体管T1为双栅极结构，第一晶体管T1包括第一栅极11、第二栅极12、第一沟道区41、第二沟道区42，以及位于第一沟道区41和第二沟道区42之间的导体部2，第一栅极11、第二栅极12所在的栅极层与第一沟道区41、第二沟道区42所在的有源层之间设置有栅极绝缘层5。其中，导体部2与第一栅极11、第二栅极12之间存在寄生电容，当第一栅极11、第二栅极12电压跳变时，导体部2的电压也会发生跳变，例如，当第一栅极11、第二栅极12电压发生正向跳变时，导体部2的电压增高，当第一栅极11、第二栅极12电压回复后，导体部2会在其高电压作用下向第一晶体管T1的源漏极漏电，从而造成移位寄存器单元驱动异常。如图5所示，为图1中第一晶体管结构的等效电路图，该第一晶体管T1可以等效成两个晶体管T11、T12，其中，节点A表示导体部2的等电位点。当第一晶体管的栅极连接端CK电压发生变化时，节点A会向第一晶体管的第一级连接端Input、第二极连接端N1漏电。
基于此，本示例性实施例提供一种阵列基板，如图6、7所示，图6为本公开阵列基板一种示例性实施例的结构示意图，图7为图6中虚线A-A的剖视图。该阵列基板包括第一晶体管，所述第一晶体管为双栅结构，其中，所述阵列基板还包括：衬底基板3、有源层、第一导电层。有源层设置于所述衬底基板3的一侧，包括第一半导体部41、第二半导体部42，以及连接于所述第一半导体部和第二半导体部之间的第一导体部2，其中，所述第一半导体部41、第二半导体部42用于形成所述第一晶体管的沟道区；第一导电层包括第一导电部6，所述第一导电部6在所述衬底基板的正投影与所述第一导体部2在所述衬底基板的正投影至少部分重合，以使所述第一导电部与所述第一导体部形成一平行板电容结构的两电极，且所述第一导电部连接一稳定电压源。所述第一导电层还可以包括用于形成所述第一晶体管两栅极的第二导电部11、第三导电部12；所述第二导电部11在所述衬底基板的正投影覆盖所述第一半导体部41在所述衬底基板的正投影，所述第三导电部12在所述衬底基板的正投影覆盖所述第二半导体部42在所述衬底基板的正投影。第一导电层与有源层之间可以设置有栅极绝缘层5。
该阵列基板通过第一导电部6与第一导体部2形成一平行板电容结构的两电极，当第一晶体管的第一栅极11、第二栅极12的电压发生跳变时，由于第一导电部6连接一稳定电压源，根据电容两端电压不能突变的特性，第一导体部2在第一导电部6的稳定电压作用下，其电压跳变量减小，从而减小了当第一晶体管栅极电压回复后，第一导体部2向第一晶体管源漏极的漏电流。
如图8所示，为图6中第一晶体管的等效电路图，该第一晶体管可以等效成两个晶体管T11、T12，其中，节点A表示第一导体部2的等电位点。电容C为第一导电部6和第一导体部2形成的电容结构，电容C连接于节点A和一稳定电压VG之间。当第一晶体管的栅极G电压发生变化时，节点A会在电容C作用下跳变电压减小，从而减小了节点A向第一晶体管源极S、漏极D的漏电流。本示例性实施例中，该第一晶体管可以应用于阵列基板中的移位寄存器单元。
本示例性实施例中，第一导电层可以包括用于形成所述第一晶体管两栅极的第二导电部11、第三导电部12，即第一导电层位于阵列基板的栅极层。应该理解的是，在其他示例性实施例中，第一导电层还可以设置于阵列基板的其他层级，例如，第一导电层可以设置于阵列基板用于遮挡晶体管沟道区的遮光金属层、阵列基板的源漏层等其他导电层。
本示例性实施例中，如图7所示，该第一晶体管可以为顶栅结构，所述第一导电层(第一导电部6所在层级)可以设置于所述有源层(第一半导体部41、第二半导体部42所在层级)背离所述衬底基板3的一侧。应该理解的是，在其他示例性实施例中，第一晶体管还可以为底栅结构，第一导电层还可以设置于有源层面向衬底基板的一侧。
本示例性实施例中，如图9、10所示，图9为本公开另一种示例性实施例的结构示意图，图10为图9中虚线A-A处的剖视图。所述阵列基板还可以包括第二导电层，第二导电层可以包括电源线7，所述电源线7用于形成所述稳定电压源。有源层背离衬底基板3的一侧还可以设置栅极绝缘层5，第一导电层与第二导电层之间还可以设置介电层9。如图7、8所示，所述第二导电层(电源线7所在层级)可以位于所述第一导电层(第一导电部6所在层级)背离所述衬底基板3的一侧；所述第二导电层的部分还可以用于形成所述第一晶体管的源漏部，即第二导电层位于阵列基板的源漏层。所述电源线通过过孔8与所述第一导电部电连接。
本示例性实施例中，如图11所示，为图9中阵列基板有源层的结构示意图，所述有源层可以包括：第一有源部21、第二有源部22、第三有源部23，第一有源部21沿第一方向X延伸，且部分形成所述第一半导体部；第二有源部22沿第二方向Y延伸，部分形成所述第二半导体部，且所述第二有源部22的起始端与所述第一有源部21的起始端连接，其中所述第一方向X与所述第二方向Y相交；第三有源部23沿所述第二方向Y的反方向延伸，所述第三有源部23的起始端与所述第二有源部22的起始端连接，所述第三有源部23、部分所述第一有源部21、部分所述第二有源部22形成所述第一导体部。本示例性实施例中，通过第三有源部23增加了第一导体部的面积，相应的，第一导电部也可以具有相同大小形状的结构，从而第一导体部与第一导电部可以形成电容较大的电容结构，进而提高了第一导电部对第一导体部电压跳变的抑制效果。
本示例性实施例中，还提供一种移位寄存器单元，如图12所示，为本公开移位寄存器单元一种示例性实施例的结构示意图。该移位寄存器单元包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第一电容C1、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第二电容C2。第一晶体管T1的第一极连接信号输入端Input，第二极连接第一节点N1，栅极连接第一时钟信号端CK，第二晶体管T2的第一极连接所述第一时钟信号端CK，第二极连接第二节点N2，栅极连接所述第一节点N1；第三晶体管T3的第一极连接第一电源端VHL，第二极连接所述第二节点N2，栅极连接所述第一时钟信号端CK；第四晶体管T4的第一极连接第二电源端VGH，第二极连接输出端OUT，栅极连接所述第二节点N2；第一电容C1连接于所述第二节点N2和所述第二电源端VGH之间；第五晶体管T5的第一极连接所述第二电源端VGH，第二极连接第三节点N3，栅极连接所述第二节点N2；第六晶体管T6的第一极连接所述第三节点N3，第二极连接所述第一节点N1，栅极连接所述第二时钟信号端CB；第七晶体管T7的第一极连接所述第一节点N1，第二极连接所述第四节点N4，栅极连接所述第一电源端VGL；第八晶体管T8的第一极连接所述输出端OUT，第二极连接第二时钟信号端CB，栅极连接所述第四节点N4；第二电容C2连接于所述第四节点N4和所述输出端OUT之间。其中，所述第一晶体管为双栅结构的晶体管，所述第一晶体管包括第一沟道区、第二沟道区以及位于所述第一沟道区、第二沟道区之间的导体部。第一晶体管T1可以等价为晶体管T11和晶体管T12，节点A为导体部的等电位点，该移位寄存器单元还可以包括第三电容C3，第三电容C3连接于节点A与第二电源端VGH之间。
本示例性实施例中，如图13所示，为本公开阵列基板另一种示例性实施例的结构示意图，该阵列基板可以集成有上述的移位寄存器单元。其中，第一电源线用于向第一电源端电源信号，第二电源线用于向第二电源端提供电源信号，第一时钟信号线用于向第一时钟信号端提供时钟信号，第二时钟信号端用于向第二时钟信号端提供时钟信号。所述第一晶体管T1的第一极连接信号输入端Input，第二极连接第一节点，栅极连接第一时钟信号线CK；第二晶体管T2第一极连接所述第一时钟信号线CK，第二极连接第二节点，栅极连接所述第一节点；第三晶体管T3的第一极连接第一电源线VGL，第二极连接所述第二节点，栅极连接所述第一时钟信号线CK；第四晶体管T4的第一极连接第二电源线VGH，第二极连接输出端，栅极连接所述第二节点；第一电容C1连接于所述第二节点和所述第二电源线之间VGH；第五晶体管T5的第一极连接所述第二电源线VGH，第二极连接第三节点，栅极连接所述第二节点；第六晶体管T6的第一极连接所述第三节点，第二极连接所述第一节点，栅极连接所述第二时钟信号线CB；第七晶体管T7的第一极连接所述第一节点，第二极连接所述第四节点，栅极连接所述第一电源线VGL；第八晶体管T8的第一极连接所述输出端，第二极连接第二时钟信号线，栅极连接所述第四节点；第二电容C2连接于所述第四节点和所述输出端之间；第三电容C3连接于节点A与第二电源端VGH之间。
如图13所示，该阵列基板可以包括有源层、第一导电层、第二导电层、第三导电层。有源层、第一导电层、第三导电层、第二导电层可以依次层叠设置于衬底基板上。
如图14所示，为本公开阵列基板有源层的结构示意图。该有源层可以包括有第一半导体部41、第二半导体部42、连接于所述第一半导体部和第二半导体部之间的第一导体部2、第三半导体部43、第四半导体部44、第五半导体部45、第六半导体部46、第七半导体部471、472、473、第八半导体部48、第九半导体部49。其中，第一半导体部41、第二半导体部42用于形成第一晶体管的沟道区；第三半导体部43用于形成第六晶体管的沟道区，第四半导体部44用于形成第五晶体管的沟道区；第五半导体部45用于形成第三晶体管的沟道区；第六半导体部46用于形成第二晶体管的沟道区，第七半导体部471、472、473用于形成第八晶体管的沟道区，第八半导体部48用于形成第四晶体管的沟道区；第九半导体部49用于形成第七晶体管的沟道区；第一导体部2用于形成第三电容的一电极。该有源层可以为多晶硅层，上述多个半导体部中的部分半导体部可以通过对多晶硅层轻掺杂形成，该设置可以减小对应晶体管的阈值电压，上述的半导体部的轻掺杂量可以为1012ions/cm2。多晶硅层除上述半导体部以外的其他部分可以通过重掺杂形成导电层，重掺杂的量可以为1014ions/cm2-1016ions/cm2。应该理解的是，在其他示例性实施例中，有源层还可以由其他半导体材料制成，例如，有源层可以由氧化铟镓锌半导体材料制成，有源层除上述半导体部以外的部分可以通过氢离子注入形成导电部。
如图15所示，为本公开阵列基板第一导电层的结构示意图。该第一导电层可以包括第一导电部6、第二导电部11、第三导电部12、第四导电部13、第五导电部14、第六导电部15、第七导电部16、第八导电部171、172、173、第九导电部18、第十导电部19、第十一导电部20、第二十二导电部21。第一导电部6用于形成第三电容C3的另一电极；第二导电部11、第三导电部12用于形成第一晶体管的栅极；第四导电部13用于形成第六晶体管的栅极；第五导电部14用于形成第五晶体管的栅极；第六导电部15用于形成第三晶体管的栅极；第七导电部16用于形成第二晶体管的栅极；第八导电部171、172、173用于形成第八晶体管的栅极；第九导电部18用于形成第四晶体管的栅极；第十导电部19用于形成第一电容C1的一电极；第十一导电部20用于形成第二电容C2的一电极；第二十二导电部21用于形成第七晶体管的栅极。
如图16所示，为本公开阵列基板第三导电层的结构示意图。第三导电层包括第一电极部81、第二电极部82，第一电极部81用于形成第一电容C1的另一电极，第二电极部82用于形成第二电容的另一电极。
如图17所示，为本公开阵列基板第二导电层的结构示意图。该第二导电层包括第一时钟信号线CK、第二时钟信号线CB、第一电源线VGL、第二电源线VGH，第一连接电极71、第二连接电极72、第三连接电极73、第四连接电极74、第五连接电极75、第六连接电极76、第七连接电极77、第八连接电极78。第一时钟信号线CK通过过孔与第二导电部11电连接，以使第一时钟信号线连接第一晶体管的栅极；第二电源线VGH通过过孔与第一导电部6电连接，以使第二电源线连接第三电容的一电极，同时第二电源线VGH通过过孔电连接第一电极部81，以使第一电容的一电极连接第二电源线，第二电源线VGH通过过孔电连接第四半导体部44远离第三半导体部43一侧的导体部，以使第二电源线VGH连接第五晶体管的第一极；第二时钟信号线CB通过过孔与第四导电部13电连接，以使第二时钟信号线连接第六晶体管的栅极；第一电源线VGL通过过孔与第五半导体部45一侧的导体部电连接，以使第一电源线连接第三晶体管的第一极；第一连接电极71通过过孔分别连接第七导电部16、连接于第二半导体部42与第三半导体部43之间的导体部，以使第一晶体管的第二极、第六晶体管的第二极、第二晶体管的栅极相互连接；第二连接电极72通过过孔电连接第五导电部14、第六半导体部46一侧的导体部、第五半导体部45一侧的导体部，以使第五晶体管的栅极、第二晶体管的第二电极、第三晶体管的第二极相互连接；第三连接电极73形成信号输入端Input，且通过过孔电连接第一半导体部41一侧的导体部；第四连接电极74通过过孔电连接第四导电部13、第七半导体部471远离第七半导体部472一侧的导体部、第七半导体部472与第七半导体部473之间的导体部，以使第二时钟信号端连接第八晶体管的第一极；第五连接电极75形成连接于第八晶体管第二极的输出端OUT，分别通过过孔电连接第七半导体部471与第七半导体部472之间的导体部、第七半导体部473与第八半导体部48之间的导体部，从而使得输出端OUT连接第八晶体管的第二极、第四晶体管的第二极，同时，第五连接电极75通过过孔电连接第二电极部82，从而使得第二电容的一电极连接输出端OUT；第六连接电极76通过过孔连接第一电极部81、第八半导体部48远离第七半导体部473一侧的导体部，以使第四晶体管的第一极连接第二电源线；第七连接电极77通过过孔电连接第八导电部171、第九半导体部49一侧的导体部，以使第七晶体管第二极连接第八晶体管的栅极；第八连接电极78通过过孔电连接第九半导体部49另一侧的导体部、第七导电部16，以使第二晶体管的栅极连接第七晶体管的第一极。
应该理解的是，本示例性实施例中，第三电容的一电极连接第二电源线VGH，在其他示例性实施例中，第三电容的一电极还可以连接第一电源线VGL等其他稳定电压源。
本示例性实施例中，在形成上述阵列基板过程中，需要对有源层进行不同程度的掺杂处理，如图18-20所示，为本公开阵列基板一种示例性实施例中的制作流程示意图。如图18-20所示，本示例性实施例仅给出第三电容C3和第六晶体管处的制作流程结构示意图。
如图18所示，首先提供一衬底基板31，在衬底基板31上形成缓冲层32，在缓冲层32背离衬底基板的一侧形成多晶硅层，并对多晶硅层进行图案化处理，从而得到半导体部61、62，然后对半导体部61、62进行轻掺杂，轻掺杂量可以为1012ions/cm2，其中，掺杂后的半导体部62能够形成第六晶体管的沟道区。
如图19所示，在有源层背离衬底基板31的一侧形成遮挡材料层，并对遮挡材料层进行图案化处理形成遮挡层33，从而漏出半导体部61，然后对半导体部61进行重掺杂，从而形成第一导体部2，重掺杂的量可以为1014ions/cm2-1016ions/cm2，第一导体部2用于形成第三电容的一电极。
如图20所示，剥离遮挡层33，在源层背离衬底基板31的一侧形成栅极绝缘层34，在栅极绝缘层背离衬底基板的一侧形成栅极层，该栅极层包括第一导电部6，第四导电部13，第一导电部6用于形成第三电容的另一电极，第四导电部13用于形成第六晶体管的栅极。
本示例性实施例还提供一种显示面板，该显示面板包括上述的阵列基板，或上述的移位寄存器单元。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (13)

1.一种阵列基板，包括第一晶体管，所述第一晶体管为双栅结构，其特征在于，所述阵列基板还包括：
衬底基板；
有源层，设置于所述衬底基板的一侧，包括第一半导体部、第二半导体部，以及连接于所述第一半导体部和第二半导体部之间的第一导体部，其中，所述第一半导体部、第二半导体部用于形成所述第一晶体管的沟道区；
第一导电层，包括第一导电部，所述第一导电部在所述衬底基板的正投影与所述第一导体部在所述衬底基板的正投影至少部分重合，以使所述第一导电部与所述第一导体部形成一平行板电容结构的两电极，且所述第一导电部连接一稳定电压源；
所述有源层包括：
第一有源部，沿第一方向延伸，且部分形成所述第一半导体部；
第二有源部，沿第二方向延伸，部分形成所述第二半导体部，且所述第二有源部的起始端与所述第一有源部的起始端连接，其中，所述第一方向与所述第二方向相交；
第三有源部，沿所述第二方向的反方向延伸，所述第三有源部的起始端与所述第二有源部的起始端连接，所述第三有源部、部分所述第一有源部、部分所述第二有源部形成所述第一导体部；
所述第一导电部在所述衬底基板的正投影和所述第三有源部在所述衬底基板上的正投影交叠。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一导电层还包括用于形成所述第一晶体管两栅极的第二导电部、第三导电部；
所述第二导电部在所述衬底基板的正投影覆盖所述第一半导体部在所述衬底基板的正投影，所述第三导电部在所述衬底基板的正投影覆盖所述第二半导体部在所述衬底基板的正投影。
3.根据权利要求1所述的阵列基板，其特征在于，所述第一导电层设置于所述有源层背离所述衬底基板的一侧。
4.根据权利要求3所述的阵列基板，其特征在于，所述阵列基板还包括：
第二导电层，包括电源线，所述电源线用于形成所述稳定电压源。
5.根据权利要求4所述的阵列基板，其特征在于，所述第二导电层位于所述第一导电层背离所述衬底基板的一侧；
所述第二导电层的部分用于形成所述第一晶体管的源漏部，所述电源线通过过孔与所述第一导电部电连接。
6.根据权利要求4所述的阵列基板，其特征在于，所述第一晶体管的第一极连接信号输入端，第二极连接第一节点，栅极连接第一时钟信号线，所述阵列基板还包括：
第二晶体管，第一极连接所述第一时钟信号线，第二极连接第二节点，栅极连接所述第一节点；
第三晶体管，第一极连接第一电源线，第二极连接所述第二节点，栅极连接所述第一时钟信号线；
第四晶体管，第一极连接第二电源线，第二极连接输出端，栅极连接所述第二节点；
第一电容，连接于所述第二节点和所述第二电源线之间；
第五晶体管，第一极连接所述第二电源线，第二极连接第三节点，栅极连接所述第二节点；
第六晶体管，第一极连接所述第三节点，第二极连接所述第一节点，栅极连接第二时钟信号线；
第七晶体管，第一极连接所述第一节点，第二极连接第四节点，栅极连接所述第一电源线；
第八晶体管，第一极连接所述输出端，第二极连接第二时钟信号线，栅极连接所述第四节点；
第二电容，连接于所述第四节点和所述输出端之间。
7.根据权利要求6所述的阵列基板，其特征在于，所述第一电源线形成所述电源线，或所述第二电源线形成所述电源线。
8.根据权利要求6所述的阵列基板，其特征在于，所述有源层为多晶硅层；
所述第一到第八晶体管中至少部分晶体管的沟道区通过对所述多晶硅层轻掺杂形成。
9.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板包括移位寄存器单元，所述第一晶体管形成所述移位寄存器单元的部分结构。
10.一种阵列基板制作方法，其特征在于，所述阵列基板包括第一晶体管，所述第一晶体管为双栅结构，所述制作方法包括：
形成一衬底基板；
在所述衬底基板的一侧形成有源层，所述有源层包括第一半导体部、第二半导体部，以及连接于所述第一半导体部和第二半导体部之间的第一导体部，其中，所述第一半导体部、第二半导体部用于形成所述第一晶体管的沟道区；
形成第一导电层，所述第一导电层包括第一导电部，所述第一导电部在所述衬底基板的正投影与所述第一导体部在所述衬底基板的正投影至少部分重合，以使所述第一导电部与所述第一导体部形成一平行板电容结构的两电极；
将所述第一导电部连接到一稳定电压源；
所述有源层包括：
第一有源部，沿第一方向延伸，且部分形成所述第一半导体部；
第二有源部，沿第二方向延伸，部分形成所述第二半导体部，且所述第二有源部的起始端与所述第一有源部的起始端连接，其中，所述第一方向与所述第二方向相交；
第三有源部，沿所述第二方向的反方向延伸，所述第三有源部的起始端与所述第二有源部的起始端连接，所述第三有源部、部分所述第一有源部、部分所述第二有源部形成所述第一导体部；
所述第一导电部在所述衬底基板的正投影和所述第三有源部在所述衬底基板上的正投影交叠。
11.根据权利要求10所述的阵列基板制作方法，其特征在于，在所述衬底基板的一侧形成有源层，包括：
在所述衬底基板的一侧形成多晶硅材料层；
对所述多晶硅材料层进行图案化处理从而形成多晶硅层，所述多晶硅层包括第一多晶硅部；
对所述多晶硅层进行轻掺杂；
在所述多晶硅层背离所述衬底基板的一侧上形成遮挡层，且所述第一多晶硅部裸露于所述遮挡层外部；
对所述第一多晶硅部进行重掺杂，以使所述第一多晶硅部形成所述第一导体部。
12.根据权利要求10所述的阵列基板制作方法，其特征在于，还包括：
在所述有源层背离所述衬底基板的一侧形成栅极绝缘层；
形成第一导电层，包括：
在所述栅极绝缘层背离所述衬底基板的一侧形成所述第一导电层。
13.一种显示面板，其特征在于，包括权利要求1-9任一项所述的阵列基板。
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