JP2012079992A - 半導体装置 - Google Patents

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Abstract

【課題】バイアス切替の前後でドレイン電流の大きさが変化しない縦型トランジスタを実現する。
【解決手段】半導体装置１は、第１の下部拡散層６Ａ、第１の上部拡散層７Ａ、及び第１のゲート電極９Ａを有する第１の縦型トランジスタ４Ａと、第２の下部拡散層６Ｂ、第２の上部拡散層７Ｂ、及び第２のゲート電極９Ｂを有する第２の縦型トランジスタ４Ｂと、第１及び第２のゲート電極９Ａ，９Ｂに接続されるゲート配線と、第１の下部拡散層６Ａ及び第２の上部拡散層７Ｂに接続される第１の配線Ｗ１と、第１の上部拡散層７Ａ及び第２の下部拡散層６Ｂに接続される第２の配線Ｗ２とを備える。
【選択図】図２

Description

本発明は半導体装置に関し、特に、縦型トランジスタを有する半導体装置に関する。
ＤＲＡＭ(Dynamic Random Access Memory)では、高密度化とともに、その構成要素であるＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)のゲート、ソース、ドレインを平面的にレイアウトすることが困難となりつつある。特に、最小配線ピッチが９０ｎｍ以下になると、これらを立体的にレイアウトすることが必要となっている。
ここで、立体的にレイアウトされたＭＯＳＦＥＴとは、半導体基板の表面に形成した半導体の柱（半導体ピラー）と、その上部と下部（又は下方）に設けられた第１及び第２の拡散層と、半導体ピラーの側面を覆うゲート絶縁膜及びゲート電極とからなるトランジスタである。第１及び第２の拡散層は、一方がソース（Ｓ）、他方がドレイン（Ｄ）となる。また、ＤＲＡＭのメモリセルトランジスタとして用いる場合には、ゲート電極はワード線である。このようなトランジスタでは、チャネルは半導体ピラー内に縦方向（半導体基板の法線方向）に形成される。そこで、以下ではこのようなＭＯＳＦＥＴを縦型トランジスタと称する。
特許文献１には、縦型トランジスタの例が開示されている。この例による縦型トランジスタは、半導体ピラーである柱状体１００ｅと、その上部と下方に配置された上部拡散層１０７と下部拡散層１０８と、柱状体１００ｅの側面部に配置されたゲート絶縁膜１０６及びゲート電極１１０とによって構成される。この例に沿って縦型トランジスタの動作について説明すると、縦型トランジスタのオンオフは、ゲート電極１１０に印加する電圧の値によって制御される。ゲート電極１１０にスレッショルド電圧以上の電圧を印加することで、柱状体１００ｅ内にチャネルが形成され、縦型トランジスタはオンとなる。オンの状態では、上部拡散層１０７と下部拡散層１０８の一方から他方へ電荷が移動する。これにより、縦型トランジスタのソース／ドレイン間にドレイン電流が流れることとなる。
特開２００８−１４０９９６号公報
ところで、半導体装置では、トランジスタのＳ／Ｄの切替（バイアス切替）が行われることがある。ゲート、ソース、ドレインを平面的にレイアウトしたトランジスタ（プレーナー型トランジスタ）では、バイアス切替の前後でドレイン電流の大きさが変わることは通常ないが、縦型トランジスタでは、バイアス切替の前後でドレイン電流の大きさが変化する。これは、縦型トランジスタがＳ／Ｄ非対称な構造を有しているためである。以下、詳しく説明する。
Ｐチャンネル型ＭＯＳトランジスタを例として説明すると、トランジスタのドレイン電流の大きさは、ソース側拡散層のＰ型不純物濃度に依存する。これは、チャネル反転層の正孔密度が、ソース側拡散層のＰ型不純物濃度に依存するためである。
縦型トランジスタにおいては、順バイアスの状態（ドレイン電流が下部拡散層から上部拡散層に向かって流れる状態）では、下部拡散層がソース側拡散層となり、ドレイン電流の大きさは下部拡散層の不純物濃度に依存する。一方、逆バイアスの状態（ドレイン電流が上部拡散層から下部拡散層に向かって流れる状態）では、上部拡散層がソース側拡散層となり、ドレイン電流は上部拡散層の不純物濃度に依存する。
一般的なイオン注入法によって拡散層を形成する場合、その不純物濃度はイオン注入した面積に比例する。プレーナー型トランジスタでは、２つの拡散層の面積を実質的に同じにすることは容易である。したがって、拡散層間で不純物濃度の相違が生じないようにすることができる。これに対して縦型トランジスタでは、半導体ピラーの上部から下部までを同一寸法に加工することは困難であり、半導体ピラーの上部に位置している上部拡散層と下部（又は下方）に位置する下部拡散層の面積は、ほぼ必然的に異なってしまう。そのため、拡散層間で不純物濃度が相違することになる。これが、縦型トランジスタにおいて、バイアス切替の前後でドレイン電流の大きさが変化する理由である。
トランジスタの種類や用途等によっては、縦型トランジスタで構成することが好ましい一方で、バイアス切替に伴うドレイン電流の変化が好ましくない場合があり得る。そこで、バイアス切替の前後でドレイン電流の大きさが変化しない縦型トランジスタが求められている。
本発明による半導体装置は、それぞれ半導体基板の上面に立設された第１及び第２の半導体ピラーと、前記第１の半導体ピラーの下部又は下方に設けられた第１の下部拡散層、前記第１の半導体ピラーの上部に設けられた第１の上部拡散層、前記第１の半導体ピラーの側面部を覆う第１のゲート絶縁膜、及び前記第１のゲート絶縁膜を覆う第１のゲート電極を有する第１の縦型トランジスタと、前記第２の半導体ピラーの下部又は下方に設けられた第２の下部拡散層、前記第２の半導体ピラーの上部に設けられた第２の上部拡散層、前記第２の半導体ピラーの側面部を覆う第２のゲート絶縁膜、及び前記第２のゲート絶縁膜を覆う第２のゲート電極を有する第２の縦型トランジスタと、前記第１及び第２のゲート電極に接続されるゲート配線と、前記第１の下部拡散層及び前記第２の上部拡散層に接続される第１の配線と、前記第１の上部拡散層及び前記第２の下部拡散層に接続される第２の配線とを備えることを特徴とする。
また、本発明の他の一側面による半導体装置は、それぞれ半導体基板の上面に立設された第１及び第２の半導体ピラーと、前記第１の半導体ピラーの下部又は下方に設けられた第１の下部拡散層、前記第１の半導体ピラーの上部に設けられた第１の上部拡散層、前記第１の半導体ピラーの側面部を覆う第１のゲート絶縁膜、及び前記第１のゲート絶縁膜を覆う第１のゲート電極を有する第１の縦型トランジスタと、前記第２の半導体ピラーの下部又は下方に設けられた第２の下部拡散層、前記第２の半導体ピラーの上部に設けられた第２の上部拡散層、前記第２の半導体ピラーの側面部を覆う第２のゲート絶縁膜、及び前記第２のゲート絶縁膜を覆う第２のゲート電極を有する第２の縦型トランジスタとを備え、前記第１及び第２の縦型トランジスタは、第１のノードと第２のノードの間に並列に接続され、前記第１のノードは、前記第１の下部拡散層及び前記第２の上部拡散層に接続され、前記第２のノードは、前記第１の上部拡散層及び前記第２の下部拡散層に接続されることを特徴とする。
また、本発明のさらに他の一側面による半導体装置は、それぞれ半導体基板の上面に立設された第１及び第２の半導体ピラーと、前記第１の半導体ピラーの下部又は下方に設けられた第１の下部拡散層、前記第１の半導体ピラーの上部に設けられた第 １の上部拡散層、前記第１の半導体ピラーの側面部を覆う第１のゲート絶縁膜、及び前記第１のゲート絶縁膜を覆う第１のゲート電極を有する第１の縦型トランジスタと、前記第２の半導体ピラーの下部又は下方に設けられた第２の下部拡散層、前記第２の半導体ピラーの上部に設けられた第２の上部拡散層、前記第２の半導体ピラーの側面部を覆う第２のゲート絶縁膜、及び前記第２のゲート絶縁膜を覆う第２のゲート電極を有する第２の縦型トランジスタとを備え、前記第１及び第２の縦型トランジスタは、第１のノードと第２のノードの間に直列に接続され、前記第１のノードは、前記第１の下部拡散層又は前記第１の上部拡散層に接続され、前記第２のノードは、前記第１のノードが前記第１の下部拡散層に接続される場合には前記第２の下部拡散層に接続され、前記第１のノードが前記第１の上部拡散層に接続される場合には前記第２の上部拡散層に接続されることを特徴とする。
本発明によれば、バイアス切替に伴う一方の縦型トランジスタのドレイン電流の変化が、他方の縦型トランジスタのドレイン電流の変化によって打ち消される。したがって、バイアス切替の前後でドレイン電流の大きさが変化しない縦型トランジスタを実現できる。
本発明の好ましい第１の実施の形態による半導体装置の上面図である。 図１に示したＡ−Ａ線に対応する半導体装置の略断面図である。 図１に示したＢ−Ｂ線に対応する半導体装置の略断面図である。 図１に示したＣ−Ｃ線に対応する半導体装置の略断面図である。 （ａ）（ｂ）ともに、本発明の好ましい第１の実施の形態による半導体装置の回路図である。 本発明の好ましい第２の実施の形態による半導体装置の上面図である。 図６に示したＦ−Ｆ線に対応する半導体装置の略断面図である。 図６に示したＧ−Ｇ線に対応する半導体装置の略断面図である。 本発明の好ましい第３の実施の形態による半導体装置の上面図である。 図６に示したＪ−Ｊ線に対応する半導体装置の略断面図である。 （ａ）（ｂ）ともに、本発明の好ましい第３の実施の形態による半導体装置の回路図である。 本発明の好ましい第３の実施の形態の第１の変形例による半導体装置の上面図である。 本発明の好ましい第３の実施の形態の第２の変形例による半導体装置の上面図である。 本発明の好ましい第３の実施の形態の第３の変形例による半導体装置の上面図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１〜図４は、本発明の好ましい第１の実施の形態による半導体装置１の構造を示す図である。図１は半導体装置１の上面図であるが、後述するワード線ＷＬについては、透過的に内部構造を示している。また、他の内部構造の一部についても、破線で平面的な位置を示している。図２〜図４はそれぞれ、図１に示したＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に対応する半導体装置１の略断面図である。
なお、以下の説明では、半導体装置１はＤＲＡＭであり、後述する第１及び第２の縦型トランジスタ４Ａ，４Ｂはメモリセルトランジスタ又はワードドライバとして用いられるトランジスタであるとして説明する。しかし、本発明の適用範囲がこれらに限られるものではない。
図１〜図４に示すように、半導体装置１は、シリコン基板（半導体基板）２を備えており、その表面には素子分離領域（Shallow Trench Isolation）３が設けられている。素子分離領域３はシリコン基板２の表面に埋設されたシリコン酸化膜によって構成されており、これにより、シリコン基板２の表面には、活性領域ＡＲ１，ＡＲ２が図示したｘ方向（ワード線方向）に隣接して区画されている。
活性領域ＡＲ１，ＡＲ２にはそれぞれ、図２に示すように、第１及び第２の縦型トランジスタ４Ａ，４Ｂが設けられる。これら第１及び第２の縦型トランジスタ４Ａ，４Ｂは、互いに同一の特性を呈するように形成される。つまり、第１の縦型トランジスタ４Ａと第２の縦型トランジスタ４Ｂとでは、不純物の濃度及び種類、ゲート幅、ゲート長などの諸特性が等しくなっている。また、第１の縦型トランジスタ４Ａは、図１に示す直線Ｄ及び図２に示す直線Ｅを含む平面を対称面として、第２の縦型トランジスタ４Ｂと面対称な構造を有している。なお、各図において符号末尾に付した「Ａ」は第１の縦型トランジスタ４Ａにかかる構成要素であることを示し、符号末尾に付した「Ｂ」は第２の縦型トランジスタ４Ｂにかかる構成要素であることを示している。
第１の縦型トランジスタ４Ａは、活性領域ＡＲ１の内側に設けられた第１のシリコンピラー（半導体ピラー）５Ａと、この第１のシリコンピラー５Ａの下方に設けられた第１の下部拡散層６Ａと、上部に設けられた第１の上部拡散層７Ａと、側面部を覆う第１のゲート絶縁膜８Ａと、第１のゲート絶縁膜８Ａを覆う第１のゲート電極９Ａとを有して構成される。
同様に、第２の縦型トランジスタ４Ｂは、活性領域ＡＲ２の内側に設けられた第２のシリコンピラー（半導体ピラー）５Ｂと、この第２のシリコンピラー５Ｂの下方に設けられた第１の下部拡散層６Ｂと、上部に設けられた第１の上部拡散層７Ｂと、側面部を覆う第１のゲート絶縁膜８Ｂと、第１のゲート絶縁膜８Ｂを覆う第１のゲート電極９Ｂとを有して構成される。
以下、第１の縦型トランジスタ４Ａの形成方法について、詳しく説明する。なお、以下では第１の縦型トランジスタ４Ａに着目して説明するが、第２の縦型トランジスタ４Ｂについても同様である。
まず、第１のシリコンピラー５Ａは、次のようにして形成される。すなわち、まず初めに、素子分離領域３が埋設されたシリコン基板２の表面にシリコン酸化膜とシリコン窒化膜からなる積層膜を形成する。そして、これらをハードマスクとして用いるドライエッチングを行うことで、第１のシリコンピラー５Ａの形成領域のみを残して、活性領域ＡＲ１内のシリコン基板２を掘り下げる。以上の工程により、活性領域ＡＲ１内に第１のシリコンピラー５Ａが形成される。なお、図２等に示すシリコン酸化膜１０は、ハードマスクの一部としてのシリコン酸化膜が除去されずに残っているものである。
第１のシリコンピラー５Ａの平面寸法及び高さは、第１の縦型トランジスタ４Ａに必要とされる特性に応じて適宜設定すればよい。特に限定されるものではないが、平面寸法は７０ｎｍ×７０ｎｍ程度とすることが好ましい。また、高さは、平面寸法を７０ｎｍ×７０ｎｍ程度とする場合、約１５０ｎｍとすることが好ましい。シリコン酸化膜１０の膜厚は、約５ｎｍとすればよい。
第１の下部拡散層６Ａは、第１のシリコンピラー５Ａを形成した後、活性領域ＡＲ１の表面（底面）に不純物を注入することによって形成される。具体的には、第１のシリコンピラー５Ａを形成した後、まず初めに、その側面をシリコン窒化膜（不図示）で覆う。次に、活性領域ＡＲ１の底面を熱酸化し、図２等に示すシリコン酸化膜１１を形成する。そして、シリコン酸化膜１１を介して、シリコン基板２中の不純物とは反対の導電型を有する不純物をイオン注入する。以上の工程により、第１の下部拡散層６Ａが形成される。第１のシリコンピラー５Ａ側面に形成したシリコン窒化膜は、第１の下部拡散層６Ａを形成した後、ウェットエッチングにより除去する。
以上のような形成方法を採用する場合、第１の下部拡散層６Ａは、図２に示すように、第１のシリコンピラー５Ａの下方（ピラー周辺領域）に形成されることになる。しかし、第１の下部拡散層６Ａの形成領域はこれに限定されるものではなく、例えば第１のシリコンピラー５Ａの下部（ピラー内部）に第１の下部拡散層６Ａを形成することとしてもよい。
第１のゲート絶縁膜８Ａは、上記ウェットエッチングの完了後、第１のシリコンピラー５Ａの側面を熱酸化することで形成される。ゲート絶縁膜８Ａの膜厚は約５ｎｍとすることが好ましい。
第１のゲート電極９Ａは、シリコン基板２の全面に約３０ｎｍの膜厚を有するポリシリコン膜（導電膜）をＣＶＤ(Chemical Vapor Deposition)法により形成した後、異方性ドライエッチングによってポリシリコン膜をエッチバックすることにより、形成される。このとき、図２等に示すように、素子分離領域３の側面にも同様の導電膜が形成されるが、この導電膜は特段の機能を有しない。第１のゲート電極９Ａの材料としては、ポリシリコン膜の他に、例えばタングステンなどの金属材料を用いることも可能である。
第１の上部拡散層７Ａは、第１のシリコンピラー５Ａの上部に不純物を注入することによって形成される。ここでいう「上部」とは、上述の方法により形成された第１のシリコンピラー５Ａの上面にエピタキシャル成長させたシリコンエピタキシャル層（後述）を意味している。
以下、第１の上部拡散層７Ａの形成方法について、詳しく説明する。第１のゲート電極９Ａを上述の方法により形成したら、まず初めにＨＤＰ(High Density Plasma)法によってシリコン基板２の全面にシリコン酸化膜１２を成膜し、その表面をＣＭＰ(Chemical Mechanical Polishing)法により研磨して平坦化する。このとき、上述したハードマスクがストッパとしての役割を果たすようにすることで、シリコン酸化膜１２の上面をハードマスクの上面と揃えることが可能になる。これにより、ピラー間の領域がシリコン酸化膜１２で埋められた状態となる。
次に、シリコン基板２の全面に、ＣＶＤ法により約５ｎｍのシリコン酸化膜（マスク酸化膜）（不図示）を形成する。そして、第１のシリコンピラー５Ａ上に残るハードマスクが露出するように、マスク酸化膜をパターニングする。その後、ドライエッチング又はウェットエッチングにより、露出した部分のシリコン窒化膜を除去する。こうして第１のシリコンピラー５Ａの上方にスルーホールが形成され、その底面にはシリコン酸化膜１０が露出することとなる。
次に、底面に露出したシリコン酸化膜１０を介して、シリコン基板２中の不純物と逆の導電型を有する低濃度の不純物を浅くイオン注入する。これにより、第１のシリコンピラー５Ａの上端部にＬＤＤ(Lightly Doped Drain)領域１３が形成される。
次に、スルーホールの内壁面に、筒状のサイドウォール絶縁膜１４を形成する。サイドウォール絶縁膜１４は、シリコン基板２の全面にシリコン窒化膜を形成した後、これをエッチバックすることにより形成する。特に限定されるものではないが、サイドウォール絶縁膜１４の膜厚は約１０ｎｍとすることが好ましい。サイドウォール絶縁膜１４は、第１の上部拡散層７Ａと第１のゲート電極９Ａの絶縁を確保するために設けられる。
なお、ここまでの処理により、図２等に示すように、素子分離領域３の上面にも同様のスルーホール及びサイドウォール絶縁膜が形成される場合があるが、これらは特段の機能を有しない。
サイドウォール絶縁膜１４を形成したら、希フッ酸により、第１のシリコンピラー５Ａ上面のシリコン酸化膜１０を除去し、その後、スルーホール内にシリコンを選択的エピタキシャル成長させる。そして、形成されたシリコンエピタキシャル層に、シリコン基板２中の不純物と逆の導電型を有する高濃度の不純物をイオン注入する。こうしてイオン注入されたシリコンエピタキシャル層が、第１の上部拡散層７Ａとなる。第１の上部拡散層７Ａの直径は、サイドウォール絶縁膜１４の厚み分だけ、第１のシリコンピラー５Ａより小さくなっている。
以上、第１の縦型トランジスタ４Ａの形成方法について詳細に説明した。
第１及び第２の縦型トランジスタ４Ａ，４Ｂを含むシリコン基板２の全面は層間絶縁膜１５で覆われ、さらに層間絶縁膜１５の上面には層間絶縁膜１６が形成される。層間絶縁膜１５，１６はともにシリコン酸化膜とすればよい。層間絶縁膜１５，１６には、後述する各種のコンタクトプラグが設けられる。これらのコンタクトプラグは、層間絶縁膜１５等を貫通するスルーホールを設け、その内部にポリシリコンなどの導電物質を埋め込むことによって形成される。
層間絶縁膜１５の上面（層間絶縁膜１５と層間絶縁膜１６の間）には、図４に示すように、ｘ方向に延伸するワード線ＷＬ（ゲート配線）が形成される。第１のゲート電極９Ａは、図１，図３，図４に示すように、層間絶縁膜１５を貫通するゲートコンタクトプラグ２１Ａを介して、ワード線ＷＬと電気的に接続される。同様に、第２のゲート電極９Ｂも、層間絶縁膜１５を貫通するゲートコンタクトプラグ２１Ｂを介して、ワード線ＷＬと電気的に接続される。したがって、第１及び第２のゲート電極９Ａ，９Ｂは、ワード線ＷＬを介して短絡している。
ここで、図１に示すように、ゲートコンタクトプラグ２１Ａ，２１Ｂはそれぞれ、対応するシリコンピラーと平面視で重複しない位置に形成される。また、ワード線ＷＬは、ゲートコンタクトプラグ２１Ａ，２１Ｂの幅を利用して、対応するシリコンピラーから平面視でさらに離れた位置、より具体的には、対応するゲート電極と平面視で重複しない位置に形成される。このようにしているのは、後述する第３及び第４のコンタクトプラグ２３Ａ，２３Ｂと、ワード線ＷＬ及びゲートコンタクトプラグ２１Ａ，２１Ｂとの絶縁を確保するためである。
層間絶縁膜１６の上面には、図２に示すように、第１及び第２の配線Ｗ１，Ｗ２が形成される。第１及び第２の配線Ｗ１，Ｗ２は、互いに接しないようレイアウトされる。また、第１及び第２の配線Ｗ１，Ｗ２の高さと幅は、互いに同一であることが好ましい。特に限定されるものではないが、第１及び第２の配線Ｗ１，Ｗ２の高さを５０ｎｍ程度とし、幅を７０ｎｍ程度とすることが好ましい。
第１の下部拡散層６Ａは、シリコン酸化膜１１，１２及び層間絶縁膜１５，１６を貫通する第１のコンタクトプラグ２２Ａを介して、第１の配線Ｗ１と電気的に接続される。第２の下部拡散層６Ｂは、シリコン酸化膜１１，１２及び層間絶縁膜１５，１６を貫通する第２のコンタクトプラグ２２Ｂを介して、第２の配線Ｗ２と電気的に接続される。第１の上部拡散層７Ａは、層間絶縁膜１５，１６を貫通する第３のコンタクトプラグ２３Ａを介して、第２の配線Ｗ２と電気的に接続される。第２の上部拡散層７Ｂは、層間絶縁膜１５，１６を貫通する第４のコンタクトプラグ２３Ｂを介して、第１の配線Ｗ１と電気的に接続される。
図１には、第１及び第２の配線Ｗ１，Ｗ２の平面的な配置を示している。同図に示すように、第１の配線Ｗ１は、第１の下部拡散層６Ａ及び第２の上部拡散層７Ｂに共通な第１の部分配線Ｐ１と、それぞれ該第１の部分配線Ｐ１の端部から第１及び第４のコンタクトプラグ２２Ａ，２３Ｂに向かって延設された第２及び第３の部分配線Ｐ２，Ｐ３とから構成されている。一方、第２の配線Ｗ２は、第１の上部拡散層７Ａ及び第２の下部拡散層６Ｂに共通な第４の部分配線Ｐ４と、それぞれ該第４の部分配線Ｐ４の端部から第３及び第２のコンタクトプラグ２３Ａ，２２Ｂに向かって延設された第５及び第６の部分配線Ｐ５，Ｐ６とから構成されている。
第２及び第３の部分配線Ｐ２，Ｐ３並びに第５及び第６の部分配線Ｐ５，Ｐ６には、それぞれ直角にカーブする角部が設けられている。以下、第２の部分配線Ｐ２のうち第１の部分配線Ｐ１との接続点から角部までの配線長をＬ１、角部から第１のコンタクトプラグ２２Ａとの接続点までの配線長をＬ２とする。同様に、第３の部分配線Ｐ３のうち第１の部分配線Ｐ１との接続点から角部までの配線長をＬ３、角部から第４のコンタクトプラグ２３Ｂとの接続点までの配線長をＬ４とし、第５の部分配線Ｐ５のうち第４の部分配線Ｐ４との接続点から角部までの配線長をＬ５、角部から第３のコンタクトプラグ２３Ａとの接続点までの配線長をＬ６とし、第６の部分配線Ｐ６のうち第４の部分配線Ｐ４との接続点から角部までの配線長をＬ７、角部から第２のコンタクトプラグ２２Ｂとの接続点までの配線長をＬ８とする。各部分配線は、少なくとも、第２の部分配線Ｐ２の配線長Ｌ１＋Ｌ２と、第６の部分配線Ｐ６の配線長Ｌ７＋Ｌ８とが等しくなり、かつ、第３の部分配線Ｐ３の配線長Ｌ３＋Ｌ４と、第５の部分配線Ｐ５の配線長Ｌ５＋Ｌ６とが等しくなるよう、レイアウトされる。より好ましくは、Ｌ１＝Ｌ３＝Ｌ５＝Ｌ７かつＬ２＝Ｌ４＝Ｌ６＝Ｌ８となるように、各部分配線をレイアウトしてもよい。
図５（ａ）（ｂ）は、本実施の形態による半導体装置１の回路図である。図５（ａ）と図５（ｂ）とでは、回路自体は同じであり、電圧と電流のみが異なっている。図５（ａ）は、後述する第１のモードでの電圧と電流を示し、図５（ｂ）は、後述する第２のモードでの電圧と電流を示している。
図５（ａ）（ｂ）に示すように、半導体装置１はバイアス切替部２０（バイアス切替手段）並びに第１及び第２の回路２１，２２を備えて構成される。同図に示すように、第１の部分配線Ｐ１と第２及び第３の部分配線Ｐ２，Ｐ３の接続点を第１のノードＮ１、第４の部分配線Ｐ４と第５及び第６の部分配線Ｐ５，Ｐ６の接続点を第２のノードＮ２とすると、第１の部分配線Ｐ１は、第１のノードＮ１と第１の回路２１の間を結ぶ配線であり、第４の部分配線Ｐ４は、第２のノードＮ２と第２の回路２２の間を結ぶ配線である。また、第１及び第２の縦型トランジスタ４Ａ，４Ｂは、第１のノードＮ１と第２のノードＮ２の間に並列に接続される。
なお、図５（ａ）（ｂ）では、第１及び第２の縦型トランジスタ４Ａ，４ＢをＰチャンネル型ＭＯＳトランジスタとしているが、本実施の形態は、第１及び第２の縦型トランジスタ４Ａ，４Ｂが他の種類のトランジスタ、例えばＮチャンネル型ＭＯＳトランジスタやＭＩＳ(Metal-Insulator Semiconductor)トランジスタである場合にも適用可能である。以下の説明では、第１及び第２の縦型トランジスタ４Ａ，４ＢがＰチャンネル型ＭＯＳトランジスタであるとして説明する。
第１及び第２の回路２１，２２は、第１のモードと第２のモードのいずれかにより動作する。
第１のモードでは、図５（ａ）に示すように、第１の回路２１の出力電圧（第１のノードＮ１に印加される電圧）を相対的に高い電圧Ｖ１とし、第２の回路２２の出力電圧（第２のノードＮ２に印加される電圧）を相対的に低い電圧Ｖ２とする。この場合、ワード線ＷＬに第１及び第２の縦型トランジスタ４Ａ，４Ｂをオンさせる電圧が印加されると、第１の縦型トランジスタ４Ａでは第１の下部拡散層６Ａから第１の上部拡散層７Ａに向かって上向きのドレイン電流ｉ４ＡＵが流れ、第２の縦型トランジスタ４Ｂでは第２の上部拡散層７Ｂから第２の下部拡散層６Ｂに向かって下向きのドレイン電流ｉ４ＢＳが流れる。したがって、第１の回路２１から出力される電流（第２の回路２２に入力する電流）をｉ１とすると、ｉ１＝ｉ４ＡＵ＋ｉ４ＢＳとなる。
第２のモードでは、図５（ｂ）に示すように、第１の回路２１の出力電圧を相対的に低い上記電圧Ｖ２とし、第２の回路２２の出力電圧を相対的に高い上記電圧Ｖ１とする。この場合、ワード線ＷＬに第１及び第２の縦型トランジスタ４Ａ，４Ｂをオンさせる電圧が印加されると、第１の縦型トランジスタ４Ａでは第１の上部拡散層７Ａから第１の下部拡散層６Ａに向かって下向きのドレイン電流ｉ４ＡＳが流れ、第２の縦型トランジスタ４Ｂでは第２の下部拡散層６Ｂから第２の上部拡散層７Ｂに向かって上向きのドレイン電流ｉ４ＢＵが流れる。したがって、第２の回路２２から出力される電流（第１の回路２１に入力する電流）をｉ２とすると、ｉ２＝ｉ４ＡＳ＋ｉ４ＢＵとなる。
上述したように、第１及び第２の縦型トランジスタ４Ａ，４Ｂは、互いに同一の特性を呈するように形成されている。したがって、第１の縦型トランジスタ４Ａにおける上向きのドレイン電流ｉ４ＡＵと、第２の縦型トランジスタ４Ｂにおける上向きのドレイン電流ｉ４ＢＵとは、互いに等しい値となる。同様に、第１の縦型トランジスタ４Ａにおける下向きのドレイン電流ｉ４ＡＳと、第２の縦型トランジスタ４Ｂにおける下向きのドレイン電流ｉ４ＢＳとは、互いに等しい値となる。したがって、半導体装置１では、電流ｉ１と電流ｉ２とが互いに等しくなる。
バイアス切替部２０は第１及び第２の回路２１，２２と接続されており、第１のモードと第２のモードとを切り替える機能を有している。半導体装置１では、電流ｉ１と電流ｉ２とが上述したように互いに等しくなっていることから、バイアス切替部２０によるモード切替（バイアス切替）の前後で、第１の回路２１と第２の回路２２の間に流れる電流の大きさは変化しない。
以上説明したように、本実施の形態による半導体装置１によれば、バイアス切替の前後で、第１の回路２１と第２の回路２２の間に流れる電流の大きさが変化しない。そして、第１及び第２の縦型トランジスタ４Ａ，４Ｂは、外部から見れば１つのトランジスタとして機能するものであり、電流ｉ１，ｉ２は、この「１つのトランジスタ」のドレイン電流として機能する。したがって、バイアス切替の前後でドレイン電流の大きさが変化しない縦型トランジスタを提供することが可能になっている。
また、第２及び第３の部分配線Ｐ２，Ｐ３の配線長を互いに等しくするとともに、第５及び第６の部分配線Ｐ５，Ｐ６の配線長を互いに等しくしていることから、第１の縦型トランジスタ４Ａを通るルートと第２の縦型トランジスタ４Ｂを通るルートとで、第１の回路２１から第２の回路２２に至る配線の配線抵抗が等しくなっている。したがって、配線抵抗による電流損失量がバイアス切替の前後で等しくなるので、バイアス切替の前後におけるドレイン電流の違いをさらに小さくすることが可能になっている。
図６〜図８は、本発明の好ましい第２の実施の形態による半導体装置１の構造を示す図である。図６は半導体装置１の上面図であるが、図１と同様、ワード線ＷＬについては、透過的に内部構造を示している。また、他の内部構造の一部についても、破線で平面的な位置を示している。図７及び図８はそれぞれ、図６に示したＦ−Ｆ線、Ｇ−Ｇ線に対応する半導体装置１の略断面図である。図６〜図８では、第１の実施の形態による半導体装置１と同一の要素について、同一の符号を付している。
本実施の形態による半導体装置１は、第１及び第２のシリコンピラー５Ａ，５Ｂのｙ方向（平面内でワード線方向に垂直な方向）の位置を互いにずらしている点で、第１の実施の形態による半導体装置１と相違している。ただし、活性領域ＡＲ１，ＡＲ２の配置は、第１の実施の形態による半導体装置１と同じである。また、これに伴い、各コンタクトプラグの位置、第１及び第２の配線Ｗ１，Ｗ２並びにワード線ＷＬのレイアウトも、第１の実施の形態による半導体装置１と相違している。以下、相違点を中心に説明する。
第１のシリコンピラー５Ａは、図６に示すように、活性領域ＡＲ１内のｙ方向一方側（図面上側）寄りかつｘ方向中央の位置に形成される。第１のシリコンピラー５Ａの真上に形成される第３のコンタクトプラグ２３Ａの位置についても、同様に、活性領域ＡＲ１内のｙ方向一方側寄りかつｘ方向中央となる。第１のコンタクトプラグ２２Ａは、活性領域ＡＲ１内のｙ方向他方側（図面下側）寄りかつｘ方向中央の位置に形成される。ゲートコンタクトプラグ２１Ａは、第１のコンタクトプラグ２２Ａと第３のコンタクトプラグ２３Ａのｙ方向の中間であって、かつ第１のシリコンピラー５Ａと平面視で重複しない位置に形成される。
第２のシリコンピラー５Ｂは、図６に示すように、活性領域ＡＲ２内のｙ方向他方側寄りかつｘ方向中央の位置に形成される。第２のシリコンピラー５Ｂの真上に形成される第４のコンタクトプラグ２３Ｂの位置についても、同様に、活性領域ＡＲ２内のｙ方向他方側寄りかつｘ方向中央となる。第２のコンタクトプラグ２２Ｂは、活性領域ＡＲ２内のｙ方向一方側寄りかつｘ方向中央の位置に形成される。ゲートコンタクトプラグ２１Ｂは、第２のコンタクトプラグ２２Ｂと第４のコンタクトプラグ２３Ｂのｙ方向の中間であって、かつ第２のシリコンピラー５Ｂと平面視で重複しない位置に形成される。
第１及び第４のコンタクトプラグ２２Ａ，２３Ｂは、ｙ方向の位置が互いに同じとなるように配置される。同様に、第２及び第３のコンタクトプラグ２２Ｂ，２３Ａも、ｙ方向の位置が互いに同じとなるように配置される。また、ゲートコンタクトプラグ２１Ａ，２１Ｂも、ｙ方向の位置が互いに同じとなるように配置される。
第１の配線Ｗ１は、一端で第１のコンタクトプラグ２２Ａと接触し、そこからｘ方向一方側（図面右側）に向けて延伸する直線状の配線である。第１の配線Ｗ１の他端は、図５に示した第１の回路２１に接続する。第１及び第４のコンタクトプラグ２２Ａ，２３Ｂのｙ方向の位置が互いに同じであることから、第１の配線Ｗ１は、第４のコンタクトプラグ２３Ｂとも接触する。第１の配線Ｗ１のうち、第１のコンタクトプラグ２２Ａと第４のコンタクトプラグ２３Ｂの間に延設される部分は上述した第２の部分配線Ｐ２に相当し、その他の部分は第１の部分配線Ｐ１に相当する。第３の部分配線Ｐ３に相当する部分は、本実施の形態による第１の配線Ｗ１には存在しない。
第２の配線Ｗ２は、一端で第２のコンタクトプラグ２２Ｂと接触し、そこからｘ方向他方側（図面左側）に向けて延伸する直線状の配線である。第２の配線Ｗ２の他端は、図５に示した第２の回路２２に接続する。第２及び第３のコンタクトプラグ２２Ｂ，２３Ａのｙ方向の位置が互いに同じであることから、第２の配線Ｗ２は、第３のコンタクトプラグ２３Ａとも接触する。第２の配線Ｗ２のうち、第２のコンタクトプラグ２２Ｂと第３のコンタクトプラグ２３Ａの間に延設される部分は上述した第６の部分配線Ｐ６に相当し、その他の部分は第４の部分配線Ｐ４に相当する。第５の部分配線Ｐ５に相当する部分は、本実施の形態による第２の配線Ｗ２には存在しない。
ワード線ＷＬは、平面視で第１の配線Ｗ１と第２の配線Ｗ２の間の位置に配置される。なお、図６ではワード線ＷＬと第１及び第２の配線Ｗ１，Ｗ２とが接触しているようにも見えるが、図７及び図８から明らかなように、これらはｚ方向（シリコン基板２表面の法線方向）に互いにずらして配置されているので、実際には接触していない。
以上説明した構成により、本実施の形態による半導体装置１の回路図は、図５に示した第１の実施の形態による半導体装置１のものと同様となる。したがって、本実施の形態による半導体装置１によっても、第１の実施の形態による半導体装置１と同様、バイアス切替の前後で、第１の回路２１と第２の回路２２の間に流れる電流の大きさが変化しなくなる。したがって、バイアス切替の前後でドレイン電流の大きさが変化しない縦型トランジスタを提供することが可能になっている。
また、第２及び第６の部分配線Ｐ２，Ｐ６の配線長が互いに等しく、かつ第３及び第５の部分配線Ｐ３，Ｐ５の配線長がともにゼロであるので、第１の縦型トランジスタ４Ａを通るルートと第２の縦型トランジスタ４Ｂを通るルートとで、第１の回路２１から第２の回路２２に至る配線の配線抵抗が等しくなっている。したがって、配線抵抗による電流損失量がバイアス切替の前後で等しくなるので、バイアス切替の前後におけるドレイン電流の違いをさらに小さくすることが可能になっている。
図９及び図１０は、本発明の好ましい第３の実施の形態による半導体装置１の構造を示す図である。図９は半導体装置１の上面図であるが、図１と同様、ワード線ＷＬについては、透過的に内部構造を示している。また、他の内部構造の一部についても、破線で平面的な位置を示している。図１０は、図９に示したＪ−Ｊ線に対応する半導体装置１の略断面図である。図９及び図１０では、第１の実施の形態による半導体装置１と同一の要素について、同一の符号を付している。
本実施の形態による半導体装置１は、第１及び第２の縦型トランジスタ４Ａ，４Ｂを第１のノードＮ１と第２のノードＮ２の間に直列に接続する点で、第１の実施の形態による半導体装置１と相違している。第１及び第２の縦型トランジスタ４Ａ，４Ｂの構造は、第１の実施の形態による半導体装置１と同じである。以下、相違点を中心に説明する。
本実施の形態では、層間絶縁膜１６の上面に、図９及び図１０に示すように、第１乃至第３の配線Ｗ１〜Ｗ３が形成される。第１乃至第３の配線Ｗ１〜Ｗ３は、互いに接しないようレイアウトされる。また、第１乃至第３の配線Ｗ１〜Ｗ３の高さと幅は、互いに同一であることが好ましい。特に限定されるものではないが、第１乃至第３の配線Ｗ１〜Ｗ３の高さを５０ｎｍ程度とし、幅を７０ｎｍ程度とすることが好ましい。
第１の配線Ｗ１は、一端で第１のコンタクトプラグ２２Ａと接触し、そこからｘ方向他方側（図面左側）に向けて延伸する直線状の配線である。また、第２の配線Ｗ２は、一端で第２のコンタクトプラグ２２Ｂと接触し、そこからｘ方向一方側（図面右側）に向けて延伸する直線状の配線である。第３の配線Ｗ３は、一端で第３のコンタクトプラグ２３Ａと接触し、他端で第４のコンタクトプラグ２３Ｂと接触する直線状の配線である。
図１１（ａ）（ｂ）は、本実施の形態による半導体装置１の回路図である。図１１（ａ）と図１１（ｂ）とでは、回路自体は同じであり、電圧と電流のみが異なっている。図１１（ａ）は、上述した第１のモードでの電圧と電流を示し、図１１（ｂ）は、上述した第２のモードでの電圧と電流を示している。
図１１（ａ）（ｂ）に示すように、本実施の形態では、第１及び第２の回路２１，２２の出力端を、それぞれ第１及び第２のノードＮ１，Ｎ２としている。第１及び第２の縦型トランジスタ４Ａ，４Ｂは、第１乃至第３の配線Ｗ１〜Ｗ３を介して、第１のノードＮ１と第２のノードＮ２の間に直列に接続される。
なお、図１１（ａ）（ｂ）でも図５（ａ）（ｂ）と同様に、第１及び第２の縦型トランジスタ４Ａ，４ＢをＰチャンネル型ＭＯＳトランジスタとしているが、本実施の形態も、第１の実施の形態と同様、第１及び第２の縦型トランジスタ４Ａ，４Ｂが他の種類のトランジスタ、例えばＮチャンネル型ＭＯＳトランジスタやＭＩＳ(Metal-Insulator Semiconductor)トランジスタである場合にも適用可能である。以下の説明では、第１及び第２の縦型トランジスタ４Ａ，４ＢがＰチャンネル型ＭＯＳトランジスタであるとして説明する。
第１の回路２１の出力電圧（第１のノードＮ１に印加される電圧）を相対的に高い上記電圧Ｖ１とし、第２の回路２２の出力電圧（第２のノードＮ２に印加される電圧）を相対的に低い上記電圧Ｖ２とする第１のモードでは、ワード線ＷＬに第１及び第２の縦型トランジスタ４Ａ，４Ｂをオンさせる電圧が印加されると、第１のノードＮ１から第２のノードＮ２に向かって電流ｉ１が流れる。この電流ｉ１は、第１の縦型トランジスタ４Ａでは第１の下部拡散層６Ａから第１の上部拡散層７Ａに向かって上向きに流れ、第２の縦型トランジスタ４Ｂでは第２の上部拡散層７Ｂから第２の下部拡散層６Ｂに向かって下向きに流れる。
ドレイン電流が上向きに流れる場合の第１の縦型トランジスタ４Ａのオン抵抗をＲ４ＡＵとし、ドレイン電流が下向きに流れる場合の第２の縦型トランジスタ４Ｂのオン抵抗をそれぞれＲ４ＢＳとすると、電流ｉ１は、（Ｖ１−Ｖ２）／（Ｒ４ＡＵ＋Ｒ４ＢＳ）に等しい値となる。ただし、ここでは配線抵抗は無視している。
第１の回路２１の出力電圧を相対的に低い上記電圧Ｖ２とし、第２の回路２２の出力電圧を相対的に高い上記電圧Ｖ１とする第２のモードでは、ワード線ＷＬに第１及び第２の縦型トランジスタ４Ａ，４Ｂをオンさせる電圧が印加されると、第２のノードＮ２から第１のノードＮ１に向かって電流ｉ２が流れる。この電流ｉ２は、第２の縦型トランジスタ４Ｂでは第２の下部拡散層６Ｂから第２の上部拡散層７Ｂに向かって上向きに流れ、第１の縦型トランジスタ４Ａでは第１の上部拡散層７Ａから第１の下部拡散層６Ａに向かって上向きに流れる。
ドレイン電流が下向きに流れる場合の第１の縦型トランジスタ４Ａのオン抵抗をＲ４ＡＳとし、ドレイン電流が上向きに流れる場合の第２の縦型トランジスタ４Ｂのオン抵抗をそれぞれＲ４ＢＵとすると、電流ｉ２は、（Ｖ１−Ｖ２）／（Ｒ４ＡＳ＋Ｒ４ＢＵ）に等しい値となる。ここでも配線抵抗は無視している。
上述したように、第１及び第２の縦型トランジスタ４Ａ，４Ｂは、互いに同一の特性を呈するように形成されている。したがって、オン抵抗Ｒ４ＡＵはオン抵抗Ｒ４ＢＵに等しく、、オン抵抗Ｒ４ＡＳはオン抵抗Ｒ４ＢＳに等しいので、上記各式より、電流ｉ１と電流ｉ２とは互いに等しくなる。
以上説明したように、本実施の形態による半導体装置１によっても、バイアス切替の前後で、第１の回路２１と第２の回路２２の間に流れる電流の大きさは変化しない。したがって、バイアス切替の前後でドレイン電流の大きさが変化しない縦型トランジスタを提供することが可能になっている。
図１２は、本発明の好ましい第３の実施の形態の第１の変形例による半導体装置１の上面図である。図１２でも、図９と同様、ワード線ＷＬについては、透過的に内部構造を示している。また、他の内部構造の一部についても、破線で平面的な位置を示している。
本変形例は、第１乃至第３の配線Ｗ１〜Ｗ３のレイアウトを変更したものである。具体的には、図１２に示すように、第１の配線Ｗ１を、一端で第３のコンタクトプラグ２３Ａと接触し、そこからｙ方向一方側（図面上側）に向けて延伸する直線状の配線としている。また、第２の配線Ｗ２を、一端で第４のコンタクトプラグ２３Ｂと接触し、そこからｙ方向一方側に向けて延伸する直線状の配線としている。さらに、第３の配線Ｗ３を、一端で第１のコンタクトプラグ２２Ａと接触し、他端で第２のコンタクトプラグ２２Ｂと接触する配線としている。第３の配線Ｗ３は、第３の配線Ｗ３と第１及び第２の配線Ｗ１，Ｗ２とが接触しないよう、ｙ方向他方側（図面下側）に迂回させている。
本変形例のレイアウトによれば、各モードで各縦型トランジスタに流れるドレイン電流の向きが、第３の実施の形態によるものと比べると逆になるが、第３の実施の形態と同様、バイアス切替の前後でドレイン電流の大きさが変化しない縦型トランジスタを提供することが可能になる。また、第１及び第２の配線Ｗ１，Ｗ２を、同一方向（ｙ方向一方側）に取り出すことが可能になる。
図１３は、本発明の好ましい第３の実施の形態の第２の変形例による半導体装置１の上面図である。図１３でも、図９と同様、ワード線ＷＬについては、透過的に内部構造を示している。また、他の内部構造の一部についても、破線で平面的な位置を示している。
本変形例では、第１及び第２の縦型トランジスタ４Ａ，４Ｂをともに、図６（第２の実施の形態）に示した第１の縦型トランジスタ４Ａと同様の向きで、対応する活性領域内に配置している。つまり、第１の縦型トランジスタ４Ａについては、活性領域ＡＲ１内のｙ方向一方側（図面上側）寄りかつｘ方向中央の位置に第１のシリコンピラー５Ａが形成される。第１のシリコンピラー５Ａの真上に形成される第３のコンタクトプラグ２３Ａの位置についても、同様に、活性領域ＡＲ１内のｙ方向一方側寄りかつｘ方向中央となる。第１のコンタクトプラグ２２Ａは、活性領域ＡＲ１内のｙ方向他方側（図面下側）寄りかつｘ方向中央の位置に形成される。ゲートコンタクトプラグ２１Ａは、第１のコンタクトプラグ２２Ａと第３のコンタクトプラグ２３Ａのｙ方向の中間であって、かつ第１のシリコンピラー５Ａと平面視で重複しない位置に形成される。
第２の縦型トランジスタ４Ｂについても同様であり、活性領域ＡＲ２内のｙ方向一方側（図面上側）寄りかつｘ方向中央の位置に第２のシリコンピラー５Ｂが形成される。第２のシリコンピラー５Ｂの真上に形成される第４のコンタクトプラグ２３Ｂの位置についても、同様に、活性領域ＡＲ２内のｙ方向一方側寄りかつｘ方向中央となる。第２のコンタクトプラグ２２Ｂは、活性領域ＡＲ２内のｙ方向他方側（図面下側）寄りかつｘ方向中央の位置に形成される。ゲートコンタクトプラグ２１Ｂは、第２のコンタクトプラグ２２Ｂと第４のコンタクトプラグ２３Ｂのｙ方向の中間であって、かつ第２のシリコンピラー５Ｂと平面視で重複しない位置に形成される。
第１及び第２のコンタクトプラグ２２Ａ，２２Ｂは、ｙ方向の位置が互いに同じとなるように配置される。同様に、第３及び第４のコンタクトプラグ２３Ａ，２３Ｂも、ｙ方向の位置が互いに同じとなるように配置される。また、ゲートコンタクトプラグ２１Ａ，２１Ｂも、ｙ方向の位置が互いに同じとなるように配置される。
本変形例における第１乃至第３の配線Ｗ１〜Ｗ３の形状及び各コンタクトプラグとの接続は、第３の実施の形態（図９）によるものと同様である。すなわち、第１の配線Ｗ１は、一端で第１のコンタクトプラグ２２Ａと接触し、そこからｘ方向他方側（図面左側）に向けて延伸する直線状の配線である。また、第２の配線Ｗ２は、一端で第２のコンタクトプラグ２２Ｂと接触し、そこからｘ方向一方側（図面右側）に向けて延伸する直線状の配線である。第３の配線Ｗ３は、一端で第３のコンタクトプラグ２３Ａと接触し、他端で第４のコンタクトプラグ２３Ｂと接触する直線状の配線である。
ワード線ＷＬは、図６（第２の実施の形態）に示したワード線ＷＬと同様、平面視で第１の配線Ｗ１と第２の配線Ｗ２の間の位置に配置される。
以上説明した構成により、本変形例による半導体装置１の回路図は、図１１に示した第３の実施の形態による半導体装置１のものと同様となる。したがって、第３の実施の形態と同様、バイアス切替の前後でドレイン電流の大きさが変化しない縦型トランジスタを提供することが可能になる。
図１４は、本発明の好ましい第３の実施の形態の第３の変形例による半導体装置１の上面図である。図１４でも、図９と同様、ワード線ＷＬについては、透過的に内部構造を示している。また、他の内部構造の一部についても、破線で平面的な位置を示している。
本変形例は、第１乃至第３の配線Ｗ１〜Ｗ３と各コンタクトプラグとの接続の点で、第２の変形例と相違する。具体的には、第１の配線Ｗ１は、一端で第３のコンタクトプラグ２３Ａと接触し、そこからｘ方向他方側（図面左側）に向けて延伸する直線状の配線である。また、第２の配線Ｗ２は、一端で第４のコンタクトプラグ２３Ｂと接触し、そこからｘ方向一方側（図面右側）に向けて延伸する直線状の配線である。第３の配線Ｗ３は、一端で第１のコンタクトプラグ２２Ａと接触し、他端で第２のコンタクトプラグ２２Ｂと接触する直線状の配線である。
以上の構成により、本変形例による半導体装置１における各縦型トランジスタと各配線の電気的な接続関係は、第１の変形例による半導体装置１のものと同様となる。したがって、第１の変形例と同様、バイアス切替の前後でドレイン電流の大きさが変化しない縦型トランジスタを提供することが可能になる。また、第１の変形例に比べて第３の配線Ｗ３を短くすることができるので、配線エリアを縮小することが可能になっている。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１ 半導体装置
２ シリコン基板
３ 素子分離領域
４Ａ 第１の縦型トランジスタ
４Ｂ 第２の縦型トランジスタ
５Ａ 第１のシリコンピラー
５Ｂ 第２のシリコンピラー
６Ａ 第１の下部拡散層
６Ｂ 第２の下部拡散層
７Ａ 第１の上部拡散層
７Ｂ 第２の上部拡散層
８Ａ 第１のゲート絶縁膜
８Ｂ 第２のゲート絶縁膜
９Ａ 第１のゲート電極
９Ｂ 第２のゲート電極
１０〜１２ シリコン酸化膜
１３ ＬＤＤ領域
１４ サイドウォール絶縁膜
１５，１６ 層間絶縁膜
２０ バイアス切替部
２１ 第１の回路
２２ 第２の回路
２１Ａ，２１Ｂ ゲートコンタクトプラグ
２２Ａ 第１のコンタクトプラグ
２２Ｂ 第２のコンタクトプラグ
２３Ａ 第３のコンタクトプラグ
２３Ｂ 第４のコンタクトプラグ
ＡＲ１，ＡＲ２ 活性領域
Ｎ１ 第１のノード
Ｎ２ 第２のノード
Ｐ１〜Ｐ６ 第１〜第６の部分配線
Ｗ１〜Ｗ３ 第１〜第３の配線
ＷＬ ワード線

Claims (15)

  1. それぞれ半導体基板の上面に立設された第１及び第２の半導体ピラーと、
    前記第１の半導体ピラーの下部又は下方に設けられた第１の下部拡散層、
    前記第１の半導体ピラーの上部に設けられた第１の上部拡散層、
    前記第１の半導体ピラーの側面部を覆う第１のゲート絶縁膜、及び
    前記第１のゲート絶縁膜を覆う第１のゲート電極を有する第１の縦型トランジスタと、
    前記第２の半導体ピラーの下部又は下方に設けられた第２の下部拡散層、
    前記第２の半導体ピラーの上部に設けられた第２の上部拡散層、
    前記第２の半導体ピラーの側面部を覆う第２のゲート絶縁膜、及び
    前記第２のゲート絶縁膜を覆う第２のゲート電極を有する第２の縦型トランジスタと、
    前記第１及び第２のゲート電極に接続されるゲート配線と、
    前記第１の下部拡散層及び前記第２の上部拡散層に接続される第１の配線と、
    前記第１の上部拡散層及び前記第２の下部拡散層に接続される第２の配線と
    を備えることを特徴とする半導体装置。
  2. 前記第１及び第２の縦型トランジスタは互いに同一の特性を呈するよう形成される
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の縦型トランジスタは、所定の平面を軸として、前記第２の縦型トランジスタと面対称な構造を有する
    ことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１及び第２の縦型トランジスタは隣接して配置される
    ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記第１及び第２の縦型トランジスタを覆う層間絶縁膜と、
    前記層間絶縁膜を貫通して設けられ、それぞれ前記第１及び第２の下部拡散層と電気的に接続する第１及び第２のコンタクトプラグと、
    前記層間絶縁膜を貫通して設けられ、それぞれ前記第１及び第２の上部拡散層と電気的に接続する第３及び第４のコンタクトプラグとを備え、
    前記第１及び第２の配線は前記層間絶縁膜の上面に形成され、
    前記第１の配線は、前記第１のコンタクトプラグを介して前記第１の下部拡散層に接続されるとともに、前記第４のコンタクトプラグを介して前記第２の上部拡散層に接続され、
    前記第２の配線は、前記第３のコンタクトプラグを介して前記第１の上部拡散層に接続されるとともに、前記第２のコンタクトプラグを介して前記第２の下部拡散層に接続される
    ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記第１の配線は、前記第１の下部拡散層及び前記第２の上部拡散層に共通な第１の部分配線と、それぞれ該第１の部分配線の端部から前記第１及び第４のコンタクトプラグに向かって延設された第２及び第３の部分配線とからなり、
    前記第２の配線は、前記第１の上部拡散層及び前記第２の下部拡散層に共通な第４の部分配線と、それぞれ該第４の部分配線の端部から前記第３及び第２のコンタクトプラグに向かって延設された第５及び第６の部分配線とからなる
    ことを特徴とする請求項５に記載の半導体装置。
  7. 前記第２の部分配線の配線長と前記第６の部分配線の配線長とが等しく、
    前記第３の部分配線の配線長と前記第５の部分配線の配線長とが等しい
    ことを特徴とする請求項６に記載の半導体装置。
  8. 前記第１の配線に印加される電圧が前記第２の配線に印加される電圧より高くなる第１のモードと、前記第２の配線に印加される電圧が前記第１の配線に印加される電圧より高くなる第２のモードとを切り替えるバイアス切替手段
    を備えることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
  9. それぞれ半導体基板の上面に立設された第１及び第２の半導体ピラーと、
    前記第１の半導体ピラーの下部又は下方に設けられた第１の下部拡散層、
    前記第１の半導体ピラーの上部に設けられた第 １の上部拡散層、
    前記第１の半導体ピラーの側面部を覆う第１のゲート絶縁膜、及び
    前記第１のゲート絶縁膜を覆う第１のゲート電極を有する第１の縦型トランジスタと、
    前記第２の半導体ピラーの下部又は下方に設けられた第２の下部拡散層、
    前記第２の半導体ピラーの上部に設けられた第２の上部拡散層、
    前記第２の半導体ピラーの側面部を覆う第２のゲート絶縁膜、及び
    前記第２のゲート絶縁膜を覆う第２のゲート電極を有する第２の縦型トランジスタとを備え、
    前記第１及び第２の縦型トランジスタは、第１のノードと第２のノードの間に並列に接続され、
    前記第１のノードは、前記第１の下部拡散層及び前記第２の上部拡散層に接続され、
    前記第２のノードは、前記第１の上部拡散層及び前記第２の下部拡散層に接続される
    ことを特徴とする半導体装置。
  10. 前記第１及び第２の縦型トランジスタは互いに同一の特性を呈するよう形成される
    ことを特徴とする請求項９に記載の半導体装置。
  11. 前記第１のノードから前記第１の下部拡散層に至る配線の長さと、前記第２のノードから前記第２の下部拡散層に至る配線の長さとは互いに等しく、
    前記第１のノードから前記第２の上部拡散層に至る配線の長さと、前記第２のノードから前記第１の上部拡散層に至る配線の長さとは互いに等しい
    ことを特徴とする請求項９又は１０に記載の半導体装置。
  12. 前記第１のノードに印加される電圧が前記第２のノードに印加される電圧より高くなる第１のモードと、前記第２のノードに印加される電圧が前記第１のノードに印加される電圧より高くなる第２のモードとを切り替えるバイアス切替手段
    を備えることを特徴とする請求項９乃至１１のいずれか一項に記載の半導体装置。
  13. それぞれ半導体基板の上面に立設された第１及び第２の半導体ピラーと、
    前記第１の半導体ピラーの下部又は下方に設けられた第１の下部拡散層、
    前記第１の半導体ピラーの上部に設けられた第 １の上部拡散層、
    前記第１の半導体ピラーの側面部を覆う第１のゲート絶縁膜、及び
    前記第１のゲート絶縁膜を覆う第１のゲート電極を有する第１の縦型トランジスタと、
    前記第２の半導体ピラーの下部又は下方に設けられた第２の下部拡散層、
    前記第２の半導体ピラーの上部に設けられた第２の上部拡散層、
    前記第２の半導体ピラーの側面部を覆う第２のゲート絶縁膜、及び
    前記第２のゲート絶縁膜を覆う第２のゲート電極を有する第２の縦型トランジスタとを備え、
    前記第１及び第２の縦型トランジスタは、第１のノードと第２のノードの間に直列に接続され、
    前記第１のノードは、前記第１の下部拡散層又は前記第１の上部拡散層に接続され、
    前記第２のノードは、前記第１のノードが前記第１の下部拡散層に接続される場合には前記第２の下部拡散層に接続され、前記第１のノードが前記第１の上部拡散層に接続される場合には前記第２の上部拡散層に接続される
    ことを特徴とする半導体装置。
  14. 前記第１及び第２の縦型トランジスタは互いに同一の特性を呈するよう形成される
    ことを特徴とする請求項１３に記載の半導体装置。
  15. 前記第１のノードに印加される電圧が前記第２のノードに印加される電圧より高くなる第１のモードと、前記第２のノードに印加される電圧が前記第１のノードに印加される電圧より高くなる第２のモードとを切り替えるバイアス切替手段
    を備えることを特徴とする請求項１３又は１４に記載の半導体装置。
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