JP2010073879A - 電界効果トランジスタ、メモリセル、および電界効果トランジスタの製造方法 - Google Patents

電界効果トランジスタ、メモリセル、および電界効果トランジスタの製造方法 Download PDF

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Abstract

【課題】洗浄工程で活性領域が倒れたり、変形したりするのを防いだ電界効果トランジスタを提供する。
【解決手段】半導体基板の表面に、ＦＥＴの動作時にチャネルが発生する部位を含む４つの柱状活性領域を有し、各々の柱状活性領域は梁フィールド酸化膜８により分離され、各々の柱状活性領域の側面に接するようにゲート絶縁膜１０を介してゲート電極１１ａおよび１１ｂが設けられ、柱状活性領域の上面にはドレイン電極に相当する上部拡散層１４ｄと、シリコン基板１の表面にソース電極に相当する下部拡散層９ａ、９ｂ、９ｃおよび９ｄとが設けられた構成である。
【選択図】図１

Description

本発明は、電界効果トランジスタ、メモリセルおよび電界効果トランジスタの製造方法に関する。
１９７０年代からほとんどのモノリシック半導体集積回路はシリコン基板を用いたＭＯＳ（金属−酸化膜−半導体）ＦＥＴ（電界効果トランジスタ）によって構成されている。このトランジスタを用いた集積回路は単結晶シリコン基板の表面に平面状に形成されてきた。以下では、このタイプのトランジスタを平面型トランジスタと称する。
集積回路の性能を決定する要因はいくつもあるが、基本的にはトランジスタの性能に強く依存している。トランジスタを小さくすればするほど、そのトランジスタを用いた集積回路は高性能になることから、トランジスタの要のゲート長（ほぼチャネル長と言い換えることもできる）は１９７０年には約10μｍ、１９８５年には約1μｍ、そして２０００年には0.1μｍ（=100ｎｍ）と、ほぼ15年毎に1／10に微細化されている。いまだこの縮小傾向は続いているが、平面状ＭＯＳＦＥＴが期待通りに正常に動作するのは、ゲート長が5-10ｎｍの領域が限界と予測されている。
トランジスタを微細化することによって、トランジスタの性能障害も大きくなってきた。その最大のものはいわゆる短チャネル効果と呼ばれるもので、トランジスタの遮断電流が増大して実質的に遮断できなくなる、遮断するゲート電圧（いわゆるしきい電圧）がゲート長に強く依存し、製造上の寸法バラツキが直接トランジスタの性能に強く影響を及ぼすなどの現象を起こす。
一方、このトランジスタをセルトランジスタとして用いたダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭと略す）では、微細化したトランジスタの遮断電流が増大することによって記憶した情報（ＤＲＡＭの場合は電荷）が失われるので、遮断電流は小さいほど望ましい。大容量のＤＲＡＭでは、コスト削減のためにメモリセルの面積を縮小しなければならないので、メモリセル縮小と記憶情報保持の特性は互いに相反する特性となり、ＤＲＡＭの一層の大規模化を妨げる最大要因となっている。
また、平面型トランジスタでは、ドレイン電極、ソース電極、ドレイン電極からソース電極へ電流を流す活性領域、素子分離領域、ソース電極およびドレイン電極のそれぞれへの接続孔などが平面的に形成される。そのため、それらの電極や領域を設けるための面積全体が拡大してしまい、平面型トランジスタは、微細なトランジスタを構成するのに不利な構造である。
このような点から、平面型トランジスタに換えて、特許文献１に開示されているような垂直型電界効果トランジスタが検討されている。
特開２００８−６６７２１号公報
特許文献１に開示された、柱状に突出した垂直型電界効果トランジスタ構造では、製造工程中にきわめて細いシリコンの柱が形成されるので、取り扱いが難しいという問題がある。例えば、シリコンウェハの洗浄などの処理を行うためフッ化水素水溶液などに基板を浸すが、その表面張力によって細いシリコン柱が倒れたり、変形したりしてしまうことがある。
本発明の電界効果トランジスタは、
半導体基板の表面に、該表面に平行で一定方向に延在した突出部に設けられた活性領域と、
前記一定方向に沿って前記突出部の側壁にゲート絶縁膜を介して設けられたゲート電極と、
を有する構成である。
本発明では、基板表面上に、表面に平行で一定方向に延在した突出部に、電界効果トランジスタの活性領域が形成されているため、柱状の場合に比べて、基板表面に平行な方向に対する力が強い。
また、本発明のメモリセルは、
セルトランジスタとなる本発明の電界効果トランジスタと、
前記電界効果トランジスタと接続された記憶素子と、
を有する構成である。
さらに、本発明の電界効果トランジスタの製造方法は、
半導体基板の表面に、該表面に平行な一定方向に延在する突出部を前記半導体基板で形成し、
前記突出部を選択的に酸化して残りの部位に活性領域を形成し、
前記突出部の側壁にゲート絶縁膜を形成し、
前記一定方向に沿って前記ゲート絶縁膜に接するゲート電極を形成し、
前記活性領域の上部および前記半導体基板の表面近傍にソース電極およびドレイン電極のための拡散層を形成するものである。
本発明によれば、トランジスタの活性領域が洗浄工程で倒れたり、変形したりするのを防げる。
（第１の実施形態）
本実施形態の構成を説明する。図１は本実施形態の電界効果トランジスタの一構成例を示す外観斜視図である。立体構造における方向の説明のために、図１に示すようにＸ軸、Ｙ軸、およびＺ軸を定義する。
図１に示す構造は、半導体基板となるシリコン基板１の表面近傍に形成された構造をシリコン基板１から切り出したものである。本実施形態では、シリコン基板１の表面に突出部が設けられ、この突出部は主表面に平行で一定方向に延在している。図１では、突出部がＸ軸方向に延在している場合を示す。突出部は、基板を建築物における土台とすると、土台に平行に設けられた「梁（ｂｅａｍ）」に似ているため、以下では、突出部をシリコン梁と称し、図には符号４で示す。
シリコン梁４は、ＦＥＴの動作時にチャネルが発生する部位を含む柱状活性領域（不図示）と、Ｘ軸方向に隣り合うＦＥＴを分離するための梁フィールド酸化膜８とが設けられている。図１には示していないが、シリコン梁４の半導体部分が梁フィールド酸化膜８で４つの柱状活性領域に分離されている。
電極１６ａ〜１６ｄのそれぞれの位置に対応して柱状活性領域が設けられている。図１では、電極１６ａからシリコン基板１までＺ軸およびＸ軸を含む面で切断したときの断面に、電極１６ａに接続される柱状活性領域の断面を示す。また、電極１６ｄからシリコン基板１までＺ軸およびＹ軸を含む面で切断したときの断面に、電極１６ｄに接続される柱状活性領域の断面を示す。
本実施形態のＦＥＴについて、電極１６ｄに接続された柱状活性領域に対応して設けられた２つのＦＥＴを例に説明する。
図１に示すように、シリコン梁４の一部である柱状活性領域の上部に上部拡散層１４ｄが設けられ、柱状活性領域の下部には、シリコン基板１の表面近傍に一対の下部拡散層９ｄ、９ｅが設けられている。柱状活性領域は上部拡散層１４ｄを介して電極１６ｄと接続されている。
２つのうち一方のＦＥＴは、動作時にチャネルが発生する柱状活性領域と、ドレイン電極に相当する上部拡散層１４ｄと、ソース電極に相当する下部拡散層９ｄと、柱状活性領域の一方の側壁にゲート酸化膜１０を介して設けられたゲート電極１１ａとを有する。もう一方のＦＥＴは、上記柱状活性領域と、ドレイン電極に相当する上部拡散層１４ｄと、ソース電極に相当する下部拡散層９ｅと、柱状活性領域の他方の側壁にゲート酸化膜１０を介して設けられたゲート電極１１ｂとを有する。ゲート電極１１ａ、１１ｂはシリコン梁４の長手方向と同じ方向に延在し、両側壁にゲート酸化膜１０が設けられたシリコン梁４を挟んで対向している。これら２つのＦＥＴは、柱状活性領域とドレイン電極を共用する。このように、図１に示す構造では、１つの柱状活性領域に対して２つのＦＥＴが形成されている。
本実施形態のＦＥＴの動作を、上記一方のＦＥＴの場合で簡単に説明する。ドレイン電極の上部拡散層１４ｄに所定の電圧を印加した状態で、ゲート電極１１ａにしきい値電圧以上の電圧を印加すると、柱状活性領域の側面にＺ軸方向にチャネル電流が流れ、ＦＥＴがオンする。ゲート電極１１ａへの電圧印加を停止すれば、ＦＥＴはオフする。
図１に示す構造では、電極１６ａ〜１６ｄのそれぞれに対応して２つのＦＥＴが設けられ、全部で８つのＦＥＴが設けられている。電極１６ａ〜１６ｄに所定の電圧を印加した状態で、ゲート電極１１ａまたはゲート電極１１ｂに印加する電圧を制御すれば、４つのＦＥＴのオン／オフを同じタイミングで切り替えることができる。ゲート電極１１ａおよびゲート電極１１ｂのそれぞれに印加する電圧を同時に制御すれば、８つのＦＥＴのオン／オフを同じタイミングで切り替えることができる。
さらに、８つのＦＥＴのうち、ゲート電極１１ａ、１１ｂのいずれかと電極１６ａ〜１６ｄのうちのいずれかを選択すれば、１つのＦＥＴを動作させることも可能である。
図１に示す構造は、一定方向に延在したシリコン梁４に局所的に設けた酸化膜で電界効果トランジスタの活性領域を分離した構造であることから、本実施形態の電界効果トランジスタを、局所酸化分離電界効果トランジスタ（Local- Oxide- Isolated Field- Effect- Transistor）と称し、これを省略してLOIFETと表記する。この特徴は、後述する他の実施形態についても共通している。
なお、図１では、４つの柱状活性領域が設けられ、柱状活性領域毎に２つのＦＥＴが設けられた構造を示しているが、柱状活性領域は４つの場合に限らず１つであってもよく、また、１つの柱状活性領域に対応して設けられるＦＥＴが１つであってもよい。
また、上部拡散層をドレイン電極とし、下部拡散層をソース電極として説明したが、上部拡散層をソース電極とし、下部拡散層をドレイン電極としてもよい。電流の流す方向によって、上部拡散層および下部拡散層の電極を設定すればよい。
また、図１に示す電極１６ａ〜１６ｄ、ゲート電極１１ａ、１１ｂ、上部拡散層１４ａ、１４ｄおよび下部拡散層９ａ〜９ｅでは、同一種の複数の部位を区別して説明するために、符号にローマ字の添字を用いたが、以下では、区別して説明する必要のない場合には添字を省略する。さらに、ゲート絶縁膜としてゲート酸化膜１０の場合で説明したが、ゲート絶縁膜の材料はシリコン酸化膜に限らない。
次に、図１に示した電界効果トランジスタの製造方法を説明する。図１から図７は本実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。図２には、図１に示したＸ軸、Ｙ軸、およびＺ軸に対応する３軸を示している。図３以降についても、シリコン梁４の長手方向をＸ軸方向とし、シリコン基板１の主表面に垂直方向をＺ軸方向とし、Ｘ軸およびＺ軸のそれぞれと直行する方向をＹ軸方向とするが、それらの軸を図に示すことを省略する。
導電性不純物がｐ型、主表面の面方位が(100)面、比抵抗が10Ω-ｃｍのシリコン基板１を準備する。シリコン基板１に対して、ホトエッチング法（写真食刻法）によるパターン形成処理を行うことで、図２に示すように、シリコン基板１の主表面に高さ400nm、幅200nmのシリコン梁４を形成する。シリコン梁４について、高さはシリコン基板１の主表面に垂直なＺ軸方向の長さであり、幅はＹ軸方向の厚みであり、長手方向はＸ軸方向である。図２に示す面４１が基板の主表面となる。
図２で説明した処理に限らず、以下で説明するパターン形成処理では全て、半導体装置の製造過程で頻繁に行われるホトリソグラフィ工程とドライエッチング工程を用いており、各図においてパターン形成処理の詳細な説明を省略する。
なお、面方位が(110)面の基板をシリコン基板１に用いて、他の面に比べて(111)面のエッチング速度がきわめて遅いＴＭＡＨ(tetra- methyl- ammonium- hydroxide)水溶液やＫＯＨ水溶液で基板表面をエッチングすると、原子レベルで平滑な垂直側壁が得られるという利点がある。その反面、側壁の結晶面の面方位は(111)であり、作製されたトランジスタのキャリアの移動度が他の面に比べて小さくなってしまうという欠点がある。加工時の平滑化という利点と面方位依存性によるキャリア移動度の低下という欠点とが相殺するので、デバイス設計者が基板の主表面にどの面を選択するかは、製造対象となる集積回路にとって必要な性能および仕様に依存する。
次に、図３に示すように、乾燥酸化法を用いて1000℃、10分の酸化を行って厚さ10nmのパッド酸化膜２を、シリコン梁４を含むシリコン基板１の全面に形成する。続いて、図３に示すように、シリコン梁４とシリコン基板１の主表面にシリコン窒化膜（Ｓｉ3Ｎ4）３を選択的に形成する。シリコン窒化膜３には強大な引っ張り応力が発生するから、その応力によるシリコン基板への損傷を防ぐため、シリコン窒化膜３の下にパッド酸化膜２を形成している。
その後、図４に示すように、湿式酸化法で、1000℃、20分の酸化を行って、シリコン窒化膜３で覆われていない部分に厚さ200nmのシリコン酸化膜を形成する。シリコン梁４およびシリコン基板１の表面のうちシリコン窒化膜３で覆われていない部分にパッド酸化膜２よりも膜厚の厚い酸化膜が形成される。シリコン基板１の表面に形成された、膜厚の厚い酸化膜を基板フィールド酸化膜７と称する。また、シリコン梁４の表面に形成された、膜厚の厚い酸化膜を梁フィールド酸化膜８と称する。シリコン梁４の側面と基板主面およびシリコン梁４の上面とは結晶方位が異なり、酸化速度が多少異なる。そのため、シリコン梁４の側面と基板主面およびシリコン梁４の上面との酸化膜厚が多少異なっている。
ここで、シリコンの熱酸化による酸化膜について説明する。熱酸化法を用いてシリコン基板に膜厚Ｘｎｍのシリコン酸化膜を形成すると、通常、シリコン基板の主表面から深さ方向に約（Ｘ／２）ｎｍの膜厚のシリコン酸化膜が形成され、主表面の上側に約（Ｘ／２）ｎｍの膜厚のシリコン酸化膜が形成される。
このことから、シリコン梁４のＹ軸方向の厚さを200nmとして、上述したように表面に厚さ200nmのシリコン酸化膜を形成すると、側壁の両側からそれぞれ100nmが酸化され、ちょうどシリコン梁４は全てシリコン酸化膜に変わることになる。つまり、シリコン梁４のうち、パッド酸化膜２を介してシリコン窒化膜３で覆われた部分を除くと、全てシリコン酸化膜に変わる。
図４に示した構造の上面を所定の深さまで平坦に削ると、図５に示すように、パッド酸化膜２を介してシリコン窒化膜３で覆われた部分を除く領域は全てシリコン酸化膜になっているが、シリコン窒化膜３で覆われた部分にはシリコン梁４が残っている。残っているシリコン梁４のＹ軸方向の断面が図５に示すような形状になるのは、熱酸化処理の際、シリコン窒化膜３で覆われた領域の周囲からその内側にも熱酸化が進むためである。図５に示すように、本実施形態では、残ったシリコン部分が間欠的に形成されている。以下では、残ったシリコン部分を柱状活性領域１７と称する。
なお、図４に示した構造の上面を平坦に削る方法の一例として、基板表面上に絶縁膜をＣＶＤ（Chemical Vapor Deposition）で形成した後、化学機械研磨法（chemical mechanical polishing:ＣＭＰ）で所定の深さまで研磨し、その後、形成した絶縁膜を除去する方法がある。
その後、シリコン窒化膜３を熱リン酸、180℃、45分の処理によって除去し、パッド酸化膜２を除去する。そして、基板に対して900℃、10分の乾燥酸化を行うことで、図６に示すように、柱状活性領域１７の側壁に膜厚5nmのゲート酸化膜１０を形成する。
続いて、ＬＰＣＶＤ(Low-Pressure CVD:低圧化学蒸気堆積法)などの膜形成法により基板表面上に多結晶シリコン膜を形成する。そして、この膜に導電性を持たせるために、リン、ヒ素またはボロンなどの導電性不純物が１０20／ｃｍ3以上の濃度になるように多結晶シリコン膜に導電性不純物を添加する。導電性不純物の添加方法は、イオン注入法と熱処理を組み合わせた方法でもよく、熱拡散法であってもよい。その後、導電性不純物が拡散された多結晶シリコン膜の全面に異方性のドライエッチングを行って、図６に示すように、シリコン梁４の側壁に多結晶シリコンを残す。側壁に残った多結晶シリコンがゲート電極１１となる。
図６に示した構造に、加速エネルギー３０ｋｅＶ、ドーズ量５×１０15／ｃｍ2でヒ素を注入し、900℃、10秒の瞬間アニール（ラピッドサーマルアニール）を行って、図７に示すように、基板の主表面近傍に下部拡散層９を形成し、柱状活性領域１７の最上部に上部拡散層１４（図１を参照）を形成する。その後、ＦＥＴの素子分離のために、熱酸化を行って基板フィールド酸化膜７の膜厚を厚くする。なお、図７は、後述の観察用構造のために、層間絶縁膜１２０を形成し、ＣＭＰ処理により表面を削って平坦化した状態を示す。
上述の処理の後、さらに、基板表面の全体に、導電性不純物を添加した多結晶シリコン膜を形成し、ホトエッチング法を行いて多結晶シリコン膜をパターニングすることにより、上部拡散層１４と接続される電極１６（図１を参照）を形成する。その後、基板表面全体にＣＶＤＳｉＯ2膜で代表される層間絶縁膜１２を形成して、図１に示した本実施形態の基本構造が作製される。
次に、実際に試作したもので本実施形態の構造を説明する。図８は、図７に示した観察用構造を真上から走査電子顕微鏡(scanning electron microscope: ＳＥＭ)で撮影した写真である。
図８に示すように、柱状活性領域１７の側壁にはゲート電極１１が形成されている。また、シリコン梁のうち柱状活性領域１７を除く部位にはフィールド酸化膜８が形成されている。図８の写真から、複数の柱状活性領域１７が間欠的に設けられていれば、フィールド酸化膜８で素子分離されることがわかる。
この試作では、シリコン梁４の幅を約400nmとしていた。そのため、梁フィールド酸化膜８の厚さはその約２倍の厚さの800nmとなるはずである。しかし、製造プロセスにおけるエッチング処理や洗浄処理などの種々の処理により、梁フィールド酸化膜８は800nmよりも薄くなり、図８に示す構成例では、柱状活性領域１７の厚さとほぼ同程度まで薄膜化されている。このことから、ＦＥＴ作製のための一連の製造プロセスを総合して梁フィールド酸化膜８のエッチング量を制御すれば、残存する梁フィールド酸化膜８の厚さを所望の値に設定することが可能である。
次に、図１に示した構造の電界効果トランジスタを試作したものについて、電気特性を説明する。図９は、本実施形態の電界効果トランジスタのドレイン電流とゲート電圧の特性(Ｉｄ−Ｖｇ特性)の測定結果を示すグラフである。
測定したＦＥＴは、柱状活性領域１７の厚さ（Ｗｂ）が３００ｎｍであり、柱状活性領域１７の幅（Ｗｇ）が２μｍであり、実効チャネル長（Ｌｅｘ）が５μｍである。柱状活性領域１７の幅（Ｗｇ）はＦＥＴのゲート幅に相当する。測定では、ドレイン電圧（Ｖｄ）を１Ｖとし、シリコン基板１に印加する電圧である基板電圧（Ｖｓｕｂ）を０Ｖとした。
シリコン梁４の一部に形成された柱状活性領域１７の下部に設けられた一対の下部拡散層９のそれぞれを別々のＦＥＴのソース電極とし、上部拡散層１４を共通のドレイン電極とし、ゲート電圧を変化させて、ＦＥＴのソース電極およびドレイン電極間に流れるドレイン電流を測定した。
図９のグラフには、一対のＦＥＴのうち一方のＦＥＴのドレイン電流の変化をＤ１で示し、他方のＦＥＴのドレイン電流の変化をＤ２で示す。図９に示すように、Ｄ１とＤ２はほぼ同じであったため、重なって見える。並列接続された２つのＦＥＴを同時に動作させると、ドレイン電流の変化はＤ１とＤ２の和となり、オン動作時のドレイン電流は、Ｄ１またはＤ２と比較して、ほぼ２倍になった。
なお、本実施形態の構造では、上部拡散層１４が２つのＦＥＴに共通であるが、図１のＸ軸方向にシリコン梁４を見て上部拡散層１４を左右に電気的に分離すれば、一本の柱状活性領域１７で構造上２つのＦＥＴを設けることができる。この構造の実施形態についての詳細は後述する。
（第２の実施形態）
一般に、第１の実施形態で説明した上部拡散層１４のような微小面積上に電極１６を形成する際、上部拡散層１４のパターンと電極１６のパターンとを精度よく位置合わせしなければならない。そのため、電極１６のパターニングに必要なマスク形成のためのホトリソ工程において、機械的な位置合わせに高い精度が要求される。本実施形態は、この要求精度を軽減することを可能にしたものである。
本実施形態の構成を説明する。
図１０は本実施形態の電界効果トランジスタの一構成例を示す外観斜視図である。なお、第１の実施形態と同様な構成については同一の符号を付し、その詳細な説明を省略する。
第１の実施形態における図１に示した電極１６の部位が、本実施形態では、図１０に示すように、電極３１とその側面を覆う側壁膜１５とを有する構成になっている。
図７に示した構造の上に、上部拡散層１４の上面を露出する開口を有する第１の絶縁膜を形成し、少なくともその開口の底面と内壁に第２の絶縁膜を形成した後、第２の絶縁膜に対して異方性エッチングを行って、開口の内壁に側壁膜１５を形成する。これにより、ＸＹ平面に平行な断面が元の開口よりも小さい開口が自己整合で形成される。その中に導電性材料を埋め込めば、電極３１が形成される。
電極１６の場合と比較して、電極３１は側壁膜１５の膜厚分だけ開口断面積が縮小される。そのため、開口パターンの位置合わせがずれてしまっても側壁膜１５の膜厚の範囲内であれば、電極３１の下面の全てが上部拡散層１４の上面と接触することになる。上記構造であれば、パターン間の位置合わせ精度を側壁膜１５の膜厚分だけ緩和することができる。
このように、細い柱状シリコンに接続するための電極をその上に形成するのは難しいが、シリコンの柱の上に自己整合で電極を形成する、本実施形態の電界効果トランジスタの製造方法を詳しく説明する。図１１から図２２は本実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。
図１１に示すように、シリコン基板１の表面を熱酸化して膜厚10nmのパッド酸化膜２を形成する。パッド酸化膜２上にＣＶＤ法により膜厚150nmのシリコン窒化膜３を形成する。通常のリソグラフィ工程によりライン状にシリコン窒化膜３を残すようにレジストマスクを形成して、不要のシリコン窒化膜３をエッチングして除去する。その後、同じレジストマスクでパッド酸化膜２をエッチングする。
続いて、図１２に示すように、シリコン窒化膜３をマスクにしてシリコン基板１をエッチングして、高さ100nm、幅40nmのシリコン梁４を形成する。
次に、図１３に示すように、露出したシリコン部分に対してラジカル熱酸化を行って、その表面に膜厚5nmのシリコン酸化膜５を形成する。このとき、図に示していないが、露出したシリコン窒化膜３表面にも膜厚5nmのシリコン酸化膜が形成される。このシリコン酸化膜を、図に示していないが、文章中、他のシリコン酸化膜と区別するために、符号５aで表記する。
次に、図１４に示すように、図１３に示した構造の表面全体に膜厚10nmのシリコン窒化膜６を形成し、次いで膜厚20nmのシリコン酸化膜（不図示）を形成する。このシリコン酸化膜を、図に示していないが、文章中、他のシリコン酸化膜と区別するために、符号３２で表記する。図１４に示すように、通常のリソグラフィ工程によりＹ軸方向にライン状にシリコン窒化膜６を残すようにレジストマスクを形成し、不要なシリコン酸化膜３２およびシリコン窒化膜６をエッチングする。このとき、最初のシリコン窒化膜３は、シリコン窒化膜６のエッチング時にその表面がシリコン酸化膜５aで保護されているため、エッチングされない。ここで、シリコン窒化膜６の加工ピッチは120nmで、ライン幅が70nmで、スペースが50nmである。
次に、図１５に示すように、シリコン窒化膜３のうちシリコン窒化膜６で覆われていない部位の表面に形成されている膜厚5nmのシリコン酸化膜５aをエッチングする。このとき、シリコン窒化膜６上のシリコン酸化膜３２は13nm程度の膜厚となる。シリコン窒化膜６のパターン間のシリコン窒化膜３の上面が露出する。続いて、シリコン窒化膜６上のシリコン酸化膜３２をマスクにして、上面の露出したシリコン窒化膜３をエッチングする。
次に、図１６に示すように、シリコン窒化膜３およびシリコン窒化膜６の形成されていない部位を熱酸化して基板フィールド酸化膜７および梁フィールド酸化膜８を形成する。シリコン梁４以外の部分に形成された基板フィールド酸化膜７は、膜厚が30nmになるように酸化条件を設定した。この熱酸化では、シリコン梁４の上面だけでなく、シリコン梁４の側面からも酸化が進み、さらに、図１６の基板フィールド酸化膜７に示すように、シリコン梁４の下部からも酸化が進む。そのため、シリコン梁４の部位に形成された梁フィールド酸化膜８は、酸化されるシリコン梁４の体積の２倍弱の酸化膜体積になり、シリコン梁４の幅方向の酸化膜の厚さが50nmとなる。その結果、シリコン窒化膜６で覆われていない部位のシリコン梁４は全て酸化されることになる。これは、体積２倍分をシリコン梁４各方向の寸法増加に換算すると、整数２の立方根≒1.25倍になるからである。
次に、図１７に示すように、シリコン窒化膜６を除去する。この際、シリコン窒化膜３も等方的にエッチングされるが、図１７に示すようなパターンで残る。
図１７に示した構造に、ヒ素を加速エネルギー１０ｋｅＶ、ドーズ量５×１０14／ｃｍ2でイオン注入を行い、続いて、900℃で10秒の熱処理を行って、図１８に示すように、下部拡散層９を形成する。この下部拡散層９は、シリコン梁４の長手方向に対して垂直なＹ軸方向に伸びている。その後、図１７に示したシリコン酸化膜５を除去し、図１８に示すように、膜厚5nmのゲート酸化膜１０を形成する。なお、本実施形態のＦＥＴをメモリセルのセルトランジスタに適用すれば、下部拡散層９をビット線として利用することが可能である。
次に、リンが４×１０20／ｃｍ3導入された多結晶シリコン膜を図１８に示した構造の上に堆積した後、この多結晶シリコン膜をエッチバックして、図１９に示すように、シリコン梁側壁にサイドウォール状のゲート電極１１を形成する。このゲート電極１１は、シリコン梁４の長手方向に沿って伸びている。その後、図２０に示すように、層間絶縁膜１２（図２０には破線で示す）を堆積し、表面を平坦化するためのＣＭＰを層間絶縁膜１２に行って、シリコン窒化膜３の上面を露出させた。なお、上述したように下部拡散層９をビット線とすると、ゲート電極１１を、ビット線と直交するワード線として利用することが可能である。
続いて、図２０に示したシリコン窒化膜３を除去して、図２１に示すように、層間絶縁膜１２に開口１３を形成する。その後、開口１３を介して導電性不純物をシリコン梁４の上部に導入して上部拡散層１４を形成する。この拡散層の形成条件および形成方法は、下部拡散層９と同様であるため、その詳細な説明を省略する。また、下部拡散層９と上部拡散層１４に挟まれたシリコン部分に導電性不純物を注入して、チャネル濃度の制御を行った。このチャネル濃度の制御により、しきい値電圧を任意に設定することができる。
その後、図２１に示した構造の上に膜厚5nmのシリコン窒化膜を堆積する。そのとき、層間絶縁膜１２の開口１３では、その底面と内壁にシリコン窒化膜が形成される。続いて、シリコン窒化膜をエッチバックすることにより、図２２に示すように、開口１３の内壁に膜厚5nmの側壁膜１５を形成するとともに、層間絶縁膜１２の上に形成されていたシリコン窒化膜を除去する。開口１３には、開口１３よりも開口面積の小さい開口３３が形成される。
次に、開口３３内で上面の露出した部位のパッド酸化膜２をエッチングして、上部拡散層１４の上面を露出させる。その後、開口３３に導電性材料を埋め込んで、電極３１を形成し、図１０に示した構造を作製する。
なお、側壁膜１５の形成のための異方性エッチングと、その後のパッド酸化膜２のエッチングとをエッチングガスなどのエッチング条件を変更するだけで、同じ装置内で連続して処理することが可能である。
（第３の実施形態）
第１および第２の実施形態は、１つの柱状活性領域１７に注目すると、その下部に２つの下部拡散層９が形成され、上部に１つの上部拡散層１４が形成されている。上部拡散層１４をＦＥＴのソース電極とすれば、共通ソースの２つのＦＥＴが形成されることになる。また、上部拡散層１４をＦＥＴのドレイン電極とすれば、共通ドレインの２つのＦＥＴが形成されることになる。
いずれの場合も、２つのＦＥＴはソース電極かドレイン電極の一方が共通となっているので、独立したトランジスタとしては動作できない。本実施形態は、１つの柱状活性領域１７に対応して、電気的に分離した１対の下部拡散層９を設けるだけでなく、電気的に分離した１対の上部拡散層１４を設けた構成である。以下に、本実施形態のＦＥＴの製造方法を説明しながら、その構造を詳しく説明する。
図２３から図２５は本実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。
第２の実施形態で説明した図１８から図１９に示す構造に至る途中のゲート電極形成の際、図１９に示したゲート電極１１に対してさらにエッチングを行い、図１９に示した構造よりも、基板表面からゲート電極１１の上面までの高さが低くなるようにする。図２３に示す例では、ゲート電極１１の上面の高さがシリコン梁４の高さの約半分である。続いて、図２３に示すように、柱状活性領域１７の側面を覆っているゲート酸化膜１０の一部をエッチングする。その際、シリコン窒化膜３に覆われたパッド酸化膜２の側面もエッチングされ、パッド酸化膜２が図２３に示すような形状になる。
その後、イオン注入法やガス拡散法などによって、柱状活性領域１７の側壁の露出した部位から導電性不純物を柱状活性領域１７に拡散させ、図２４に示すように上部拡散層１４ａ、１４ｂを形成する。上部拡散層１４ａ、１４ｂは、活性層を挟んで対向して設けられ、２つの領域に電気的に分離されている。なお、図２４では、内部構造を見やすくするため、図２３に示したパッド酸化膜２とシリコン窒化膜３を図に示すことを省略している。また、図２３、図２４に示すように、層間絶縁膜３４を基板表面に形成し、シリコン酸化膜のエッチング処理時に基板フィールド酸化膜７が削れるのを防いでもよい。
上部拡散層１４ａ、１４ｂを形成した後、層間絶縁膜１２を基板上の全面に形成し、ＣＭＰにより層間絶縁膜１２の上面を平坦化するとともに、上部拡散層１４ａ、１４ｂの上面を露出させる。続いて、選択エピタキシャル成長法によって柱状活性領域１７の上面上に自己整合でエピ層を形成し、このエピ層をホトエッチング法によりパターニングして、図２５に示すように、シリコンからなる電極引き出し線１８ａ、１８ｂを形成する。図２５に示すように、電極引き出し線１８ａは上部拡散層１４ａと接続され、電極引き出し線１８ｂは上部拡散層１４ｂと接続されている。電極引き出し線１８ａ、１８ｂに導電性を持たせるために、イオン注入法やガス拡散法などによってリンやヒ素などの導電性不純物を添加する。導電性不純物の添加は、エピ層に対するパターニング前でもパターニング後でも、どちらでもよい。
図２５に示すように、１本の柱状活性領域１７に対応して、一対のＦＥＴが形成される。この一対のＦＥＴのそれぞれは、ソース電極およびドレイン電極が個別に設けられているため、独立に動作することが可能である。また、一般に加工寸法をＦとすれば、理論的柱状トランジスタの面積は４Ｆ2であるが、本実施形態の構造ではこの中に２つのトランジスタが入るので、２Ｆ2となる。よって、同じ加工寸法を用いて２倍の高密度化が達成できる。
なお、ＦＥＴのゲート長は、図２４に示すように、ゲート電極１１の高さに依存する。本実施形態では、ゲート電極１１の高さをシリコン梁４の高さの約半分として説明したが、この場合に限らず、設定するゲート長に合わせてゲート電極１１の高さを決めればよい。ゲート長が長いほど、ゲート電極１１の上面の位置が高くなる。
また、電極引き出し線１８ａ、１８ｂを、ＡｌやＣｕなどの金属を材料にしてホトエッチング法で形成してもよい。
（第４の実施形態）
第１から第３の実施形態では、シリコン梁４のうち柱状活性領域１７の間に挟まれる領域のシリコンを全て酸化膜に変換して、隣接して形成された柱状活性領域１７を個々に電気的に絶縁分離していた。本実施形態は、柱状活性領域１７の間に挟まれる領域の全てを酸化膜に変換せず、半導体領域を残存させ、隣り合う柱状活性領域１７を半導体領域で接続した構成である。
図２６は本実施形態の電界効果トランジスタの一構成例を示す外観斜視図である。図２６は、図７に示した構造をベースにして、本実施形態の特徴部分を示すものである。
図２６に示すように、隣り合う柱状活性領域１７が半導体領域３５で接続されている。この場合、梁フィールド酸化膜８の膜厚に通常の平面的なＦＥＴの場合と同様に十分な厚さがあれば、隣り合う柱状活性領域間に流れる、ＦＥＴの動作にとって有害となる漏洩電流を阻止できる。
本実施形態によれば、複数の柱状活性領域１７が繋がって形成されるので、これら複数の柱状活性領域１７に同時に基板電位を印加しやすくなる。また、柱状活性領域１７が広い面積でシリコン基板１と接続されることになるので、外部からの誘導雑音の影響を受けにくくなる。本実施形態の構造を、第１から第３の実施形態に適用してもよい。
なお、第１から第４の実施形態の構造について、シリコン梁４の両側壁にゲート電極１１を設ける場合を説明したが、シリコン梁４のいずれか一方の側壁にだけゲート電極１１を設けてもよい。
（第５の実施形態）
第１から第４の実施形態では、電界効果トランジスタ単体としての実施形態を説明したが、本実施形態では、それらの実施形態で説明した電界効果トランジスタを様々なメモリデバイス（半導体記憶装置）のセルトランジスタに適用する場合を説明する。
図２７は半導体記憶装置の一構成例を示すブロック図であり、典型的な２次元メモリマトリクスアレーを示す。図２８Ａおよび図２８Ｂは、本発明の電界効果トランジスタをメモリセルのセルトランジスタに用いた場合の回路例を示す。
図２７に示すように、半導体記憶装置は、複数のメモリセル５０と、入出力インタフェース回路５１と、行デコーダ５２と、列デコーダ５３と、入出力制御回路５４とを有する。図２７では、メモリセルアレイに、２M×２N個のメモリセル５０が設けられている場合を示す。図２８Ａに示すメモリセルＡおよび図２８Ｂに示すメモリセルＢのそれぞれは、メモリセル５０の一例である。
図２７に示す入出力インタフェース回路５１は、行および列の指定されたアドレス信号が入力されると、行の情報を行デコーダ５２に通知し、列の情報を列デコーダ５３に通知する。行デコーダ５２は、指定された行のワード線２１に所定の電圧を印加し、列デコーダ５３は、指定された列のビット線２０に所定の電圧を印加する。これにより、アドレス信号で指定された行と列に位置するメモリセル５０が、書き込みまたは読み出し可能な状態になる。
また、入出力インタフェース回路５１は、書き込みを指示する旨の制御信号が入力され、書き込み対象の情報を含む入力信号があると、入力信号を入出力制御回路５４に転送し、アドレス信号で指定されたメモリセル５０に入力信号の情報を書き込ませる。一方、入出力インタフェース回路５１は、読み出しを指示する旨の制御信号が入力されると、制御信号を入出力制御回路５４に転送し、アドレス信号で指定されたメモリセル５０に蓄えられた情報を入出力制御回路５４に読み出させ、その情報を出力する。
図２８Ａに示すメモリセルＡは、本発明のＦＥＴ１９と、キャパシタ記憶素子２３とを有する。ＦＥＴ１９のゲート電極にはワード線２１が接続され、ドレイン電極にはビット線２０が接続されている。キャパシタ記憶素子２３の一方の電極がＦＥＴ１９のソース電極と接続され、キャパシタ記憶素子２３の他方の電極がプレート電極２２に接続されている。
図２８Ｂに示すメモリセルＢは、図２８Ａに示すメモリセルＡのキャパシタ記憶素子２３が抵抗記憶素子２４に置き換わった構成である。なお、メモリセルＢは、抵抗記憶素子２４を除いて、メモリセルＡと同様な構成であるため、メモリセルＢについての詳細な説明を省略する。
キャパシタ記憶素子２３に通常の誘電膜を用いれば、メモリセルＡは、電荷として記憶を蓄えるＤＲＡＭとなる。強い電界を印加すれば分極する素子をキャパシタ記憶素子２３に用いれば、メモリセルＡは、強誘電体メモリ（ferroelectric memory: ＦｅＲＡＭ)となる。
抵抗記憶素子２４にトンネル磁気効果(tunneling magneto resistance: ＴＭＲ)素子を用いれば、メモリセルＢは、磁気ランダム・アクセス・メモリ(magnetic random access memory：ＭＲＡＭ）となる。抵抗記憶素子２４にカルコゲナイド膜の結晶相変化素子を用いれば、メモリセルＢは、相変化メモリ（phase change memory: ＰＣＭ)となる。抵抗記憶素子２４に電界誘起巨大抵抗変化およびＣＥＲ（colossal electro -resistance）効果を示す強相関電子系材料を用いれば、メモリセルＢは、抵抗ランダム・アクセス・メモリ(resistive random access memory： ＲｅＲＡＭ）となる。抵抗記憶素子２４に、固体電解質膜を用いれば、メモリセルＢは、固体電解質メモリとなる。メモリセルＢにおいては、いずれの場合も、記憶される情報は抵抗変化として蓄えられる。
なお、本実施形態では、キャパシタ記憶素子２３および抵抗記憶素子２４の記憶素子の一方の端子がプレート電極２２に接続されると説明したが、プレート電極２２をビット線として動作させる形態も考えられ、記憶素子の２端子のうちセルトランジスタと接続されない側の端子の接続先の名称はプレート電極に限らない。名称によって本発明の趣旨は変化しない。本実施形態は、記憶素子としていずれの動作形態にあるものを適用しても実現できる。
上述した本実施形態の電界効果トランジスタは、基板表面上に、表面に平行で一定方向に延在した突出部に電界効果トランジスタの活性領域が形成されているため、特許文献１に開示された柱状の垂直型電界効果トランジスタに比べて、基板表面に平行な方向に対する力が強い。そのため、活性領域が洗浄工程で倒れたり、変形したりするのを防げる。
また、本実施形態の電界効果トランジスタは、素子分離領域と活性領域が交互に形成されていても、それらが全体として一定方向に一体化されているので、梁状のシリコン側壁に自己整合で複数のトランジスタのゲート電極を形成できる。特許文献１の電界効果トランジスタでは柱の周辺に側壁として残存した構造であるが、柱毎に設けられたゲート電極を柱と柱の間で接続するためのパターンを形成するにはホトエッチングが必要となり、さらには、そのためのパターン間のマスク合わせが必要であり、微細な配列が困難である。
また、特許文献１に開示された構造では、シリコン柱形成後に素子分離領域を形成するためのシリコン柱間を埋め込むための膜厚の厚い絶縁膜を被着しなければならないので、その加工が難しい。本実施形態の電界効果トランジスタの製造方法では、一定方向に延在したシリコン梁を間欠的に酸化膜に変換することによって、間欠的に素子分離領域を形成している。そのため、一定方向に連なり、電気的に分離された複数のシリコン柱を形成できる。シリコン柱をトランジスタの活性領域にすることによって、高密度で、機械的にも強固なトランジスタ群を形成することができる。さらに、本実施形態の構造では、１つの柱状活性領域に２つの電界効果トランジスタを形成できるので、一層の高密度化が図れる。
第１の実施形態の電界効果トランジスタの一構成例を示す外観斜視図である。 第１の実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。 第１の実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。 第１の実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。 第１の実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。 第１の実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。 第１の実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。 図７に示した構造を真上から走査電子顕微鏡で撮影した写真である。 第１の実施形態の電界効果トランジスタのドレイン電流とゲート電圧の特性の測定結果を示すグラフである。 第２の実施形態の電界効果トランジスタの一構成例を示す外観斜視図である。 第２の実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。 第２の実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。 第２の実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。 第２の実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。 第２の実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。 第２の実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。 第２の実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。 第２の実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。 第２の実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。 第２の実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。 第２の実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。 第２の実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。 第３の実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。 第３の実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。 第３の実施形態の電界効果トランジスタの製造方法を説明するための外観斜視図である。 第４の実施形態の電界効果トランジスタの一構成例を示す外観斜視図である。 半導体記憶装置の一構成例を示すブロック図である。 本発明の電界効果トランジスタをメモリセルのセルトランジスタに用いた場合の回路例である。 本発明の電界効果トランジスタをメモリセルのセルトランジスタに用いた場合の回路例である。
符号の説明
１ シリコン基板
４ シリコン梁
８ 梁フィールド酸化膜
９ 下部拡散層
１０ ゲート酸化膜
１１ ゲート電極
１３、３３ 開口
１４ 上部拡散層
１５ 側壁膜
１６、３１ 電極
１７ 柱状活性領域
１９ ＦＥＴ
２３ キャパシタ記憶素子
２４ 抵抗記憶素子

Claims (8)

  1. 半導体基板の表面に、該表面に平行で一定方向に延在した突出部に設けられた活性領域と、
    前記一定方向に沿って前記突出部の側壁にゲート絶縁膜を介して設けられたゲート電極と、
    を有する電界効果トランジスタ。
  2. 請求項１記載の電界効果トランジスタであって
    前記ゲート絶縁膜が両側壁に設けられた前記突出部を挟んで、２つの前記ゲート電極が対向して設けられている電界効果トランジスタ。
  3. 請求項１または２記載の電界効果トランジスタであって、
    前記突出部に、複数の前記活性領域と、該複数の活性領域のそれぞれを前記一定方向に素子分離する領域とが設けられた電界効果トランジスタ。
  4. 請求項１から３のいずれか１項記載の電界効果トランジスタであって、
    前記活性領域の上部にソース電極またはドレイン電極となる拡散層が設けられた電界効果トランジスタ。
  5. 請求項４記載の電界効果トランジスタであって、
    前記ゲート絶縁膜が両側壁に設けられた前記突出部を挟んで、２つの前記ゲート電極が対向して設けられ、
    前記拡散層は、前記２つのゲート電極に対応して２つの領域に電気的に分離されている電界効果トランジスタ。
  6. セルトランジスタとなる、請求項１から５のいずれか１項記載の電界効果トランジスタと、
    前記電界効果トランジスタと接続された記憶素子と、
    を有するメモリセル。
  7. 半導体基板の表面に、該表面に平行な一定方向に延在する突出部を前記半導体基板で形成し、
    前記突出部を選択的に酸化して残りの部位に活性領域を形成し、
    前記突出部の側壁にゲート絶縁膜を形成し、
    前記一定方向に沿って前記ゲート絶縁膜に接するゲート電極を形成し、
    前記活性領域の上部および前記半導体基板の表面近傍にソース電極およびドレイン電極のための拡散層を形成する、電界効果トランジスタの製造方法。
  8. 請求項７記載の電界効果トランジスタの製造方法であって、
    前記活性領域の上部に設けられた前記拡散層の上に第１の開口が位置する第１の絶縁膜を形成し、
    少なくとも前記第１の開口に第２の絶縁膜を形成し、
    前記第２の絶縁膜に対して異方性エッチングを行って、前記拡散層の上面の一部を露出し、該第２の絶縁膜による側壁を有する第２の開口を前記第１の開口に形成し、
    前記第２の開口に導電性材料を埋め込む、電界効果トランジスタの製造方法。
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