JPH10229175A - メモリ・セル - Google Patents
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- JPH10229175A JPH10229175A JP10008248A JP824898A JPH10229175A JP H10229175 A JPH10229175 A JP H10229175A JP 10008248 A JP10008248 A JP 10008248A JP 824898 A JP824898 A JP 824898A JP H10229175 A JPH10229175 A JP H10229175A
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- 230000015654 memory Effects 0.000 title abstract description 118
- 238000000034 method Methods 0.000 claims abstract description 149
- 239000004065 semiconductor Substances 0.000 claims abstract description 36
- 239000003990 capacitor Substances 0.000 claims description 139
- 238000007667 floating Methods 0.000 claims description 91
- 239000000463 material Substances 0.000 claims description 78
- 238000005530 etching Methods 0.000 claims description 72
- 239000000758 substrate Substances 0.000 claims description 71
- 238000003860 storage Methods 0.000 claims description 59
- 230000005641 tunneling Effects 0.000 claims description 15
- 230000004888 barrier function Effects 0.000 claims description 14
- 239000011159 matrix material Substances 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims description 3
- 230000006870 function Effects 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 137
- 229920005591 polysilicon Polymers 0.000 description 137
- 150000004767 nitrides Chemical class 0.000 description 88
- 230000008569 process Effects 0.000 description 42
- 238000009792 diffusion process Methods 0.000 description 35
- 238000002955 isolation Methods 0.000 description 33
- 230000015572 biosynthetic process Effects 0.000 description 31
- 239000000945 filler Substances 0.000 description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 19
- 238000013461 design Methods 0.000 description 19
- 229910052751 metal Inorganic materials 0.000 description 19
- 239000002184 metal Substances 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 19
- 239000010703 silicon Substances 0.000 description 19
- 125000006850 spacer group Chemical group 0.000 description 19
- 238000001459 lithography Methods 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 238000003491 array Methods 0.000 description 12
- 230000008901 benefit Effects 0.000 description 11
- 230000000295 complement effect Effects 0.000 description 11
- 239000007943 implant Substances 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 239000003989 dielectric material Substances 0.000 description 9
- 239000002784 hot electron Substances 0.000 description 8
- 238000012545 processing Methods 0.000 description 8
- 230000002829 reductive effect Effects 0.000 description 8
- 238000011049 filling Methods 0.000 description 7
- 238000005498 polishing Methods 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 238000009825 accumulation Methods 0.000 description 5
- 238000000137 annealing Methods 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 238000013459 approach Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000013081 microcrystal Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 239000000654 additive Substances 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000006399 behavior Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000008030 elimination Effects 0.000 description 2
- 238000003379 elimination reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 230000036039 immunity Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000006386 memory function Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 208000032750 Device leakage Diseases 0.000 description 1
- 238000000342 Monte Carlo simulation Methods 0.000 description 1
- KZYJHRDYKSFVAJ-UHFFFAOYSA-N [Pt].[Sr].[Ba] Chemical compound [Pt].[Sr].[Ba] KZYJHRDYKSFVAJ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910021486 amorphous silicon dioxide Inorganic materials 0.000 description 1
- 230000003542 behavioural effect Effects 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000011031 large-scale manufacturing process Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
-
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/50—Peripheral circuit region structures
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 ピラーを有する垂直半導体素子の高密度アレ
イ、及びそれを形成する方法を提供する。 【解決手段】 アレイはビットライン２２０の列及びワ
ードライン２２５の行を有する。トランジスタのゲート
がワードラインとして機能し、ソース２１５またはドレ
イン領域２４０がビットラインとして機能する。アレイ
はまた垂直ピラー２３０を有し、各々はソース領域とド
レイン領域との間に形成されるチャネルを有する。１ピ
ラーにつき、２つのトランジスタを形成することができ
る。ソース領域は自己整合され、ピラーの下に配置され
る。隣接ビットラインのソース領域は、セル・サイズを
増大することなしに互いに分離される。このアレイ構造
は、ＤＲＡＭ、ＥＥＰＲＯＭまたはフラッシュ・メモリ
として使用することができる。
イ、及びそれを形成する方法を提供する。 【解決手段】 アレイはビットライン２２０の列及びワ
ードライン２２５の行を有する。トランジスタのゲート
がワードラインとして機能し、ソース２１５またはドレ
イン領域２４０がビットラインとして機能する。アレイ
はまた垂直ピラー２３０を有し、各々はソース領域とド
レイン領域との間に形成されるチャネルを有する。１ピ
ラーにつき、２つのトランジスタを形成することができ
る。ソース領域は自己整合され、ピラーの下に配置され
る。隣接ビットラインのソース領域は、セル・サイズを
増大することなしに互いに分離される。このアレイ構造
は、ＤＲＡＭ、ＥＥＰＲＯＭまたはフラッシュ・メモリ
として使用することができる。
Description
【０００１】
【発明の属する技術分野】本発明は２Ｆ平方のメモリ・
セル内に密にパックされる垂直トランジスタ、及びそれ
を形成する方法に関し、特に、垂直浮遊ゲート・トラン
ジスタ、スタック・コンデンサ、または深いトレンチ・
コンデンサを有する不揮発性または揮発性メモリ・セル
に関する。
セル内に密にパックされる垂直トランジスタ、及びそれ
を形成する方法に関し、特に、垂直浮遊ゲート・トラン
ジスタ、スタック・コンデンサ、または深いトレンチ・
コンデンサを有する不揮発性または揮発性メモリ・セル
に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）チップ上に密にパック
される半導体素子を小型化することにより、チップのサ
イズ及び消費電力を低減し、より高速な動作を可能にす
ることに、多大な関心が寄せられている。ギガビット・
メモリに必要な高い記憶密度を達成するために、できる
限り個々のメモリ・セルのサイズを縮小することが必須
である。図１は、従来の消去可能プログラマブル読出し
専用メモリ（ＥＰＲＯＭ）素子１５のアレイ１０の上面
図であり、浮遊ゲート層を有する金属酸化膜半導体電界
効果トランジスタ（ＭＯＳＦＥＴ）などの垂直トランジ
スタを使用する。従来のアレイ１０は、次の２つの参考
文献で述べられている。H．Pein及びJ．D．Plummerによ
る"A 3-D sidewall flash EPROM call and memory arra
y"、Electron Device Letters、Vol．14(8) 1993、pp．
415-417、及びH．Pein及びJ．D．Plummerによる"Perfor
mance of the 3-D Pencil Flash EPROM Cell and Memor
yArray"、IEEE Transactions on Electron Devices、Vo
l．42、No．11、1995、pp．1982-1991。
される半導体素子を小型化することにより、チップのサ
イズ及び消費電力を低減し、より高速な動作を可能にす
ることに、多大な関心が寄せられている。ギガビット・
メモリに必要な高い記憶密度を達成するために、できる
限り個々のメモリ・セルのサイズを縮小することが必須
である。図１は、従来の消去可能プログラマブル読出し
専用メモリ（ＥＰＲＯＭ）素子１５のアレイ１０の上面
図であり、浮遊ゲート層を有する金属酸化膜半導体電界
効果トランジスタ（ＭＯＳＦＥＴ）などの垂直トランジ
スタを使用する。従来のアレイ１０は、次の２つの参考
文献で述べられている。H．Pein及びJ．D．Plummerによ
る"A 3-D sidewall flash EPROM call and memory arra
y"、Electron Device Letters、Vol．14(8) 1993、pp．
415-417、及びH．Pein及びJ．D．Plummerによる"Perfor
mance of the 3-D Pencil Flash EPROM Cell and Memor
yArray"、IEEE Transactions on Electron Devices、Vo
l．42、No．11、1995、pp．1982-1991。
【０００３】従来のアレイ１０は、ワードライン２０の
行及びビットライン２５の列を有する。アレイ１０のセ
ル２７のサイズは、２Ｆ×（２Ｆ＋Δ）、すなわち４Ｆ
2×２ＦΔである。ここでＦは、リソグラフィによりパ
ターニング可能な形状サイズの最小ライン幅である。２
Ｆはワードライン２０に沿うセル・サイズであり、２Ｆ
＋Δはビットライン２５に沿うセル・サイズである。通
常、Δは約０．２Ｆであり、従来のリソグラフィを用い
ることにより、約４Ｆ2＋０．４Ｆのセル面積が達成可
能である。追加の長さΔは、隣接するワードライン２０
を分離するために必要である。
行及びビットライン２５の列を有する。アレイ１０のセ
ル２７のサイズは、２Ｆ×（２Ｆ＋Δ）、すなわち４Ｆ
2×２ＦΔである。ここでＦは、リソグラフィによりパ
ターニング可能な形状サイズの最小ライン幅である。２
Ｆはワードライン２０に沿うセル・サイズであり、２Ｆ
＋Δはビットライン２５に沿うセル・サイズである。通
常、Δは約０．２Ｆであり、従来のリソグラフィを用い
ることにより、約４Ｆ2＋０．４Ｆのセル面積が達成可
能である。追加の長さΔは、隣接するワードライン２０
を分離するために必要である。
【０００４】図２は、図１のアレイ１０の部分斜視図を
示し、図３はビットライン２５に沿う垂直ＭＯＳＦＥＴ
１５の断面図を示す。
示し、図３はビットライン２５に沿う垂直ＭＯＳＦＥＴ
１５の断面図を示す。
【０００５】図３に示されるように、ＭＯＳＦＥＴ１５
は、Ｐ添加（ドープ）シリコン基板３５上に形成される
ｎソース３０を有する。ソース３０は、基板３５をエッ
チングし、ＭＯＳＦＥＴ１５の本体（body）として参照
される垂直ピラー４０を形成した後に形成される。ピラ
ー４０はトランジスタ・チャネルとして作用し、図１及
び図３に示されるように、Ｆ×Ｆの寸法を有する。
は、Ｐ添加（ドープ）シリコン基板３５上に形成される
ｎソース３０を有する。ソース３０は、基板３５をエッ
チングし、ＭＯＳＦＥＴ１５の本体（body）として参照
される垂直ピラー４０を形成した後に形成される。ピラ
ー４０はトランジスタ・チャネルとして作用し、図１及
び図３に示されるように、Ｆ×Ｆの寸法を有する。
【０００６】ピラー４０を形成した後にソース３０を形
成する結果、ソース３０がピラー４０のエッジの周囲に
形成され、ピラー４０下に位置する領域４５には、存在
しなくなる。従って、ソース３０が完全にピラー４０の
フットプリントを占有しない。図２に示されるように、
アレイ１０の全てのＭＯＳＦＥＴ１５、すなわち異なる
ビットライン２５及び異なるワードライン２０のＭＯＳ
ＦＥＴが、共通のソース３０を有する。図２及び図３に
示されるように、各ピラー４０の上部にはＮタイプ材料
が添加され、垂直トランジスタ１５のｎ＋ドレイン５０
を形成する。
成する結果、ソース３０がピラー４０のエッジの周囲に
形成され、ピラー４０下に位置する領域４５には、存在
しなくなる。従って、ソース３０が完全にピラー４０の
フットプリントを占有しない。図２に示されるように、
アレイ１０の全てのＭＯＳＦＥＴ１５、すなわち異なる
ビットライン２５及び異なるワードライン２０のＭＯＳ
ＦＥＴが、共通のソース３０を有する。図２及び図３に
示されるように、各ピラー４０の上部にはＮタイプ材料
が添加され、垂直トランジスタ１５のｎ＋ドレイン５０
を形成する。
【０００７】トンネル酸化物６０がピラー４０の周囲に
形成され、酸化物スペーサ６５がソース３０上に形成さ
れる。次に、ポリシリコン浮遊ゲート７０、ゲート酸化
物７５、及びポリシリコン制御ゲート２０が、トンネル
酸化物６０の周囲に形成される。ここで注意する点は、
ワードライン２０に沿う個々のトランジスタの制御ゲー
ト２０が相互接続され、ワードライン２０を形成するこ
とである。
形成され、酸化物スペーサ６５がソース３０上に形成さ
れる。次に、ポリシリコン浮遊ゲート７０、ゲート酸化
物７５、及びポリシリコン制御ゲート２０が、トンネル
酸化物６０の周囲に形成される。ここで注意する点は、
ワードライン２０に沿う個々のトランジスタの制御ゲー
ト２０が相互接続され、ワードライン２０を形成するこ
とである。
【０００８】ポリシリコン制御ゲート２０は、各垂直Ｍ
ＯＳＦＥＴ１５の周囲に一様に成長するので、隣接する
行のＭＯＳＦＥＴ１５間の間隔は、最小形状サイズＦよ
りも僅かに大きくされ、例えばＦ＋Δにされる。ここで
Δは約０．２Ｆである。これにより、ポリシリコンがピ
ラー４０から０．５Ｆの距離まで成長するとき、隣接す
るワードライン２０を距離Δだけ分離する。このポリシ
リコン層は、ピラー４０の基部の基板３５上に配置され
る酸化物スペーサ６５の他に、ピラー４０の上部及び側
壁を覆う。
ＯＳＦＥＴ１５の周囲に一様に成長するので、隣接する
行のＭＯＳＦＥＴ１５間の間隔は、最小形状サイズＦよ
りも僅かに大きくされ、例えばＦ＋Δにされる。ここで
Δは約０．２Ｆである。これにより、ポリシリコンがピ
ラー４０から０．５Ｆの距離まで成長するとき、隣接す
るワードライン２０を距離Δだけ分離する。このポリシ
リコン層は、ピラー４０の基部の基板３５上に配置され
る酸化物スペーサ６５の他に、ピラー４０の上部及び側
壁を覆う。
【０００９】距離Ｆだけ分離されたピラーの側壁に、ピ
ラー４０から０．５Ｆの厚さにポリシリコン領域が成長
されると、ポリシリコン領域は各ワードライン２０に沿
って互いに併合する。これは距離Ｆだけ分離されたピラ
ーの行の周囲に、連続したワードライン２０を形成す
る。しかしながら、距離Ｆ＋Δだけ分離されたピラー間
においては、酸化物スペーサ６５がこのようなポリシリ
コンにより覆われる。
ラー４０から０．５Ｆの厚さにポリシリコン領域が成長
されると、ポリシリコン領域は各ワードライン２０に沿
って互いに併合する。これは距離Ｆだけ分離されたピラ
ーの行の周囲に、連続したワードライン２０を形成す
る。しかしながら、距離Ｆ＋Δだけ分離されたピラー間
においては、酸化物スペーサ６５がこのようなポリシリ
コンにより覆われる。
【００１０】隣接ワードライン２０を分離するために、
リアクティブ・イオン・エッチング（ＲＩＥ）が実施さ
れ、垂直方向にポリシリコンを除去する。ＲＩＥは、Ｆ
＋Δだけ分離されたピラーの基部の酸化物スペーサ６５
の他に、ピラー４０の上部を露出する。酸化物スペーサ
６５の露出距離は、Δである。従って、隣接ワードライ
ンの制御ゲート２０がビットライン２５の方向に沿って
短絡しないことを、隣接ワードライン２０間のΔ分離が
保証する。
リアクティブ・イオン・エッチング（ＲＩＥ）が実施さ
れ、垂直方向にポリシリコンを除去する。ＲＩＥは、Ｆ
＋Δだけ分離されたピラーの基部の酸化物スペーサ６５
の他に、ピラー４０の上部を露出する。酸化物スペーサ
６５の露出距離は、Δである。従って、隣接ワードライ
ンの制御ゲート２０がビットライン２５の方向に沿って
短絡しないことを、隣接ワードライン２０間のΔ分離が
保証する。
【００１１】図１及び図２に示されるように、第１レベ
ルの金属は、ワードライン２０に直交するビットライン
２５を形成する。第１レベルの金属は、共通のビットラ
イン２５に沿うＭＯＳＦＥＴ１５のドレイン５０を接続
する。
ルの金属は、ワードライン２０に直交するビットライン
２５を形成する。第１レベルの金属は、共通のビットラ
イン２５に沿うＭＯＳＦＥＴ１５のドレイン５０を接続
する。
【００１２】図２のセル２７の領域は小さい。なぜな
ら、基板３５が、アレイ１０の全てのＭＯＳＦＥＴ１５
の共通のソース３０として使用されるからである。図４
は、別の従来のアレイ９０の３次元図を示し、これは正
方形のピラー４０（図２参照）の代わりに、丸いピラー
９５を有する以外は、図２の従来のアレイ１０に類似で
ある。図２のアレイ１０の場合同様、図４のアレイ９０
は共通のソース３０を有する。
ら、基板３５が、アレイ１０の全てのＭＯＳＦＥＴ１５
の共通のソース３０として使用されるからである。図４
は、別の従来のアレイ９０の３次元図を示し、これは正
方形のピラー４０（図２参照）の代わりに、丸いピラー
９５を有する以外は、図２の従来のアレイ１０に類似で
ある。図２のアレイ１０の場合同様、図４のアレイ９０
は共通のソース３０を有する。
【００１３】各セル２７のメモリ機能は、浮遊ゲート領
域７０を充電または放電することにより達成される。こ
れは垂直ＭＯＳＦＥＴのしきい値電圧の測定可能なシフ
トを生じる。
域７０を充電または放電することにより達成される。こ
れは垂直ＭＯＳＦＥＴのしきい値電圧の測定可能なシフ
トを生じる。
【００１４】従来のＥＰＲＯＭセル２７では、浮遊ゲー
ト７０とトランジスタ・チャネルまたはピラー４０との
間のトンネル酸化物６０がかなり厚く、少なくとも１５
０ｎｍの厚さを有する。従って、浮遊ゲート７０の充電
が、大きなドレイン電流を流すことにより達成されなけ
ればならない。これはトンネル酸化物６０を通過し得る
ホット・エレクトロンを生成し、しばしばホット・エレ
クトロン注入またはチャネル・ホット・エレクトロン・
トンネリングとして参照される。しかしながら、チャネ
ル・ホット・エレクトロン・トンネリングは、ＤＲＡＭ
または"フラッシュ"・メモリ・アプリケーションには好
適でない。なぜなら、チャネル・ホット・エレクトロン
・トンネリングは大電力を要求するからである。これは
特に、ギガビット・メモリに必要な高密度アレイにおい
て、問題となる。更に、ホット・エレクトロン・トンネ
リングに起因するトンネル酸化物の劣化は、頻繁な読出
し／書込み動作を要求するアプリケーションにとって、
許容することができない。
ト７０とトランジスタ・チャネルまたはピラー４０との
間のトンネル酸化物６０がかなり厚く、少なくとも１５
０ｎｍの厚さを有する。従って、浮遊ゲート７０の充電
が、大きなドレイン電流を流すことにより達成されなけ
ればならない。これはトンネル酸化物６０を通過し得る
ホット・エレクトロンを生成し、しばしばホット・エレ
クトロン注入またはチャネル・ホット・エレクトロン・
トンネリングとして参照される。しかしながら、チャネ
ル・ホット・エレクトロン・トンネリングは、ＤＲＡＭ
または"フラッシュ"・メモリ・アプリケーションには好
適でない。なぜなら、チャネル・ホット・エレクトロン
・トンネリングは大電力を要求するからである。これは
特に、ギガビット・メモリに必要な高密度アレイにおい
て、問題となる。更に、ホット・エレクトロン・トンネ
リングに起因するトンネル酸化物の劣化は、頻繁な読出
し／書込み動作を要求するアプリケーションにとって、
許容することができない。
【００１５】トンネル酸化物６０がより薄く形成される
場合（例えば３ｎｍ以下）、チャネル４０と浮遊ゲート
７０との間の直接トンネリングが可能である。ホット・
エレクトロン・トンネリングに比較して、直接トンネリ
ングは高速であり、従って高速な書込み及び消去時間を
与え、はるかに低い電力しか必要とせず、トンネル酸化
物の劣化を最小化する。
場合（例えば３ｎｍ以下）、チャネル４０と浮遊ゲート
７０との間の直接トンネリングが可能である。ホット・
エレクトロン・トンネリングに比較して、直接トンネリ
ングは高速であり、従って高速な書込み及び消去時間を
与え、はるかに低い電力しか必要とせず、トンネル酸化
物の劣化を最小化する。
【００１６】しかしながら、全てのＭＯＳＦＥＴのソー
ス３０が共通であるので、単一のセル２７の書込みのた
めに、ビットライン及びワードライン電圧を適切に設定
することにより、ワードライン２０に沿う隣のセル内
に、ホット・エレクトロン電流が依然として誘起され
る。それにより、これらのセル内の情報を破壊し、それ
らのトンネル酸化物６０を損傷する。
ス３０が共通であるので、単一のセル２７の書込みのた
めに、ビットライン及びワードライン電圧を適切に設定
することにより、ワードライン２０に沿う隣のセル内
に、ホット・エレクトロン電流が依然として誘起され
る。それにより、これらのセル内の情報を破壊し、それ
らのトンネル酸化物６０を損傷する。
【００１７】従って、従来のＭＯＳＦＥＴを、ＤＲＡＭ
及びフラッシュＥＥＰＲＯＭアプリケーションに対して
有用にするために、隣接ビットライン２５間でソース領
域３０を分離するように、セルが変更されなければなら
ない。これは直接トンネリング読出し／書込み動作の使
用を可能にする。更に、ギガビット・メモリに必要な記
憶密度を達成するために、セル面積全体がこれらの変更
により増加されてはならない。セル面積は、約４Ｆ平方
に維持されなければならない。
及びフラッシュＥＥＰＲＯＭアプリケーションに対して
有用にするために、隣接ビットライン２５間でソース領
域３０を分離するように、セルが変更されなければなら
ない。これは直接トンネリング読出し／書込み動作の使
用を可能にする。更に、ギガビット・メモリに必要な記
憶密度を達成するために、セル面積全体がこれらの変更
により増加されてはならない。セル面積は、約４Ｆ平方
に維持されなければならない。
【００１８】ビットライン２５間のソース分離を達成す
る１つの方法は、ビットライン２５間に分離ラインをリ
ソグラフィによりパターニングすることである。分離が
次にシリコンの局所酸化（ＬＯＣＯＳ）、凹所ＬＯＣＯ
Ｓ、または従来のシャロー・トレンチ技術により達成さ
れる。
る１つの方法は、ビットライン２５間に分離ラインをリ
ソグラフィによりパターニングすることである。分離が
次にシリコンの局所酸化（ＬＯＣＯＳ）、凹所ＬＯＣＯ
Ｓ、または従来のシャロー・トレンチ技術により達成さ
れる。
【００１９】しかしながら、こうした分離方法はリソグ
ラフィを要求する。従って、ビットラインに沿う隣接す
る制御ゲートまたはワードライン２０の短絡を回避する
ために、素子相互間ラインがＦから少なくとも２Ｆに増
加されなければならない。この増加は、ビットライン２
５に沿う素子間間隔を、１．２Ｆから２Ｆに増加する。
従って、セル全体のサイズが４Ｆ2＋０．４Ｆから、少
なくとも６Ｆ2に増加する。更に、リソグラフィの位置
不整合が素子の振る舞いを悪化させる。従って、この方
式では、記憶密度及び（または）性能が犠牲になる。
ラフィを要求する。従って、ビットラインに沿う隣接す
る制御ゲートまたはワードライン２０の短絡を回避する
ために、素子相互間ラインがＦから少なくとも２Ｆに増
加されなければならない。この増加は、ビットライン２
５に沿う素子間間隔を、１．２Ｆから２Ｆに増加する。
従って、セル全体のサイズが４Ｆ2＋０．４Ｆから、少
なくとも６Ｆ2に増加する。更に、リソグラフィの位置
不整合が素子の振る舞いを悪化させる。従って、この方
式では、記憶密度及び（または）性能が犠牲になる。
【００２０】記憶密度を増加するために、ピラー４０を
有する垂直ＭＯＳＦＥＴ１５を形成する代わりに、反転
トランジスタが、基板内にエッチングされたトレンチ内
に形成される。こうしたトランジスタ構造が、米国特許
番号第５３８６１３２号、同第５０７１７８２号、同第
５１４６４２６号、及び同第４７７４５５６号で示され
ている。こうしたトレンチ内に形成されるトランジスタ
は、米国特許番号第４９６４０８０号、同第５０７８４
９８号で述べられるように、追加のプレーナ素子と結合
され得る。他のメモリ・セルは、米国特許番号第５０１
７９７７号で述べられるように、浮遊体を有するトラン
ジスタを有し、トランジスタ間に分離して埋め込まれる
ビットラインを有さない。こうした従来のセルは、非自
己整合型分離技術のために、最大記憶密度を達成できな
いか、或いはその形成のために、例えば選択エピタキシ
ャル成長などの、大規模生産には不適当な複雑な処理方
法を要求する。
有する垂直ＭＯＳＦＥＴ１５を形成する代わりに、反転
トランジスタが、基板内にエッチングされたトレンチ内
に形成される。こうしたトランジスタ構造が、米国特許
番号第５３８６１３２号、同第５０７１７８２号、同第
５１４６４２６号、及び同第４７７４５５６号で示され
ている。こうしたトレンチ内に形成されるトランジスタ
は、米国特許番号第４９６４０８０号、同第５０７８４
９８号で述べられるように、追加のプレーナ素子と結合
され得る。他のメモリ・セルは、米国特許番号第５０１
７９７７号で述べられるように、浮遊体を有するトラン
ジスタを有し、トランジスタ間に分離して埋め込まれる
ビットラインを有さない。こうした従来のセルは、非自
己整合型分離技術のために、最大記憶密度を達成できな
いか、或いはその形成のために、例えば選択エピタキシ
ャル成長などの、大規模生産には不適当な複雑な処理方
法を要求する。
【００２１】ＥＰＲＯＭとしてメモリ・セル２７の垂直
素子を使用する代わりに、浮遊ゲートを有さない垂直ト
ランジスタ１５が、コンデンサと共に、ＤＲＡＭアプリ
ケーションにおいて使用され得る。図５は、電界効果ト
ランジスタ（ＦＥＴ）１０５及び記憶コンデンサＣSを
有する典型的なＤＲＡＭセル１００の構成図である。記
憶コンデンサＣSの他の端子は、プレート１１５として
参照される。
素子を使用する代わりに、浮遊ゲートを有さない垂直ト
ランジスタ１５が、コンデンサと共に、ＤＲＡＭアプリ
ケーションにおいて使用され得る。図５は、電界効果ト
ランジスタ（ＦＥＴ）１０５及び記憶コンデンサＣSを
有する典型的なＤＲＡＭセル１００の構成図である。記
憶コンデンサＣSの他の端子は、プレート１１５として
参照される。
【００２２】ＦＥＴ１０５がワードラインＷ／Ｌ上の適
切な信号によりターンオンされるとき、データがビット
ラインＢ／Ｌと記憶ノード１１０との間で転送される。
図５に示される標準の１トランジスタ、１コンデンサに
よるセル１００は、図６に示される折りたたみ式ビット
ライン構造では、理論的な最小面積８Ｆ2を有し、図７
に示されるオープン・ビットライン構造では、４Ｆ2を
有する。
切な信号によりターンオンされるとき、データがビット
ラインＢ／Ｌと記憶ノード１１０との間で転送される。
図５に示される標準の１トランジスタ、１コンデンサに
よるセル１００は、図６に示される折りたたみ式ビット
ライン構造では、理論的な最小面積８Ｆ2を有し、図７
に示されるオープン・ビットライン構造では、４Ｆ2を
有する。
【００２３】図６は、能動及び受動（通過する）ビット
ライン（それぞれＢ／Ｌ1、Ｂ／Ｌ2）、及び能動及び受
動（通過する）ワードライン（それぞれＷ／Ｌ、Ｗ／
Ｌ'）を有する、従来の折りたたみ式ビットラインＤＲ
ＡＭセル１２０の上面図を示す。ワードライン及びビッ
トラインは各々、幅Ｆを有する。折りたたみ式ビットラ
インＤＲＡＭセル１２０の面積は、８Ｆ2である。
ライン（それぞれＢ／Ｌ1、Ｂ／Ｌ2）、及び能動及び受
動（通過する）ワードライン（それぞれＷ／Ｌ、Ｗ／
Ｌ'）を有する、従来の折りたたみ式ビットラインＤＲ
ＡＭセル１２０の上面図を示す。ワードライン及びビッ
トラインは各々、幅Ｆを有する。折りたたみ式ビットラ
インＤＲＡＭセル１２０の面積は、８Ｆ2である。
【００２４】図７は、従来のオープン・ビットラインＤ
ＲＡＭセル１５０の上面図を示し、ビットラインＢ／Ｌ
及びワードラインＷ／Ｌの各々は、長さＦを有し、隣接
セル（図示せず）の隣接ラインから、長さＦだけ分離さ
れる。従って、オープン・ビットラインＤＲＡＭセル１
５０の面積は、４Ｆ2である。
ＲＡＭセル１５０の上面図を示し、ビットラインＢ／Ｌ
及びワードラインＷ／Ｌの各々は、長さＦを有し、隣接
セル（図示せず）の隣接ラインから、長さＦだけ分離さ
れる。従って、オープン・ビットラインＤＲＡＭセル１
５０の面積は、４Ｆ2である。
【００２５】コンタクト及び分離間隔の必要性により、
プレーナ・トランジスタを使用する従来設計では、サブ
・リソグラフィ機構を特定レベルで形成することによっ
てのみ、これらの最小セルを獲得できた。更に、最小セ
ル・サイズが獲得される場合、図５のトランジスタ１０
５の長さを、（Ｆに近づくように）可能な限り短縮する
ことが必要である。これはゲート長を短縮する。しかし
ながら、ゲート長が短くなると、漏洩電流が大きくな
り、これは許容できない。従って、ビットライン上の電
圧が、それに従い低減されなければならない。これは記
憶コンデンサＣSに記憶される電荷を低減し、従って、
記憶電荷が正しくセンスされることを保証するために
（例えば論理１または０を示すために）、大きな静電容
量が要求される。
プレーナ・トランジスタを使用する従来設計では、サブ
・リソグラフィ機構を特定レベルで形成することによっ
てのみ、これらの最小セルを獲得できた。更に、最小セ
ル・サイズが獲得される場合、図５のトランジスタ１０
５の長さを、（Ｆに近づくように）可能な限り短縮する
ことが必要である。これはゲート長を短縮する。しかし
ながら、ゲート長が短くなると、漏洩電流が大きくな
り、これは許容できない。従って、ビットライン上の電
圧が、それに従い低減されなければならない。これは記
憶コンデンサＣSに記憶される電荷を低減し、従って、
記憶電荷が正しくセンスされることを保証するために
（例えば論理１または０を示すために）、大きな静電容
量が要求される。
【００２６】記憶コンデンサＣSの静電容量の増加は、
コンデンサ面積を増加するか、またはコンデンサ・プレ
ート間に配置される誘電体の有効厚を減少することによ
り達成される。コンデンサ面積の増加は、セル・サイズ
を増加することなしには実現が困難であり、従って第１
に、ゲートを短小化する目的に反する。
コンデンサ面積を増加するか、またはコンデンサ・プレ
ート間に配置される誘電体の有効厚を減少することによ
り達成される。コンデンサ面積の増加は、セル・サイズ
を増加することなしには実現が困難であり、従って第１
に、ゲートを短小化する目的に反する。
【００２７】誘電体厚を更に減少することも困難であ
る。なぜなら、多くの従来の誘電体の厚さは、既に現実
的な最小の厚さに達しているからである。誘電体厚を更
に減少するために、高誘電率を有する別の誘電体が探究
された。こうした別の誘電体は、ビットライン電圧の低
減に起因する低電荷記憶の問題の解決に寄与するが、ビ
ットライン電圧の更なる低減は、達成可能な最大誘電率
により制限される。従って、ビットライン電圧を更に低
減するために、トランジスタ１０５のゲート長を低減す
る別の方法が必要とされる。
る。なぜなら、多くの従来の誘電体の厚さは、既に現実
的な最小の厚さに達しているからである。誘電体厚を更
に減少するために、高誘電率を有する別の誘電体が探究
された。こうした別の誘電体は、ビットライン電圧の低
減に起因する低電荷記憶の問題の解決に寄与するが、ビ
ットライン電圧の更なる低減は、達成可能な最大誘電率
により制限される。従って、ビットライン電圧を更に低
減するために、トランジスタ１０５のゲート長を低減す
る別の方法が必要とされる。
【００２８】
【発明が解決しようとする課題】前述の説明を鑑み、隣
接ビットライン間では分離されたソースを有するが、各
個々のビットラインに対しては連続的なソースを有し、
チャネル・ホット・エレクトロン・トンネリングによる
セル・プログラミングを可能にする、高密度メモリ・セ
ルが待望される。
接ビットライン間では分離されたソースを有するが、各
個々のビットラインに対しては連続的なソースを有し、
チャネル・ホット・エレクトロン・トンネリングによる
セル・プログラミングを可能にする、高密度メモリ・セ
ルが待望される。
【００２９】更に、メモリ・セルの横方向面積（latera
l area）を増加することなしに、適切なゲート長及びコ
ンデンサを有するメモリ・セルが待望される。
l area）を増加することなしに、適切なゲート長及びコ
ンデンサを有するメモリ・セルが待望される。
【００３０】本発明の目的は、従来のメモリ・セル・ア
レイの問題を取り除くメモリ・セル・アレイ、並びにそ
れを形成する方法を提供することである。
レイの問題を取り除くメモリ・セル・アレイ、並びにそ
れを形成する方法を提供することである。
【００３１】本発明の別の目的は、メモリ・アレイの各
ピラーにつき２つのセルを有し、従ってアレイ密度を増
加するメモリ・セル・アレイ、並びにそれを形成する方
法を提供することである。
ピラーにつき２つのセルを有し、従ってアレイ密度を増
加するメモリ・セル・アレイ、並びにそれを形成する方
法を提供することである。
【００３２】本発明の更に別の目的は、セル面積を増加
することなしに、メモリ・アレイの隣接ビットライン上
に分離したソースを有するメモリ・セル・アレイ、並び
にそれを形成する方法を提供することである。
することなしに、メモリ・アレイの隣接ビットライン上
に分離したソースを有するメモリ・セル・アレイ、並び
にそれを形成する方法を提供することである。
【００３３】本発明の更に別の目的は、メモリ・アレイ
の隣接ビットライン間に自己整合型分離トレンチを有す
るメモリ・セル・アレイ、並びにそれを形成する方法を
提供することである。
の隣接ビットライン間に自己整合型分離トレンチを有す
るメモリ・セル・アレイ、並びにそれを形成する方法を
提供することである。
【００３４】本発明の更に別の目的は、直接トンネリン
グにより高速にプログラムされ、多数回の書込み／消去
サイクルに耐えることができ、低電力を消費し、酸化物
の劣化を低減し、低電圧で動作し、高い保存時間を有す
るメモリ・セル・アレイを提供することである。
グにより高速にプログラムされ、多数回の書込み／消去
サイクルに耐えることができ、低電力を消費し、酸化物
の劣化を低減し、低電圧で動作し、高い保存時間を有す
るメモリ・セル・アレイを提供することである。
【００３５】本発明の更に別の目的は、セルの横方向面
積を増加することなしに、適切なゲート長及びコンデン
サを有するメモリ・セルを提供することである。
積を増加することなしに、適切なゲート長及びコンデン
サを有するメモリ・セルを提供することである。
【００３６】本発明の更に別の目的は、セルの本体内に
おける電荷蓄積を阻止するメモリ・セルを提供すること
である。
おける電荷蓄積を阻止するメモリ・セルを提供すること
である。
【００３７】本発明の更に別の目的は、セルの本体を下
方の基板から完全に分離することなしに、セル・アレイ
のビットラインに沿って、自己整合型の連続ソース領域
を有するメモリ・セルを提供することである。
方の基板から完全に分離することなしに、セル・アレイ
のビットラインに沿って、自己整合型の連続ソース領域
を有するメモリ・セルを提供することである。
【００３８】本発明の更に別の目的は、ビットライン電
圧を低減することなしに、或いはメモり・セルの横方向
面積を増加することなしに、低漏洩を獲得するために好
適なゲート長を有するメモリ・セルを提供することであ
る。
圧を低減することなしに、或いはメモり・セルの横方向
面積を増加することなしに、低漏洩を獲得するために好
適なゲート長を有するメモリ・セルを提供することであ
る。
【００３９】本発明の更に別の目的は、コンデンサ、コ
ンデンサ・コンタクト、またはトランジスタ・コンタク
トにより、追加のセル面積が消費されないように、スタ
ックまたはトレンチ・コンデンサを有するメモリ・セル
を提供することである。
ンデンサ・コンタクト、またはトランジスタ・コンタク
トにより、追加のセル面積が消費されないように、スタ
ックまたはトレンチ・コンデンサを有するメモリ・セル
を提供することである。
【００４０】
【課題を解決するための手段】本発明のこれらの及び他
の目的が、半導体素子により、及びそれを形成する方法
により達成される。半導体素子はＭＯＳＦＥＴなどの垂
直半導体素子であって、浮遊ゲートを有し得る。これら
のトランジスタのアレイが、行列に配列されるピラーの
アレイにより形成される。アレイはワードラインの行
と、ビットラインの列とを含む。
の目的が、半導体素子により、及びそれを形成する方法
により達成される。半導体素子はＭＯＳＦＥＴなどの垂
直半導体素子であって、浮遊ゲートを有し得る。これら
のトランジスタのアレイが、行列に配列されるピラーの
アレイにより形成される。アレイはワードラインの行
と、ビットラインの列とを含む。
【００４１】アレイ密度を増加するために、単結晶基板
からエッチングされる各半導体ピラー上に、２つのトラ
ンジスタが形成される。２つのトランジスタのゲート
が、ワードライン方向のピラー間に配置される酸化物な
どの分離材料により、互いに分離される。
からエッチングされる各半導体ピラー上に、２つのトラ
ンジスタが形成される。２つのトランジスタのゲート
が、ワードライン方向のピラー間に配置される酸化物な
どの分離材料により、互いに分離される。
【００４２】これらのピラーのアレイが、自己整合分離
されて形成される。垂直素子は、ピラーの上部の高濃度
添加領域と、それに続く反対の添加タイプの本体領域
と、これに続く高濃度添加ソース領域とを含む。ソース
領域は例えば打ち込みにより、またはメモリ・アレイ内
の列（すなわちビットライン）間に付着される高濃度添
加酸化物、ポリシリコン、または他の好適な材料からの
外方拡散により、形成される。この材料からのソース外
方拡散量に依存して、ピラー・トランジスタの本体が、
下方の基板との電気的接触を維持したり、維持しなかっ
たりする。
されて形成される。垂直素子は、ピラーの上部の高濃度
添加領域と、それに続く反対の添加タイプの本体領域
と、これに続く高濃度添加ソース領域とを含む。ソース
領域は例えば打ち込みにより、またはメモリ・アレイ内
の列（すなわちビットライン）間に付着される高濃度添
加酸化物、ポリシリコン、または他の好適な材料からの
外方拡散により、形成される。この材料からのソース外
方拡散量に依存して、ピラー・トランジスタの本体が、
下方の基板との電気的接触を維持したり、維持しなかっ
たりする。
【００４３】ソース外方拡散材料はアニーリングに続
き、除去されても、除去されなくてもよい。ポリシリコ
ンまたは他の高電導ソース材料の場合、この材料は埋め
込み"ストラップ"として働くことができ、拡散されたソ
ース領域の抵抗を低減する。
き、除去されても、除去されなくてもよい。ポリシリコ
ンまたは他の高電導ソース材料の場合、この材料は埋め
込み"ストラップ"として働くことができ、拡散されたソ
ース領域の抵抗を低減する。
【００４４】ピラーは、列（ビットライン）及び行（ワ
ードライン）トレンチを直交方向にエッチングする２工
程エッチング・プロセスを用いて形成される。列（ビッ
トライン）間のソース領域が、列トレンチをエッチング
することにより分離され、これらはビットラインに平行
であり、直交する行（ワードライン）トレンチよりも深
い。従って、２工程エッチングは、埋め込まれ拡散され
たソース領域の連続性を維持する。一方、任意の追加の
ストラッピング材料が、セル・アクセスのための埋め込
みビットラインとして使用されるアレイ列に沿って、正
規の位置に維持される。
ードライン）トレンチを直交方向にエッチングする２工
程エッチング・プロセスを用いて形成される。列（ビッ
トライン）間のソース領域が、列トレンチをエッチング
することにより分離され、これらはビットラインに平行
であり、直交する行（ワードライン）トレンチよりも深
い。従って、２工程エッチングは、埋め込まれ拡散され
たソース領域の連続性を維持する。一方、任意の追加の
ストラッピング材料が、セル・アクセスのための埋め込
みビットラインとして使用されるアレイ列に沿って、正
規の位置に維持される。
【００４５】各ピラーの主本体は、誘電層（例えば、ト
ンネル酸化物として参照される熱成長二酸化ケイ素）を
含むゲート・スタックにより取り囲まれ、次に電荷を記
憶可能な浮遊ゲート材料（例えばアモルファス・シリコ
ン、豊富なシリコンを含有する酸化物、シリコンの微結
晶（nano-crystals）、ゲルマニウム、または窒化物、
金属などの他の材料）が付着され、その次にゲート酸化
物として参照される第２の誘電層（例えば二酸化ケイ
素）が付着される。次に、例えばポリシリコンから成る
制御ゲートが、ゲート酸化物の周囲に形成される。
ンネル酸化物として参照される熱成長二酸化ケイ素）を
含むゲート・スタックにより取り囲まれ、次に電荷を記
憶可能な浮遊ゲート材料（例えばアモルファス・シリコ
ン、豊富なシリコンを含有する酸化物、シリコンの微結
晶（nano-crystals）、ゲルマニウム、または窒化物、
金属などの他の材料）が付着され、その次にゲート酸化
物として参照される第２の誘電層（例えば二酸化ケイ
素）が付着される。次に、例えばポリシリコンから成る
制御ゲートが、ゲート酸化物の周囲に形成される。
【００４６】こうしたメモリ素子またはセルは、通常不
揮発性記憶装置として使用されるフラッシュ・メモリ・
セルのＥＥＰＲＯＭとして使用され得る。本発明による
垂直メモリ・セルは、従来の浮遊ゲート・トランジスタ
よりも高速で、耐久性に優れている。その上、垂直メモ
リ・セルはＤＲＡＭタイプのセルとしても使用され得
る。すなわち、ＤＲＡＭアプリケーションでは、垂直メ
モリ・セルが従来のトランジスタとコンデンサの組み合
わせセルを置換する。従って、垂直メモリ・セルは、Ｅ
ＥＰＲＯＭまたはＤＲＡＭアプリケーションのいずれに
も使用され得る。
揮発性記憶装置として使用されるフラッシュ・メモリ・
セルのＥＥＰＲＯＭとして使用され得る。本発明による
垂直メモリ・セルは、従来の浮遊ゲート・トランジスタ
よりも高速で、耐久性に優れている。その上、垂直メモ
リ・セルはＤＲＡＭタイプのセルとしても使用され得
る。すなわち、ＤＲＡＭアプリケーションでは、垂直メ
モリ・セルが従来のトランジスタとコンデンサの組み合
わせセルを置換する。従って、垂直メモリ・セルは、Ｅ
ＥＰＲＯＭまたはＤＲＡＭアプリケーションのいずれに
も使用され得る。
【００４７】トンネル酸化物及び浮遊ゲートを省くと、
ゲート酸化物及び制御ゲートを含むゲート・スタックが
形成され得る。その結果、コンデンサと共に使用され、
メモリ・セルを形成する垂直トランジスタが生成され
る。コンデンサは、スタックまたはトレンチ・コンデン
サであり得る。こうしたメモリ・セルは、例えばＤＲＡ
Ｍアプリケーションに使用され、そこでは電荷がコンデ
ンサに記憶される。この場合、垂直トランジスタはスイ
ッチまたは伝達素子として作用し、書込み及び読出し動
作のために電荷をアクセスする。
ゲート酸化物及び制御ゲートを含むゲート・スタックが
形成され得る。その結果、コンデンサと共に使用され、
メモリ・セルを形成する垂直トランジスタが生成され
る。コンデンサは、スタックまたはトレンチ・コンデン
サであり得る。こうしたメモリ・セルは、例えばＤＲＡ
Ｍアプリケーションに使用され、そこでは電荷がコンデ
ンサに記憶される。この場合、垂直トランジスタはスイ
ッチまたは伝達素子として作用し、書込み及び読出し動
作のために電荷をアクセスする。
【００４８】ゲート・スタックは、各ピラーの上部及び
底部における２つの高濃度添加領域の間に伸びる。導電
性のゲート材料（例えばケイ化された、またはケイ化さ
れない、高濃度添加のポリシリコン）がアレイ上に付着
され、ピラーをアレイの各行（すなわちワードライン）
に沿って、ビットライン方向に垂直に接続する。このポ
リシリコンは制御ゲートである。
底部における２つの高濃度添加領域の間に伸びる。導電
性のゲート材料（例えばケイ化された、またはケイ化さ
れない、高濃度添加のポリシリコン）がアレイ上に付着
され、ピラーをアレイの各行（すなわちワードライン）
に沿って、ビットライン方向に垂直に接続する。このポ
リシリコンは制御ゲートである。
【００４９】ワードライン方向のピラー周囲の制御ゲー
トまたはワードライン（ワードライン・ピラー）が分離
され、２つのワードラインまたは制御ゲートを形成す
る。これはトレンチを１方向にエッチングし（ビットラ
イン・トレンチ）、それらを所望の（例えば絶縁性の）
材料により充填することにより達成される。次に、ビッ
トライン・トレンチに直交するワードライン・トレンチ
がエッチングされ、ポリシリコンがウエハ上に付着され
る。エッチング工程は、ピラーの上部及びワードライン
・トレンチの底部のポリシリコンを切り離す。この結
果、２つの別々のワードライン制御ゲートが、各ピラー
の反対側に生成される。これは１ピラーにつき、２つの
トランジスタを形成する。浮遊ゲートが形成される場合
には、ピラー間のエッチングは、浮遊ゲートを分離する
ために実施される。これは１ピラーにつき、２つの浮遊
ゲートを生成する。
トまたはワードライン（ワードライン・ピラー）が分離
され、２つのワードラインまたは制御ゲートを形成す
る。これはトレンチを１方向にエッチングし（ビットラ
イン・トレンチ）、それらを所望の（例えば絶縁性の）
材料により充填することにより達成される。次に、ビッ
トライン・トレンチに直交するワードライン・トレンチ
がエッチングされ、ポリシリコンがウエハ上に付着され
る。エッチング工程は、ピラーの上部及びワードライン
・トレンチの底部のポリシリコンを切り離す。この結
果、２つの別々のワードライン制御ゲートが、各ピラー
の反対側に生成される。これは１ピラーにつき、２つの
トランジスタを形成する。浮遊ゲートが形成される場合
には、ピラー間のエッチングは、浮遊ゲートを分離する
ために実施される。これは１ピラーにつき、２つの浮遊
ゲートを生成する。
【００５０】１ピラーにつき、記憶用の浮遊ゲートを有
する２つのトランジスタを有することにより、アレイ密
度が増加し、２Ｆ2のサイズを有するセルが形成され
る。ここでＦは、従来のリソグラフィを用いて獲得可能
な最小形状サイズである。Ｆ×Ｆのピラー・サイズを有
することに加え、ピラーが互いに距離Ｆだけ分離され
る。ワードライン間の追加の間隔が必要とされない。
する２つのトランジスタを有することにより、アレイ密
度が増加し、２Ｆ2のサイズを有するセルが形成され
る。ここでＦは、従来のリソグラフィを用いて獲得可能
な最小形状サイズである。Ｆ×Ｆのピラー・サイズを有
することに加え、ピラーが互いに距離Ｆだけ分離され
る。ワードライン間の追加の間隔が必要とされない。
【００５１】浮遊ゲートがなく、スタックまたはトレン
チ・コンデンサが形成されるＤＲＡＭセルでは、真の４
Ｆ平方セルが達成され、ワードライン静電容量及びビッ
トライン抵抗が低減される。２つのトランジスタの下方
に、スタックまたはトレンチ・コンデンサが、各ピラー
の底面上または周囲に形成される場合、２Ｆ2のセル・
サイズが達成される。
チ・コンデンサが形成されるＤＲＡＭセルでは、真の４
Ｆ平方セルが達成され、ワードライン静電容量及びビッ
トライン抵抗が低減される。２つのトランジスタの下方
に、スタックまたはトレンチ・コンデンサが、各ピラー
の底面上または周囲に形成される場合、２Ｆ2のセル・
サイズが達成される。
【００５２】
４Ｆ2メモリ・セル：図８は、本発明の１実施例による
メモリ・セル２０５のアレイ２００を示す。例えば、メ
モリ・セル２０５はＭＯＳＦＥＴにもとづく。アレイ２
００は自己整合型の浅いトレンチ２１０を有し、これは
異なるビットライン２２０の自己整合型ソース２１５を
孤立させ、分離する。アレイ２００及びそれを形成する
方法は、セル面積を増加することなしに、リソグラフィ
式ソース分離に伴う困難を回避する。分離されたトレン
チ２１０は、ビットライン・トレンチとして参照され、
これはビットライン２２０に平行であり、ワードライン
２２５に直交である。
メモリ・セル２０５のアレイ２００を示す。例えば、メ
モリ・セル２０５はＭＯＳＦＥＴにもとづく。アレイ２
００は自己整合型の浅いトレンチ２１０を有し、これは
異なるビットライン２２０の自己整合型ソース２１５を
孤立させ、分離する。アレイ２００及びそれを形成する
方法は、セル面積を増加することなしに、リソグラフィ
式ソース分離に伴う困難を回避する。分離されたトレン
チ２１０は、ビットライン・トレンチとして参照され、
これはビットライン２２０に平行であり、ワードライン
２２５に直交である。
【００５３】アレイ構造２００は所与のビットライン２
２０に沿って、共通のソース２１５を保持するが、隣接
ビットライン２２０上では別々のソース２１５を有す
る。各セル２０５のソース２１５は自己整合される。従
って、追加のマスキング工程が必要とされず、素子の振
る舞いを悪化させる位置不整合の可能性がない。更に、
アレイ２００のエッジに沿うプレーナ型周辺支持回路素
子も、同一の浅いトレンチのエッチング工程を用いて分
離でき、プロセス全体を簡素化し得る。
２０に沿って、共通のソース２１５を保持するが、隣接
ビットライン２２０上では別々のソース２１５を有す
る。各セル２０５のソース２１５は自己整合される。従
って、追加のマスキング工程が必要とされず、素子の振
る舞いを悪化させる位置不整合の可能性がない。更に、
アレイ２００のエッジに沿うプレーナ型周辺支持回路素
子も、同一の浅いトレンチのエッチング工程を用いて分
離でき、プロセス全体を簡素化し得る。
【００５４】各メモリ・セル２０５は垂直トランジスタ
であり、基板２３５上で上方に伸びるピラー２３０を有
する。基板はシリコン（Ｓｉ）などの単結晶半導体基板
であり、例えばＰタイプの材料により添加（ドープ）さ
れ得る。各ピラー２３０の上下の領域は、例えばＮタイ
プの材料により高濃度に添加され、それぞれドレイン領
域２４０及びソース領域２１５を形成する。ドレイン２
４０とソース２１５との間の各ピラー２３０の中央領域
は、通常、Ｐタイプ材料により少量添加され、Ｎタイプ
のソース領域とドレイン領域との間で、ＭＯＳＦＥＴチ
ャネルとして作用する。
であり、基板２３５上で上方に伸びるピラー２３０を有
する。基板はシリコン（Ｓｉ）などの単結晶半導体基板
であり、例えばＰタイプの材料により添加（ドープ）さ
れ得る。各ピラー２３０の上下の領域は、例えばＮタイ
プの材料により高濃度に添加され、それぞれドレイン領
域２４０及びソース領域２１５を形成する。ドレイン２
４０とソース２１５との間の各ピラー２３０の中央領域
は、通常、Ｐタイプ材料により少量添加され、Ｎタイプ
のソース領域とドレイン領域との間で、ＭＯＳＦＥＴチ
ャネルとして作用する。
【００５５】図８はまた上部マスク層２４５を示し、こ
れはドレイン２４０上に形成されるＳｉＮ層２４５など
である。上部マスク層２４５は、ピラー２３０を形成す
るために使用される。各ピラー２３０はワードライン２
２５に沿って、Ｆ×Ｆの寸法を有する。隣接するピラー
は、ワードライン２２５に沿って距離Ｆだけ、またビッ
トライン２２０に沿って距離Ｆ＋Δだけ分離される。こ
こでΔは約０．２Ｆである。
れはドレイン２４０上に形成されるＳｉＮ層２４５など
である。上部マスク層２４５は、ピラー２３０を形成す
るために使用される。各ピラー２３０はワードライン２
２５に沿って、Ｆ×Ｆの寸法を有する。隣接するピラー
は、ワードライン２２５に沿って距離Ｆだけ、またビッ
トライン２２０に沿って距離Ｆ＋Δだけ分離される。こ
こでΔは約０．２Ｆである。
【００５６】図９は、誘電体充填２５０、化学研磨、及
びエッチバック後のアレイ２００を示す。例えば、トレ
ンチ２１０を充填するために使用される誘電体２５０
は、シリコンの酸化物などの酸化物である。各ピラー２
３０の外側表面は、ワードライン２２５として作用する
制御ゲート２７５（図１０）を有する。ドレイン２４０
はビットライン２２０として作用し、ソース２１５は埋
め込みビットラインとして作用する。
びエッチバック後のアレイ２００を示す。例えば、トレ
ンチ２１０を充填するために使用される誘電体２５０
は、シリコンの酸化物などの酸化物である。各ピラー２
３０の外側表面は、ワードライン２２５として作用する
制御ゲート２７５（図１０）を有する。ドレイン２４０
はビットライン２２０として作用し、ソース２１５は埋
め込みビットラインとして作用する。
【００５７】図１０及び図１１は、それぞれワードライ
ン方向３１２及びビットライン方向３１４に沿うメモリ
・セル２０５の断面図を示す。図１０に示されるよう
に、ソース２１５は完全に自己整合され、完全にピラー
２３０の下方の領域を充填する。更に、ソース２１５は
浅いトレンチ２１０により、異なるビットラインのＭＯ
ＳＦＥＴのソースから分離される。
ン方向３１２及びビットライン方向３１４に沿うメモリ
・セル２０５の断面図を示す。図１０に示されるよう
に、ソース２１５は完全に自己整合され、完全にピラー
２３０の下方の領域を充填する。更に、ソース２１５は
浅いトレンチ２１０により、異なるビットラインのＭＯ
ＳＦＥＴのソースから分離される。
【００５８】ソース２１５は素子ピラーの下方に完全に
自己整合されるので、ビットライン２２０間で、ソース
とゲートとのオーバラップが小さくなる。このことはア
レイ２００の全体の静電容量を低減する。
自己整合されるので、ビットライン２２０間で、ソース
とゲートとのオーバラップが小さくなる。このことはア
レイ２００の全体の静電容量を低減する。
【００５９】ゲート領域はピラー２３０の側壁上に、ピ
ラーの中央領域すなわちソース２１５とドレイン２４０
との間に形成される。ゲート領域は、ソース領域２１５
とドレイン領域２４０との間の抵抗を制御する。ゲート
領域はまた、ピラー２３０の少なくとも１つの側壁上
に、ピラーの中央領域に形成され得る。或いは、ゲート
領域は、ピラーを取り巻く取り巻きゲートを形成するよ
うに、全てのピラー側壁上に、ピラーの中央領域に形成
することもできる。
ラーの中央領域すなわちソース２１５とドレイン２４０
との間に形成される。ゲート領域は、ソース領域２１５
とドレイン領域２４０との間の抵抗を制御する。ゲート
領域はまた、ピラー２３０の少なくとも１つの側壁上
に、ピラーの中央領域に形成され得る。或いは、ゲート
領域は、ピラーを取り巻く取り巻きゲートを形成するよ
うに、全てのピラー側壁上に、ピラーの中央領域に形成
することもできる。
【００６０】図示のように、ゲート領域は、ピラー２３
０の周囲に形成されるトンネル酸化物２６０、及びその
上に形成される第１のゲート電極を含み、後者は全側面
上で隔離され、浮遊ゲート２６５を形成する。浮遊ゲー
トを有する垂直ＭＯＳＦＥＴ２０５は、メモリ・アプリ
ケーションのために使用され得る。ゲート酸化物２７０
は、浮遊ゲート２６５を制御ゲート２７５から分離す
る。制御ゲート２７５はワードライン２２５として作用
する。例えば、浮遊ゲート２６５及び制御ゲート２７５
は、ポリシリコンである。
０の周囲に形成されるトンネル酸化物２６０、及びその
上に形成される第１のゲート電極を含み、後者は全側面
上で隔離され、浮遊ゲート２６５を形成する。浮遊ゲー
トを有する垂直ＭＯＳＦＥＴ２０５は、メモリ・アプリ
ケーションのために使用され得る。ゲート酸化物２７０
は、浮遊ゲート２６５を制御ゲート２７５から分離す
る。制御ゲート２７５はワードライン２２５として作用
する。例えば、浮遊ゲート２６５及び制御ゲート２７５
は、ポリシリコンである。
【００６１】図１１に示されるように、ソース２１５は
所与のビットラインに沿って連続的である。トレンチ２
１０（図８乃至図１０）を充填するために使用される酸
化物２５０はまた、追加の処理工程なしに、ビットライ
ン方向３１４に沿って、必要なスペーサ領域２８０を形
成する。ソース／ゲート間の短絡を阻止することに加え
て、スペーサ２８０は、ソース／ゲート間のオーバラッ
プ静電容量を低減する。
所与のビットラインに沿って連続的である。トレンチ２
１０（図８乃至図１０）を充填するために使用される酸
化物２５０はまた、追加の処理工程なしに、ビットライ
ン方向３１４に沿って、必要なスペーサ領域２８０を形
成する。ソース／ゲート間の短絡を阻止することに加え
て、スペーサ２８０は、ソース／ゲート間のオーバラッ
プ静電容量を低減する。
【００６２】ピラー２３０の下にソースを配置すること
はまた、取り巻きゲートを有する浮遊体ＭＯＳＦＥＴを
生成する。これはD．J．Frank、S．E．Laux、及びM．
V．Fischettiにより、"Monte Carlo simulation of a 3
0nm dual gate MOSFET：How short can Si go?"、Inte
r．Electron Devices Meeting、1992、p．533でシミュ
レートされた２重ゲートＭＯＳＦＥＴ構造に類似する。
これらのシミュレーションでは、２重ゲートＭＯＳＦＥ
Ｔが、ＭＯＳＦＥＴ設計よりも、短いゲート長に対する
より大きなスケーラビリティを提供することが示されて
いる。３０ｎｍ程度の短い有効ゲート長を有する素子
は、優れた振る舞いの特性を有することがシミュレート
され、また示されている。２重（または取り巻き）ゲー
ト構造により提供される改善されたゲート制御は、しき
い値ロールオフやドレイン誘起による障壁低下を含む、
有害な短チャネル効果の発生を防止する。
はまた、取り巻きゲートを有する浮遊体ＭＯＳＦＥＴを
生成する。これはD．J．Frank、S．E．Laux、及びM．
V．Fischettiにより、"Monte Carlo simulation of a 3
0nm dual gate MOSFET：How short can Si go?"、Inte
r．Electron Devices Meeting、1992、p．533でシミュ
レートされた２重ゲートＭＯＳＦＥＴ構造に類似する。
これらのシミュレーションでは、２重ゲートＭＯＳＦＥ
Ｔが、ＭＯＳＦＥＴ設計よりも、短いゲート長に対する
より大きなスケーラビリティを提供することが示されて
いる。３０ｎｍ程度の短い有効ゲート長を有する素子
は、優れた振る舞いの特性を有することがシミュレート
され、また示されている。２重（または取り巻き）ゲー
ト構造により提供される改善されたゲート制御は、しき
い値ロールオフやドレイン誘起による障壁低下を含む、
有害な短チャネル効果の発生を防止する。
【００６３】自己整合トレンチ分離を有するアレイ２０
０を形成する方法は、次に示す工程を含む。
０を形成する方法は、次に示す工程を含む。
【００６４】Ｉ．図１２、すなわちワードライン方向３
１２に沿う断面図に示されるように、ソース領域２１５
及びドレイン領域２４０が、基板２３５をイオン３１０
のブランケット打ち込みに晒すことにより、形成され
る。ここでソース打ち込み２１５は約３５０ｎｍの深さ
の深い打ち込みである。必要に応じて、フォトレジスト
・マスクが、プレーナ型周辺支持回路素子が形成され得
るエッジ領域を保護するために、この工程の間に使用さ
れる。或いは、エピタキシャル成長が、ソース領域２１
５及びドレイン領域２４０を形成するために使用され得
る。
１２に沿う断面図に示されるように、ソース領域２１５
及びドレイン領域２４０が、基板２３５をイオン３１０
のブランケット打ち込みに晒すことにより、形成され
る。ここでソース打ち込み２１５は約３５０ｎｍの深さ
の深い打ち込みである。必要に応じて、フォトレジスト
・マスクが、プレーナ型周辺支持回路素子が形成され得
るエッジ領域を保護するために、この工程の間に使用さ
れる。或いは、エピタキシャル成長が、ソース領域２１
５及びドレイン領域２４０を形成するために使用され得
る。
【００６５】ＩＩ．図１３に示されるように、窒化物マ
スクなどのマスク２９０が、打ち込み済みウエハまたは
基板２３５にわたって付着され、アレイ領域にわたりビ
ットライン方向３１４に平行に、平行ラインにパターニ
ングされる。これらの窒化物ライン２９０は幅Ｆを有
し、互いに間隔Ｆだけ分離される。窒化物ライン２９０
はビットラインに沿って、垂直ＭＯＳ素子のピラーを定
義する。
スクなどのマスク２９０が、打ち込み済みウエハまたは
基板２３５にわたって付着され、アレイ領域にわたりビ
ットライン方向３１４に平行に、平行ラインにパターニ
ングされる。これらの窒化物ライン２９０は幅Ｆを有
し、互いに間隔Ｆだけ分離される。窒化物ライン２９０
はビットラインに沿って、垂直ＭＯＳ素子のピラーを定
義する。
【００６６】ＩＩＩ．約３００ｎｍ〜５００ｎｍの深さ
３１５を有する浅いトレンチ２１０が、窒化物ライン２
９０間の基板２３５をエッチングすることにより形成さ
れる。こうしたエッチングには、例えばリアクティブ・
イオン・エッチング（ＲＩＥ）などが含まれる。エッチ
ングの深さ３１５は、深いソース打ち込み２１５の広が
りの合計よりもちょっと大きい。この浅いトレンチ２１
０は、後の続くエッチング工程（Ｖ）において、隣接ビ
ットライン間のソース２１５を分離するように更に深く
エッチングされる。
３１５を有する浅いトレンチ２１０が、窒化物ライン２
９０間の基板２３５をエッチングすることにより形成さ
れる。こうしたエッチングには、例えばリアクティブ・
イオン・エッチング（ＲＩＥ）などが含まれる。エッチ
ングの深さ３１５は、深いソース打ち込み２１５の広が
りの合計よりもちょっと大きい。この浅いトレンチ２１
０は、後の続くエッチング工程（Ｖ）において、隣接ビ
ットライン間のソース２１５を分離するように更に深く
エッチングされる。
【００６７】ＩＶ．図１４に示されるように、窒化物ラ
インまたはストリップ２９０が、ビットラインに沿っ
て、窒化物領域２４５を形成するようにパターニングさ
れる。各窒化物領域２４５は、Ｆ×Ｆの寸法を有する正
方形であり、ビットライン方向３１４に沿って、隣接す
る窒化物領域２４５から長さＦ＋Δだけ分離される。便
宜上、図１４では１つの窒化物領域２４５だけが示され
る。ビットライン方向３１４に沿う窒化物領域２４５間
の間隔Ｆ＋Δは、ゲートがワードライン間で短絡するこ
とを防止するために、ワードライン方向３１２に沿う間
隔Ｆよりも大きい。これは図８にも示される。
インまたはストリップ２９０が、ビットラインに沿っ
て、窒化物領域２４５を形成するようにパターニングさ
れる。各窒化物領域２４５は、Ｆ×Ｆの寸法を有する正
方形であり、ビットライン方向３１４に沿って、隣接す
る窒化物領域２４５から長さＦ＋Δだけ分離される。便
宜上、図１４では１つの窒化物領域２４５だけが示され
る。ビットライン方向３１４に沿う窒化物領域２４５間
の間隔Ｆ＋Δは、ゲートがワードライン間で短絡するこ
とを防止するために、ワードライン方向３１２に沿う間
隔Ｆよりも大きい。これは図８にも示される。
【００６８】Ｖ．図８に戻り、別のエッチング工程、例
えばＲＩＥが最終ピラー形状を形成するために実施され
る。このエッチング深さ３２０は、約３５０ｎｍ〜５０
０ｎｍであり、ビットライン２２０に沿うピラー２３０
間のプラトー（平坦領域）３２５上の深い打ち込み済み
ソース領域２１５にちょうど達するように設定される。
この第２のエッチングは、ビットライン２２０間に配置
されるトレンチ２１０を、約７００ｎｍ〜１μｍの深さ
にする。深いビットライン・トレンチ２１０は、ソース
２１５をワードライン方向３１２に切り離す。
えばＲＩＥが最終ピラー形状を形成するために実施され
る。このエッチング深さ３２０は、約３５０ｎｍ〜５０
０ｎｍであり、ビットライン２２０に沿うピラー２３０
間のプラトー（平坦領域）３２５上の深い打ち込み済み
ソース領域２１５にちょうど達するように設定される。
この第２のエッチングは、ビットライン２２０間に配置
されるトレンチ２１０を、約７００ｎｍ〜１μｍの深さ
にする。深いビットライン・トレンチ２１０は、ソース
２１５をワードライン方向３１２に切り離す。
【００６９】工程ＩＩＩ及び工程Ｖによるこの２工程エ
ッチング・プロセスは、正方形ピラーを形成し、これは
単一のエッチング・プロセスにより形成され得る円形ピ
ラーに比較して、有利である。更に、２工程エッチング
・プロセスは、ビットライン２２０間に配置される列ま
たはビットライン・トレンチ２１０、及びワードライン
２２５間に配置される行またはワードライン・トレンチ
４３０の異なる深さにより、ピラーの高さが行列で異な
ることを可能にする。
ッチング・プロセスは、正方形ピラーを形成し、これは
単一のエッチング・プロセスにより形成され得る円形ピ
ラーに比較して、有利である。更に、２工程エッチング
・プロセスは、ビットライン２２０間に配置される列ま
たはビットライン・トレンチ２１０、及びワードライン
２２５間に配置される行またはワードライン・トレンチ
４３０の異なる深さにより、ピラーの高さが行列で異な
ることを可能にする。
【００７０】２工程エッチング・プロセスは、埋め込み
ソース領域２１５のアレイ列に沿って（ビットライン方
向）、連続性を維持する他に、図１６に関連して述べら
れる追加のストラッピング材料４６０の連続性も維持す
る。このことはソース領域２１５を、セル・アクセスの
ための埋め込みビットラインとして使用することを可能
にする。
ソース領域２１５のアレイ列に沿って（ビットライン方
向）、連続性を維持する他に、図１６に関連して述べら
れる追加のストラッピング材料４６０の連続性も維持す
る。このことはソース領域２１５を、セル・アクセスの
ための埋め込みビットラインとして使用することを可能
にする。
【００７１】ソース領域はピラーの形成以前に打ち込ま
れるので、ソース領域はピラーのフットプリント全体を
占有する。これはピラー本体を下方の基板２３５から分
離し、浮遊体トランジスタを形成する。後述される別の
実施例では、図２０に示されるように、ピラー本体が下
方の基板２３５と接触するように維持され、ソース領域
４０５が、列トレンチ２１０の側壁部分に並ぶ材料４６
０からの添加剤（ドーパント）の外方拡散により形成さ
れる。或いは、ソース領域４０５はピラー形成後に形成
される。
れるので、ソース領域はピラーのフットプリント全体を
占有する。これはピラー本体を下方の基板２３５から分
離し、浮遊体トランジスタを形成する。後述される別の
実施例では、図２０に示されるように、ピラー本体が下
方の基板２３５と接触するように維持され、ソース領域
４０５が、列トレンチ２１０の側壁部分に並ぶ材料４６
０からの添加剤（ドーパント）の外方拡散により形成さ
れる。或いは、ソース領域４０５はピラー形成後に形成
される。
【００７２】ＶＩ．図９に戻り、全てのトレンチが、例
えば酸化物などの、絶縁または誘電材料２５０により充
填される。次に、ウエハが、例えば化学研磨により平坦
化され、平坦な表面が達成される。この時点で、ウエハ
の表面は、酸化物２５０により囲まれる各ピラー２３０
の上部に、窒化物２４５のアイランドを含む。
えば酸化物などの、絶縁または誘電材料２５０により充
填される。次に、ウエハが、例えば化学研磨により平坦
化され、平坦な表面が達成される。この時点で、ウエハ
の表面は、酸化物２５０により囲まれる各ピラー２３０
の上部に、窒化物２４５のアイランドを含む。
【００７３】ＶＩＩ．最終エッチング工程、例えばＲＩ
Ｅが実施され、ゲート・スタック形成に先立ち、ピラー
壁を露出する。ここでこの工程は酸化物をエッチングす
るだけで、シリコンはエッチングしない。エッチングは
ビットライン２２０に沿うピラー２３０間で、Ｓｉプラ
トー３２５（図８）の表面から約３０ｎｍ〜４０ｎｍの
ところで停止するように、調整される。図９乃至図１１
に示されるように、酸化物層２５０は、約３０ｎｍ〜４
０ｎｍの厚さ３３０を有するスペーサ２８０として作用
する。
Ｅが実施され、ゲート・スタック形成に先立ち、ピラー
壁を露出する。ここでこの工程は酸化物をエッチングす
るだけで、シリコンはエッチングしない。エッチングは
ビットライン２２０に沿うピラー２３０間で、Ｓｉプラ
トー３２５（図８）の表面から約３０ｎｍ〜４０ｎｍの
ところで停止するように、調整される。図９乃至図１１
に示されるように、酸化物層２５０は、約３０ｎｍ〜４
０ｎｍの厚さ３３０を有するスペーサ２８０として作用
する。
【００７４】スペーサ２８０は、ゲート（図１０及び図
１１に示される浮遊ゲート２６５及び制御ゲート２７５
の両方）を、ソース打ち込み領域２１５から分離する。
これはゲート２６５、２７５がソース２１５と短絡する
ことを防止する。このスペーサ２８０の厚さ３３０は、
ゲート／ソース間オーバラップ静電容量を最小にするよ
うに選択される。
１１に示される浮遊ゲート２６５及び制御ゲート２７５
の両方）を、ソース打ち込み領域２１５から分離する。
これはゲート２６５、２７５がソース２１５と短絡する
ことを防止する。このスペーサ２８０の厚さ３３０は、
ゲート／ソース間オーバラップ静電容量を最小にするよ
うに選択される。
【００７５】ＶＩＩＩ．ピラー側壁上の残りの酸化物が
除去され、図９に示されるアレイ２００が生成される。
この時点で、ピラー２３０及びソース／ドレイン領域２
１５、２４０がアニールされ、従来の浮遊ゲート・プロ
セスが実施され、素子が仕上げられる。後述のように、
最終素子の断面図が、図１０及び図１１に示される。
除去され、図９に示されるアレイ２００が生成される。
この時点で、ピラー２３０及びソース／ドレイン領域２
１５、２４０がアニールされ、従来の浮遊ゲート・プロ
セスが実施され、素子が仕上げられる。後述のように、
最終素子の断面図が、図１０及び図１１に示される。
【００７６】次に、ゲート構造がピラー２３０の周囲に
形成される。ゲート構造の形成は、ピラーの１つの側壁
上若しくは少なくとも２つの側壁上、または全ての側壁
上の、ソース領域２１５とドレイン領域２４０との間の
ピラー中央領域にわたり、ゲート領域を形成する工程を
含む。
形成される。ゲート構造の形成は、ピラーの１つの側壁
上若しくは少なくとも２つの側壁上、または全ての側壁
上の、ソース領域２１５とドレイン領域２４０との間の
ピラー中央領域にわたり、ゲート領域を形成する工程を
含む。
【００７７】図１０及び図１１に示されるように、ゲー
ト領域の形成は、ピラーの中央領域の側壁上に、トンネ
ル酸化物２６０を形成する工程と、トンネル酸化物上
に、浮遊ゲートを形成するために絶縁される第１のゲー
ト２６５を形成する工程と、浮遊ゲート２６５上にゲー
ト酸化物２７０を形成する工程と、ゲート酸化物２７０
上に制御ゲート２７５を形成する工程とを含む。例え
ば、トンネル酸化物２６０及びゲート酸化物２７０は、
熱的に成長され得る二酸化ケイ素であり、浮遊ゲート２
６５及び制御ゲート２７５は導電材料であり、例えばケ
イ化された、またはケイ化されない、高濃度に添加され
たポリシリコンなどである。
ト領域の形成は、ピラーの中央領域の側壁上に、トンネ
ル酸化物２６０を形成する工程と、トンネル酸化物上
に、浮遊ゲートを形成するために絶縁される第１のゲー
ト２６５を形成する工程と、浮遊ゲート２６５上にゲー
ト酸化物２７０を形成する工程と、ゲート酸化物２７０
上に制御ゲート２７５を形成する工程とを含む。例え
ば、トンネル酸化物２６０及びゲート酸化物２７０は、
熱的に成長され得る二酸化ケイ素であり、浮遊ゲート２
６５及び制御ゲート２７５は導電材料であり、例えばケ
イ化された、またはケイ化されない、高濃度に添加され
たポリシリコンなどである。
【００７８】図２５及び図２６は、本発明の別の実施例
に従う、それぞれワードライン方向３１２及びビットラ
イン方向３１４に沿うメモリ・セル４００の断面図を示
し、メモリ・セルは、例えばＥＥＰＲＯＭとして使用さ
れる浮遊ゲート垂直ＭＯＳＦＥＴである。ＥＥＰＲＯＭ
４００は、ソース４０５がピラー２３０の本体を下方の
基板２３５から分離しない以外は、図１０及び図１１に
示されるＥＰＲＯＭ２０５に類似する。ピラー２３０の
本体は、ソース領域４０５とドレイン領域２４０との間
のピラー２３０の中央部分である。ピラー本体と下方の
基板との間の連続性が、ピラー本体内での電荷蓄積を阻
止する。もちろん、ソースがピラー２３０の下方に完全
に形成されるまで、ソース外方拡散が継続されてもよ
く、ピラー本体を下方の基板２３５から分離し、浮遊ピ
ラー本体を形成する。
に従う、それぞれワードライン方向３１２及びビットラ
イン方向３１４に沿うメモリ・セル４００の断面図を示
し、メモリ・セルは、例えばＥＥＰＲＯＭとして使用さ
れる浮遊ゲート垂直ＭＯＳＦＥＴである。ＥＥＰＲＯＭ
４００は、ソース４０５がピラー２３０の本体を下方の
基板２３５から分離しない以外は、図１０及び図１１に
示されるＥＰＲＯＭ２０５に類似する。ピラー２３０の
本体は、ソース領域４０５とドレイン領域２４０との間
のピラー２３０の中央部分である。ピラー本体と下方の
基板との間の連続性が、ピラー本体内での電荷蓄積を阻
止する。もちろん、ソースがピラー２３０の下方に完全
に形成されるまで、ソース外方拡散が継続されてもよ
く、ピラー本体を下方の基板２３５から分離し、浮遊ピ
ラー本体を形成する。
【００７９】ソース４０５はソース材料４６０からの外
方拡散により形成される。ソース材料４６０はポリシリ
コンまたは別の高電導材料であり、埋め込みストラップ
として作用し、拡散ソース領域４０５の抵抗を低減す
る。或いは、ソース材料４６０が多量添加酸化物、砒素
ガラス（ＡＳＧ）、または好適な材料でもよく、ソース
領域４０５を形成後、除去されてもよい。
方拡散により形成される。ソース材料４６０はポリシリ
コンまたは別の高電導材料であり、埋め込みストラップ
として作用し、拡散ソース領域４０５の抵抗を低減す
る。或いは、ソース材料４６０が多量添加酸化物、砒素
ガラス（ＡＳＧ）、または好適な材料でもよく、ソース
領域４０５を形成後、除去されてもよい。
【００８０】図１５及び図１６は、自己整合型ソース拡
散及び分離プロセスにより形成される浮遊ゲートＭＯＳ
ＦＥＴなどの、垂直メモリ素子４００のアレイ４２０を
示す。図９及び図２３に示される分離酸化物２５０は、
図１５及び図１６では便宜上省かれているが、通常、全
てのピラーとトレンチとの間の開放領域を充填する。
散及び分離プロセスにより形成される浮遊ゲートＭＯＳ
ＦＥＴなどの、垂直メモリ素子４００のアレイ４２０を
示す。図９及び図２３に示される分離酸化物２５０は、
図１５及び図１６では便宜上省かれているが、通常、全
てのピラーとトレンチとの間の開放領域を充填する。
【００８１】図１５は、各アレイ列またはビットライン
２２０が、共通の自己整合型拡散ソース領域４０５を有
するアレイ４２０を示す。埋め込みビットライン２２０
がもっぱらソース材料４６０（図１６）からの外方拡散
により形成され、ソース材料はソース４０５の形成後に
除去され得る。図１６は、多量添加ポリシリコンなどか
ら成るソース材料埋め込み"ストラップ"４６０を示す。
これはソース外方拡散後に決まった位置に残され、埋め
込みビットライン２２０（またはソース４０５）の抵抗
を低減する。
２２０が、共通の自己整合型拡散ソース領域４０５を有
するアレイ４２０を示す。埋め込みビットライン２２０
がもっぱらソース材料４６０（図１６）からの外方拡散
により形成され、ソース材料はソース４０５の形成後に
除去され得る。図１６は、多量添加ポリシリコンなどか
ら成るソース材料埋め込み"ストラップ"４６０を示す。
これはソース外方拡散後に決まった位置に残され、埋め
込みビットライン２２０（またはソース４０５）の抵抗
を低減する。
【００８２】図１５及び図１６では、ピラー２３０の正
方形状は、前述の２工程エッチング・プロセスによる。
トランジスタ・ピラーの本体は、依然として基板２３５
に接触している。なぜなら、ソース外方拡散４０５が、
各ピラー２３０の反対側からのソース領域４０５の接合
を防止するように、制限されたからである。浮遊体トラ
ンジスタ、すなわちピラーの本体が下方の基板２３５か
ら分離されるトランジスタが所望される場合、ソース材
料４６０（図１６）からの追加の外方拡散のために、ア
ニーリングが長時間実施され、ピラーの反対側からのソ
ース領域４０５が互いに接触する。或いは、図１２に関
連して上述されたように、ソース打ち込みがピラーを形
成するアレイ形成以前に実施することもできる。
方形状は、前述の２工程エッチング・プロセスによる。
トランジスタ・ピラーの本体は、依然として基板２３５
に接触している。なぜなら、ソース外方拡散４０５が、
各ピラー２３０の反対側からのソース領域４０５の接合
を防止するように、制限されたからである。浮遊体トラ
ンジスタ、すなわちピラーの本体が下方の基板２３５か
ら分離されるトランジスタが所望される場合、ソース材
料４６０（図１６）からの追加の外方拡散のために、ア
ニーリングが長時間実施され、ピラーの反対側からのソ
ース領域４０５が互いに接触する。或いは、図１２に関
連して上述されたように、ソース打ち込みがピラーを形
成するアレイ形成以前に実施することもできる。
【００８３】ここで浮遊ピラー本体は、トランジスタ内
の電荷蓄積のために、多くのアプリケーションにおいて
好適ではないが、これはドレイン誘起による障壁低下
（ＤＩＢＬ）が少なくなるなどの利点を有し、一部のア
プリケーションにおいて欠点を相殺し得る。
の電荷蓄積のために、多くのアプリケーションにおいて
好適ではないが、これはドレイン誘起による障壁低下
（ＤＩＢＬ）が少なくなるなどの利点を有し、一部のア
プリケーションにおいて欠点を相殺し得る。
【００８４】図１５及び図１６では、隣接ビットライン
２２０間のソース拡散領域４０５が、エッチングにより
更に深いトレンチ２１０を形成することにより、互いに
分離される。これらのトレンチはビットライン２２０間
に存在し、ビットライン・トレンチまたは列トレンチと
して参照される。列トレンチ２１０は、ワードライン２
２５間に配置されるトレンチ４３０（ワードライン・ト
レンチまたは行トレンチとして参照される）よりも深く
エッチングされる。必要に応じて、共通のソース（すな
わち、全てのワードライン及びビットラインに共通のソ
ース）が、ソース形成以前に、両方のトレンチ２１０及
び４３０を同一の深さにエッチングすることにより、達
成され得る。
２２０間のソース拡散領域４０５が、エッチングにより
更に深いトレンチ２１０を形成することにより、互いに
分離される。これらのトレンチはビットライン２２０間
に存在し、ビットライン・トレンチまたは列トレンチと
して参照される。列トレンチ２１０は、ワードライン２
２５間に配置されるトレンチ４３０（ワードライン・ト
レンチまたは行トレンチとして参照される）よりも深く
エッチングされる。必要に応じて、共通のソース（すな
わち、全てのワードライン及びビットラインに共通のソ
ース）が、ソース形成以前に、両方のトレンチ２１０及
び４３０を同一の深さにエッチングすることにより、達
成され得る。
【００８５】図９乃至図１１と同様に、絶縁体２５０が
付着され、エッチングされて、埋め込みビットライン２
２０をワードライン２２５から分離するスペーサ２８０
が形成される。スペーサ２８０は図２３に示される。前
述のように、ドレイン２４０は各ピラー２３０の上部に
形成される。更に、図１０及び図１１に関連して述べら
れたように、ゲート構造が各ピラー２３０の周囲に形成
され、制御ゲート２７５はワードライン２２５として作
用する。ゲート構造は、トンネル酸化物２６０、浮遊ゲ
ート２６５、ゲート酸化物２７０、及び制御ゲート２７
５を含み得る。
付着され、エッチングされて、埋め込みビットライン２
２０をワードライン２２５から分離するスペーサ２８０
が形成される。スペーサ２８０は図２３に示される。前
述のように、ドレイン２４０は各ピラー２３０の上部に
形成される。更に、図１０及び図１１に関連して述べら
れたように、ゲート構造が各ピラー２３０の周囲に形成
され、制御ゲート２７５はワードライン２２５として作
用する。ゲート構造は、トンネル酸化物２６０、浮遊ゲ
ート２６５、ゲート酸化物２７０、及び制御ゲート２７
５を含み得る。
【００８６】図８に関連して上述されたように、隣接す
るアレイ行またはワードライン２２５を分離するため
に、リソグラフィが必要とされない。これはワードライ
ン２２５間の間隔Ｆ＋Δが、アレイ列またはビットライ
ン２２０間の間隔Ｆよりも大きいからである。
るアレイ行またはワードライン２２５を分離するため
に、リソグラフィが必要とされない。これはワードライ
ン２２５間の間隔Ｆ＋Δが、アレイ列またはビットライ
ン２２０間の間隔Ｆよりも大きいからである。
【００８７】図１５及び図１６のアレイ４２０を形成す
るプロセス工程は、図８及び図９のアレイに関連して述
べられたプロセス工程と類似である。これらのプロセス
工程は、次の工程を含む。
るプロセス工程は、図８及び図９のアレイに関連して述
べられたプロセス工程と類似である。これらのプロセス
工程は、次の工程を含む。
【００８８】（ａ）図１３に示され、以前のプロセスの
工程ＩＩで述べたように、窒化物２９０が基板２３５上
に付着され、パターニングされて、ビットラインに沿っ
て平行なラインを形成する。窒化物ストリップ２９０の
各々は幅Ｆを有し、互いに距離Ｆだけ分離される。図１
７及び図１８に示されるように、薄いパッド酸化物層４
５０が、窒化物層２９０を形成する以前に基板２３５上
に形成され得る。例えば、窒化物層２９０は約５００ｎ
ｍの厚さを有し、パッド酸化物層４５０は約２５ｎｍの
厚さを有する。
工程ＩＩで述べたように、窒化物２９０が基板２３５上
に付着され、パターニングされて、ビットラインに沿っ
て平行なラインを形成する。窒化物ストリップ２９０の
各々は幅Ｆを有し、互いに距離Ｆだけ分離される。図１
７及び図１８に示されるように、薄いパッド酸化物層４
５０が、窒化物層２９０を形成する以前に基板２３５上
に形成され得る。例えば、窒化物層２９０は約５００ｎ
ｍの厚さを有し、パッド酸化物層４５０は約２５ｎｍの
厚さを有する。
【００８９】（ｂ）以前のプロセスの工程ＩＩＩと同
様、窒化物ストリップ２９０間に配置される基板２３５
の露出部分が、例えばＲＩＥによりエッチングされ、窒
化物ライン２９０間に浅いビットライン・トレンチ２１
０が形成される。これが図１３及び図１７に示される。
エッチングの深さ４５５は、期待されるドレイン打ち込
み深さ、所望ゲート長、及び埋め込みビットライン拡散
深さを含むように、十分に深い。例えば、トレンチ２１
０の深さ４５５は約７００ｎｍである。
様、窒化物ストリップ２９０間に配置される基板２３５
の露出部分が、例えばＲＩＥによりエッチングされ、窒
化物ライン２９０間に浅いビットライン・トレンチ２１
０が形成される。これが図１３及び図１７に示される。
エッチングの深さ４５５は、期待されるドレイン打ち込
み深さ、所望ゲート長、及び埋め込みビットライン拡散
深さを含むように、十分に深い。例えば、トレンチ２１
０の深さ４５５は約７００ｎｍである。
【００９０】（ｃ）図１７に示されるように、ソース外
方拡散材料４６０がウエハ上に付着され、トレンチ２１
０の側壁に並ぶ。図１７及び図１８は、それぞれ、図１
３に類似の構造のワードライン方向３１２及びビットラ
イン方向３１４に沿う断面図であり、これは浅いビット
ライン・トレンチ２１０内に、ソース外方拡散材料４６
０を形成し、凹所を設けた後の状態を示す。図１７及び
図１８はまた、基板２３５上に形成されるパッド酸化物
層４５０及び窒化物層２９０を示す。
方拡散材料４６０がウエハ上に付着され、トレンチ２１
０の側壁に並ぶ。図１７及び図１８は、それぞれ、図１
３に類似の構造のワードライン方向３１２及びビットラ
イン方向３１４に沿う断面図であり、これは浅いビット
ライン・トレンチ２１０内に、ソース外方拡散材料４６
０を形成し、凹所を設けた後の状態を示す。図１７及び
図１８はまた、基板２３５上に形成されるパッド酸化物
層４５０及び窒化物層２９０を示す。
【００９１】基板がＰタイプの実施例では、ソース及び
ドレインがＮタイプ材料により添加される。例えば、ソ
ースを形成する外方拡散後に、ソース外方拡散材料４６
０が除去される場合、ソース外方拡散材料４６０は砒素
ガラス（ＡＳＧ）である。
ドレインがＮタイプ材料により添加される。例えば、ソ
ースを形成する外方拡散後に、ソース外方拡散材料４６
０が除去される場合、ソース外方拡散材料４６０は砒素
ガラス（ＡＳＧ）である。
【００９２】ソース外方拡散材料４６０が除去されず、
埋め込みストラップ・ラインとして作用するように取り
残される場合、ソース外方拡散材料４６０は、例えば高
濃度添加Ｎタイプ・ポリシリコンである。このポリシリ
コン層４６０が次にエッチバックされて、トレンチ２１
０の中に引き込むように形成され、高さ４６２を有する
側壁構造を取り残す。この側壁構造はトレンチの側壁に
約２５０ｎｍの高さに伸びる。このエッチバックが、残
りのポリシリコンをエッチングによる損傷から保護する
ためにフォトレジストを用いて実施される場合、ポリシ
リコンは各トレンチ２１０の底面にも残される。
埋め込みストラップ・ラインとして作用するように取り
残される場合、ソース外方拡散材料４６０は、例えば高
濃度添加Ｎタイプ・ポリシリコンである。このポリシリ
コン層４６０が次にエッチバックされて、トレンチ２１
０の中に引き込むように形成され、高さ４６２を有する
側壁構造を取り残す。この側壁構造はトレンチの側壁に
約２５０ｎｍの高さに伸びる。このエッチバックが、残
りのポリシリコンをエッチングによる損傷から保護する
ためにフォトレジストを用いて実施される場合、ポリシ
リコンは各トレンチ２１０の底面にも残される。
【００９３】（ｄ）ポリシリコン４６０のエッチバック
後、ソース領域の外方拡散を開始するために、ウエハが
アニーリングされる。これはソース分離以前に、ポリシ
リコン４６０または他のソース材料が除去される場合
に、必要とされる。しかしながら、ポリシリコン４６０
が決まった位置に取り残される場合、アニーリングは必
要とされない。なぜなら、続く高温プロセスが拡散を生
じるからである。外方拡散されたソース領域４０５が、
図１９のアレイ上面図、及び図２０のワードライン方向
３１２に沿う断面図に示される。
後、ソース領域の外方拡散を開始するために、ウエハが
アニーリングされる。これはソース分離以前に、ポリシ
リコン４６０または他のソース材料が除去される場合
に、必要とされる。しかしながら、ポリシリコン４６０
が決まった位置に取り残される場合、アニーリングは必
要とされない。なぜなら、続く高温プロセスが拡散を生
じるからである。外方拡散されたソース領域４０５が、
図１９のアレイ上面図、及び図２０のワードライン方向
３１２に沿う断面図に示される。
【００９４】（ｅ）図１９に示されるように、窒化物ラ
イン２９０をパターニングし、窒化物アイランド２４５
を形成することにより、ピラーの画定が完成され、ワー
ドラインが形成される。これらのアイランド２４５は、
トレンチ２１０に垂直な幅Ｆを有するマスクラインを用
いて形成される。その結果、Ｆ×Ｆの寸法を有する正方
形の窒化物アイランド２４５が形成される。ワードライ
ン間の間隔はＦ＋Δであり、ここでΔは約０．２Ｆであ
る。追加の間隔Δは、追加のリソグラフィなしに、ゲー
トがワードライン間で短絡することを防止する。
イン２９０をパターニングし、窒化物アイランド２４５
を形成することにより、ピラーの画定が完成され、ワー
ドラインが形成される。これらのアイランド２４５は、
トレンチ２１０に垂直な幅Ｆを有するマスクラインを用
いて形成される。その結果、Ｆ×Ｆの寸法を有する正方
形の窒化物アイランド２４５が形成される。ワードライ
ン間の間隔はＦ＋Δであり、ここでΔは約０．２Ｆであ
る。追加の間隔Δは、追加のリソグラフィなしに、ゲー
トがワードライン間で短絡することを防止する。
【００９５】（ｆ）図１９乃至図２２に示されるよう
に、第２のＲＩＥ工程が実施され、正方形の窒化物アイ
ランド２４５をマスクとして使用することにより、最終
ピラー形状をエッチングする。図２０及び図２１に示さ
れるこのエッチングの深さ４７０は、各ビットラインに
沿うピラー２３０間のプラトー４７５（図２１）上の拡
散ソース領域にちょうど達するように設定される。例え
ば、このエッチングの深さ４７０は約６００ｎｍであ
る。
に、第２のＲＩＥ工程が実施され、正方形の窒化物アイ
ランド２４５をマスクとして使用することにより、最終
ピラー形状をエッチングする。図２０及び図２１に示さ
れるこのエッチングの深さ４７０は、各ビットラインに
沿うピラー２３０間のプラトー４７５（図２１）上の拡
散ソース領域にちょうど達するように設定される。例え
ば、このエッチングの深さ４７０は約６００ｎｍであ
る。
【００９６】図２０に示されるように、このエッチング
は、パッド酸化物ストリップ４５０及び窒化物ストリッ
プ２９０（図１７及び図１８）から、パッド酸化物アイ
ランド４７２及び窒化物アイランド２４５を形成する。
更に、エッチングはポリシリコン４６０を掘り下げ、ビ
ットライン・トレンチ２１０の底面からポリシリコン４
６０を除去する。ビットライン・トレンチ２１０の深さ
は、この第２のエッチング工程から生じる追加の深さ４
７０により増加する。これは（ワードライン方向３１２
に沿う）ビットライン間で、ソース４０５を切り離す。
は、パッド酸化物ストリップ４５０及び窒化物ストリッ
プ２９０（図１７及び図１８）から、パッド酸化物アイ
ランド４７２及び窒化物アイランド２４５を形成する。
更に、エッチングはポリシリコン４６０を掘り下げ、ビ
ットライン・トレンチ２１０の底面からポリシリコン４
６０を除去する。ビットライン・トレンチ２１０の深さ
は、この第２のエッチング工程から生じる追加の深さ４
７０により増加する。これは（ワードライン方向３１２
に沿う）ビットライン間で、ソース４０５を切り離す。
【００９７】２度のエッチング工程（ｂ）及び（ｆ）
は、単一エッチングによるピラー形成工程により形成さ
れる、より丸いエッジとは対照的に、正方形のエッジを
有するピラーを形成する。更に、２度のピラー・エッチ
ング形成プロセスは、直交するトレンチ２１０、４３０
の異なる深さにより（図１５）、隣接するピラー側壁に
対して、異なる高さを可能にする。
は、単一エッチングによるピラー形成工程により形成さ
れる、より丸いエッジとは対照的に、正方形のエッジを
有するピラーを形成する。更に、２度のピラー・エッチ
ング形成プロセスは、直交するトレンチ２１０、４３０
の異なる深さにより（図１５）、隣接するピラー側壁に
対して、異なる高さを可能にする。
【００９８】図２２は、プロセスのこのステージにおけ
る、図２０及び図２１に関連付けられるアレイ４２０の
３次元図を示す。
る、図２０及び図２１に関連付けられるアレイ４２０の
３次元図を示す。
【００９９】（ｇ）図２３を参照すると、全てのトレン
チが酸化物２５０または他の好適な分離材料により充填
され、ウエハが化学研磨されて、平らな表面が達成され
る。この時点で、ウエハの表面は、酸化物２５０に囲ま
れる各ピラーの上部に、窒化物２４５のアイランドを含
む。
チが酸化物２５０または他の好適な分離材料により充填
され、ウエハが化学研磨されて、平らな表面が達成され
る。この時点で、ウエハの表面は、酸化物２５０に囲ま
れる各ピラーの上部に、窒化物２４５のアイランドを含
む。
【０１００】（ｈ）図２３に示されるように、ゲート・
スタックの形成以前に、ピラー壁を露出するために、別
のＲＩＥが実施される。ここで、この工程は酸化物をエ
ッチングするだけで、シリコンはエッチングしない。エ
ッチングは、ビットライン２２０に沿うピラー間に配置
されるＳｉプラトー上の、所望の距離３３０で停止する
ように、調整される。酸化物層２５０は、続いて形成さ
れるポリシリコン・ゲートまたはワードラインを、ソー
ス領域４０５から分離するスペーサ２８０として作用す
る。これはゲートがソース４０５と短絡することを防止
する。
スタックの形成以前に、ピラー壁を露出するために、別
のＲＩＥが実施される。ここで、この工程は酸化物をエ
ッチングするだけで、シリコンはエッチングしない。エ
ッチングは、ビットライン２２０に沿うピラー間に配置
されるＳｉプラトー上の、所望の距離３３０で停止する
ように、調整される。酸化物層２５０は、続いて形成さ
れるポリシリコン・ゲートまたはワードラインを、ソー
ス領域４０５から分離するスペーサ２８０として作用す
る。これはゲートがソース４０５と短絡することを防止
する。
【０１０１】この層の厚さ３３０は、ゲート／ソース間
のオーバラップ静電容量を最小化する一方、アンダラッ
プの発生を許可しないように選択され、所与の素子設計
におけるソース外方拡散の量により決定される。例え
ば、厚さ３３０は約３０ｎｍ〜４０ｎｍである。工程
（ｅ）乃至（ｈ）は、図８、図９及び図１４に関連して
上述されたプロセスの、工程ＩＶ乃至ＶＩＩに類似す
る。
のオーバラップ静電容量を最小化する一方、アンダラッ
プの発生を許可しないように選択され、所与の素子設計
におけるソース外方拡散の量により決定される。例え
ば、厚さ３３０は約３０ｎｍ〜４０ｎｍである。工程
（ｅ）乃至（ｈ）は、図８、図９及び図１４に関連して
上述されたプロセスの、工程ＩＶ乃至ＶＩＩに類似す
る。
【０１０２】工程ＶＩＩＩから始まり前述したように、
ゲート・スタックは、ピラー側壁上の残りの酸化物の除
去後に、形成される。特に、続く工程はゲート・スタッ
クを形成し、図１５及び図１６に示されるアレイ４２０
の形成を完成する。
ゲート・スタックは、ピラー側壁上の残りの酸化物の除
去後に、形成される。特に、続く工程はゲート・スタッ
クを形成し、図１５及び図１６に示されるアレイ４２０
の形成を完成する。
【０１０３】（ｉ）図２４乃至図２６に示されるよう
に、ゲート・スタックが分離酸化物２５０上の、露出さ
れたピラー上に形成される。成長されるトンネル酸化物
として参照される初期誘電層２６０、例えば熱的に成長
される二酸化ケイ素が成長され、続いて電荷を記憶でき
る浮遊ゲート材料２６５が形成される。例えば、浮遊ゲ
ート材料２６５は、アモルファス・シリコン、豊富なシ
リコンを含有する酸化物、シリコンの微結晶、ゲルマニ
ウム、窒化物、金属または他の好適な材料である。分離
のために、浮遊ゲート２６５は、第２の誘電層の付着以
前に、ＲＩＥエッチングにより、各ピラーの周囲に側壁
として形成される。例えば、第２の誘電層として二酸化
ケイ素が付着され、これは制御酸化物またはゲート酸化
物２７０として参照される。
に、ゲート・スタックが分離酸化物２５０上の、露出さ
れたピラー上に形成される。成長されるトンネル酸化物
として参照される初期誘電層２６０、例えば熱的に成長
される二酸化ケイ素が成長され、続いて電荷を記憶でき
る浮遊ゲート材料２６５が形成される。例えば、浮遊ゲ
ート材料２６５は、アモルファス・シリコン、豊富なシ
リコンを含有する酸化物、シリコンの微結晶、ゲルマニ
ウム、窒化物、金属または他の好適な材料である。分離
のために、浮遊ゲート２６５は、第２の誘電層の付着以
前に、ＲＩＥエッチングにより、各ピラーの周囲に側壁
として形成される。例えば、第２の誘電層として二酸化
ケイ素が付着され、これは制御酸化物またはゲート酸化
物２７０として参照される。
【０１０４】（ｊ）次に、制御ゲート２７５が導電性の
ゲート材料、例えばケイ化された、またはケイ化されな
い、高濃度添加されたＮタイプ・ポリシリコンを用いて
形成される。導電性のゲート材料は、０．５Ｆから以前
に付着された浮遊ゲート・スタック層２６０、２６５及
び２７０の厚さを差し引いた値より、多少大きい厚さに
付着される。これはポリシリコン制御ゲート２７５が、
ワードラインに沿う素子間では短絡されるが（連続的な
電気接続を形成する）、ビットラインに沿って分離され
ることを保証する。
ゲート材料、例えばケイ化された、またはケイ化されな
い、高濃度添加されたＮタイプ・ポリシリコンを用いて
形成される。導電性のゲート材料は、０．５Ｆから以前
に付着された浮遊ゲート・スタック層２６０、２６５及
び２７０の厚さを差し引いた値より、多少大きい厚さに
付着される。これはポリシリコン制御ゲート２７５が、
ワードラインに沿う素子間では短絡されるが（連続的な
電気接続を形成する）、ビットラインに沿って分離され
ることを保証する。
【０１０５】ワードライン・トレンチの追加の幅Δによ
り、ビットライン方向に沿うピラー間が幅Ｆ＋Δを有す
ることにより、ワードライン・トレンチの底面に形成さ
れる幅Δのポリシリコンが、露出されて残される。これ
は、ワードライン・トレンチの側壁上に形成される約
０．５Ｆの厚さのポリシリコン２７５が、距離Δだけ分
離されて維持されるからである。
り、ビットライン方向に沿うピラー間が幅Ｆ＋Δを有す
ることにより、ワードライン・トレンチの底面に形成さ
れる幅Δのポリシリコンが、露出されて残される。これ
は、ワードライン・トレンチの側壁上に形成される約
０．５Ｆの厚さのポリシリコン２７５が、距離Δだけ分
離されて維持されるからである。
【０１０６】ポリシリコン２７５をエッチングすること
により、ピラーの上部からポリシリコン２７５を除去す
る。更に、このエッチングは、ワードライン・トレンチ
の底面において露出された、幅Δのポリシリコンを除去
する。ワードライン・トレンチの底面において除去され
たポリシリコンが、図２６に破線を有する領域２７７と
して示される。従って、隣接ワードラインの底面接続が
除去され、結果的に隣接ワードラインが分離される。
により、ピラーの上部からポリシリコン２７５を除去す
る。更に、このエッチングは、ワードライン・トレンチ
の底面において露出された、幅Δのポリシリコンを除去
する。ワードライン・トレンチの底面において除去され
たポリシリコンが、図２６に破線を有する領域２７７と
して示される。従って、隣接ワードラインの底面接続が
除去され、結果的に隣接ワードラインが分離される。
【０１０７】追加の間隔Δだけ、リソグラフィを要求す
ることなしに、このＲＩＥ工程により、隣接ワードライ
ン２７５が互いに分離または孤立される。
ることなしに、このＲＩＥ工程により、隣接ワードライ
ン２７５が互いに分離または孤立される。
【０１０８】図２４は、アレイ４２０の上面図を示す。
距離Δだけ分離されるワードラインを形成するポリシリ
コン制御ゲート２７５の間に、交互のストラップ４６０
及び基板領域２３５が示される。図２４では、酸化物層
２５０またはスペーサ２８０（図２３参照）が便宜上省
略されており、これは通常、ワードラインまたは制御ゲ
ート２７５間に配置される交互のストラップ４６０及び
基板領域２３５を覆う。
距離Δだけ分離されるワードラインを形成するポリシリ
コン制御ゲート２７５の間に、交互のストラップ４６０
及び基板領域２３５が示される。図２４では、酸化物層
２５０またはスペーサ２８０（図２３参照）が便宜上省
略されており、これは通常、ワードラインまたは制御ゲ
ート２７５間に配置される交互のストラップ４６０及び
基板領域２３５を覆う。
【０１０９】（ｋ）図２５及び図２６に示されるよう
に、ゲート・スタックの全ての層がＲＩＥエッチングさ
れる。これは隣接ワードラインを距離Δだけ分離または
孤立する（図２６）。ピラーが両方向に等間隔に隔てら
れる場合、追加のマスクが制御ゲート材料２７５を所望
の方向に分離するために使用される。
に、ゲート・スタックの全ての層がＲＩＥエッチングさ
れる。これは隣接ワードラインを距離Δだけ分離または
孤立する（図２６）。ピラーが両方向に等間隔に隔てら
れる場合、追加のマスクが制御ゲート材料２７５を所望
の方向に分離するために使用される。
【０１１０】（ｌ）図２４乃至図２６に示されるよう
に、素子形成を完成するために、ピラー２３０の上部に
配置される窒化物アイランド２４５（図２３）が除去さ
れ、ドレイン打ち込み２４０が実施される。図２４にお
いて、ソースまたは埋め込み拡散ビットライン４０５に
平行な破線４９０は、製造工程の後半の間に形成され
る、ピラー２３０の上部を接続する金属ビットラインを
表す。金属ビットライン４９０は図１５及び図１６にも
示される。
に、素子形成を完成するために、ピラー２３０の上部に
配置される窒化物アイランド２４５（図２３）が除去さ
れ、ドレイン打ち込み２４０が実施される。図２４にお
いて、ソースまたは埋め込み拡散ビットライン４０５に
平行な破線４９０は、製造工程の後半の間に形成され
る、ピラー２３０の上部を接続する金属ビットラインを
表す。金属ビットライン４９０は図１５及び図１６にも
示される。
【０１１１】上述のソース分離及び一般メモリ・セル構
造は、揮発性及び不揮発性メモリ素子の両方に適用可能
である。浮遊ゲート・スタックの構造は、メモリ素子機
能を大方決定する。更に、非常に多数の異なるゲート構
造が、多くの異なる用途において、基本垂直セルと容易
に集積され得る。
造は、揮発性及び不揮発性メモリ素子の両方に適用可能
である。浮遊ゲート・スタックの構造は、メモリ素子機
能を大方決定する。更に、非常に多数の異なるゲート構
造が、多くの異なる用途において、基本垂直セルと容易
に集積され得る。
【０１１２】連続膜浮遊ゲート２６５（例えばアモルフ
ァス・シリコン）を薄いトンネル酸化物２６０と一緒に
有する上述のメモリ・セルは、高速の書込み／消去時間
を可能にするが、記憶保存時間が短い。こうしたメモリ
・セルは揮発性メモリ・アプリケーションに有用であ
る。薄いトンネル酸化物２６０は、電子の直接トンネリ
ングを可能にする。
ァス・シリコン）を薄いトンネル酸化物２６０と一緒に
有する上述のメモリ・セルは、高速の書込み／消去時間
を可能にするが、記憶保存時間が短い。こうしたメモリ
・セルは揮発性メモリ・アプリケーションに有用であ
る。薄いトンネル酸化物２６０は、電子の直接トンネリ
ングを可能にする。
【０１１３】トンネル酸化物２６０の厚さを増加する
と、保存時間は増加するが、高い消費電力及び（また
は）低速の書込み／消去時間の犠牲を払い、動作サイク
ルが遅くなる。こうしたメモリ・セルは、不揮発性の読
出し専用メモリに有用である。保存時間はまた、薄いト
ンネル酸化物２６０を有する場合にも、不連続の浮遊ゲ
ート膜、例えばゲート酸化物２７０に埋め込まれるシリ
コン微結晶を形成することにより、増加され得る。この
場合、低い消費電力及び速い動作サイクルが維持され、
消去時間が増加する。こうしたセルは、頻繁な再書込み
を要求する不揮発性メモリに有用である。
と、保存時間は増加するが、高い消費電力及び（また
は）低速の書込み／消去時間の犠牲を払い、動作サイク
ルが遅くなる。こうしたメモリ・セルは、不揮発性の読
出し専用メモリに有用である。保存時間はまた、薄いト
ンネル酸化物２６０を有する場合にも、不連続の浮遊ゲ
ート膜、例えばゲート酸化物２７０に埋め込まれるシリ
コン微結晶を形成することにより、増加され得る。この
場合、低い消費電力及び速い動作サイクルが維持され、
消去時間が増加する。こうしたセルは、頻繁な再書込み
を要求する不揮発性メモリに有用である。
【０１１４】トンネル酸化物２６０及びゲート酸化物２
７０の相対的厚さは変化し得る。例えば、トンネル酸化
物２６０はゲート酸化物２７０よりも厚く形成され得
る。これは浮遊ゲート２６５と半導体ピラーとの間では
なく、浮遊ゲートと制御ゲートとの間で、書込み／消去
動作のためのトンネリングの発生を可能にする。或い
は、両方の酸化物２６０、２７０が類似の厚さを有し得
る。
７０の相対的厚さは変化し得る。例えば、トンネル酸化
物２６０はゲート酸化物２７０よりも厚く形成され得
る。これは浮遊ゲート２６５と半導体ピラーとの間では
なく、浮遊ゲートと制御ゲートとの間で、書込み／消去
動作のためのトンネリングの発生を可能にする。或い
は、両方の酸化物２６０、２７０が類似の厚さを有し得
る。
【０１１５】上述のソース拡散及び自己整合型分離技術
により形成されるセルなどの、上述のメモリ素子は、ギ
ガビット・メモリ・アプリケーションにおいて好適な正
方形のアレイ内に、垂直浮遊ゲートＭＯＳ素子の非常に
密なパッキングを可能にする。隣接ビットライン間のセ
ル（またはソース）分離が、上述の２工程自己整合型分
離プロセスにより達成される。
により形成されるセルなどの、上述のメモリ素子は、ギ
ガビット・メモリ・アプリケーションにおいて好適な正
方形のアレイ内に、垂直浮遊ゲートＭＯＳ素子の非常に
密なパッキングを可能にする。隣接ビットライン間のセ
ル（またはソース）分離が、上述の２工程自己整合型分
離プロセスにより達成される。
【０１１６】従来の垂直メモリ及びそれらの形成方法に
比較して、本発明の方法はセル・サイズを増加すること
なく、ビットライン間のソース領域を分離する。その結
果、アレイは分離された４Ｆ平方のセルを有することに
なる。ソース領域の分離は、個々のセルがアドレス指定
され、直接トンネリングを介して書込まれることを可能
にする。
比較して、本発明の方法はセル・サイズを増加すること
なく、ビットライン間のソース領域を分離する。その結
果、アレイは分離された４Ｆ平方のセルを有することに
なる。ソース領域の分離は、個々のセルがアドレス指定
され、直接トンネリングを介して書込まれることを可能
にする。
【０１１７】ソース領域を分離することにより可能にな
る追加の柔軟性は、セルが通常の不揮発性メモリ素子
（ＥＰＲＯＭ、ＥＥＰＲＯＭ、またはフラッシュＥＥＰ
ＲＯＭ）としてだけではなく、揮発性（ＤＲＡＭ）アプ
リケーションにおいても使用されることを可能にする。
更に、ソース拡散の深さを制御することにより、各ピラ
ー上に浮遊体垂直トランジスタを形成するか、或いはト
ランジスタ本体と基板との間の接触を維持することが可
能である。更に、本方法の自己整合型の性質は、取り巻
きゲート型の垂直ＭＯＳＦＥＴに対する、確固たる簡素
化されたプロセス・フロー、並びにプレーナ型周辺支持
回路素子との比較的容易な集積化を可能にする。本発明
のメモリ素子は、３０ｎｍのゲート長まで、短チャネル
効果に対する優れた耐性を有する。
る追加の柔軟性は、セルが通常の不揮発性メモリ素子
（ＥＰＲＯＭ、ＥＥＰＲＯＭ、またはフラッシュＥＥＰ
ＲＯＭ）としてだけではなく、揮発性（ＤＲＡＭ）アプ
リケーションにおいても使用されることを可能にする。
更に、ソース拡散の深さを制御することにより、各ピラ
ー上に浮遊体垂直トランジスタを形成するか、或いはト
ランジスタ本体と基板との間の接触を維持することが可
能である。更に、本方法の自己整合型の性質は、取り巻
きゲート型の垂直ＭＯＳＦＥＴに対する、確固たる簡素
化されたプロセス・フロー、並びにプレーナ型周辺支持
回路素子との比較的容易な集積化を可能にする。本発明
のメモリ素子は、３０ｎｍのゲート長まで、短チャネル
効果に対する優れた耐性を有する。
【０１１８】リソグラフィによる位置合わせに頼る従来
の分離技術は、大きなメモリ・セル・サイズになる。し
かしながら、本発明のメモリ素子及びプロセスは、ほぼ
４Ｆ2のセル・サイズを維持し、従ってリソグラフィを
用いて可能な、最も高密度のメモリ・セルを達成する。
複雑なサブ・リソグラフィック工程が回避される。本発
明のメモリ素子及び自己整合型分離技術はまた、垂直素
子の大きなアレイを要求する任意のアプリケーションに
使用され得る。これは特に、素子のソースが各行または
列に沿って共通の場合に当てはまる。
の分離技術は、大きなメモリ・セル・サイズになる。し
かしながら、本発明のメモリ素子及びプロセスは、ほぼ
４Ｆ2のセル・サイズを維持し、従ってリソグラフィを
用いて可能な、最も高密度のメモリ・セルを達成する。
複雑なサブ・リソグラフィック工程が回避される。本発
明のメモリ素子及び自己整合型分離技術はまた、垂直素
子の大きなアレイを要求する任意のアプリケーションに
使用され得る。これは特に、素子のソースが各行または
列に沿って共通の場合に当てはまる。
【０１１９】特殊なアプリケーションにおいては、素子
のゲート、ドレイン、またはソースをも個々に接触させ
るために、一方向のまたは別の方向の素子間間隔を増加
することが必要になることが起こり得る。しかしなが
ら、従来のセルでは、コンタクト形成により、少なくと
も相応するサイズの増加が発生する。本発明のセル及び
それを形成する方法は、個々のコンタクトのために、追
加のスペースまたは位置合わせを要求しないので、結果
のセルは常に最小可能面積を消費し、従って最大の記憶
密度を可能にする。
のゲート、ドレイン、またはソースをも個々に接触させ
るために、一方向のまたは別の方向の素子間間隔を増加
することが必要になることが起こり得る。しかしなが
ら、従来のセルでは、コンタクト形成により、少なくと
も相応するサイズの増加が発生する。本発明のセル及び
それを形成する方法は、個々のコンタクトのために、追
加のスペースまたは位置合わせを要求しないので、結果
のセルは常に最小可能面積を消費し、従って最大の記憶
密度を可能にする。
【０１２０】記憶密度の利点に加え、本発明のプロセス
は、浮遊体及び取り巻きゲートを有する垂直ＭＯＳＦＥ
Ｔを形成する単純な方法を提供する。これらの素子は、
非常に短いチャネル長に縮小化するのに好適であるの
で、本発明のメモリ・セル設計及びプロセスは、高性能
ＭＯＳアプリケーションに有用である。
は、浮遊体及び取り巻きゲートを有する垂直ＭＯＳＦＥ
Ｔを形成する単純な方法を提供する。これらの素子は、
非常に短いチャネル長に縮小化するのに好適であるの
で、本発明のメモリ・セル設計及びプロセスは、高性能
ＭＯＳアプリケーションに有用である。
【０１２１】スタック・コンデンサを有するメモリ素
子：図２７は、本発明の別の実施例に従うアレイ５００
を示す。図５に示されるように、１トランジスタ、１コ
ンデンサによるＤＲＡＭセル１００として使用するため
に、スタック・コンデンサが、図２７のアレイ５００内
に示される各ピラー２３０の上部に追加される。アレイ
５００は、図１５乃至図２３に関連して上述された同一
の工程を用いて形成される。或いは、アレイ５００は、
図８乃至図１４に関連して述べられた工程を用いて形成
することもできる。アレイ５００は以前の実施例とは異
なる。なぜなら、トンネル酸化物及び浮遊ゲート（図２
５及び図２６の２６０、２６５）が、必要とされないか
らである。従って、ゲート酸化物２７０だけがピラーの
周囲に形成され、続いてゲート２７５が形成される。
子：図２７は、本発明の別の実施例に従うアレイ５００
を示す。図５に示されるように、１トランジスタ、１コ
ンデンサによるＤＲＡＭセル１００として使用するため
に、スタック・コンデンサが、図２７のアレイ５００内
に示される各ピラー２３０の上部に追加される。アレイ
５００は、図１５乃至図２３に関連して上述された同一
の工程を用いて形成される。或いは、アレイ５００は、
図８乃至図１４に関連して述べられた工程を用いて形成
することもできる。アレイ５００は以前の実施例とは異
なる。なぜなら、トンネル酸化物及び浮遊ゲート（図２
５及び図２６の２６０、２６５）が、必要とされないか
らである。従って、ゲート酸化物２７０だけがピラーの
周囲に形成され、続いてゲート２７５が形成される。
【０１２２】前述のように、ポリシリコン・ストラップ
４６０は残されてもよいし、第２のエッチング工程の前
または後に除去されてもよい。この第２のエッチング工
程は、ワードライン２２５間にワードライン・トレンチ
４３０を形成し、第１のエッチングによりビットライン
２２０間に形成されるビットライン・トレンチ２１０を
深める。
４６０は残されてもよいし、第２のエッチング工程の前
または後に除去されてもよい。この第２のエッチング工
程は、ワードライン２２５間にワードライン・トレンチ
４３０を形成し、第１のエッチングによりビットライン
２２０間に形成されるビットライン・トレンチ２１０を
深める。
【０１２３】図２８は、第２のエッチング以前にストラ
ップ４６０が除去されたアレイ５１０を示す。アレイ５
１０は、図８に関連して上述したように列またはビット
・トレンチ２１０をエッチングすることにより、形成さ
れる。ドレイン２４０は、ＳｉＮアイランド２４５をパ
ターニングし、ピラーを形成する以前に、打ち込まれ得
る。或いは、ドレイン２４０が、図２５及び図２６に関
連して述べられたように、後のステージで形成され得
る。
ップ４６０が除去されたアレイ５１０を示す。アレイ５
１０は、図８に関連して上述したように列またはビット
・トレンチ２１０をエッチングすることにより、形成さ
れる。ドレイン２４０は、ＳｉＮアイランド２４５をパ
ターニングし、ピラーを形成する以前に、打ち込まれ得
る。或いは、ドレイン２４０が、図２５及び図２６に関
連して述べられたように、後のステージで形成され得
る。
【０１２４】ここでＤＲＡＭアプリケーションにおいて
は、図５に示されるＦＥＴ１０５のソース及びドレイン
が、使用に依存して、例えば読出しまたは書込み動作に
依存して、相互に互換である。単純化のため、集積化さ
れるコンデンサを有する垂直トランジスタの以下の論議
では、ピラーの上部添加領域がドレインとして参照さ
れ、下部添加領域がソースとして参照される。しかしな
がら、当業者には、各ピラーのソース及びドレインが相
互に互換であることが理解されよう。
は、図５に示されるＦＥＴ１０５のソース及びドレイン
が、使用に依存して、例えば読出しまたは書込み動作に
依存して、相互に互換である。単純化のため、集積化さ
れるコンデンサを有する垂直トランジスタの以下の論議
では、ピラーの上部添加領域がドレインとして参照さ
れ、下部添加領域がソースとして参照される。しかしな
がら、当業者には、各ピラーのソース及びドレインが相
互に互換であることが理解されよう。
【０１２５】図２９に示されるように、ソース外方拡散
材料４６０がビットライン・トレンチ２１０内に形成さ
れる。例えば、ソース外方拡散材料４６０は砒素ガラス
（ＡＳＧ）、高濃度添加酸化物、ポリシリコン、または
他の好適な材料である。次に、ＡＳＧがエッチバックさ
れ、ＡＳＧがビットライン・トレンチ２１０の下部側壁
及び底面に取り残される。ソース４０５は、ＡＳＧ４６
０から例えば砒素などの材料を外方拡散することにより
形成される。外方拡散はアニーリングにより達成され得
る。ソース外方拡散は、各ピラー下に配置されるソース
４０５がピラー２３０を下方の基板２３５から分離する
以前に、停止される。
材料４６０がビットライン・トレンチ２１０内に形成さ
れる。例えば、ソース外方拡散材料４６０は砒素ガラス
（ＡＳＧ）、高濃度添加酸化物、ポリシリコン、または
他の好適な材料である。次に、ＡＳＧがエッチバックさ
れ、ＡＳＧがビットライン・トレンチ２１０の下部側壁
及び底面に取り残される。ソース４０５は、ＡＳＧ４６
０から例えば砒素などの材料を外方拡散することにより
形成される。外方拡散はアニーリングにより達成され得
る。ソース外方拡散は、各ピラー下に配置されるソース
４０５がピラー２３０を下方の基板２３５から分離する
以前に、停止される。
【０１２６】図３０に示されるように、ＡＳＧ４６０を
除去後、第２のエッチングが実施される。第２のエッチ
ングは、ワードラインまたは行トレンチ４３０（図３
２）を形成し、ビットラインまたは列トレンチ２１０を
深める。図３１乃至図３２に示されるように、酸化物層
２５０などの絶縁層が、トレンチ２１０、４３０を充填
するために形成される。前述のように、酸化物の充填材
２５０が平坦化され、エッチングされて、トレンチ２１
０、４３０が形成される。酸化物層２５０の上部分は酸
化物スペーサ２８０を形成する。ゲート酸化物２７０が
各ピラーの周囲に形成され、続いてゲート２７５が、例
えば高添加ｎ＋ポリシリコンにより形成される。
除去後、第２のエッチングが実施される。第２のエッチ
ングは、ワードラインまたは行トレンチ４３０（図３
２）を形成し、ビットラインまたは列トレンチ２１０を
深める。図３１乃至図３２に示されるように、酸化物層
２５０などの絶縁層が、トレンチ２１０、４３０を充填
するために形成される。前述のように、酸化物の充填材
２５０が平坦化され、エッチングされて、トレンチ２１
０、４３０が形成される。酸化物層２５０の上部分は酸
化物スペーサ２８０を形成する。ゲート酸化物２７０が
各ピラーの周囲に形成され、続いてゲート２７５が、例
えば高添加ｎ＋ポリシリコンにより形成される。
【０１２７】必要に応じて、浮遊ゲート及びトンネル酸
化物が、ゲート酸化物２７０及びゲート２７５の形成以
前に、ピラーの周囲に形成することもできる。ドレイン
２４０が窒化物アイランド２４５の形成以前に形成され
なかった場合には、ピラー上に配置される窒化物アイラ
ンド２４５の除去後に、ドレイン２４０が例えばＮタイ
プ材料を打ち込むことにより形成される。
化物が、ゲート酸化物２７０及びゲート２７５の形成以
前に、ピラーの周囲に形成することもできる。ドレイン
２４０が窒化物アイランド２４５の形成以前に形成され
なかった場合には、ピラー上に配置される窒化物アイラ
ンド２４５の除去後に、ドレイン２４０が例えばＮタイ
プ材料を打ち込むことにより形成される。
【０１２８】図３３に示されるように、アレイ内の各ピ
ラー２３０のドレイン２４０上に、スタック・コンデン
サ５２０が形成される。スタック・コンデンサは、ドレ
イン２４０上の第１の電極５２５を形成することにより
形成される。第１の電極５２５は、図５に示される記憶
電極またはノード１１０として作用する。バリウム・ス
トロンチウム・プラチナ（ＢＳＴ）などの誘電体５３０
が、記憶電極５２５上に形成され、続いて第２の電極５
３５が形成される。
ラー２３０のドレイン２４０上に、スタック・コンデン
サ５２０が形成される。スタック・コンデンサは、ドレ
イン２４０上の第１の電極５２５を形成することにより
形成される。第１の電極５２５は、図５に示される記憶
電極またはノード１１０として作用する。バリウム・ス
トロンチウム・プラチナ（ＢＳＴ）などの誘電体５３０
が、記憶電極５２５上に形成され、続いて第２の電極５
３５が形成される。
【０１２９】第２の電極５３５は、図５に示される共通
電極またはプレート１１５として作用する。第１及び第
２の電極５２５、５３５は、例えば金属などの導電材料
から形成される。スタック・コンデンサ５２０が、垂直
トランジスタまたはＦＥＴ自身の上部に直接形成され
る。これはメモリ・セルの横方向面積の拡大を阻止す
る。
電極またはプレート１１５として作用する。第１及び第
２の電極５２５、５３５は、例えば金属などの導電材料
から形成される。スタック・コンデンサ５２０が、垂直
トランジスタまたはＦＥＴ自身の上部に直接形成され
る。これはメモリ・セルの横方向面積の拡大を阻止す
る。
【０１３０】図３４及び図３５に示されるように、記憶
電極５２５は各ピラーに専用であり、ＤＲＡＭセルに電
荷を記憶するために使用される。第２の電極５３５はコ
ンデンサ・プレートとして作用し、全てのピラーに共通
に（図３４）、または各ピラーに専用に接続される（図
３５）。図３５に示される後者の場合、専用のコンデン
サ・プレート５３５が第１の金属４９０により、所望さ
れるように、例えば共通の埋め込みビットラインに沿っ
て接続され得る。第１の金属４９０は、"補ビットライ
ン（bitline complement）"として作用する一方、対応
する埋め込みビットライン４６０は、"真ビットライン
(bitline true)"として作用する。
電極５２５は各ピラーに専用であり、ＤＲＡＭセルに電
荷を記憶するために使用される。第２の電極５３５はコ
ンデンサ・プレートとして作用し、全てのピラーに共通
に（図３４）、または各ピラーに専用に接続される（図
３５）。図３５に示される後者の場合、専用のコンデン
サ・プレート５３５が第１の金属４９０により、所望さ
れるように、例えば共通の埋め込みビットラインに沿っ
て接続され得る。第１の金属４９０は、"補ビットライ
ン（bitline complement）"として作用する一方、対応
する埋め込みビットライン４６０は、"真ビットライン
(bitline true)"として作用する。
【０１３１】上述のように、ＤＲＡＭアプリケーション
では、使用に応じて、ＦＥＴのソース及びドレインが相
互に互換である。例えば、ピラー２３０の本体が下方の
基板２３５と連続的な、図３３に示される構成では、埋
め込み拡散ラインが実際に、メモリ・セルの"ドレイン"
またはビットラインとして作用し、ピラーの上部の打ち
込みコンタクト２４０が、記憶コンデンサ５２０を充電
する"ソース"として作用する。記憶コンデンサ５２０を
有するこの実施例では、ピラーの本体または中央領域が
下方の基板２３５から分離される浮遊体設計は、望まし
くない。これはピラーの分離された本体内における電荷
蓄積に起因する本体充電効果による。下方の基板と連続
的なピラー本体を有することは、ピラー本体内における
電荷蓄積を防止し、電荷が記憶コンデンサ５２０内にの
み記憶される。
では、使用に応じて、ＦＥＴのソース及びドレインが相
互に互換である。例えば、ピラー２３０の本体が下方の
基板２３５と連続的な、図３３に示される構成では、埋
め込み拡散ラインが実際に、メモリ・セルの"ドレイン"
またはビットラインとして作用し、ピラーの上部の打ち
込みコンタクト２４０が、記憶コンデンサ５２０を充電
する"ソース"として作用する。記憶コンデンサ５２０を
有するこの実施例では、ピラーの本体または中央領域が
下方の基板２３５から分離される浮遊体設計は、望まし
くない。これはピラーの分離された本体内における電荷
蓄積に起因する本体充電効果による。下方の基板と連続
的なピラー本体を有することは、ピラー本体内における
電荷蓄積を防止し、電荷が記憶コンデンサ５２０内にの
み記憶される。
【０１３２】十分な電荷を記憶するために必要な高い静
電容量を獲得するために、例えばＢＳＴなどの高誘電率
の材料がコンデンサ・スタック内で使用される。コンデ
ンサの面積を更に増加し、従って記憶容量を増加するた
めに、コンデンサ構造がバイア・ホール５３６内（図３
５）、または突出部５３７上（図３４）に付着され、側
壁容量を利用することも可能である。この構造は、浮遊
ゲート構造を使用することなしに、図５の１トランジス
タ／１コンデンサＤＲＡＭセル１００を最小面積で実現
する。
電容量を獲得するために、例えばＢＳＴなどの高誘電率
の材料がコンデンサ・スタック内で使用される。コンデ
ンサの面積を更に増加し、従って記憶容量を増加するた
めに、コンデンサ構造がバイア・ホール５３６内（図３
５）、または突出部５３７上（図３４）に付着され、側
壁容量を利用することも可能である。この構造は、浮遊
ゲート構造を使用することなしに、図５の１トランジス
タ／１コンデンサＤＲＡＭセル１００を最小面積で実現
する。
【０１３３】図２７に戻り、垂直ＭＯＳＦＥＴ素子の基
本アレイ５００は、前述の自己整合型ソース拡散及び分
離技術により形成される。図２７のこの３次元表現で
は、便宜上、分離酸化物２５０（図３１）が省かれてい
るが、通常は全てのピラーとトレンチとの間の開放領域
を充填する。アレイ５００は拡散された下方ビットライ
ン４０５上に、追加のポリシリコン・ストラップ４６０
を有する。ストラップ４６０はビットライン４０５の抵
抗を低減する。
本アレイ５００は、前述の自己整合型ソース拡散及び分
離技術により形成される。図２７のこの３次元表現で
は、便宜上、分離酸化物２５０（図３１）が省かれてい
るが、通常は全てのピラーとトレンチとの間の開放領域
を充填する。アレイ５００は拡散された下方ビットライ
ン４０５上に、追加のポリシリコン・ストラップ４６０
を有する。ストラップ４６０はビットライン４０５の抵
抗を低減する。
【０１３４】トランジスタ・ピラーの本体は、依然下方
の基板２３５と接触している。これはピラー２３０の反
対側からの領域が互いに接触しないように、ソース外方
拡散４０５が制限されたことによる。必要に応じて、浮
遊体トランジスタが、より長時間のアニーリングによ
り、或いはアレイ形成以前の打ち込みにより、形成され
得る。更に、分離工程及びソース形成工程に関する前述
の他の全ての変更が、ここでは適用可能である。
の基板２３５と接触している。これはピラー２３０の反
対側からの領域が互いに接触しないように、ソース外方
拡散４０５が制限されたことによる。必要に応じて、浮
遊体トランジスタが、より長時間のアニーリングによ
り、或いはアレイ形成以前の打ち込みにより、形成され
得る。更に、分離工程及びソース形成工程に関する前述
の他の全ての変更が、ここでは適用可能である。
【０１３５】各ピラー２３０が占める面積及びピラー間
の間隔は、４Ｆ平方を僅かに上回る。追加の面積は、ア
レイのワードラインをビットライン方向に沿って互いに
分離するために必要なΔによる。Δはリソグラフィック
公差が許容し得る程度に小さくできる。また、サブ・リ
ソグラフィック技術が使用される場合には、真に４Ｆ平
方の、またはそれより小さいセルを獲得することが可能
である。しかしながら、サブ・リソグラフィック技術の
使用は複雑且つ高価である。垂直設計の主な利点の１つ
は、サブ・リソグラフィック技術を使用することなく、
ほぼ４Ｆ平方のセル・サイズが獲得されることである。
の間隔は、４Ｆ平方を僅かに上回る。追加の面積は、ア
レイのワードラインをビットライン方向に沿って互いに
分離するために必要なΔによる。Δはリソグラフィック
公差が許容し得る程度に小さくできる。また、サブ・リ
ソグラフィック技術が使用される場合には、真に４Ｆ平
方の、またはそれより小さいセルを獲得することが可能
である。しかしながら、サブ・リソグラフィック技術の
使用は複雑且つ高価である。垂直設計の主な利点の１つ
は、サブ・リソグラフィック技術を使用することなく、
ほぼ４Ｆ平方のセル・サイズが獲得されることである。
【０１３６】別の利点は、ゲート長が全くセル面積と独
立であることである。従って、ウエハ上に追加の横方向
面積を占めることなく、長いチャネルのトランジスタ
が、単にピラーの高さを増加することにより、維持され
得る。これは特に、１トランジスタ／１コンデンサＤＲ
ＡＭセルにとって重要である。こうした設計は小型化を
受け入れる上に、所望のセル特性を維持する。
立であることである。従って、ウエハ上に追加の横方向
面積を占めることなく、長いチャネルのトランジスタ
が、単にピラーの高さを増加することにより、維持され
得る。これは特に、１トランジスタ／１コンデンサＤＲ
ＡＭセルにとって重要である。こうした設計は小型化を
受け入れる上に、所望のセル特性を維持する。
【０１３７】図３４及び図３５は、コンデンサ５２０の
２つの異なる設計を示す。ここでコンデンサ５２０は、
ほぼ４Ｆ平方の各ピラー及び隣接するピラー間間隔内に
完全に含まれるので、最小のセル・サイズが自動的に維
持され、サブ・リソグラフィ工程が必要とされない。コ
ンデンサ構造に対応して、幾つかの他の設計が可能であ
る。図３４及び図３５の２つの設計は、２つの機能的差
異を説明するために示されるものである。
２つの異なる設計を示す。ここでコンデンサ５２０は、
ほぼ４Ｆ平方の各ピラー及び隣接するピラー間間隔内に
完全に含まれるので、最小のセル・サイズが自動的に維
持され、サブ・リソグラフィ工程が必要とされない。コ
ンデンサ構造に対応して、幾つかの他の設計が可能であ
る。図３４及び図３５の２つの設計は、２つの機能的差
異を説明するために示されるものである。
【０１３８】図３４に示されるコンデンサ設計では、コ
ンデンサ・プレート５３５が、アレイ内の全てのセルに
共通である。例えば、コンデンサ・プレート５３５は、
グラウンドなどの一定電圧に保持される。これは図７に
関連して上述したオープン・ビットライン構造１５０を
生成し、埋め込み拡散ソース４０５及び（または）ポリ
シリコン・ストラップ４６０がビットラインとして作用
し、ポリシリコン・ゲート２７５がワードラインとして
作用する。ここで、電荷は、各ピラー２３０に専用の記
憶電極または記憶ノード５２５に記憶されることに注目
されたい。類似例として、記憶電極または記憶ノード５
２５は、図５に示される記憶ノード１１０である。
ンデンサ・プレート５３５が、アレイ内の全てのセルに
共通である。例えば、コンデンサ・プレート５３５は、
グラウンドなどの一定電圧に保持される。これは図７に
関連して上述したオープン・ビットライン構造１５０を
生成し、埋め込み拡散ソース４０５及び（または）ポリ
シリコン・ストラップ４６０がビットラインとして作用
し、ポリシリコン・ゲート２７５がワードラインとして
作用する。ここで、電荷は、各ピラー２３０に専用の記
憶電極または記憶ノード５２５に記憶されることに注目
されたい。類似例として、記憶電極または記憶ノード５
２５は、図５に示される記憶ノード１１０である。
【０１３９】図３４に示される実施例では、記憶電極５
２５は絶縁層５２２により、ゲート２７５から分離され
る。ここで絶縁層５２２は、例えばシリコンの酸化物で
ある。絶縁層５２２は、各ゲート２７５上に、ピラー２
３０の上部添加領域２４０間に形成される。絶縁層５２
２は、記憶ノード５２５の形成以前に形成され得る。
２５は絶縁層５２２により、ゲート２７５から分離され
る。ここで絶縁層５２２は、例えばシリコンの酸化物で
ある。絶縁層５２２は、各ゲート２７５上に、ピラー２
３０の上部添加領域２４０間に形成される。絶縁層５２
２は、記憶ノード５２５の形成以前に形成され得る。
【０１４０】各メモリ素子またはピラーに対する個々の
記憶ノード５２５、及び共通プレート５３５を有する代
わりに、各メモリ素子はそれ自身のプレート５３５及び
記憶ノード５２５を有してもよい。図３５は、各セルが
個々の記憶プレート５２５及び対向する共通プレート５
３５の両方を有するアレイを示す。これらのプレートは
各ピラーに専用である。プレート５３５は、図２７の点
線４９０に類似の第１レベルの金属により、所望の構成
に一緒に接続され得る。
記憶ノード５２５、及び共通プレート５３５を有する代
わりに、各メモリ素子はそれ自身のプレート５３５及び
記憶ノード５２５を有してもよい。図３５は、各セルが
個々の記憶プレート５２５及び対向する共通プレート５
３５の両方を有するアレイを示す。これらのプレートは
各ピラーに専用である。プレート５３５は、図２７の点
線４９０に類似の第１レベルの金属により、所望の構成
に一緒に接続され得る。
【０１４１】例えば、共通の拡散埋め込みビットライン
に沿うピラー上のコンデンサ５２０の全てのプレート５
３５が、一緒に接続される。すなわち、金属ライン４９
０が、図２７に示されるビットライン２２０に平行に、
または図３５に示される断面図の紙面に垂直な方向に走
る。埋め込みソース４０５または埋め込みストラップ４
６０は、埋め込みビットラインとして作用する。
に沿うピラー上のコンデンサ５２０の全てのプレート５
３５が、一緒に接続される。すなわち、金属ライン４９
０が、図２７に示されるビットライン２２０に平行に、
または図３５に示される断面図の紙面に垂直な方向に走
る。埋め込みソース４０５または埋め込みストラップ４
６０は、埋め込みビットラインとして作用する。
【０１４２】図３５に示される実施例では、記憶ノード
５２５を形成する以前に、絶縁層５３８が上部添加領域
２４０間に形成される。絶縁層５３８は、ゲート２７５
上に広がり、バイア・ホール５３６を形成するための支
持層を提供するように、形作られる。バイア・ホール５
３６内には、記憶ノード５２５が続いて形成される。
５２５を形成する以前に、絶縁層５３８が上部添加領域
２４０間に形成される。絶縁層５３８は、ゲート２７５
上に広がり、バイア・ホール５３６を形成するための支
持層を提供するように、形作られる。バイア・ホール５
３６内には、記憶ノード５２５が続いて形成される。
【０１４３】絶縁層５３８は、記憶ノード５２５を互い
に、及びゲート２７５から分離する。例えば、絶縁層５
３８はシリコンの酸化物である。次に、誘電層５３０が
記憶ノード５２５上に形成され、続いて個々のプレート
５３５が形成される。プレート５３５は互いに分離さ
れ、それぞれの誘電層５３０内に閉じこめられる。
に、及びゲート２７５から分離する。例えば、絶縁層５
３８はシリコンの酸化物である。次に、誘電層５３０が
記憶ノード５２５上に形成され、続いて個々のプレート
５３５が形成される。プレート５３５は互いに分離さ
れ、それぞれの誘電層５３０内に閉じこめられる。
【０１４４】図３５に示される構成では、埋め込みビッ
トライン４６０は"真ビットライン"であり、コンデンサ
５２０上に配置される金属ビットライン４９０は"補ビ
ットライン"である。図３５に示される構造は、オープ
ン／折りたたみ式構造を生成し、真及び補のビットライ
ンの両方の電圧が変化する。
トライン４６０は"真ビットライン"であり、コンデンサ
５２０上に配置される金属ビットライン４９０は"補ビ
ットライン"である。図３５に示される構造は、オープ
ン／折りたたみ式構造を生成し、真及び補のビットライ
ンの両方の電圧が変化する。
【０１４５】コンデンサ・プレート５３５が全てのセル
に共通である図３４のオープン構造に比較して、図３５
のオープン／折りたたみ式構造では、各セルが別々のコ
ンデンサ・プレート５３５を有する。オープン／折りた
たみ式構造では、別々のコンデンサ・プレート５３５が
一緒に接続される。図３５のオープン／折りたたみ式構
造において、相互接続されるコンデンサ・プレート５３
５は、ビットラインに平行であり、補ビットラインを形
成する。図５１に関連して述べられる第３の構造は、折
りたたみ式構造として参照され、各セルを通過する２つ
のワードラインが、ピラーの周囲に互いの上に配置さ
れ、各セルにおいて一方のワードラインが能動的で、他
方は受動的である。
に共通である図３４のオープン構造に比較して、図３５
のオープン／折りたたみ式構造では、各セルが別々のコ
ンデンサ・プレート５３５を有する。オープン／折りた
たみ式構造では、別々のコンデンサ・プレート５３５が
一緒に接続される。図３５のオープン／折りたたみ式構
造において、相互接続されるコンデンサ・プレート５３
５は、ビットラインに平行であり、補ビットラインを形
成する。図５１に関連して述べられる第３の構造は、折
りたたみ式構造として参照され、各セルを通過する２つ
のワードラインが、ピラーの周囲に互いの上に配置さ
れ、各セルにおいて一方のワードラインが能動的で、他
方は受動的である。
【０１４６】オープン／折りたたみ式構造は、コンデン
サに記憶される同一の電荷量に対して、２倍のセンス電
圧を提供する。このことは、特に小サイズへの小型化に
伴い、静電容量値が低下し続けるので、小電圧をセンス
する上で有利である。オープン／折りたたみ式構造１２
０（図６）はまた、耐ノイズ性を向上させる。ノイズは
しばしば、図７の純粋にオープンなビットライン設計１
５０にとって、欠点となる。オープン／折りたたみ式構
造については、T．Hamamoto、Y．Morooka、M．Asakur
a、及びH．ASICによる"Cell-plate-line and bit-line
complementarily-sensed（CBCS）architecture for ult
ra low-power non-destructive DRAMs"、1995、Symposi
um on VLSI Circuits Digest of Technical Papers、
p．79で論じられている（以下ではHamamotoとして参照
する）。
サに記憶される同一の電荷量に対して、２倍のセンス電
圧を提供する。このことは、特に小サイズへの小型化に
伴い、静電容量値が低下し続けるので、小電圧をセンス
する上で有利である。オープン／折りたたみ式構造１２
０（図６）はまた、耐ノイズ性を向上させる。ノイズは
しばしば、図７の純粋にオープンなビットライン設計１
５０にとって、欠点となる。オープン／折りたたみ式構
造については、T．Hamamoto、Y．Morooka、M．Asakur
a、及びH．ASICによる"Cell-plate-line and bit-line
complementarily-sensed（CBCS）architecture for ult
ra low-power non-destructive DRAMs"、1995、Symposi
um on VLSI Circuits Digest of Technical Papers、
p．79で論じられている（以下ではHamamotoとして参照
する）。
【０１４７】プレーナ技術を使用する従来の折りたたみ
式、またはオープン／折りたたみ式構造では、セル面積
が追加のワードライン（折りたたみ式構造内を通過する
ワードライン）により、或いは（オープン／折りたたみ
式構造における）別々のコンデンサ・プレート間の接続
により、増加される。本発明の垂直セルでは、受動ワー
ドラインまたは別々のコンデンサ・プレートが容易にア
クセス可能であり、セル面積を増加しない。
式、またはオープン／折りたたみ式構造では、セル面積
が追加のワードライン（折りたたみ式構造内を通過する
ワードライン）により、或いは（オープン／折りたたみ
式構造における）別々のコンデンサ・プレート間の接続
により、増加される。本発明の垂直セルでは、受動ワー
ドラインまたは別々のコンデンサ・プレートが容易にア
クセス可能であり、セル面積を増加しない。
【０１４８】トレンチ・コンデンサを有するメモリ素
子：本発明の別の実施例では、深いトレンチ・コンデン
サが、図３６に示されるアレイ５４０のメモリ・セル・
ピラーの下方に提供される。このアレイ５４０は、前述
のアレイと類似である。垂直トランジスタを伝達素子と
して使用することにより、メモリ・セル５４５の横方向
面積の増加を防止する。
子：本発明の別の実施例では、深いトレンチ・コンデン
サが、図３６に示されるアレイ５４０のメモリ・セル・
ピラーの下方に提供される。このアレイ５４０は、前述
のアレイと類似である。垂直トランジスタを伝達素子と
して使用することにより、メモリ・セル５４５の横方向
面積の増加を防止する。
【０１４９】垂直トランジスタを使用することにより、
ビットライン電圧を低減したり、メモリ・セルの横方向
面積を増加することなしに、各トランジスタのゲート長
が、低漏洩を獲得するために好適な値に維持される。更
に、深いトレンチ・コンデンサが垂直トランジスタの直
下に設けられるので、追加の面積が消費されない。
ビットライン電圧を低減したり、メモリ・セルの横方向
面積を増加することなしに、各トランジスタのゲート長
が、低漏洩を獲得するために好適な値に維持される。更
に、深いトレンチ・コンデンサが垂直トランジスタの直
下に設けられるので、追加の面積が消費されない。
【０１５０】トレンチ・コンデンサを有する各メモリ・
セル５４５は、図５に示される１トランジスタ、１コン
デンサのＤＲＡＭセル１００として使用される。メモリ
・セル・アレイのピラーは、オープン・ビットライン構
造、または２重ビットラインを用いるオープン／折りた
たみ式構造のいずれかにおいて、各々が４Ｆ2のサイズ
を有するメモリ・セルを形成する前述の工程により形成
される。ワードライン間のセルは長さΔだけ分離され、
ここでΔは例えば約０．１Ｆ〜０．２Ｆである。
セル５４５は、図５に示される１トランジスタ、１コン
デンサのＤＲＡＭセル１００として使用される。メモリ
・セル・アレイのピラーは、オープン・ビットライン構
造、または２重ビットラインを用いるオープン／折りた
たみ式構造のいずれかにおいて、各々が４Ｆ2のサイズ
を有するメモリ・セルを形成する前述の工程により形成
される。ワードライン間のセルは長さΔだけ分離され、
ここでΔは例えば約０．１Ｆ〜０．２Ｆである。
【０１５１】各トレンチ・コンデンサは、メモリ・セル
・アレイの各ピラーの底部を取り巻く。図２７のアレイ
５００同様、アレイ５４０の各セル５４５は、埋め込み
添加領域を有し、これは垂直トランジスタのソースまた
はドレインとして作用する。便宜上、高濃度添加領域が
埋め込みソース領域４０５として参照される。埋め込み
ソース領域４０５は、トレンチ・コンデンサの電荷記憶
ノードとして作用する。各トランジスタのソースは、他
のトランジスタのソースから分離される。
・アレイの各ピラーの底部を取り巻く。図２７のアレイ
５００同様、アレイ５４０の各セル５４５は、埋め込み
添加領域を有し、これは垂直トランジスタのソースまた
はドレインとして作用する。便宜上、高濃度添加領域が
埋め込みソース領域４０５として参照される。埋め込み
ソース領域４０５は、トレンチ・コンデンサの電荷記憶
ノードとして作用する。各トランジスタのソースは、他
のトランジスタのソースから分離される。
【０１５２】垂直トランジスタを形成する詳細について
は、前述した通りである。更に、前述の変化も適用可能
である。例えば、ピラー本体が下方の基板２３５と電気
的に接触しても、しなくてもよい。浮遊トランジスタ本
体を形成するトランジスタまたはピラー本体の分離は、
ソースをピラーのフットプリント全体の下に完全に形成
するのではなしに、達成される。
は、前述した通りである。更に、前述の変化も適用可能
である。例えば、ピラー本体が下方の基板２３５と電気
的に接触しても、しなくてもよい。浮遊トランジスタ本
体を形成するトランジスタまたはピラー本体の分離は、
ソースをピラーのフットプリント全体の下に完全に形成
するのではなしに、達成される。
【０１５３】或いは、２重トレンチのエッチングの深さ
が、ワードライン２２５間の各ピラー２３０の基部にお
いて高添加ソース領域４０５を分離するのに十分である
限り、浮遊トランジスタ本体のために、ソースが全ての
エッチング工程以前に、好適に添加された基板内への打
ち込みにより形成されてもよい。ここで基板はエピタキ
シャル層を含み得る。
が、ワードライン２２５間の各ピラー２３０の基部にお
いて高添加ソース領域４０５を分離するのに十分である
限り、浮遊トランジスタ本体のために、ソースが全ての
エッチング工程以前に、好適に添加された基板内への打
ち込みにより形成されてもよい。ここで基板はエピタキ
シャル層を含み得る。
【０１５４】トレンチ・コンデンサは、各ピラーの基部
の周囲に付着される、酸窒化物膜などの誘電材料を含
む。高濃度添加ポリシリコンなどのプレート電極材料
が、ピラー間のマトリックス内に付着され、ソース領域
の頂部の少し下まで引き込まされる。このプレート電極
は、アレイ内の全てのピラーに共通であってよい（オー
プン構造）。或いは、プレート電極は、共通のビットラ
インに沿うピラーのみに作用するように、エッチングに
より分離される（オープン／折りたたみ式構造）。プレ
ート電極材料はまた、抵抗を低減するためにケイ化（si
licide）されてもよい。
の周囲に付着される、酸窒化物膜などの誘電材料を含
む。高濃度添加ポリシリコンなどのプレート電極材料
が、ピラー間のマトリックス内に付着され、ソース領域
の頂部の少し下まで引き込まされる。このプレート電極
は、アレイ内の全てのピラーに共通であってよい（オー
プン構造）。或いは、プレート電極は、共通のビットラ
インに沿うピラーのみに作用するように、エッチングに
より分離される（オープン／折りたたみ式構造）。プレ
ート電極材料はまた、抵抗を低減するためにケイ化（si
licide）されてもよい。
【０１５５】伝達素子（すなわち垂直トランジスタ）が
形成される各ピラーの中央部分は、例えば熱的に成長さ
れる二酸化ケイ素などのゲート誘電体２７０により取り
囲まれる。図４１に示されるように、このゲート誘電体
２７０は、各ピラーの上部及び基部の２つの高添加領域
間に伸びる。導電性のゲート材料２７５、例えばケイ化
された、またはケイ化されない、高添加ポリシリコン
が、アレイ上に付着され、アレイの各行またはワードラ
イン２２５に沿ってピラーを接続する。ワードライン２
２５はビットライン２２０と直交する。
形成される各ピラーの中央部分は、例えば熱的に成長さ
れる二酸化ケイ素などのゲート誘電体２７０により取り
囲まれる。図４１に示されるように、このゲート誘電体
２７０は、各ピラーの上部及び基部の２つの高添加領域
間に伸びる。導電性のゲート材料２７５、例えばケイ化
された、またはケイ化されない、高添加ポリシリコン
が、アレイ上に付着され、アレイの各行またはワードラ
イン２２５に沿ってピラーを接続する。ワードライン２
２５はビットライン２２０と直交する。
【０１５６】アレイ内のピラーは、ビットライン方向と
ワードライン方向の僅かに異なる距離Δだけ、分離され
得る。これはゲート材料２７５が、リソグラフィなしに
ＲＩＥエッチングだけにより、例えばピラーのエッジに
沿ってポリシリコン・スペーサを形成し、それらを取り
囲むことにより、ワードライン２２５間で分離されるこ
とを可能にする。ピラーが両方向に等間隔に配置される
場合、ゲート材料を所望の方向に分離するために、追加
のマスクが使用され得る。
ワードライン方向の僅かに異なる距離Δだけ、分離され
得る。これはゲート材料２７５が、リソグラフィなしに
ＲＩＥエッチングだけにより、例えばピラーのエッジに
沿ってポリシリコン・スペーサを形成し、それらを取り
囲むことにより、ワードライン２２５間で分離されるこ
とを可能にする。ピラーが両方向に等間隔に配置される
場合、ゲート材料を所望の方向に分離するために、追加
のマスクが使用され得る。
【０１５７】基本セル設計を示すために、以下ではオー
プン・ビットライン構造の場合の注釈付きのプロセス・
フローについて述べる。オープン／折りたたみ式設計に
おいて必要な変更については、適宜プロセス・フロー内
で述べることにする。ここで、このプロセス・フロー内
でリストされる特定の材料は、前述された等価な材料に
より置換され得るものである。例えば、他の誘電体及び
導電材料が、ゲート酸化物２７０または酸化物充填材２
５０として、及びポリシリコン・ゲート２７５またはス
トラップ４６０として代用され得る。
プン・ビットライン構造の場合の注釈付きのプロセス・
フローについて述べる。オープン／折りたたみ式設計に
おいて必要な変更については、適宜プロセス・フロー内
で述べることにする。ここで、このプロセス・フロー内
でリストされる特定の材料は、前述された等価な材料に
より置換され得るものである。例えば、他の誘電体及び
導電材料が、ゲート酸化物２７０または酸化物充填材２
５０として、及びポリシリコン・ゲート２７５またはス
トラップ４６０として代用され得る。
【０１５８】１）図３６及び図３７に示されるように、
図１７及び図１８に関連して前述された工程と類似の工
程が、実施される。特に、薄いパッド酸化物層及び厚い
窒化物層が、ウエハにわたり付着される。フォトレジス
トが、アレイ領域にわたり、平行なライン５５０にパタ
ーニングされる。これらのライン５５０は、幅Ｆ及び相
互間隔Ｆを有し、ビットライン方向３１４に沿ってピラ
ーを定義する。
図１７及び図１８に関連して前述された工程と類似の工
程が、実施される。特に、薄いパッド酸化物層及び厚い
窒化物層が、ウエハにわたり付着される。フォトレジス
トが、アレイ領域にわたり、平行なライン５５０にパタ
ーニングされる。これらのライン５５０は、幅Ｆ及び相
互間隔Ｆを有し、ビットライン方向３１４に沿ってピラ
ーを定義する。
【０１５９】フォトレジスト・ライン５５０が正規の位
置に設けられると、窒化物層及びパッド酸化物層がエッ
チングされ、窒化物ストリップ２９０及びパッド酸化物
ストリップ４５０が形成される（図１７及び図１８）。
このエッチングは、ビットライン方向３１４に沿って、
平行な窒化物ラインまたはストリップ２９０を形成す
る。各窒化物ストリップは幅Ｆを有し、互いに距離Ｆだ
け分離される。窒化物ストリップ２９０は、続くＳｉ基
板２３５の深いエッチングのためのマスクとして機能す
る。
置に設けられると、窒化物層及びパッド酸化物層がエッ
チングされ、窒化物ストリップ２９０及びパッド酸化物
ストリップ４５０が形成される（図１７及び図１８）。
このエッチングは、ビットライン方向３１４に沿って、
平行な窒化物ラインまたはストリップ２９０を形成す
る。各窒化物ストリップは幅Ｆを有し、互いに距離Ｆだ
け分離される。窒化物ストリップ２９０は、続くＳｉ基
板２３５の深いエッチングのためのマスクとして機能す
る。
【０１６０】オープン／折りたたみ式設計が所望される
場合、フォトレジスト・ライン５５０間のＳｉ自身もま
た、約０．５μｍエッチングされる。これはビットライ
ン方向３１４の最終的なピラーの高さを、ワードライン
方向３１２よりも深くなるように固定する。
場合、フォトレジスト・ライン５５０間のＳｉ自身もま
た、約０．５μｍエッチングされる。これはビットライ
ン方向３１４の最終的なピラーの高さを、ワードライン
方向３１２よりも深くなるように固定する。
【０１６１】２）ピラーの画定は、窒化物ストリップ２
９０を、以前のフォトレジスト・ライン５５０に垂直な
フォトレジスト・ライン５５２に従いエッチングし、パ
ターニングすることにより完了される。フォトレジスト
・ライン５５２の幅はＦであり、ライン間隔５５５はＦ
＋Δである。ここでΔは約０．２Ｆのオーダである。こ
の追加の距離Δは、リソグラフィの必要なしに、ピラー
２３０の周囲に形成されるゲート２７５が、ワードライ
ン２２５間で短絡するのを阻止する。フォトレジスト５
５２が除去された後の結果のマスク・パターンは、図３
６に示されるように、Ｓｉ基板２３５上のほぼ正方形の
窒化物アイランド２４５のアレイである。
９０を、以前のフォトレジスト・ライン５５０に垂直な
フォトレジスト・ライン５５２に従いエッチングし、パ
ターニングすることにより完了される。フォトレジスト
・ライン５５２の幅はＦであり、ライン間隔５５５はＦ
＋Δである。ここでΔは約０．２Ｆのオーダである。こ
の追加の距離Δは、リソグラフィの必要なしに、ピラー
２３０の周囲に形成されるゲート２７５が、ワードライ
ン２２５間で短絡するのを阻止する。フォトレジスト５
５２が除去された後の結果のマスク・パターンは、図３
６に示されるように、Ｓｉ基板２３５上のほぼ正方形の
窒化物アイランド２４５のアレイである。
【０１６２】３）図３７に示されるように、深いトレン
チ５５５をエッチングするためにＲＩＥが使用され、窒
化物の正方形状またはアイランド２４５をマスキング材
料として使用する。この工程は図１７に関連して上述し
た工程と類似であり、そこでは窒化物ストリップ２９０
が、図３７の窒化物アイランド２４５の代わりに、マス
クとして使用された。この場合、すなわち窒化物アイラ
ンド２４５がマスクとして使用される場合、エッチング
により、パッド酸化物アイランド４７２及び窒化物アイ
ランド２４５が形成され、基板２３５がエッチングされ
て、ピラー２３０が形成される。エッチングの深さ５６
０は、垂直ＦＥＴ及びトレンチ・コンデンサの両者を、
各ピラー２３０の高さに沿って形成することを可能にす
るために、約９μｍである。必要とされる正確な深さ
は、確実なメモリ機能のために必要な静電容量により決
定される。
チ５５５をエッチングするためにＲＩＥが使用され、窒
化物の正方形状またはアイランド２４５をマスキング材
料として使用する。この工程は図１７に関連して上述し
た工程と類似であり、そこでは窒化物ストリップ２９０
が、図３７の窒化物アイランド２４５の代わりに、マス
クとして使用された。この場合、すなわち窒化物アイラ
ンド２４５がマスクとして使用される場合、エッチング
により、パッド酸化物アイランド４７２及び窒化物アイ
ランド２４５が形成され、基板２３５がエッチングされ
て、ピラー２３０が形成される。エッチングの深さ５６
０は、垂直ＦＥＴ及びトレンチ・コンデンサの両者を、
各ピラー２３０の高さに沿って形成することを可能にす
るために、約９μｍである。必要とされる正確な深さ
は、確実なメモリ機能のために必要な静電容量により決
定される。
【０１６３】ビットライン方向３１４だけに沿うトレン
チ・ラインである図１７のビットライン・トレンチ２１
０と比較して、より深いトレンチ５５５は、ビットライ
ン間及びワードライン間の両方に形成される。従って、
ビットライン及びワードラインの両方に沿う断面が、図
３７に示されるように同一となる。
チ・ラインである図１７のビットライン・トレンチ２１
０と比較して、より深いトレンチ５５５は、ビットライ
ン間及びワードライン間の両方に形成される。従って、
ビットライン及びワードラインの両方に沿う断面が、図
３７に示されるように同一となる。
【０１６４】オープン／折りたたみ式構造では、ビット
ラインに沿うＳｉ基板２３５が工程１でエッチングされ
（図１７に類似）、ピラーのビットライン側の最終的な
深さがワードライン側よりも深く、この偏りが深いトレ
ンチのエッチングの間に、下方にそのまま続く。例え
ば、より深いビットライン・トレンチ、すなわちビット
ライン方向３１４に平行なトレンチの最終的な深さは、
ワードライン・トレンチの深さよりも約０．５μｍ深
い。
ラインに沿うＳｉ基板２３５が工程１でエッチングされ
（図１７に類似）、ピラーのビットライン側の最終的な
深さがワードライン側よりも深く、この偏りが深いトレ
ンチのエッチングの間に、下方にそのまま続く。例え
ば、より深いビットライン・トレンチ、すなわちビット
ライン方向３１４に平行なトレンチの最終的な深さは、
ワードライン・トレンチの深さよりも約０．５μｍ深
い。
【０１６５】４）ソース外方拡散材料４６０、例えばＡ
ＳＧなどの高添加酸化物が、ウエハ上に付着され、トレ
ンチ５５５の側壁を被覆する。ＡＳＧ層４６０が次にエ
ッチバックされ、ＡＳＧ材料４６０が側壁の下方の部分
の上、及び可能性としてトレンチ５５５の底面上にだけ
残される。例えば、ＡＳＧ４６０がトレンチ５５５の上
部側壁から除去され、それによりＡＳＧが垂直ＦＥＴの
所望のソース領域の頂部までのみ、すなわち各ピラー２
３０の頂部から約０．５μｍの深さ５６５まで残され
る。
ＳＧなどの高添加酸化物が、ウエハ上に付着され、トレ
ンチ５５５の側壁を被覆する。ＡＳＧ層４６０が次にエ
ッチバックされ、ＡＳＧ材料４６０が側壁の下方の部分
の上、及び可能性としてトレンチ５５５の底面上にだけ
残される。例えば、ＡＳＧ４６０がトレンチ５５５の上
部側壁から除去され、それによりＡＳＧが垂直ＦＥＴの
所望のソース領域の頂部までのみ、すなわち各ピラー２
３０の頂部から約０．５μｍの深さ５６５まで残され
る。
【０１６６】５）ウエハが高温で素早くアニールされ、
ＡＳＧ４６０から一部のＡｓがピラー側壁内に侵入す
る。このｎ＋層の侵入は、ピラーを完全に横断して広が
らないように制御できる。このことがトランジスタ本体
を下方の基板２３５と接触維持する。ｎ＋拡散領域４０
５は、垂直ＦＥＴのソース（またはアプリケーションに
依存してドレイン）の他に、図５に示される、続いて形
成されるトレンチ・コンデンサのための電荷記憶ノード
１１０も形成する。
ＡＳＧ４６０から一部のＡｓがピラー側壁内に侵入す
る。このｎ＋層の侵入は、ピラーを完全に横断して広が
らないように制御できる。このことがトランジスタ本体
を下方の基板２３５と接触維持する。ｎ＋拡散領域４０
５は、垂直ＦＥＴのソース（またはアプリケーションに
依存してドレイン）の他に、図５に示される、続いて形
成されるトレンチ・コンデンサのための電荷記憶ノード
１１０も形成する。
【０１６７】６）図３８に示されるように、ＡＳＧ４６
０が除去され、トレンチが約０．２５μｍの追加の深さ
５７０のために、僅かに深くエッチングされる。これは
各ピラー２３０のｎ＋領域４０５を分離する。すなわ
ち、各ピラー２３０は、全ての側から拡散される自身の
分離したｎ＋領域４０５を有する。
０が除去され、トレンチが約０．２５μｍの追加の深さ
５７０のために、僅かに深くエッチングされる。これは
各ピラー２３０のｎ＋領域４０５を分離する。すなわ
ち、各ピラー２３０は、全ての側から拡散される自身の
分離したｎ＋領域４０５を有する。
【０１６８】更に、異なるピラー２３０の記憶ノード４
０５間の適正な分離を保証するために、高添加Ｐタイプ
打ち込みが実施され、トレンチ５５５の底部にフィール
ド分離領域５７５を形成する。或いは、この分離は、別
の付着材料からの外方拡散により、またはｐ-／ｐ+エピ
タキシャル基板ウエハを使用することにより、形成する
こともできる。
０５間の適正な分離を保証するために、高添加Ｐタイプ
打ち込みが実施され、トレンチ５５５の底部にフィール
ド分離領域５７５を形成する。或いは、この分離は、別
の付着材料からの外方拡散により、またはｐ-／ｐ+エピ
タキシャル基板ウエハを使用することにより、形成する
こともできる。
【０１６９】７）図３９に示されるように、トレンチ５
５５内にＯＮＯ膜５８０を成長することにより、トレン
チ・コンデンサ５７８が形成される。次に、ｎ＋ポリシ
リコン５８５がトレンチ５５５内に付着される。ＯＮＯ
５８０及びｎ＋ポリシリコン５８５層は、コンデンサ誘
電体及びプレート材料をそれぞれ形成する。これらの層
５８０、５８５は、例えばＲＩＥにより深さ５９０まで
掘り下げられる。この深さは、ｎ＋拡散領域４０５の頂
部の下方、約０．１μｍの距離である。
５５内にＯＮＯ膜５８０を成長することにより、トレン
チ・コンデンサ５７８が形成される。次に、ｎ＋ポリシ
リコン５８５がトレンチ５５５内に付着される。ＯＮＯ
５８０及びｎ＋ポリシリコン５８５層は、コンデンサ誘
電体及びプレート材料をそれぞれ形成する。これらの層
５８０、５８５は、例えばＲＩＥにより深さ５９０まで
掘り下げられる。この深さは、ｎ＋拡散領域４０５の頂
部の下方、約０．１μｍの距離である。
【０１７０】オープン・ビットラインの場合、このポリ
シリコン５８５がピラー２３０間のトレンチ格子全体を
充填し、接触のためにメモリ・アレイを越えて外側に広
がる。
シリコン５８５がピラー２３０間のトレンチ格子全体を
充填し、接触のためにメモリ・アレイを越えて外側に広
がる。
【０１７１】ポリシリコン充填材５８５は、全てのトレ
ンチ・コンデンサ５７８のプレートを形成するために、
固定電位、例えばグラウンドに保持される。基板２３５
もまたグラウンドに保持されるので、ｐ+フィールド分
離領域５７５にかかる明らかなバイアスは存在しない。
従って、隣接するピラー・コンデンサ間の漏洩は小さ
い。
ンチ・コンデンサ５７８のプレートを形成するために、
固定電位、例えばグラウンドに保持される。基板２３５
もまたグラウンドに保持されるので、ｐ+フィールド分
離領域５７５にかかる明らかなバイアスは存在しない。
従って、隣接するピラー・コンデンサ間の漏洩は小さ
い。
【０１７２】図４０は、オープン／折りたたみ式構造を
示し、ビットライン方向３１４及びワードライン方向３
１２に、異なる深さのトレンチを有する。ポリシリコン
充填材５８５（図３９）は、これらのトレンチの側壁上
にだけ並ぶ。これはＲＩＥ工程により、トレンチの底部
に付着するポリシリコンを除去することにより、達成さ
れる。これにより、ビットライン２２５間のポリシリコ
ンが切り離される。
示し、ビットライン方向３１４及びワードライン方向３
１２に、異なる深さのトレンチを有する。ポリシリコン
充填材５８５（図３９）は、これらのトレンチの側壁上
にだけ並ぶ。これはＲＩＥ工程により、トレンチの底部
に付着するポリシリコンを除去することにより、達成さ
れる。これにより、ビットライン２２５間のポリシリコ
ンが切り離される。
【０１７３】直交方向のトレンチの異なる深さにより、
ポリシリコン側壁が各ビットライン２２５に沿って残
る。これは補ビットライン５９５を形成し、アレイのエ
ッジにおいて接触される。この補ビットライン５９５の
高さは、工程１におけるバイアス・エッチング量、例え
ば０．５μｍにより決定され、ビットライン５９５の抵
抗を変化するために、０．５μｍから変化し得る。更
に、ポリシリコン５９５がケイ化されるか、或いは補ビ
ットライン５９５の抵抗を低減するために、ポリシリコ
ンの代わりに、タングステンなどの別の導電材料が使用
され得る。
ポリシリコン側壁が各ビットライン２２５に沿って残
る。これは補ビットライン５９５を形成し、アレイのエ
ッジにおいて接触される。この補ビットライン５９５の
高さは、工程１におけるバイアス・エッチング量、例え
ば０．５μｍにより決定され、ビットライン５９５の抵
抗を変化するために、０．５μｍから変化し得る。更
に、ポリシリコン５９５がケイ化されるか、或いは補ビ
ットライン５９５の抵抗を低減するために、ポリシリコ
ンの代わりに、タングステンなどの別の導電材料が使用
され得る。
【０１７４】全ての後続のアレイ処理工程は、オープン
及びオープン／折りたたみ式構造の場合において同一で
ある。従って、オープン構造だけについて、図面で示す
ことにする。
及びオープン／折りたたみ式構造の場合において同一で
ある。従って、オープン構造だけについて、図面で示す
ことにする。
【０１７５】８）図４１に示されるように、例えば約５
０ｎｍの厚さを有する障壁酸化物６００がウエハ上に付
着され、トレンチ５５５内に掘り下げられる。この酸化
物６００はｎ＋ポリシリコン・コンデンサ・プレート５
８５を覆い、それを、続いて形成される垂直ＦＥＴゲー
ト・ポリシリコン２７５から分離する。ここで、垂直Ｆ
ＥＴにおいてアンダラップが発生しないことを保証する
ために、ｎ＋拡散領域４０５が障壁酸化物６００を越え
て伸びる点に注意されたい。掘り下げ（recess）工程に
は、より平坦な障壁酸化物６００を達成するために、化
学研磨またはレジスト付着工程が含まれ得る。しかしな
がら、リソグラフィは必要とされない。
０ｎｍの厚さを有する障壁酸化物６００がウエハ上に付
着され、トレンチ５５５内に掘り下げられる。この酸化
物６００はｎ＋ポリシリコン・コンデンサ・プレート５
８５を覆い、それを、続いて形成される垂直ＦＥＴゲー
ト・ポリシリコン２７５から分離する。ここで、垂直Ｆ
ＥＴにおいてアンダラップが発生しないことを保証する
ために、ｎ＋拡散領域４０５が障壁酸化物６００を越え
て伸びる点に注意されたい。掘り下げ（recess）工程に
は、より平坦な障壁酸化物６００を達成するために、化
学研磨またはレジスト付着工程が含まれ得る。しかしな
がら、リソグラフィは必要とされない。
【０１７６】９）垂直ＦＥＴのゲート酸化物２７０が、
障壁酸化物６００上に位置する露出されたピラーの側壁
の周囲に成長される。
障壁酸化物６００上に位置する露出されたピラーの側壁
の周囲に成長される。
【０１７７】１０）実際の制御ゲート材料２７５（例え
ば、基板２３５及びピラー２３０がＰタイプの場合、添
加されたＮタイプ・ポリシリコン）は、ピラー２３０か
ら０．５Ｆをちょうど上回る厚さ６１０で付着される。
これにより、ポリシリコン・ゲート２７５が、ワードラ
インに沿って素子間で短絡される一方で（連続的な電気
接続を形成する）、ビットライン方向のより大きな間隔
により、続くＲＩＥエッチングにより、ワードライン間
で分離されることが保証される。
ば、基板２３５及びピラー２３０がＰタイプの場合、添
加されたＮタイプ・ポリシリコン）は、ピラー２３０か
ら０．５Ｆをちょうど上回る厚さ６１０で付着される。
これにより、ポリシリコン・ゲート２７５が、ワードラ
インに沿って素子間で短絡される一方で（連続的な電気
接続を形成する）、ビットライン方向のより大きな間隔
により、続くＲＩＥエッチングにより、ワードライン間
で分離されることが保証される。
【０１７８】１１）ゲート・スタック６１５の全ての層
（すなわち、ゲート酸化物層２７０及びゲート層２７
５）が、ＲＩＥエッチングされ、ワードラインを分離
し、ゲート・スタック６１５全体をピラーの頂部より僅
かに下まで掘り下げる。ゲート・スタック掘り下げのエ
ッチングの深さ６２０は、窒化物２４５とパッド酸化物
４７２の厚さの合計よりも僅かに大きい。
（すなわち、ゲート酸化物層２７０及びゲート層２７
５）が、ＲＩＥエッチングされ、ワードラインを分離
し、ゲート・スタック６１５全体をピラーの頂部より僅
かに下まで掘り下げる。ゲート・スタック掘り下げのエ
ッチングの深さ６２０は、窒化物２４５とパッド酸化物
４７２の厚さの合計よりも僅かに大きい。
【０１７９】図４２及び図４３に示されるように、最終
処理工程（これは、メモリ・アレイの外側の支持回路構
造の処理工程と統合される）は、ピラー２３０の上部に
配置される窒化物アイランド２４５を除去し、各ピラー
２３０上にｎ＋ドレイン領域２４０を打ち込み、各ビッ
トラインに沿って、ビットライン金属４９０を接続する
ことにより、完了する。ビットライン金属４９０はワー
ドラインに垂直である。図４０に示されるオープン／折
りたたみ式構造では、ビットライン金属４９０が"真ビ
ットライン"として作用し、各ピラーの下部側壁に埋め
込まれるポリシリコンの"補ビットライン"５９５と平行
である。
処理工程（これは、メモリ・アレイの外側の支持回路構
造の処理工程と統合される）は、ピラー２３０の上部に
配置される窒化物アイランド２４５を除去し、各ピラー
２３０上にｎ＋ドレイン領域２４０を打ち込み、各ビッ
トラインに沿って、ビットライン金属４９０を接続する
ことにより、完了する。ビットライン金属４９０はワー
ドラインに垂直である。図４０に示されるオープン／折
りたたみ式構造では、ビットライン金属４９０が"真ビ
ットライン"として作用し、各ピラーの下部側壁に埋め
込まれるポリシリコンの"補ビットライン"５９５と平行
である。
【０１８０】図４４に示されるように、各セルにより占
められる面積は、ピラー２３０の面積及びピラー２３０
間の間隔を含み、これは４Ｆ2よりも僅かに大きい。追
加面積は、ワードラインを分離するために必要なΔによ
る。このΔはリソグラフィック公差が許容するほど小さ
い。また、サブ・リソグラフィック技術を使用する場
合、真に４Ｆ2の、またはそれよりも小さいセルを獲得
することも可能である。
められる面積は、ピラー２３０の面積及びピラー２３０
間の間隔を含み、これは４Ｆ2よりも僅かに大きい。追
加面積は、ワードラインを分離するために必要なΔによ
る。このΔはリソグラフィック公差が許容するほど小さ
い。また、サブ・リソグラフィック技術を使用する場
合、真に４Ｆ2の、またはそれよりも小さいセルを獲得
することも可能である。
【０１８１】図７に概要が示される上述のオープン・ビ
ットライン構造の場合、トレンチ・コンデンサ５７８の
ポリシリコン・コンデンサ・プレート５８５が、アレイ
内の全てのセルに対して共通である。例えば、共通コン
デンサ・プレート５８５は、グラウンドなどの一定の電
圧に保持される。金属４９０により、これは標準のオー
プン・ビットライン構造を生成し、そこでは金属４９０
がピラーの頂部を接続し、ビットラインとして作用し、
ポリシリコン・ゲート２７５がワードラインとして作用
する。ここで電荷が各ピラー内のｎ＋拡散４０５上に記
憶され、ｎ＋拡散領域４０５が互いに分離される点に注
意されたい。従って、各ピラー２３０は自身のｎ＋拡散
領域４０５を有し、これが全ての隣接するピラーのｎ＋
拡散領域４０５から分離される。
ットライン構造の場合、トレンチ・コンデンサ５７８の
ポリシリコン・コンデンサ・プレート５８５が、アレイ
内の全てのセルに対して共通である。例えば、共通コン
デンサ・プレート５８５は、グラウンドなどの一定の電
圧に保持される。金属４９０により、これは標準のオー
プン・ビットライン構造を生成し、そこでは金属４９０
がピラーの頂部を接続し、ビットラインとして作用し、
ポリシリコン・ゲート２７５がワードラインとして作用
する。ここで電荷が各ピラー内のｎ＋拡散４０５上に記
憶され、ｎ＋拡散領域４０５が互いに分離される点に注
意されたい。従って、各ピラー２３０は自身のｎ＋拡散
領域４０５を有し、これが全ての隣接するピラーのｎ＋
拡散領域４０５から分離される。
【０１８２】或いは、ピラーの基部においてトレンチ・
コンデンサを形成するｎ＋拡散４０５及びｎ＋ポリシリ
コン５８５の役割が、反転されてもよい。この場合、ｎ
＋拡散４０５が相互接続され、コンデンサ・プレートと
して作用し、電荷が各ピラーを取り囲む個々のｎ＋ポリ
シリコン側壁５８５上に記憶される。この場合、各ピラ
ーのｎ＋ポリシリコン５８５が、アレイ内の他のピラー
のｎ＋ポリシリコンから分離される。
コンデンサを形成するｎ＋拡散４０５及びｎ＋ポリシリ
コン５８５の役割が、反転されてもよい。この場合、ｎ
＋拡散４０５が相互接続され、コンデンサ・プレートと
して作用し、電荷が各ピラーを取り囲む個々のｎ＋ポリ
シリコン側壁５８５上に記憶される。この場合、各ピラ
ーのｎ＋ポリシリコン５８５が、アレイ内の他のピラー
のｎ＋ポリシリコンから分離される。
【０１８３】図４０に示されるオープン／折りたたみ式
構造では、ポリシリコン・コンデンサ・プレート５９５
がアレイ全体の全てのセルに共通ではなく、各ビットラ
イン列に沿ってのみ、共通である。オープン／折りたた
み式構造では、埋め込みポリシリコン・スペーサ５９５
が"補ビットライン"として機能し、ピラーの上部の金属
ビットライン４９０（図４３）が"真ビットライン"であ
る。
構造では、ポリシリコン・コンデンサ・プレート５９５
がアレイ全体の全てのセルに共通ではなく、各ビットラ
イン列に沿ってのみ、共通である。オープン／折りたた
み式構造では、埋め込みポリシリコン・スペーサ５９５
が"補ビットライン"として機能し、ピラーの上部の金属
ビットライン４９０（図４３）が"真ビットライン"であ
る。
【０１８４】hamamotoにより論じられるように、オープ
ン／折りたたみ式構造では、真及び補のビットラインの
両者上の電圧が変化し、コンデンサに記憶される同量の
電荷に対して、２倍のセンス電圧を提供する。これは有
利であり、感度を増加する。静電容量値は小サイズへの
小型化に伴い低下し続け、小型化されたコンデンサに記
憶される電荷は低減する。オープン／折りたたみ式構造
は、コンデンサに記憶されるこれらの、より小さなゲー
ト電荷の正しいセンシングを可能にする。オープン／折
りたたみ式構造はまた、純粋にオープンなビットライン
設計において、しばしば欠点として引用される耐ノイズ
性を向上させる。
ン／折りたたみ式構造では、真及び補のビットラインの
両者上の電圧が変化し、コンデンサに記憶される同量の
電荷に対して、２倍のセンス電圧を提供する。これは有
利であり、感度を増加する。静電容量値は小サイズへの
小型化に伴い低下し続け、小型化されたコンデンサに記
憶される電荷は低減する。オープン／折りたたみ式構造
は、コンデンサに記憶されるこれらの、より小さなゲー
ト電荷の正しいセンシングを可能にする。オープン／折
りたたみ式構造はまた、純粋にオープンなビットライン
設計において、しばしば欠点として引用される耐ノイズ
性を向上させる。
【０１８５】図４５及び図４６は、折りたたみ式ビット
ライン構造の別の実施例のビットライン方向に沿う断面
図である。図６は、従来の折りたたみ式ビットライン構
造である。これは前述のトレンチ・コンデンサを有する
ＤＲＡＭのプロセス・フローを発展させることにより達
成される。図４５及び図４６は、折りたたみ式ビットラ
イン構造内に構成されるセル・アレイの隣接ビットライ
ン７００、７０５の断面図を示す。折りたたみ式実施例
では、２つのトランジスタが深いトレンチ記憶コンデン
サ上において、各ピラー２３０の上部に形成される。
ライン構造の別の実施例のビットライン方向に沿う断面
図である。図６は、従来の折りたたみ式ビットライン構
造である。これは前述のトレンチ・コンデンサを有する
ＤＲＡＭのプロセス・フローを発展させることにより達
成される。図４５及び図４６は、折りたたみ式ビットラ
イン構造内に構成されるセル・アレイの隣接ビットライ
ン７００、７０５の断面図を示す。折りたたみ式実施例
では、２つのトランジスタが深いトレンチ記憶コンデン
サ上において、各ピラー２３０の上部に形成される。
【０１８６】各ピラー２３０に対して、一方のトランジ
スタが、コンデンサに記憶される電荷をアクセスする"
能動"伝達素子として作用し、他方のトランジスタは"受
動"ダミー・トランジスタである。図４５では、上部ト
ランジスタ７１５が能動的で、下部トランジスタ７１７
が受動的である。図４６は、図４５のビットライン７０
０に隣接するビットライン７０５を示す。図４６では、
下部トランジスタ７２０が能動的で、上部トランジスタ
７２２が受動的である。従って、（各ピラー２３０を横
断する）各セルの２つのポリシリコン・ワードラインの
一方（図４５の７２０及び図４６の７２５）だけが、セ
ルをアクセス可能な"能動"ワードラインであり、他のワ
ードライン（図４５の７３０及び図４６の７３５）は、
通過するだけで、セルに影響を与えない"受動"ワードラ
インである。
スタが、コンデンサに記憶される電荷をアクセスする"
能動"伝達素子として作用し、他方のトランジスタは"受
動"ダミー・トランジスタである。図４５では、上部ト
ランジスタ７１５が能動的で、下部トランジスタ７１７
が受動的である。図４６は、図４５のビットライン７０
０に隣接するビットライン７０５を示す。図４６では、
下部トランジスタ７２０が能動的で、上部トランジスタ
７２２が受動的である。従って、（各ピラー２３０を横
断する）各セルの２つのポリシリコン・ワードラインの
一方（図４５の７２０及び図４６の７２５）だけが、セ
ルをアクセス可能な"能動"ワードラインであり、他のワ
ードライン（図４５の７３０及び図４６の７３５）は、
通過するだけで、セルに影響を与えない"受動"ワードラ
インである。
【０１８７】隣接するピラー・ビットライン列上で能動
的なトランジスタ７１５、７２０（すなわち、上部素子
または下部素子）を交互に形成することにより、セル・
サイズを通常の４Ｆ平方より増加することなしに、折り
たたみ式ビットライン構造が達成される。図４５及び図
４６では、ビットライン方向３１４に平行に断面図が描
かれており、全ての能動素子は上部または下部ワードラ
イン上に存在する。それに対して、（後述のプロセス・
フローに伴う）図４７乃至図５０に示されるワードライ
ン方向３１２に沿う断面図は、能動素子が各ワードライ
ンに沿う上部位置及び下部位置の間で交互に入れ替わ
る。
的なトランジスタ７１５、７２０（すなわち、上部素子
または下部素子）を交互に形成することにより、セル・
サイズを通常の４Ｆ平方より増加することなしに、折り
たたみ式ビットライン構造が達成される。図４５及び図
４６では、ビットライン方向３１４に平行に断面図が描
かれており、全ての能動素子は上部または下部ワードラ
イン上に存在する。それに対して、（後述のプロセス・
フローに伴う）図４７乃至図５０に示されるワードライ
ン方向３１２に沿う断面図は、能動素子が各ワードライ
ンに沿う上部位置及び下部位置の間で交互に入れ替わ
る。
【０１８８】交互に入れ替わる能動素子及び受動素子を
有するこのピラー構造を形成するために、オープン・ビ
ットライン構造に対応して、図３６乃至図４４に関連し
て上述されたプロセス工程１乃至８が継続される。単一
のトランジスタの代わりに、トレンチ・コンデンサ上に
２つのトランジスタが形成されるので、ピラーを画定す
るために、工程３で実施される深いトレンチのエッチン
グが、約０．５μｍ増加され、より長いピラー高さを持
つようにする。これは追加のトランジスタ・ゲート長を
収容するためである。工程３でのこの深いエッチングを
除き、プロセス・フローは前述の工程１乃至８と同一で
ある。
有するこのピラー構造を形成するために、オープン・ビ
ットライン構造に対応して、図３６乃至図４４に関連し
て上述されたプロセス工程１乃至８が継続される。単一
のトランジスタの代わりに、トレンチ・コンデンサ上に
２つのトランジスタが形成されるので、ピラーを画定す
るために、工程３で実施される深いトレンチのエッチン
グが、約０．５μｍ増加され、より長いピラー高さを持
つようにする。これは追加のトランジスタ・ゲート長を
収容するためである。工程３でのこの深いエッチングを
除き、プロセス・フローは前述の工程１乃至８と同一で
ある。
【０１８９】工程８の後、処理は次のように、すなわち
工程９乃至１１の代わりに、プライム符号付きの以下の
工程が実施される。
工程９乃至１１の代わりに、プライム符号付きの以下の
工程が実施される。
【０１９０】９'）図４７、すなわちワードライン方向
３１２に沿う断面図に示されるように、ＡＳＧ７４０の
層がウエハ上に付着される。ＡＳＧ層７４０はトレンチ
内へ掘り下げられ、下部トランジスタ形成位置の頂部ま
で延びるようにされる。ＡＳＧ７４０は２重の機能を果
たす。第１に、続く高温プロセスの間に、ＡＳＧ層７４
０からの一部のＡｓがピラー２３０内に拡散する。これ
が深いトレンチ・コンデンサ７５０を、上部能動トラン
ジスタのソース７５５（図４８）に接続する。第２に、
ＡＳＧ層７４０は、図４５のワードライン・ポリシリコ
ン７３０（及び図４６の７２５）と、１つ置きのピラー
上に配置される隣接する下部ダミー素子との間の静電容
量を減少する。
３１２に沿う断面図に示されるように、ＡＳＧ７４０の
層がウエハ上に付着される。ＡＳＧ層７４０はトレンチ
内へ掘り下げられ、下部トランジスタ形成位置の頂部ま
で延びるようにされる。ＡＳＧ７４０は２重の機能を果
たす。第１に、続く高温プロセスの間に、ＡＳＧ層７４
０からの一部のＡｓがピラー２３０内に拡散する。これ
が深いトレンチ・コンデンサ７５０を、上部能動トラン
ジスタのソース７５５（図４８）に接続する。第２に、
ＡＳＧ層７４０は、図４５のワードライン・ポリシリコ
ン７３０（及び図４６の７２５）と、１つ置きのピラー
上に配置される隣接する下部ダミー素子との間の静電容
量を減少する。
【０１９１】図４５、図４６及び図４８では、上部トラ
ンジスタ領域が参照番号７７１により示され、下部トラ
ンジスタ領域が参照番号７７２により示される。図４５
及び図４８は、上部トランジスタのソース７５５を示
し、図４５はそのドレイン７７３を示す。図４６は下部
トランジスタのソース７７４を示し、図４６及び図５０
はそのドレイン８１０を示す。
ンジスタ領域が参照番号７７１により示され、下部トラ
ンジスタ領域が参照番号７７２により示される。図４５
及び図４８は、上部トランジスタのソース７５５を示
し、図４５はそのドレイン７７３を示す。図４６は下部
トランジスタのソース７７４を示し、図４６及び図５０
はそのドレイン８１０を示す。
【０１９２】１０'）ＡＳＧ層７４０は、フォトリソグ
ラフィック・パターニング及びＲＩＥエッチングによ
り、１つ置きのビットライン列から除去される。図４７
に示されるように、このエッチング工程で使用されるリ
ソグラフィック・マスク７６０は、互いに、及びビット
ライン方向３１４（図４５及び図４６）に平行なライン
を有する。マスク・ライン７６０はピラー・アレイに
（精密にではなく）位置合わせされる。マスク・ライン
７６０の各々は幅２Ｆを有し、２Ｆの間隔をあけられ
る。この下部ＡＳＧカラー７４０を残されたピラー２３
０は、"低"位置にダミー・トランジスタを有する。従っ
て、下部ポリシリコン・ワードライン７７０（図４８）
が受動ワードラインとなる。
ラフィック・パターニング及びＲＩＥエッチングによ
り、１つ置きのビットライン列から除去される。図４７
に示されるように、このエッチング工程で使用されるリ
ソグラフィック・マスク７６０は、互いに、及びビット
ライン方向３１４（図４５及び図４６）に平行なライン
を有する。マスク・ライン７６０はピラー・アレイに
（精密にではなく）位置合わせされる。マスク・ライン
７６０の各々は幅２Ｆを有し、２Ｆの間隔をあけられ
る。この下部ＡＳＧカラー７４０を残されたピラー２３
０は、"低"位置にダミー・トランジスタを有する。従っ
て、下部ポリシリコン・ワードライン７７０（図４８）
が受動ワードラインとなる。
【０１９３】１１'）図４８に示されるように、ゲート
酸化物７７５が、ＡＳＧカラー７４０により覆われない
ピラーの側壁上に形成される。トレンチがポリシリコン
により充填され、下部トランジスタのポリシリコン・ワ
ードライン７７０を形成する。ゲート酸化物７７５及び
ポリシリコン・ワードライン７７０は、上述された、そ
してＤＲＡＭ／トレンチ・コンデンサ形成プロセスの工
程９乃至１１として参照された同一の基本プロセス工程
により形成される。ゲート酸化物７７５及びポリシリコ
ン・ワードライン７７０は、この場合、下部ＡＳＧカラ
ー７４０の上部まで掘り下げられる。これはピラー上
に、次に形成される上部トランジスタのためのスペース
を許容する。
酸化物７７５が、ＡＳＧカラー７４０により覆われない
ピラーの側壁上に形成される。トレンチがポリシリコン
により充填され、下部トランジスタのポリシリコン・ワ
ードライン７７０を形成する。ゲート酸化物７７５及び
ポリシリコン・ワードライン７７０は、上述された、そ
してＤＲＡＭ／トレンチ・コンデンサ形成プロセスの工
程９乃至１１として参照された同一の基本プロセス工程
により形成される。ゲート酸化物７７５及びポリシリコ
ン・ワードライン７７０は、この場合、下部ＡＳＧカラ
ー７４０の上部まで掘り下げられる。これはピラー上
に、次に形成される上部トランジスタのためのスペース
を許容する。
【０１９４】１２'）図４９に示されるように、約５０
ｎｍの厚さを有する第２の障壁酸化物７８０が付着さ
れ、トレンチ内へ掘り下げられて、下部ポリシリコン・
ワードライン７７０を、続いて形成される上部ポリシリ
コン・ワードライン８００（図５０）から絶縁する。第
２の障壁酸化物７８０は、ＤＲＡＭ／トレンチ・コンデ
ンサ形成プロセスの工程８で述べられた第１の障壁酸化
物６００と類似に形成される。
ｎｍの厚さを有する第２の障壁酸化物７８０が付着さ
れ、トレンチ内へ掘り下げられて、下部ポリシリコン・
ワードライン７７０を、続いて形成される上部ポリシリ
コン・ワードライン８００（図５０）から絶縁する。第
２の障壁酸化物７８０は、ＤＲＡＭ／トレンチ・コンデ
ンサ形成プロセスの工程８で述べられた第１の障壁酸化
物６００と類似に形成される。
【０１９５】１３'）ＡＳＧ７８５の第２の層が、ウエ
ハ上に付着される。この第２のＡＳＧ層７８５は、下部
ＡＳＧカラー７４０を有さない１つ置きのピラー上に残
るようにパターニングされ、ＲＩＥエッチングされる。
図４７のリソグラフィック・マスク７６０に類似のリソ
グラフィック・マスク７９０が使用される。ここでリソ
グラフィック・マスク７９０は、ビットライン方向に平
行に走る幅２Ｆ、間隔２Ｆのラインを有する。しかしな
がら、リソグラフィック・マスク７９０は、工程１０'
で使用されたリソグラフィック・マスク７６０から、２
Ｆだけオフセットされる。この上部ＡＳＧカラー７８５
を有するピラーは、この"高"位置にダミー・トランジス
タを有する。
ハ上に付着される。この第２のＡＳＧ層７８５は、下部
ＡＳＧカラー７４０を有さない１つ置きのピラー上に残
るようにパターニングされ、ＲＩＥエッチングされる。
図４７のリソグラフィック・マスク７６０に類似のリソ
グラフィック・マスク７９０が使用される。ここでリソ
グラフィック・マスク７９０は、ビットライン方向に平
行に走る幅２Ｆ、間隔２Ｆのラインを有する。しかしな
がら、リソグラフィック・マスク７９０は、工程１０'
で使用されたリソグラフィック・マスク７６０から、２
Ｆだけオフセットされる。この上部ＡＳＧカラー７８５
を有するピラーは、この"高"位置にダミー・トランジス
タを有する。
【０１９６】１４'）図５０に示されるように、また工
程１１'の説明に類似するように、上部ゲート酸化物７
９５が、上部ＡＳＧカラー７８５により覆われないピラ
ーの露出された側壁上に形成される。ピラー間のトレン
チがポリシリコンにより充填される。上部ＡＳＧカラー
７８５を取り囲むポリシリコンは、受動ポリシリコン・
ワードライン８００として作用し、上部ゲート酸化物７
９５を取り囲むポリシリコンは、能動ポリシリコン・ワ
ードライン８０５である。ここで図４５及び図４６に示
されるように、ポリシリコン・ワードラインは、ビット
ライン方向３１４に沿って、互いに分離される。
程１１'の説明に類似するように、上部ゲート酸化物７
９５が、上部ＡＳＧカラー７８５により覆われないピラ
ーの露出された側壁上に形成される。ピラー間のトレン
チがポリシリコンにより充填される。上部ＡＳＧカラー
７８５を取り囲むポリシリコンは、受動ポリシリコン・
ワードライン８００として作用し、上部ゲート酸化物７
９５を取り囲むポリシリコンは、能動ポリシリコン・ワ
ードライン８０５である。ここで図４５及び図４６に示
されるように、ポリシリコン・ワードラインは、ビット
ライン方向３１４に沿って、互いに分離される。
【０１９７】更に、下部トランジスタのドレイン８１０
は、第２のＡＳＧ層７８５からの外方拡散により形成さ
れる。ドレイン打ち込みを含む最終素子処理工程は、Ｄ
ＲＡＭ／トレンチ・コンデンサ形成プロセスの工程９乃
至１２で述べられたのと同一のプロセス工程を用いて実
施される。
は、第２のＡＳＧ層７８５からの外方拡散により形成さ
れる。ドレイン打ち込みを含む最終素子処理工程は、Ｄ
ＲＡＭ／トレンチ・コンデンサ形成プロセスの工程９乃
至１２で述べられたのと同一のプロセス工程を用いて実
施される。
【０１９８】最終構造が、図４５及び図４６にビットラ
イン方向３１４に沿って、及び図５０にワードライン方
向３１２に沿って示され、これはオープン・ビットライ
ン構造において上述された、最小サイズのセル面積を含
む全ての特徴を提供する。更に、最終構造が折りたたみ
式ビットライン構造の追加の利点、追加の耐ノイズ性、
及びピッチを緩和されたセンス増幅器設計を提供する。
イン方向３１４に沿って、及び図５０にワードライン方
向３１２に沿って示され、これはオープン・ビットライ
ン構造において上述された、最小サイズのセル面積を含
む全ての特徴を提供する。更に、最終構造が折りたたみ
式ビットライン構造の追加の利点、追加の耐ノイズ性、
及びピッチを緩和されたセンス増幅器設計を提供する。
【０１９９】他のアプリケーションにおいて、この同一
のプロセスは、（２つ以上の）積み重ねられたトランジ
スタを有し、ピラーの基部に深いトレンチ記憶コンデン
サを有さないピラーの形成に使用され得る。
のプロセスは、（２つ以上の）積み重ねられたトランジ
スタを有し、ピラーの基部に深いトレンチ記憶コンデン
サを有さないピラーの形成に使用され得る。
【０２００】トレンチ・コンデンサの代わりに、別の実
施例は、図２７乃至図３５に関連して上述された電荷記
憶のために、ピラーの上部に形成されるスタック・コン
デンサを有する折りたたみ式ビットライン構造を形成す
る。この場合、２つのトランジスタが各ピラー上に形成
されて、ピラー上に配置されるスタック・コンデンサ内
の電荷をアクセスする能動及び受動ワードラインを形成
し、下部トランジスタの下には、埋め込み拡散ビットラ
インが設けられる。この構成は、図３６乃至図５０に関
連して述べられる深いトレンチ構成の反転であり、図５
１に示される。実際のスタック・コンデンサ構造５２０
は、図３４及び図３５に関連して述べられたように、図
５１に示されるものから変化し得る。
施例は、図２７乃至図３５に関連して上述された電荷記
憶のために、ピラーの上部に形成されるスタック・コン
デンサを有する折りたたみ式ビットライン構造を形成す
る。この場合、２つのトランジスタが各ピラー上に形成
されて、ピラー上に配置されるスタック・コンデンサ内
の電荷をアクセスする能動及び受動ワードラインを形成
し、下部トランジスタの下には、埋め込み拡散ビットラ
インが設けられる。この構成は、図３６乃至図５０に関
連して述べられる深いトレンチ構成の反転であり、図５
１に示される。実際のスタック・コンデンサ構造５２０
は、図３４及び図３５に関連して述べられたように、図
５１に示されるものから変化し得る。
【０２０１】２Ｆ2メモリ・セル：上述の実施例の概要
として、図２７に示されるアレイ５００などの、Ｓｉ基
板上にエッチングされる垂直ピラーの密なアレイが、様
々なメモリ・セルの基本構造として使用される。これら
のアレイの１つの利点は、トランジスタのゲート長に独
立に、各メモリ・セルがウエハ上で要求する小面積であ
る。これはギガビット・メモリ・チップに必要な高密度
を達成する一方、合理的なビットライン電圧及び低素子
漏洩を維持するためには、非常に重要である。
として、図２７に示されるアレイ５００などの、Ｓｉ基
板上にエッチングされる垂直ピラーの密なアレイが、様
々なメモリ・セルの基本構造として使用される。これら
のアレイの１つの利点は、トランジスタのゲート長に独
立に、各メモリ・セルがウエハ上で要求する小面積であ
る。これはギガビット・メモリ・チップに必要な高密度
を達成する一方、合理的なビットライン電圧及び低素子
漏洩を維持するためには、非常に重要である。
【０２０２】図１３、図１４及び図８に関連して述べた
工程ＩＩＩ及びＶ、または図１７乃至図２２に関連して
述べた工程（ｂ）及び（ｆ）などの、２つのエッチング
・プロセスを使用することにより、サイズＦ×Ｆ（ここ
でＦは最小達成可能なリソグラフィック・ライン幅）の
正方形ピラーが、ワードライン方向に沿ってピラー間間
隔Ｆにより、形成される。ビットライン方向に沿うピラ
ー間間隔は、Ｆ＋Δであり、４Ｆ2＋２ＦΔのサイズを
有するメモリ・セルとなる。
工程ＩＩＩ及びＶ、または図１７乃至図２２に関連して
述べた工程（ｂ）及び（ｆ）などの、２つのエッチング
・プロセスを使用することにより、サイズＦ×Ｆ（ここ
でＦは最小達成可能なリソグラフィック・ライン幅）の
正方形ピラーが、ワードライン方向に沿ってピラー間間
隔Ｆにより、形成される。ビットライン方向に沿うピラ
ー間間隔は、Ｆ＋Δであり、４Ｆ2＋２ＦΔのサイズを
有するメモリ・セルとなる。
【０２０３】この方法は、各セル列の下に自己整合型、
埋め込み拡散ビットラインを達成し、これは、抵抗を低
減するために、ポリシリコンによりストラップ化され得
る。更に、自己整合型ポリシリコン・ワードラインが、
ビットラインに垂直に形成される。
埋め込み拡散ビットラインを達成し、これは、抵抗を低
減するために、ポリシリコンによりストラップ化され得
る。更に、自己整合型ポリシリコン・ワードラインが、
ビットラインに垂直に形成される。
【０２０４】これらのピラー・アレイが形成されると、
各ピラーがピラーの上部及び底部に２つの高添加領域を
有するトランジスタを形成する。ワードライン・ポリシ
リコンは、上部と底部の高添加領域間のピラー本体の周
囲に巻きつけられるゲート電極である。ここでこれらの
トランジスタの有効幅は、ピラーの周囲、すなわち４Ｆ
である。なぜなら、ゲート・ポリシリコンが各ピラーの
回りを完全に取り巻くからである。
各ピラーがピラーの上部及び底部に２つの高添加領域を
有するトランジスタを形成する。ワードライン・ポリシ
リコンは、上部と底部の高添加領域間のピラー本体の周
囲に巻きつけられるゲート電極である。ここでこれらの
トランジスタの有効幅は、ピラーの周囲、すなわち４Ｆ
である。なぜなら、ゲート・ポリシリコンが各ピラーの
回りを完全に取り巻くからである。
【０２０５】前述の実施例の１つでは、ゲート・スタッ
クが誘電材料内に埋め込まれる浮遊ゲート構造を含む場
合（ここで誘電材料は、浮遊ゲートの周囲にトンネル酸
化物及びゲート酸化物を形成する酸化ケイ素など）、メ
モリ・セルはそのままで完成である。この実施例では、
メモリ・セルは、例えばＥＥＰＲＯＭまたはフラッシュ
・メモリ素子として動作する。他の実施例において前述
したように、ＤＲＡＭセルが形成され、そこではピラー
・トランジスタが、そのフットプリントを増加すること
なしに、スタック・コンデンサの、または深いトレンチ
・コンデンサの伝達素子として使用される。
クが誘電材料内に埋め込まれる浮遊ゲート構造を含む場
合（ここで誘電材料は、浮遊ゲートの周囲にトンネル酸
化物及びゲート酸化物を形成する酸化ケイ素など）、メ
モリ・セルはそのままで完成である。この実施例では、
メモリ・セルは、例えばＥＥＰＲＯＭまたはフラッシュ
・メモリ素子として動作する。他の実施例において前述
したように、ＤＲＡＭセルが形成され、そこではピラー
・トランジスタが、そのフットプリントを増加すること
なしに、スタック・コンデンサの、または深いトレンチ
・コンデンサの伝達素子として使用される。
【０２０６】図５２は、前述の実施例を増補する別の実
施例に従うメモリ・セルのアレイ８５０を示す。ワード
ライン方向に沿うピラーが単一のワードライン２２５を
有する図１６及び図２７のアレイ４２０、５００と比較
して、ワードライン２２５、２２５'が、ワードライン
方向に配列されるピラーに対して形成される。
施例に従うメモリ・セルのアレイ８５０を示す。ワード
ライン方向に沿うピラーが単一のワードライン２２５を
有する図１６及び図２７のアレイ４２０、５００と比較
して、ワードライン２２５、２２５'が、ワードライン
方向に配列されるピラーに対して形成される。
【０２０７】２つのワードライン２２５、２２５'は、
アプリケーションに依存して、酸化物または他の材料な
どの絶縁体または誘電体８５５により分離される。酸化
物８５５は、後述のプロセス・フローで述べられるよう
に、ワードライン２２５、２２５'の形成以前に、２つ
のワードライン２２５、２２５'間のピラー間間隔内に
形成される。ワードライン２２５、２２５'は、各ピラ
ー当たり形成される２つのトランジスタの制御ゲート２
７５、２７５'であり、ビットライン方向３１４に互い
に対向するピラーの側壁上に形成される。
アプリケーションに依存して、酸化物または他の材料な
どの絶縁体または誘電体８５５により分離される。酸化
物８５５は、後述のプロセス・フローで述べられるよう
に、ワードライン２２５、２２５'の形成以前に、２つ
のワードライン２２５、２２５'間のピラー間間隔内に
形成される。ワードライン２２５、２２５'は、各ピラ
ー当たり形成される２つのトランジスタの制御ゲート２
７５、２７５'であり、ビットライン方向３１４に互い
に対向するピラーの側壁上に形成される。
【０２０８】前述の実施例と異なり、２つのゲート２７
５、２７５'が形成されるとき、これらはもはや各ピラ
ーを取り囲まない。各ピラーの回りに単一のゲートを形
成する代わりに、２つのゲート２７５、２７５'または
ワードライン２２５、２２５'が、行またはワードライ
ン方向３１２に配列されるピラーの両側に沿って形成さ
れる。これは、前述のセル設計に適用可能な幾つかの利
点を有する。
５、２７５'が形成されるとき、これらはもはや各ピラ
ーを取り囲まない。各ピラーの回りに単一のゲートを形
成する代わりに、２つのゲート２７５、２７５'または
ワードライン２２５、２２５'が、行またはワードライ
ン方向３１２に配列されるピラーの両側に沿って形成さ
れる。これは、前述のセル設計に適用可能な幾つかの利
点を有する。
【０２０９】１つの利点は、ワードラインの全体静電容
量の約２倍の低減である。静電容量の低減は、有効素子
面積の半減による。これはワードライン時間遅延を多大
に低減する。各ワードライン２２５、２２５'の有効幅
は低減されるが、結果的な抵抗の増加が従来のケイ化技
術により補償され得る。
量の約２倍の低減である。静電容量の低減は、有効素子
面積の半減による。これはワードライン時間遅延を多大
に低減する。各ワードライン２２５、２２５'の有効幅
は低減されるが、結果的な抵抗の増加が従来のケイ化技
術により補償され得る。
【０２１０】別の利点は、全ての方向のピラー間間隔が
Ｆであることである。すなわち、ビットライン方向に沿
うゲート２７５間の追加の間隔Δ（図１６及び図２７参
照）が、０に低減される。追加の間隔Δの排除が、悪影
響なしに達成される。なぜなら、隣接するピラー行のゲ
ートまたはワードラインが、ポリシリコン・ゲートの厚
さを制御することにより、分離されるからである。これ
らのゲートの厚さは、ワードライン間の短絡がないこと
を保証するように、独立に調整される。間隔Δの排除に
も関わらず、ワードラインを分離するために、追加のリ
ソグラフィは必要とされない。これにより、真の４Ｆ平
方のセル・サイズが生成される。
Ｆであることである。すなわち、ビットライン方向に沿
うゲート２７５間の追加の間隔Δ（図１６及び図２７参
照）が、０に低減される。追加の間隔Δの排除が、悪影
響なしに達成される。なぜなら、隣接するピラー行のゲ
ートまたはワードラインが、ポリシリコン・ゲートの厚
さを制御することにより、分離されるからである。これ
らのゲートの厚さは、ワードライン間の短絡がないこと
を保証するように、独立に調整される。間隔Δの排除に
も関わらず、ワードラインを分離するために、追加のリ
ソグラフィは必要とされない。これにより、真の４Ｆ平
方のセル・サイズが生成される。
【０２１１】浮遊ゲート構造を有するアレイにとって特
に重要な、この設計の別の利点は、１ワードラインまた
は行ピラーにつき、すなわちワードラインまたは行方向
３１２に沿うピラーにつき、２重ワードライン２２５、
２２５'を有することである。各行ピラーが２つのワー
ドライン２２５、２２５'を、その上の各側に有する。
これらの２つのワードライン２２５、２２５'は、コン
デンサＤＲＡＭセルの１ワードラインとして使用され得
るが、各ワードライン２２５、２２５'は、メモリ・ア
レイの周囲において、独立に接触され得る。
に重要な、この設計の別の利点は、１ワードラインまた
は行ピラーにつき、すなわちワードラインまたは行方向
３１２に沿うピラーにつき、２重ワードライン２２５、
２２５'を有することである。各行ピラーが２つのワー
ドライン２２５、２２５'を、その上の各側に有する。
これらの２つのワードライン２２５、２２５'は、コン
デンサＤＲＡＭセルの１ワードラインとして使用され得
るが、各ワードライン２２５、２２５'は、メモリ・ア
レイの周囲において、独立に接触され得る。
【０２１２】各ピラーと制御ゲート２７５との間に配置
される、適切に分離された浮遊ゲート２６５により、各
ピラーが２つのメモリ・セルを構成する。これは図１６
に示される、各ピラーが１つのトランジスタを有するア
レイ４２０とは、対照的である。
される、適切に分離された浮遊ゲート２６５により、各
ピラーが２つのメモリ・セルを構成する。これは図１６
に示される、各ピラーが１つのトランジスタを有するア
レイ４２０とは、対照的である。
【０２１３】制御ゲート２７５と浮遊ゲート２６５との
間に配置される酸化物充填材８５５の一部が、ゲート酸
化物２７０として作用し、浮遊ゲート２６５とピラーと
の間に配置される別の酸化物充填材部分は、トンネル酸
化物２６０として作用する。（電荷記憶可能なメモリ・
セルとは対照的に、）トランジスタだけ、またはコンデ
ンサと一緒にトランジスタを用いる他のアプリケーショ
ンでは、浮遊ゲート２６５は不要である。
間に配置される酸化物充填材８５５の一部が、ゲート酸
化物２７０として作用し、浮遊ゲート２６５とピラーと
の間に配置される別の酸化物充填材部分は、トンネル酸
化物２６０として作用する。（電荷記憶可能なメモリ・
セルとは対照的に、）トランジスタだけ、またはコンデ
ンサと一緒にトランジスタを用いる他のアプリケーショ
ンでは、浮遊ゲート２６５は不要である。
【０２１４】ゲート形成が完了後、それらの間の分離
が、ワードライン方向３１２に沿うピラー間に配置され
る材料（ポリシリコンまたは酸化物）を除去することに
より、達成される。次に、露出されたゲート材料（例え
ばポリシリコン）が酸化され、残りのボイドが酸化物充
填材８５５により充填される。これは各トランジスタの
浮遊ゲート２６５を分離する。
が、ワードライン方向３１２に沿うピラー間に配置され
る材料（ポリシリコンまたは酸化物）を除去することに
より、達成される。次に、露出されたゲート材料（例え
ばポリシリコン）が酸化され、残りのボイドが酸化物充
填材８５５により充填される。これは各トランジスタの
浮遊ゲート２６５を分離する。
【０２１５】ピラー上の２つのセルの各々は、電気記憶
用の自身のワードライン及び浮遊ゲートを有する。各ピ
ラーの反対側に形成される２つのセルまたはトランジス
タは、ビットライン２２０を共用する。これは各メモリ
・セル面積を２Ｆ平方に効果的に低減し、これは例えば
ＥＥＰＲＯＭまたはフラッシュ・メモリとして使用され
る前述のセルの半分のサイズである。
用の自身のワードライン及び浮遊ゲートを有する。各ピ
ラーの反対側に形成される２つのセルまたはトランジス
タは、ビットライン２２０を共用する。これは各メモリ
・セル面積を２Ｆ平方に効果的に低減し、これは例えば
ＥＥＰＲＯＭまたはフラッシュ・メモリとして使用され
る前述のセルの半分のサイズである。
【０２１６】Ｆ＝０．１８μｍのリソグラフィック・ラ
イン幅で、この高密度を達成することにより（これはギ
ガビット・メモリの典型値である）、最大１ギガバイト
のデータが、６平方ｃｍ（６ｃｍ2）の面積内に記憶さ
れ得る。支持回路の追加のオーバヘッドを含めても、最
大４ギガバイトのデータが、容易にクレジットカード・
サイズの領域上に記憶される。これはメモリ・アレイ８
００を、磁気ディスク・ドライブ記憶装置と比較して
も、非常に競争力のあるものにする。
イン幅で、この高密度を達成することにより（これはギ
ガビット・メモリの典型値である）、最大１ギガバイト
のデータが、６平方ｃｍ（６ｃｍ2）の面積内に記憶さ
れ得る。支持回路の追加のオーバヘッドを含めても、最
大４ギガバイトのデータが、容易にクレジットカード・
サイズの領域上に記憶される。これはメモリ・アレイ８
００を、磁気ディスク・ドライブ記憶装置と比較して
も、非常に競争力のあるものにする。
【０２１７】２Ｆ平方のセルサイズは、図３３乃至図５
１に関連して上述されたスタック・コンデンサ及びトレ
ンチ・コンデンサと一緒にも使用され得る。
１に関連して上述されたスタック・コンデンサ及びトレ
ンチ・コンデンサと一緒にも使用され得る。
【０２１８】ピラー形成及び分離を実現するプロセス・
フローの例を、以下で述べることにする。このプロセス
・フローが、前述の実施例の多くの特徴を実現する点に
注目されたい。ここでの全ての工程は、Ｐタイプ基板上
のＮＭＯＳ素子の形成を仮定するが、類似の処理手順
が、Ｎタイプ基板上のＰＭＯＳ素子に対しても使用され
得る。また、Ｆ＝０．１８μｍを仮定して、厚さ及び深
さの例が提供される。
フローの例を、以下で述べることにする。このプロセス
・フローが、前述の実施例の多くの特徴を実現する点に
注目されたい。ここでの全ての工程は、Ｐタイプ基板上
のＮＭＯＳ素子の形成を仮定するが、類似の処理手順
が、Ｎタイプ基板上のＰＭＯＳ素子に対しても使用され
得る。また、Ｆ＝０．１８μｍを仮定して、厚さ及び深
さの例が提供される。
【０２１９】１）図１７及び図１８に関連して述べたよ
うに、窒化物がウエハにわたり付着され、アレイ領域に
わたり平行なラインにパターニングされる。これらの窒
化物ライン２９０は幅及び間隔Ｆを有し、ビットライン
方向３１４に沿って、垂直ＭＯＳ素子のピラーを定義す
る。
うに、窒化物がウエハにわたり付着され、アレイ領域に
わたり平行なラインにパターニングされる。これらの窒
化物ライン２９０は幅及び間隔Ｆを有し、ビットライン
方向３１４に沿って、垂直ＭＯＳ素子のピラーを定義す
る。
【０２２０】２）これらの窒化物ライン２９０間に浅い
トレンチ２１０を形成するために、エッチング、例えば
ＲＩＥが使用される。これらのトレンチは、ビットライ
ン（または列）方向３１４に沿うので、ビットライン
（または列）・トレンチとして参照される。例えば、ビ
ットライン・トレンチは約７００ｎｍの深さ４５５を有
する。このエッチングの深さは、期待されるドレイン打
ち込みの深さ、所望のゲート長、及び埋め込みビットラ
イン拡散を含むのに十分に深い。
トレンチ２１０を形成するために、エッチング、例えば
ＲＩＥが使用される。これらのトレンチは、ビットライ
ン（または列）方向３１４に沿うので、ビットライン
（または列）・トレンチとして参照される。例えば、ビ
ットライン・トレンチは約７００ｎｍの深さ４５５を有
する。このエッチングの深さは、期待されるドレイン打
ち込みの深さ、所望のゲート長、及び埋め込みビットラ
イン拡散を含むのに十分に深い。
【０２２１】３）Ｎ＋ポリシリコン４６０が、ウエハ上
に、例えば６０ｎｍの厚さに、共形に付着されるように
形成される。６０ｎｍの厚さのポリシリコン４６０は、
ビットライン・トレンチ２１０の底部及び側壁を覆う。
このポリシリコン層４６０は次にエッチバックされて、
トレンチ２１０内へ掘り下げられ、約２５０ｎｍの距離
４６２だけ伸びる側壁構造が、トレンチ２１０の側壁に
残される。一部のポリシリコン４６０がトレンチ２１０
の底部に残され得る。必要に応じて、レジスト被覆がこ
のエッチバックの間に使用される。しかしながら、追加
のリソグラフィは要求されない。
に、例えば６０ｎｍの厚さに、共形に付着されるように
形成される。６０ｎｍの厚さのポリシリコン４６０は、
ビットライン・トレンチ２１０の底部及び側壁を覆う。
このポリシリコン層４６０は次にエッチバックされて、
トレンチ２１０内へ掘り下げられ、約２５０ｎｍの距離
４６２だけ伸びる側壁構造が、トレンチ２１０の側壁に
残される。一部のポリシリコン４６０がトレンチ２１０
の底部に残され得る。必要に応じて、レジスト被覆がこ
のエッチバックの間に使用される。しかしながら、追加
のリソグラフィは要求されない。
【０２２２】４）追加のエッチング、例えばＲＩＥ工程
が実施され、トレンチ２１０の底部上に配置されるポリ
シリコン４６０を貫通してエッチングし、Ｓｉ基板２３
５内までエッチングする。ワードライン方向に沿う結果
の構造は、図２０に示されるものと同一である。ビット
ライン方向３１４に沿う断面は、図１８に示されるもの
と同じままである。これは、（図２１に示される窒化物
アイランド２４５と対照的に）上部窒化物層２９０が平
行なストリップ形状であることによる。従って、ワード
ライン・トレンチが、ビットライン方向３１４に垂直な
ワードライン方向３１２に沿ってエッチングされない。
が実施され、トレンチ２１０の底部上に配置されるポリ
シリコン４６０を貫通してエッチングし、Ｓｉ基板２３
５内までエッチングする。ワードライン方向に沿う結果
の構造は、図２０に示されるものと同一である。ビット
ライン方向３１４に沿う断面は、図１８に示されるもの
と同じままである。これは、（図２１に示される窒化物
アイランド２４５と対照的に）上部窒化物層２９０が平
行なストリップ形状であることによる。従って、ワード
ライン・トレンチが、ビットライン方向３１４に垂直な
ワードライン方向３１２に沿ってエッチングされない。
【０２２３】この追加のエッチングが、隣接するピラー
列間の、すなわちワードライン方向に沿って隣接するピ
ラー間のビットライン４０５を分離する。続くヒート・
サイクルの間、添加物がポリシリコン４６０からＳｉピ
ラー２３０内に外方拡散し、拡散ビットライン４０５を
形成する。
列間の、すなわちワードライン方向に沿って隣接するピ
ラー間のビットライン４０５を分離する。続くヒート・
サイクルの間、添加物がポリシリコン４６０からＳｉピ
ラー２３０内に外方拡散し、拡散ビットライン４０５を
形成する。
【０２２４】５）図５３に示されるように、ビットライ
ン・トレンチ２１０が全て酸化物８５７により充填さ
れ、残りの窒化物２９０を停止層として使用することに
より、ウエハが平坦な表面に化学研磨される。充填され
たビットライン・トレンチは、参照番号２１０'として
示されている。図５６に示されるように、化学研磨の
後、追加の窒化物層８７０がウエハ上に付着される。
ン・トレンチ２１０が全て酸化物８５７により充填さ
れ、残りの窒化物２９０を停止層として使用することに
より、ウエハが平坦な表面に化学研磨される。充填され
たビットライン・トレンチは、参照番号２１０'として
示されている。図５６に示されるように、化学研磨の
後、追加の窒化物層８７０がウエハ上に付着される。
【０２２５】前述したように、酸化物充填材８５７以外
の他の材料も、この充填材として使用され得る。図５４
に示されるように、充填済みのビットライン・トレンチ
２１０'内の材料が、浮遊ゲート分離のための続く工程
において除去される場合、別の選択として、トレンチを
酸化物ライナ８６０で被覆し、続いてポリシリコン充填
材８６５を充填する。
の他の材料も、この充填材として使用され得る。図５４
に示されるように、充填済みのビットライン・トレンチ
２１０'内の材料が、浮遊ゲート分離のための続く工程
において除去される場合、別の選択として、トレンチを
酸化物ライナ８６０で被覆し、続いてポリシリコン充填
材８６５を充填する。
【０２２６】ポリシリコン充填材８６５を使用する１つ
の利点は、それが続く除去またはエッチング工程の間
に、容易に酸化物及び窒化物に選択的にエッチングされ
得ることである。残りの工程は後述され、そこではポリ
シリコン充填材８６５が使用される。特に言及されない
限り、これらの残りの工程は、図５４に示される酸化物
／ポリシリコン充填トレンチ、及び図５３に示される純
粋な酸化物充填トレンチの両者に対して同一である。
の利点は、それが続く除去またはエッチング工程の間
に、容易に酸化物及び窒化物に選択的にエッチングされ
得ることである。残りの工程は後述され、そこではポリ
シリコン充填材８６５が使用される。特に言及されない
限り、これらの残りの工程は、図５４に示される酸化物
／ポリシリコン充填トレンチ、及び図５３に示される純
粋な酸化物充填トレンチの両者に対して同一である。
【０２２７】図５５は、図５４に示されるメモリ・セル
・アレイ構造の上面図を示す。ビットライン窒化物スト
リップ２９０が、図１８に示される基板２３５を覆う。
図５５では、窒化物ストリップ２９０の下方の基板２３
５内に配置される拡散ｎ＋領域４０５が、ビットライン
方向３１４に沿って伸びる破線で示される。窒化物スト
リップ２９０間の充填済みのビットライン・トレンチ２
１０'は、酸化物ライナ８６０及びポリシリコン充填材
８６５を含む。
・アレイ構造の上面図を示す。ビットライン窒化物スト
リップ２９０が、図１８に示される基板２３５を覆う。
図５５では、窒化物ストリップ２９０の下方の基板２３
５内に配置される拡散ｎ＋領域４０５が、ビットライン
方向３１４に沿って伸びる破線で示される。窒化物スト
リップ２９０間の充填済みのビットライン・トレンチ２
１０'は、酸化物ライナ８６０及びポリシリコン充填材
８６５を含む。
【０２２８】６）次に、追加の窒化物層がウエハ上に形
成される。図５６及び図５７に示されるように、ピラー
の画定を完成し、ワードラインを形成するために、窒化
物層が、ワードライン方向３１２に平行な窒化物ストリ
ップまたはライン８７０にパターニングされる。窒化物
ライン８７０は幅Ｆを有し、互いに距離Ｆだけ間隔をあ
けられ、充填済みビットライン・トレンチ２１０'に垂
直である。
成される。図５６及び図５７に示されるように、ピラー
の画定を完成し、ワードラインを形成するために、窒化
物層が、ワードライン方向３１２に平行な窒化物ストリ
ップまたはライン８７０にパターニングされる。窒化物
ライン８７０は幅Ｆを有し、互いに距離Ｆだけ間隔をあ
けられ、充填済みビットライン・トレンチ２１０'に垂
直である。
【０２２９】ここでワードライン方向３１２に沿って、
窒化物がエッチングされるとき、酸化物８６０とピラー
２３０を形成するＳｉとの交互部分が存在する。酸化物
ライナ８６０は、第１の窒化物付着の厚さから、窒化物
のエッチングに起因する損失を差し引いた量だけ、Ｓｉ
ピラー２３０上に延びる。この酸化物の伸張が、続いて
平坦化される。
窒化物がエッチングされるとき、酸化物８６０とピラー
２３０を形成するＳｉとの交互部分が存在する。酸化物
ライナ８６０は、第１の窒化物付着の厚さから、窒化物
のエッチングに起因する損失を差し引いた量だけ、Ｓｉ
ピラー２３０上に延びる。この酸化物の伸張が、続いて
平坦化される。
【０２３０】７）図５７に示されるように、エッチン
グ、例えばＲＩＥが、充填済みビットライン・トレンチ
２１０'（図５３）に垂直なワードライン・トレンチ４
３０をエッチングするために再度使用される。図５５に
示されるように、ワードライン方向３１２に沿って、ワ
ードライン・トレンチ４３０を形成するには、酸化物及
びシリコン／ポリシリコンの両方を通じエッチングする
ことが要求される。
グ、例えばＲＩＥが、充填済みビットライン・トレンチ
２１０'（図５３）に垂直なワードライン・トレンチ４
３０をエッチングするために再度使用される。図５５に
示されるように、ワードライン方向３１２に沿って、ワ
ードライン・トレンチ４３０を形成するには、酸化物及
びシリコン／ポリシリコンの両方を通じエッチングする
ことが要求される。
【０２３１】特に、ワードライン・トレンチ４３０の形
成には、酸化物ライナ８６０、酸化物の並んだビットラ
イン・トレンチ２１０を充填するポリシリコン２７５、
及び窒化物層をワードライン窒化物ストリップ８７０
（図５７）にパターニングした後に露出されるシリコン
・ピラー２３０を通じ、エッチングすることが要求され
る。ここで、ワードライン窒化物ストリップ８７０は、
ビットライン窒化物ストリップ２９０（図５４）に垂直
である。
成には、酸化物ライナ８６０、酸化物の並んだビットラ
イン・トレンチ２１０を充填するポリシリコン２７５、
及び窒化物層をワードライン窒化物ストリップ８７０
（図５７）にパターニングした後に露出されるシリコン
・ピラー２３０を通じ、エッチングすることが要求され
る。ここで、ワードライン窒化物ストリップ８７０は、
ビットライン窒化物ストリップ２９０（図５４）に垂直
である。
【０２３２】これらの異なる材料を同時にエッチングす
る困難により、２つのアプローチが使用され得る。
る困難により、２つのアプローチが使用され得る。
【０２３３】（ａ）図５６乃至図５８に示される第１の
アプローチでは、アレイ全体に沿って延びるワードライ
ン・トレンチ４３０が、形成される。ワードライン・ト
レンチ４３０のエッチングは、窒化物に対して選択的
に、酸化物及びシリコンをエッチングするＲＩＥ化学に
より達成される。これは酸化物ライナ８６０、ピラー２
３０のシリコン、及びポリシリコン充填材８６５をエッ
チングする。
アプローチでは、アレイ全体に沿って延びるワードライ
ン・トレンチ４３０が、形成される。ワードライン・ト
レンチ４３０のエッチングは、窒化物に対して選択的
に、酸化物及びシリコンをエッチングするＲＩＥ化学に
より達成される。これは酸化物ライナ８６０、ピラー２
３０のシリコン、及びポリシリコン充填材８６５をエッ
チングする。
【０２３４】２つの材料（酸化物８６０及びピラー２３
０のシリコンまたはポリシリコン２７５）間で、エッチ
ングの深さは異なり得るが、異なるエッチングの深さ
は、最終的な構造または性能に影響しない。これはワー
ドライン・トレンチの底部において、２つの材料の異な
る高さにより形成される段差が、続く酸化物の充填の間
に埋め込まれるからである。
０のシリコンまたはポリシリコン２７５）間で、エッチ
ングの深さは異なり得るが、異なるエッチングの深さ
は、最終的な構造または性能に影響しない。これはワー
ドライン・トレンチの底部において、２つの材料の異な
る高さにより形成される段差が、続く酸化物の充填の間
に埋め込まれるからである。
【０２３５】図５７に示されるように、このエッチング
の深さ８８０は、拡散ビットライン領域４０５の上部の
下まで達するように設定され、埋め込みビットライン・
ストラップ４６０（図５６）上またはその近くで停止す
る。例えば、深さ８８０は約６００ｎｍである。或い
は、ワードライン・トレンチのエッチングが、拡散ビッ
トライン領域４０５に達する前に停止し、酸化物８６０
及び（または）ポリシリコン充填材８６５の層を埋め込
みポリシリコン・ストラップ４６０上に残してもよい。
の深さ８８０は、拡散ビットライン領域４０５の上部の
下まで達するように設定され、埋め込みビットライン・
ストラップ４６０（図５６）上またはその近くで停止す
る。例えば、深さ８８０は約６００ｎｍである。或い
は、ワードライン・トレンチのエッチングが、拡散ビッ
トライン領域４０５に達する前に停止し、酸化物８６０
及び（または）ポリシリコン充填材８６５の層を埋め込
みポリシリコン・ストラップ４６０上に残してもよい。
【０２３６】図５８は、アレイ全体に沿ってワードライ
ン方向３１２に延びるワードライン・トレンチ４３０を
エッチングした後のアレイ構造の上面図を示す。ワード
ライン・トレンチ４３０のエッチングは、ピラーの下部
に配置されるｎ＋拡散領域４０５を露出し、これは露出
された下部ピラー部分の基板２３５により分離される。
更に、ワードライン・トレンチのエッチング工程は、ポ
リシリコン・ストラップ４６０、及びポリシリコン・ス
トラップ４６０間に配置されるビットライン・トレンチ
の深い部分を充填する酸化物ライナ８６０の下部８６
０'を露出する。この酸化物ライナの下部８６０'は、図
５６にも示される。ワードライン窒化物ストリップ８７
０の下方には、充填済みビットライン・トレンチ２１
０'により分離されたピラー２３０が、図５８に示され
る。
ン方向３１２に延びるワードライン・トレンチ４３０を
エッチングした後のアレイ構造の上面図を示す。ワード
ライン・トレンチ４３０のエッチングは、ピラーの下部
に配置されるｎ＋拡散領域４０５を露出し、これは露出
された下部ピラー部分の基板２３５により分離される。
更に、ワードライン・トレンチのエッチング工程は、ポ
リシリコン・ストラップ４６０、及びポリシリコン・ス
トラップ４６０間に配置されるビットライン・トレンチ
の深い部分を充填する酸化物ライナ８６０の下部８６
０'を露出する。この酸化物ライナの下部８６０'は、図
５６にも示される。ワードライン窒化物ストリップ８７
０の下方には、充填済みビットライン・トレンチ２１
０'により分離されたピラー２３０が、図５８に示され
る。
【０２３７】（ｂ）第２のアプローチは、酸化物及び窒
化物の両方に対して選択的に、Ｓｉ（ポリシリコンを含
む）だけをエッチングするＲＩＥ化学を使用する。エッ
チングの深さは、上述の場合と同様、すなわち約６００
ｎｍである。酸化物ライナ８６０はエッチングされない
ので、結果のワードライン・トレンチ４３０'（図５９
にその上面図が示される）は、点線で示される正方形ま
たは長方形の穴８９０、８９５を有する。これらの穴
は、酸化物ライナ８６０により分離され、酸化物ライナ
は穴８９０、８９５の壁として作用する。
化物の両方に対して選択的に、Ｓｉ（ポリシリコンを含
む）だけをエッチングするＲＩＥ化学を使用する。エッ
チングの深さは、上述の場合と同様、すなわち約６００
ｎｍである。酸化物ライナ８６０はエッチングされない
ので、結果のワードライン・トレンチ４３０'（図５９
にその上面図が示される）は、点線で示される正方形ま
たは長方形の穴８９０、８９５を有する。これらの穴
は、酸化物ライナ８６０により分離され、酸化物ライナ
は穴８９０、８９５の壁として作用する。
【０２３８】サイズＦ×Ｆの正方形の穴８９０は、ワー
ドライン窒化物ストリップ８７０により覆われないピラ
ーの露出されたシリコンをエッチングすることにより、
生成される。ピラーのエッチングにより、ｎ＋拡散領域
が露出し、それが図５９の穴８９０の底面に示される。
各正方形の穴８９０内において、ｎ＋拡散領域４０５が
基板２３５により分離される。
ドライン窒化物ストリップ８７０により覆われないピラ
ーの露出されたシリコンをエッチングすることにより、
生成される。ピラーのエッチングにより、ｎ＋拡散領域
が露出し、それが図５９の穴８９０の底面に示される。
各正方形の穴８９０内において、ｎ＋拡散領域４０５が
基板２３５により分離される。
【０２３９】長方形の穴８９５は、図５６に示されるポ
リシリコン充填材８６５のエッチングまたは除去によ
り、生成される。これらの穴８９０は、ｎ＋拡散領域４
０５の両側の酸化物壁８６０の間に配置される。長方形
の穴８９５の幅は、ワードライン窒化物ストリップ８７
０に接する。各長方形の穴８９５の基部は、図５６に示
されるポリシリコン・ストラップ４６０を覆う酸化物８
６０の下部８６０''である。便宜上、ピラー２３０及び
充填済みのビットライン・トレンチ２１０'だけが、ワ
ードライン窒化物ストリップ８７０の下方に示される。
ピラー２３０及び充填済みのビットライン・トレンチ２
１０'の輪郭が、図５８に示され、そこではワードライ
ン窒化物ストリップ８７０の下方に、図５９のそれと同
一の構造を有する。
リシリコン充填材８６５のエッチングまたは除去によ
り、生成される。これらの穴８９０は、ｎ＋拡散領域４
０５の両側の酸化物壁８６０の間に配置される。長方形
の穴８９５の幅は、ワードライン窒化物ストリップ８７
０に接する。各長方形の穴８９５の基部は、図５６に示
されるポリシリコン・ストラップ４６０を覆う酸化物８
６０の下部８６０''である。便宜上、ピラー２３０及び
充填済みのビットライン・トレンチ２１０'だけが、ワ
ードライン窒化物ストリップ８７０の下方に示される。
ピラー２３０及び充填済みのビットライン・トレンチ２
１０'の輪郭が、図５８に示され、そこではワードライ
ン窒化物ストリップ８７０の下方に、図５９のそれと同
一の構造を有する。
【０２４０】酸化物壁８６０は必要に応じて、掘り下げ
られる。しかしながら、効率性を考慮し、この時点で酸
化物をエッチングまたは掘り下げないことが好適であ
る。なぜなら、酸化物は、図６０に示される酸化物障壁
９００を形成するために、次の工程で掘り下げられるか
らである。
られる。しかしながら、効率性を考慮し、この時点で酸
化物をエッチングまたは掘り下げないことが好適であ
る。なぜなら、酸化物は、図６０に示される酸化物障壁
９００を形成するために、次の工程で掘り下げられるか
らである。
【０２４１】８）上述のエッチング方法（ａ）または
（ｂ）の選択に関わらず、図５８のワードライン・トレ
ンチ４３０、または図５９の穴８９０、８９５が、酸化
物により充填される。次に、ワードライン窒化物ストリ
ップ８７０を停止層として使用することにより、ウエハ
が化学研磨され、平坦な表面が達成される。
（ｂ）の選択に関わらず、図５８のワードライン・トレ
ンチ４３０、または図５９の穴８９０、８９５が、酸化
物により充填される。次に、ワードライン窒化物ストリ
ップ８７０を停止層として使用することにより、ウエハ
が化学研磨され、平坦な表面が達成される。
【０２４２】図６０に示されるように、次にワードライ
ン・トレンチ４３０内の酸化物が、約５６０ｎｍの深さ
に再エッチングされる。酸化物エッチングは酸化物充填
材を、ほぼ拡散ビットライン領域４０５の上部まで掘り
下げる。この結果、約４０ｎｍの厚さの平坦な酸化物障
壁層９００が残り、これが形成されるポリシリコン・ワ
ードラインまたはゲート２７５を、埋め込みビットライ
ン４０５、４６０（図５８）から分離する。ここで図６
０はビットライン方向３１４に沿う断面図であり、図５
６はこの形成時点における、ワードライン方向３１２に
沿うアレイの断面図である。
ン・トレンチ４３０内の酸化物が、約５６０ｎｍの深さ
に再エッチングされる。酸化物エッチングは酸化物充填
材を、ほぼ拡散ビットライン領域４０５の上部まで掘り
下げる。この結果、約４０ｎｍの厚さの平坦な酸化物障
壁層９００が残り、これが形成されるポリシリコン・ワ
ードラインまたはゲート２７５を、埋め込みビットライ
ン４０５、４６０（図５８）から分離する。ここで図６
０はビットライン方向３１４に沿う断面図であり、図５
６はこの形成時点における、ワードライン方向３１２に
沿うアレイの断面図である。
【０２４３】９）図６１に示されるように、また前述の
ように、所望のゲート・スタックを成長させ、ポリシリ
コン・ゲートすなわちワードライン２７５を付着するこ
とにより、ゲート・スタックがワードライン・トレンチ
４３０に沿って形成される。これらのゲート・スタック
は、ドレイン打ち込みを可能にするために、ピラーの上
部の下まで掘り下げられる。図６１に示されるゲート・
スタックは、図２６に示されるものと類似であり、トン
ネル酸化物２６０とゲート酸化物２７０との間で分離さ
れる浮遊ゲート２６５を含む。
ように、所望のゲート・スタックを成長させ、ポリシリ
コン・ゲートすなわちワードライン２７５を付着するこ
とにより、ゲート・スタックがワードライン・トレンチ
４３０に沿って形成される。これらのゲート・スタック
は、ドレイン打ち込みを可能にするために、ピラーの上
部の下まで掘り下げられる。図６１に示されるゲート・
スタックは、図２６に示されるものと類似であり、トン
ネル酸化物２６０とゲート酸化物２７０との間で分離さ
れる浮遊ゲート２６５を含む。
【０２４４】或いは、トンネル酸化物２６０及び浮遊ゲ
ート２６５が形成されず、各ゲート・スタックが、ゲー
ト酸化物２７０及び制御ポリシリコン・ゲートすなわち
ワードライン２７５だけを有する。
ート２６５が形成されず、各ゲート・スタックが、ゲー
ト酸化物２７０及び制御ポリシリコン・ゲートすなわち
ワードライン２７５だけを有する。
【０２４５】浮遊ゲートが含まれない場合、或いは浮遊
ゲートが"自己分離型（self-isolating）"の性質、例え
ばＳｉ微結晶または豊富なシリコンを含有する酸化物
（ＳＲＯ）を有する場合、トランジスタ形成が前述のよ
うに、ワードライン窒化物ストリップ８７０を除去し、
ドレイン領域２４０（図２６）を打ち込むことにより、
完成される。
ゲートが"自己分離型（self-isolating）"の性質、例え
ばＳｉ微結晶または豊富なシリコンを含有する酸化物
（ＳＲＯ）を有する場合、トランジスタ形成が前述のよ
うに、ワードライン窒化物ストリップ８７０を除去し、
ドレイン領域２４０（図２６）を打ち込むことにより、
完成される。
【０２４６】ＤＲＡＭセルの場合、前述のように、スタ
ック・コンデンサが各ピラーの上部に形成されて、４Ｆ
平方のセルを生成し、ワードライン静電容量及びビット
ライン抵抗が低減する。図３４に示されるスタック・コ
ンデンサ５２０と同様、図６２及び図６３は、メモリ・
アレイのピラー２３０上に形成されるスタック・コンデ
ンサ５２０'を示す。図６２は、酸化物だけにより充填
されるビットライン・トレンチを示す。しかしながら、
図３４に示されるように、酸化物及びポリシリコンがビ
ットライン・トレンチを充填してもよい。
ック・コンデンサが各ピラーの上部に形成されて、４Ｆ
平方のセルを生成し、ワードライン静電容量及びビット
ライン抵抗が低減する。図３４に示されるスタック・コ
ンデンサ５２０と同様、図６２及び図６３は、メモリ・
アレイのピラー２３０上に形成されるスタック・コンデ
ンサ５２０'を示す。図６２は、酸化物だけにより充填
されるビットライン・トレンチを示す。しかしながら、
図３４に示されるように、酸化物及びポリシリコンがビ
ットライン・トレンチを充填してもよい。
【０２４７】スタック・コンデンサ５２０'は、誘電体
５３０'、例えばＢＳＴまたは他の高誘電材料により囲
まれる記憶ノード５２５'を有する。記憶ノード５２５'
及び誘電体５３０'が、各ドレイン領域２４０上に形成
される。ドレイン領域２４０は、各ピラー２３０の上部
に配置され、共通のプレート５３５'により囲まれる。
図６４は、スタック・コンデンサ５２０'の上面図を示
す。ここで、１ビットをサポートする１ピラー当たりの
面積は４Ｆ2であり、４Ｆ2につき１ビットを有するアレ
イが形成される。酸化物８５５により覆われるポリシリ
コン・ストラップが、参照番号４６０'で示される。ワ
ードライン・ピラー当たり２つの制御ゲート２７５、２
７５'が、酸化物充填材８５５により分離される。隣接
するピラーの制御ゲートが、酸化物を充填され得るワー
ドライン・トレンチにより分離される。スタック・コン
デンサ５２０'の存在、並びに浮遊ゲート２６５（図５
２）の欠如を除き、図６４の上面図は図５２の３次元図
に類似する。
５３０'、例えばＢＳＴまたは他の高誘電材料により囲
まれる記憶ノード５２５'を有する。記憶ノード５２５'
及び誘電体５３０'が、各ドレイン領域２４０上に形成
される。ドレイン領域２４０は、各ピラー２３０の上部
に配置され、共通のプレート５３５'により囲まれる。
図６４は、スタック・コンデンサ５２０'の上面図を示
す。ここで、１ビットをサポートする１ピラー当たりの
面積は４Ｆ2であり、４Ｆ2につき１ビットを有するアレ
イが形成される。酸化物８５５により覆われるポリシリ
コン・ストラップが、参照番号４６０'で示される。ワ
ードライン・ピラー当たり２つの制御ゲート２７５、２
７５'が、酸化物充填材８５５により分離される。隣接
するピラーの制御ゲートが、酸化物を充填され得るワー
ドライン・トレンチにより分離される。スタック・コン
デンサ５２０'の存在、並びに浮遊ゲート２６５（図５
２）の欠如を除き、図６４の上面図は図５２の３次元図
に類似する。
【０２４８】或いは、トランジスタまたはＦＥＴ形成以
前に実施される処理が、図３６乃至図４１に関連して上
述したときと同様の電荷記憶のために、各ＦＥＴの下方
にトレンチ・コンデンサを形成する。更に、２つの別々
のコンデンサ、スタックまたはトレンチが、各ピラーの
周囲に形成され得る。これは２Ｆ2のＤＲＡＭセルを形
成し、各ピラーが２つのこうした２Ｆ2のＤＲＡＭセル
を有する。
前に実施される処理が、図３６乃至図４１に関連して上
述したときと同様の電荷記憶のために、各ＦＥＴの下方
にトレンチ・コンデンサを形成する。更に、２つの別々
のコンデンサ、スタックまたはトレンチが、各ピラーの
周囲に形成され得る。これは２Ｆ2のＤＲＡＭセルを形
成し、各ピラーが２つのこうした２Ｆ2のＤＲＡＭセル
を有する。
【０２４９】自己分離型の浮遊ゲートが存在する場合、
コンデンサは必要でない。図５２を参照すると、各ピラ
ーの別々の側に配置されるワードライン２２５、２２
５'が、２Ｆ平方（２Ｆ2）のＥＥＰＲＯＭまたはフラッ
シュ・タイプのセル、すなわち１ピラーにつき２つの２
Ｆ2のセルを生成するように、狭められる。
コンデンサは必要でない。図５２を参照すると、各ピラ
ーの別々の側に配置されるワードライン２２５、２２
５'が、２Ｆ平方（２Ｆ2）のＥＥＰＲＯＭまたはフラッ
シュ・タイプのセル、すなわち１ピラーにつき２つの２
Ｆ2のセルを生成するように、狭められる。
【０２５０】図５２に示されるように、アモルファスＳ
ｉ浮遊ゲート２６５が所望される場合、追加の処理工程
が実施される。これらの追加の工程は、ワードライン方
向３１２に沿う別々のピラー上の浮遊ゲート２６５を分
離する。アレイ形成のこのステージにおける、ワードラ
イン及びビットラインの断面が、それぞれ図５６及び図
６１に示される。追加の工程には、以下のものが含まれ
る。
ｉ浮遊ゲート２６５が所望される場合、追加の処理工程
が実施される。これらの追加の工程は、ワードライン方
向３１２に沿う別々のピラー上の浮遊ゲート２６５を分
離する。アレイ形成のこのステージにおける、ワードラ
イン及びビットラインの断面が、それぞれ図５６及び図
６１に示される。追加の工程には、以下のものが含まれ
る。
【０２５１】１０）図６５乃至図６６に示されるよう
に、窒化物９１０の追加の層がウエハ上に付着され、ゲ
ート・スタックを保護する。図５６に比較して、窒化物
層９１０が図５９の窒化物ストリップ８７０を覆う。
に、窒化物９１０の追加の層がウエハ上に付着され、ゲ
ート・スタックを保護する。図５６に比較して、窒化物
層９１０が図５９の窒化物ストリップ８７０を覆う。
【０２５２】次に、図６７に示されるように、窒化物層
９１０の一部がＲＩＥにより除去され、ワードライン・
ピラー間材料（すなわち、ワードライン方向３１２に沿
うピラー間に配置される材料）が露出される。この材料
は、ポリシリコン充填材８６５及び酸化物ライナ８６０
を含む。この窒化物のエッチングの後、図６６に示され
る窒化物層９１０の厚さが低減される。ここで、ワード
ライン・ピラー間領域上の窒化物層９１０の厚さ９２０
（図６５）は、残りのウエハ上の厚さよりも小さいこと
に注目されたい。従って、ワードライン・ピラー間材料
を露出するために、リソグラフィが要求されない。
９１０の一部がＲＩＥにより除去され、ワードライン・
ピラー間材料（すなわち、ワードライン方向３１２に沿
うピラー間に配置される材料）が露出される。この材料
は、ポリシリコン充填材８６５及び酸化物ライナ８６０
を含む。この窒化物のエッチングの後、図６６に示され
る窒化物層９１０の厚さが低減される。ここで、ワード
ライン・ピラー間領域上の窒化物層９１０の厚さ９２０
（図６５）は、残りのウエハ上の厚さよりも小さいこと
に注目されたい。従って、ワードライン・ピラー間材料
を露出するために、リソグラフィが要求されない。
【０２５３】１１）図６８及び図６９は、ワードライン
・ピラー間材料を露出するエッチング済みの窒化物層９
１０'を示す。次に、露出されたポリシリコン充填材８
６５が、例えばＲＩＥにより、ゲート・スタックの底部
までエッチングされる。例えば、エッチングは深さ５６
０ｎｍまで実施され、酸化物ライナの底部８６０''で停
止する。これは埋め込みビットライン拡散領域４０５の
上部の深さとほぼ同じ深さである。
・ピラー間材料を露出するエッチング済みの窒化物層９
１０'を示す。次に、露出されたポリシリコン充填材８
６５が、例えばＲＩＥにより、ゲート・スタックの底部
までエッチングされる。例えば、エッチングは深さ５６
０ｎｍまで実施され、酸化物ライナの底部８６０''で停
止する。これは埋め込みビットライン拡散領域４０５の
上部の深さとほぼ同じ深さである。
【０２５４】このエッチングは、酸化物及び窒化物上の
ポリシリコンに対して選択的である。従って、ポリシリ
コンのエッチングは、ワードライン方向３１２に沿うピ
ラー間に、ワードライン・ホール９３０として参照され
る穴を形成する（図６８及び図６９で点線で示され
る）。図６９に示されるように、矩形の穴９３０を形成
するようにエッチングされる、酸化物ライナ８６０及び
ポリシリコン充填材８６５を含むＦ×Ｆの正方露出領域
を除き、ウエハ全体がエッチング済みの窒化物層９１
０'により覆われる。
ポリシリコンに対して選択的である。従って、ポリシリ
コンのエッチングは、ワードライン方向３１２に沿うピ
ラー間に、ワードライン・ホール９３０として参照され
る穴を形成する（図６８及び図６９で点線で示され
る）。図６９に示されるように、矩形の穴９３０を形成
するようにエッチングされる、酸化物ライナ８６０及び
ポリシリコン充填材８６５を含むＦ×Ｆの正方露出領域
を除き、ウエハ全体がエッチング済みの窒化物層９１
０'により覆われる。
【０２５５】穴９３０の形成は、ワードライン方向３１
２に沿うピラー、すなわちワードライン・ピラー間の浮
遊ゲート２６５を露出する。エッチングの選択性の度合
いに依存して、薄いトンネル酸化物２６０が、露出され
た浮遊ゲート２６５上に残される。穴９３０の長さは、
ビットライン方向３１４に沿って、酸化物ライナ８６０
と接し、穴９３０の幅は、ワードライン方向３１２に沿
って、浮遊ゲート２６５（またはトンネル酸化物２６
０）と接する。図６８に示される浮遊ゲート２６５は、
穴９３０の背後に位置する。
２に沿うピラー、すなわちワードライン・ピラー間の浮
遊ゲート２６５を露出する。エッチングの選択性の度合
いに依存して、薄いトンネル酸化物２６０が、露出され
た浮遊ゲート２６５上に残される。穴９３０の長さは、
ビットライン方向３１４に沿って、酸化物ライナ８６０
と接し、穴９３０の幅は、ワードライン方向３１２に沿
って、浮遊ゲート２６５（またはトンネル酸化物２６
０）と接する。図６８に示される浮遊ゲート２６５は、
穴９３０の背後に位置する。
【０２５６】ここで、酸化物ライナ８６０及びポリシリ
コン充填材８６５の両者の代わりに、酸化物だけが充填
材料として使用された場合、このエッチング工程は、窒
化物上の酸化物の選択的エッチングを要求する。これは
達成することが、より困難である。また、ビットライン
・トレンチ及びワードライン・トレンチの両者内の酸化
物の相対的な厚さは、このポリシリコンのエッチングの
完了の後に、ワードライン方向３１２に沿って、酸化物
ライナ８６０間に配置される浮遊ゲート部分全体が露出
されるように、設定される。
コン充填材８６５の両者の代わりに、酸化物だけが充填
材料として使用された場合、このエッチング工程は、窒
化物上の酸化物の選択的エッチングを要求する。これは
達成することが、より困難である。また、ビットライン
・トレンチ及びワードライン・トレンチの両者内の酸化
物の相対的な厚さは、このポリシリコンのエッチングの
完了の後に、ワードライン方向３１２に沿って、酸化物
ライナ８６０間に配置される浮遊ゲート部分全体が露出
されるように、設定される。
【０２５７】１２）図７０及び図７１に示されるよう
に、露出された浮遊ポリシリコン・ゲート部分２６５''
を酸化するのに十分なように、または穴９３０の露出さ
れた薄いトンネル酸化物２６０により覆われる浮遊ゲー
ト部分を酸化するのに十分なように、簡単な再度の酸化
工程が実施される。図７１では、酸化された浮遊ゲート
部分２６５'が示され、これは穴９３０の背後に配置さ
れる。
に、露出された浮遊ポリシリコン・ゲート部分２６５''
を酸化するのに十分なように、または穴９３０の露出さ
れた薄いトンネル酸化物２６０により覆われる浮遊ゲー
ト部分を酸化するのに十分なように、簡単な再度の酸化
工程が実施される。図７１では、酸化された浮遊ゲート
部分２６５'が示され、これは穴９３０の背後に配置さ
れる。
【０２５８】浮遊ゲート部分２６５''の酸化は、ピラー
の側面に沿う各トランジスタの浮遊ゲートを、互いに分
離する。
の側面に沿う各トランジスタの浮遊ゲートを、互いに分
離する。
【０２５９】アレイの上面図が図７０に示され、そこで
は各ピラーが２つの分離された浮遊ゲート２６５、２６
５'を有する。各浮遊ゲートは、ワードライン方向３１
２に沿って、ピラーに隣接して埋め込まれる２つのポリ
シリコン・ストラップ４６０の幅を含む距離だけ、ピラ
ーを超えて伸びる。各ピラーは、正方形２Ｆ×２Ｆ、す
なわち４Ｆ2の面積内に形成される２つのトランジスタ
を有する。従って、２Ｆ2の面積当たり１トランジスタ
または１ビットが存在する。
は各ピラーが２つの分離された浮遊ゲート２６５、２６
５'を有する。各浮遊ゲートは、ワードライン方向３１
２に沿って、ピラーに隣接して埋め込まれる２つのポリ
シリコン・ストラップ４６０の幅を含む距離だけ、ピラ
ーを超えて伸びる。各ピラーは、正方形２Ｆ×２Ｆ、す
なわち４Ｆ2の面積内に形成される２つのトランジスタ
を有する。従って、２Ｆ2の面積当たり１トランジスタ
または１ビットが存在する。
【０２６０】必要に応じて、ワードライン・ピラー間に
残された穴９３０内を充填するために、追加の酸化物充
填材及び化学研磨が実施される。次に、上述のように、
及び図７２に示されるように、窒化物が除去され、ドレ
イン領域２４０が各ピラーの上部に打ち込まれる。
残された穴９３０内を充填するために、追加の酸化物充
填材及び化学研磨が実施される。次に、上述のように、
及び図７２に示されるように、窒化物が除去され、ドレ
イン領域２４０が各ピラーの上部に打ち込まれる。
【０２６１】この結果、図５２に３次元図により示され
るアレイ８５０が形成される。便宜上、図５２では、ワ
ードライン・トレンチ４３０及びビットライン・トレン
チ２１０を充填する酸化物が、省略されて示される。２
Ｆ平方のセル・サイズを実現するために、各ピラー上の
２つのワードライン２２５、２２５'の各々が、アレイ
８５０の端部において、別々に接触される。
るアレイ８５０が形成される。便宜上、図５２では、ワ
ードライン・トレンチ４３０及びビットライン・トレン
チ２１０を充填する酸化物が、省略されて示される。２
Ｆ平方のセル・サイズを実現するために、各ピラー上の
２つのワードライン２２５、２２５'の各々が、アレイ
８５０の端部において、別々に接触される。
【０２６２】全ての実施例において、アレイの周囲に支
持素子及び回路を完成するために、追加の従来の処理工
程が実施される。
持素子及び回路を完成するために、追加の従来の処理工
程が実施される。
【０２６３】本発明は特に、好適な実施例に関連して述
べられてきたが、当業者には、本発明の趣旨及び範囲か
ら逸脱することなしに、実施例の形態及び詳細における
他の変更が可能であることが理解されよう。
べられてきたが、当業者には、本発明の趣旨及び範囲か
ら逸脱することなしに、実施例の形態及び詳細における
他の変更が可能であることが理解されよう。
【０２６４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【０２６５】（１）基板と、前記基板上に形成されるピ
ラーを有するセルのアレイであって、前記ピラーが行列
に配列され、前記ピラーの各々が上方に伸び、第１のタ
イプの不純物を添加された上部領域と、第２のタイプの
不純物を添加された中央領域と、前記第１のタイプの不
純物を添加された下部領域とを有し、前記中央領域が前
記上部領域と前記下部領域との間に配置される、セルの
アレイと、前記ピラーの前記中央領域の側壁上に、前記
列に沿って互いに対向して形成され、前記上部領域と前
記下部領域との間の抵抗を前記中央領域にわたり制御す
る第１及び第２のゲート領域とを含む、半導体素子。 （２）前記行に沿う前記ピラーが絶縁材料により分離さ
れる、前記（１）記載の半導体素子。 （３）前記行に沿う前記第１及び第２のゲート領域が連
続的であり、前記セルのワードラインを形成し、前記列
に沿う前記下部領域が前記セルのビットラインである、
前記（１）記載の半導体素子。 （４）前記下部領域が前記ピラーのフットプリントを完
全に占有する、前記（１）記載の半導体素子。 （５）前記第１及び第２のゲート領域の各々が、前記側
壁上に形成される第１のゲート酸化物、及び前記第１の
ゲート酸化物上に形成される第１のゲート電極を含む、
前記（１）記載の半導体素子。 （６）前記第１及び第２のゲート領域の各々が、前記第
１のゲート電極上に形成される第２のゲート酸化物、及
び前記第２のゲート酸化物上に形成される第２のゲート
電極を含む、前記（５）記載の半導体素子。 （７）前記第１のゲート電極が全ての側において絶縁さ
れ、浮遊ゲートを形成する、前記（５）記載の半導体素
子。 （８）前記第１のゲート酸化物の厚さが、それを通過す
る電子の直接トンネリングを可能にするほど小さい、前
記（５）記載の半導体素子。 （９）前記下部領域の各々に隣接して配置され、前記下
部領域の抵抗を低減するストラップを含む、前記（１）
記載の半導体素子。 （１０）前記第１及び第２のゲート領域の各々が、前記
行内に配列されるピラーに沿って共通であり、前記列内
に配列されるピラーのゲート領域から分離される、前記
（１）記載の半導体素子。 （１１）前記ピラーの各々の前記上部領域上に形成され
るスタック・コンデンサを含み、前記スタック・コンデ
ンサの各々が、前記上部領域上に形成される記憶電極
と、前記記憶ノード上に形成される誘電層と、前記誘電
層上に形成されるプレート電極とを有する、前記（１）
記載の半導体素子。 （１２）行列に配列されて、前記ピラーを分離するトレ
ンチ内の、前記ピラーの各々の周囲に形成されるトレン
チ・コンデンサを含み、前記トレンチ・コンデンサの各
々が、記憶電極と、前記トレンチが並ぶ誘電層と、前記
トレンチ内に前記誘電層上に形成されるプレート電極と
を有し、前記下部領域が前記トレンチ・コンデンサの前
記記憶電極として作用する、前記（１）記載の半導体素
子。 （１３）半導体素子を形成する方法であって、行列に配
列されるピラーのアレイを基板上に形成する工程と、前
記ピラーの下方に下部添加領域を形成する工程と、前記
ピラーの側壁上に、前記列に沿って互いに対向する第１
及び第２のゲート領域を形成する工程と、前記ピラー上
に上部添加領域を形成する工程とを含む、方法。 （１４）前記行に沿う前記ピラー間に絶縁層を形成する
工程を含む、前記（１３）記載の方法。 （１５）前記ゲート領域を形成する工程が、前記行に沿
って配置される前記ピラーにつき、２つの連続ワードラ
インを形成する、前記（１３）記載の方法。 （１６）前記下部添加領域を形成する工程が、前記列に
沿ってビットラインを形成する、前記（１３）記載の方
法。 （１７）前記アレイを形成する工程が、前記基板上に列
マスク・ラインを前記列に平行に形成する工程と、前記
基板の露出部分をエッチングし、列トレンチを形成する
工程と、前記半導体素子を第２のマスクにより覆う工程
と、前記第２のマスクをパターニングし、前記基板上に
行マスク・ラインを前記行に平行に形成する工程と、前
記行マスク・ラインにより覆われない前記基板の露出部
分をエッチングし、行トレンチを形成する工程とを含
む、前記（１３）記載の方法。 （１８）前記下部添加領域を形成する工程が、下部領域
外方拡散材料を、前記基板内に形成される列トレンチの
下部に、前記列に平行に形成する工程と、前記列トレン
チをエッチングして、前記ピラーの隣接する列間で前記
外方拡散材料を分離し、前記列に平行にビットライン・
ストラップを形成する工程と、前記ビットライン・スト
ラップから前記材料を外方拡散し、前記下部添加領域を
形成する工程とを含む、前記（１３）記載の方法。 （１９）前記ゲート領域を形成する工程が、列トレンチ
を形成する工程と、前記列トレンチに直交する行トレン
チをエッチングする工程と、酸化物障壁を前記行トレン
チの底部に形成する工程と、前記行トレンチの側壁上に
第１のゲート酸化物を形成する工程と、前記第１のゲー
ト酸化物上に第１のゲート電極を形成する工程とを含
む、前記（１３）記載の方法。 （２０）前記第１のゲート電極上に第２のゲート酸化物
を形成し、前記第１のゲート電極を絶縁し、浮遊ゲート
を形成する工程と、前記第２のゲート酸化物上に形成さ
れる第２のゲート電極を形成する工程とを含む、前記
（１９）記載の方法。 （２１）前記行トレンチを形成する工程が、前記行トレ
ンチ内に、酸化物壁により分離される穴を形成する、前
記（１９）記載の方法。 （２２）前記ピラーの各々上にスタック・コンデンサを
形成する工程を含む、前記（１９）記載の方法。 （２３）行列に配列されて、前記ピラーを分離するトレ
ンチ内の前記ピラーの各々の周囲に、トレンチ・コンデ
ンサを形成する工程を含む、前記（１９）記載の方法。
ラーを有するセルのアレイであって、前記ピラーが行列
に配列され、前記ピラーの各々が上方に伸び、第１のタ
イプの不純物を添加された上部領域と、第２のタイプの
不純物を添加された中央領域と、前記第１のタイプの不
純物を添加された下部領域とを有し、前記中央領域が前
記上部領域と前記下部領域との間に配置される、セルの
アレイと、前記ピラーの前記中央領域の側壁上に、前記
列に沿って互いに対向して形成され、前記上部領域と前
記下部領域との間の抵抗を前記中央領域にわたり制御す
る第１及び第２のゲート領域とを含む、半導体素子。 （２）前記行に沿う前記ピラーが絶縁材料により分離さ
れる、前記（１）記載の半導体素子。 （３）前記行に沿う前記第１及び第２のゲート領域が連
続的であり、前記セルのワードラインを形成し、前記列
に沿う前記下部領域が前記セルのビットラインである、
前記（１）記載の半導体素子。 （４）前記下部領域が前記ピラーのフットプリントを完
全に占有する、前記（１）記載の半導体素子。 （５）前記第１及び第２のゲート領域の各々が、前記側
壁上に形成される第１のゲート酸化物、及び前記第１の
ゲート酸化物上に形成される第１のゲート電極を含む、
前記（１）記載の半導体素子。 （６）前記第１及び第２のゲート領域の各々が、前記第
１のゲート電極上に形成される第２のゲート酸化物、及
び前記第２のゲート酸化物上に形成される第２のゲート
電極を含む、前記（５）記載の半導体素子。 （７）前記第１のゲート電極が全ての側において絶縁さ
れ、浮遊ゲートを形成する、前記（５）記載の半導体素
子。 （８）前記第１のゲート酸化物の厚さが、それを通過す
る電子の直接トンネリングを可能にするほど小さい、前
記（５）記載の半導体素子。 （９）前記下部領域の各々に隣接して配置され、前記下
部領域の抵抗を低減するストラップを含む、前記（１）
記載の半導体素子。 （１０）前記第１及び第２のゲート領域の各々が、前記
行内に配列されるピラーに沿って共通であり、前記列内
に配列されるピラーのゲート領域から分離される、前記
（１）記載の半導体素子。 （１１）前記ピラーの各々の前記上部領域上に形成され
るスタック・コンデンサを含み、前記スタック・コンデ
ンサの各々が、前記上部領域上に形成される記憶電極
と、前記記憶ノード上に形成される誘電層と、前記誘電
層上に形成されるプレート電極とを有する、前記（１）
記載の半導体素子。 （１２）行列に配列されて、前記ピラーを分離するトレ
ンチ内の、前記ピラーの各々の周囲に形成されるトレン
チ・コンデンサを含み、前記トレンチ・コンデンサの各
々が、記憶電極と、前記トレンチが並ぶ誘電層と、前記
トレンチ内に前記誘電層上に形成されるプレート電極と
を有し、前記下部領域が前記トレンチ・コンデンサの前
記記憶電極として作用する、前記（１）記載の半導体素
子。 （１３）半導体素子を形成する方法であって、行列に配
列されるピラーのアレイを基板上に形成する工程と、前
記ピラーの下方に下部添加領域を形成する工程と、前記
ピラーの側壁上に、前記列に沿って互いに対向する第１
及び第２のゲート領域を形成する工程と、前記ピラー上
に上部添加領域を形成する工程とを含む、方法。 （１４）前記行に沿う前記ピラー間に絶縁層を形成する
工程を含む、前記（１３）記載の方法。 （１５）前記ゲート領域を形成する工程が、前記行に沿
って配置される前記ピラーにつき、２つの連続ワードラ
インを形成する、前記（１３）記載の方法。 （１６）前記下部添加領域を形成する工程が、前記列に
沿ってビットラインを形成する、前記（１３）記載の方
法。 （１７）前記アレイを形成する工程が、前記基板上に列
マスク・ラインを前記列に平行に形成する工程と、前記
基板の露出部分をエッチングし、列トレンチを形成する
工程と、前記半導体素子を第２のマスクにより覆う工程
と、前記第２のマスクをパターニングし、前記基板上に
行マスク・ラインを前記行に平行に形成する工程と、前
記行マスク・ラインにより覆われない前記基板の露出部
分をエッチングし、行トレンチを形成する工程とを含
む、前記（１３）記載の方法。 （１８）前記下部添加領域を形成する工程が、下部領域
外方拡散材料を、前記基板内に形成される列トレンチの
下部に、前記列に平行に形成する工程と、前記列トレン
チをエッチングして、前記ピラーの隣接する列間で前記
外方拡散材料を分離し、前記列に平行にビットライン・
ストラップを形成する工程と、前記ビットライン・スト
ラップから前記材料を外方拡散し、前記下部添加領域を
形成する工程とを含む、前記（１３）記載の方法。 （１９）前記ゲート領域を形成する工程が、列トレンチ
を形成する工程と、前記列トレンチに直交する行トレン
チをエッチングする工程と、酸化物障壁を前記行トレン
チの底部に形成する工程と、前記行トレンチの側壁上に
第１のゲート酸化物を形成する工程と、前記第１のゲー
ト酸化物上に第１のゲート電極を形成する工程とを含
む、前記（１３）記載の方法。 （２０）前記第１のゲート電極上に第２のゲート酸化物
を形成し、前記第１のゲート電極を絶縁し、浮遊ゲート
を形成する工程と、前記第２のゲート酸化物上に形成さ
れる第２のゲート電極を形成する工程とを含む、前記
（１９）記載の方法。 （２１）前記行トレンチを形成する工程が、前記行トレ
ンチ内に、酸化物壁により分離される穴を形成する、前
記（１９）記載の方法。 （２２）前記ピラーの各々上にスタック・コンデンサを
形成する工程を含む、前記（１９）記載の方法。 （２３）行列に配列されて、前記ピラーを分離するトレ
ンチ内の前記ピラーの各々の周囲に、トレンチ・コンデ
ンサを形成する工程を含む、前記（１９）記載の方法。
【図１】メモリ・セルの従来のアレイの上面図である。
【図２】メモリ・セルの従来のアレイの斜視図である。
【図３】図１及び図２のアレイ内に示される従来のメモ
リ・セルの１つの、ビットラインに沿う断面図である。
リ・セルの１つの、ビットラインに沿う断面図である。
【図４】メモリ・セルの別の従来のアレイの構成図であ
る。
る。
【図５】従来のＤＲＡＭセルの構成図である。
【図６】従来の折りたたみ式ビットラインＤＲＡＭセル
の上面図である。
の上面図である。
【図７】従来のオープン・ビットラインＤＲＡＭセルの
上面図である。
上面図である。
【図８】本発明の１実施例に従うメモリ・セルのアレイ
を示す図である。
を示す図である。
【図９】本発明に従う、誘電体充填、化学研磨及びエッ
チバック後の、図８のアレイを示す図である。
チバック後の、図８のアレイを示す図である。
【図１０】本発明に従う、ワードライン方向に沿う、図
９のメモリ・セルの断面図である。
９のメモリ・セルの断面図である。
【図１１】本発明に従う、ビットライン方向に沿う、図
９のメモリ・セルの断面図である。
９のメモリ・セルの断面図である。
【図１２】本発明に従い、図８に示されるアレイを形成
する方法を示す図であり、基板２３５をイオン３１０の
ブランケット打ち込みに晒すことにより、ソース領域２
１５及びドレイン領域２４０を形成する。
する方法を示す図であり、基板２３５をイオン３１０の
ブランケット打ち込みに晒すことにより、ソース領域２
１５及びドレイン領域２４０を形成する。
【図１３】本発明に従い、図８に示されるアレイを形成
する方法を示す図であり、マスク２９０がイオン打ち込
み済み基板２３５にわたって付着され、アレイ領域にわ
たりビットライン方向３１４に平行に、平行なラインに
パターニングされる。
する方法を示す図であり、マスク２９０がイオン打ち込
み済み基板２３５にわたって付着され、アレイ領域にわ
たりビットライン方向３１４に平行に、平行なラインに
パターニングされる。
【図１４】本発明に従い、図８に示されるアレイを形成
する方法を示す図であり、窒化物ライン２９０がビット
ラインに沿って、窒化物領域２４５を形成するようにパ
ターニングされる。
する方法を示す図であり、窒化物ライン２９０がビット
ラインに沿って、窒化物領域２４５を形成するようにパ
ターニングされる。
【図１５】本発明の別の実施例に従う、ストラップ・ラ
インを有するメモリ・セルのアレイを示す図である。
インを有するメモリ・セルのアレイを示す図である。
【図１６】本発明の別の実施例に従う、ストラップ・ラ
インを有さないメモリ・セルのアレイを示す図である。
インを有さないメモリ・セルのアレイを示す図である。
【図１７】本発明に従い、図１５乃至図１６に示される
アレイを形成する方法を示す図である。
アレイを形成する方法を示す図である。
【図１８】本発明に従い、図１５乃至図１６に示される
アレイを形成する方法を示す図である。
アレイを形成する方法を示す図である。
【図１９】本発明に従い、図１５乃至図１６に示される
アレイを形成する方法を示す図である。
アレイを形成する方法を示す図である。
【図２０】本発明に従い、図１５乃至図１６に示される
アレイを形成する方法を示す図である。
アレイを形成する方法を示す図である。
【図２１】本発明に従い、図１５乃至図１６に示される
アレイを形成する方法を示す図である。
アレイを形成する方法を示す図である。
【図２２】本発明に従い、図１５乃至図１６に示される
アレイを形成する方法を示す図である。
アレイを形成する方法を示す図である。
【図２３】本発明に従い、図１５乃至図１６に示される
アレイを形成する方法を示す図である。
アレイを形成する方法を示す図である。
【図２４】本発明に従い、図１５乃至図１６に示される
アレイを形成する方法を示す図である。
アレイを形成する方法を示す図である。
【図２５】本発明に従い、図１５乃至図１６に示される
アレイを形成する方法を示す図である。
アレイを形成する方法を示す図である。
【図２６】本発明に従い、図１５乃至図１６に示される
アレイを形成する方法を示す図である。
アレイを形成する方法を示す図である。
【図２７】本発明の更に別の実施例に従う、ストラップ
・ラインを有するメモリ・セルのアレイを示す図であ
る。
・ラインを有するメモリ・セルのアレイを示す図であ
る。
【図２８】本発明の更に別の実施例に従う、ストラップ
・ラインを有さないメモリ・セルのアレイを示す図であ
る。
・ラインを有さないメモリ・セルのアレイを示す図であ
る。
【図２９】本発明に従い、図２７乃至図２８に示される
アレイを形成する方法を示す図である。
アレイを形成する方法を示す図である。
【図３０】本発明に従い、図２７乃至図２８に示される
アレイを形成する方法を示す図である。
アレイを形成する方法を示す図である。
【図３１】本発明に従い、図２７乃至図２８に示される
アレイを形成する方法を示す図である。
アレイを形成する方法を示す図である。
【図３２】本発明に従い、図２７乃至図２８に示される
アレイを形成する方法を示す図である。
アレイを形成する方法を示す図である。
【図３３】本発明の別の実施例に従うスタック・コンデ
ンサを有するメモリ・セルを示す図である。
ンサを有するメモリ・セルを示す図である。
【図３４】本発明の異なる実施例を示す図である。
【図３５】本発明の異なる実施例を示す図である。
【図３６】本発明の別の実施例に従うオープン・ビット
ライン及びオープン／折りたたみ式構造において、各々
がトレンチ・コンデンサを有するメモリ・セルのアレイ
を形成する方法を示す図である。
ライン及びオープン／折りたたみ式構造において、各々
がトレンチ・コンデンサを有するメモリ・セルのアレイ
を形成する方法を示す図である。
【図３７】本発明の別の実施例に従うオープン・ビット
ライン及びオープン／折りたたみ式構造において、各々
がトレンチ・コンデンサを有するメモリ・セルのアレイ
を形成する方法を示す図である。
ライン及びオープン／折りたたみ式構造において、各々
がトレンチ・コンデンサを有するメモリ・セルのアレイ
を形成する方法を示す図である。
【図３８】本発明の別の実施例に従うオープン・ビット
ライン及びオープン／折りたたみ式構造において、各々
がトレンチ・コンデンサを有するメモリ・セルのアレイ
を形成する方法を示す図である。
ライン及びオープン／折りたたみ式構造において、各々
がトレンチ・コンデンサを有するメモリ・セルのアレイ
を形成する方法を示す図である。
【図３９】本発明の別の実施例に従うオープン・ビット
ライン及びオープン／折りたたみ式構造において、各々
がトレンチ・コンデンサを有するメモリ・セルのアレイ
を形成する方法を示す図である。
ライン及びオープン／折りたたみ式構造において、各々
がトレンチ・コンデンサを有するメモリ・セルのアレイ
を形成する方法を示す図である。
【図４０】本発明の別の実施例に従うオープン・ビット
ライン及びオープン／折りたたみ式構造において、各々
がトレンチ・コンデンサを有するメモリ・セルのアレイ
を形成する方法を示す図である。
ライン及びオープン／折りたたみ式構造において、各々
がトレンチ・コンデンサを有するメモリ・セルのアレイ
を形成する方法を示す図である。
【図４１】本発明の別の実施例に従うオープン・ビット
ライン及びオープン／折りたたみ式構造において、各々
がトレンチ・コンデンサを有するメモリ・セルのアレイ
を形成する方法を示す図である。
ライン及びオープン／折りたたみ式構造において、各々
がトレンチ・コンデンサを有するメモリ・セルのアレイ
を形成する方法を示す図である。
【図４２】本発明の別の実施例に従うオープン・ビット
ライン及びオープン／折りたたみ式構造において、各々
がトレンチ・コンデンサを有するメモリ・セルのアレイ
を形成する方法を示す図である。
ライン及びオープン／折りたたみ式構造において、各々
がトレンチ・コンデンサを有するメモリ・セルのアレイ
を形成する方法を示す図である。
【図４３】本発明の別の実施例に従うオープン・ビット
ライン及びオープン／折りたたみ式構造において、各々
がトレンチ・コンデンサを有するメモリ・セルのアレイ
を形成する方法を示す図である。
ライン及びオープン／折りたたみ式構造において、各々
がトレンチ・コンデンサを有するメモリ・セルのアレイ
を形成する方法を示す図である。
【図４４】本発明の別の実施例に従うオープン・ビット
ライン及びオープン／折りたたみ式構造において、各々
がトレンチ・コンデンサを有するメモリ・セルのアレイ
を形成する方法を示す図である。
ライン及びオープン／折りたたみ式構造において、各々
がトレンチ・コンデンサを有するメモリ・セルのアレイ
を形成する方法を示す図である。
【図４５】本発明の別の実施例に従う折りたたみ式ビッ
トライン構造において、各々がトレンチ・コンデンサを
有するメモリ・セルのアレイを形成する方法を示す図で
ある。
トライン構造において、各々がトレンチ・コンデンサを
有するメモリ・セルのアレイを形成する方法を示す図で
ある。
【図４６】本発明の別の実施例に従う折りたたみ式ビッ
トライン構造において、各々がトレンチ・コンデンサを
有するメモリ・セルのアレイを形成する方法を示す図で
ある。
トライン構造において、各々がトレンチ・コンデンサを
有するメモリ・セルのアレイを形成する方法を示す図で
ある。
【図４７】本発明の別の実施例に従う折りたたみ式ビッ
トライン構造において、各々がトレンチ・コンデンサを
有するメモリ・セルのアレイを形成する方法を示す図で
ある。
トライン構造において、各々がトレンチ・コンデンサを
有するメモリ・セルのアレイを形成する方法を示す図で
ある。
【図４８】本発明の別の実施例に従う折りたたみ式ビッ
トライン構造において、各々がトレンチ・コンデンサを
有するメモリ・セルのアレイを形成する方法を示す図で
ある。
トライン構造において、各々がトレンチ・コンデンサを
有するメモリ・セルのアレイを形成する方法を示す図で
ある。
【図４９】本発明の別の実施例に従う折りたたみ式ビッ
トライン構造において、各々がトレンチ・コンデンサを
有するメモリ・セルのアレイを形成する方法を示す図で
ある。
トライン構造において、各々がトレンチ・コンデンサを
有するメモリ・セルのアレイを形成する方法を示す図で
ある。
【図５０】本発明の別の実施例に従う折りたたみ式ビッ
トライン構造において、各々がトレンチ・コンデンサを
有するメモリ・セルのアレイを形成する方法を示す図で
ある。
トライン構造において、各々がトレンチ・コンデンサを
有するメモリ・セルのアレイを形成する方法を示す図で
ある。
【図５１】本発明の別の実施例に従う折りたたみ式ビッ
トライン構造において、各々がスタック・コンデンサを
有するメモリ・セルの断面図を示す図である。
トライン構造において、各々がスタック・コンデンサを
有するメモリ・セルの断面図を示す図である。
【図５２】本発明に従うメモリ・セル・アレイを示す図
である。
である。
【図５３】本発明に従う図５２に示されるアレイを形成
する方法を示す図である。
する方法を示す図である。
【図５４】本発明に従う図５２に示されるアレイを形成
する方法を示す図である。
する方法を示す図である。
【図５５】本発明に従う図５２に示されるアレイを形成
する方法を示す図である。
する方法を示す図である。
【図５６】本発明に従う図５２に示されるアレイを形成
する方法を示す図である。
する方法を示す図である。
【図５７】本発明に従う図５２に示されるアレイを形成
する方法を示す図である。
する方法を示す図である。
【図５８】本発明に従う図５２に示されるアレイを形成
する方法を示す図である。
する方法を示す図である。
【図５９】本発明に従う図５２に示されるアレイを形成
する方法を示す図である。
する方法を示す図である。
【図６０】本発明に従う図５２に示されるアレイを形成
する方法を示す図である。
する方法を示す図である。
【図６１】本発明に従う図５２に示されるアレイを形成
する方法を示す図である。
する方法を示す図である。
【図６２】本発明に従う図５２に示されるアレイを形成
する方法を示す図である。
する方法を示す図である。
【図６３】本発明に従う図５２に示されるアレイを形成
する方法を示す図である。
する方法を示す図である。
【図６４】本発明に従う図５２に示されるアレイを形成
する方法を示す図である。
する方法を示す図である。
【図６５】本発明に従う図５２に示されるアレイを形成
する方法を示す図である。
する方法を示す図である。
【図６６】本発明に従う図５２に示されるアレイを形成
する方法を示す図である。
する方法を示す図である。
【図６７】本発明に従う図５２に示されるアレイを形成
する方法を示す図である。
する方法を示す図である。
【図６８】本発明に従う図５２に示されるアレイを形成
する方法を示す図である。
する方法を示す図である。
【図６９】本発明に従う図５２に示されるアレイを形成
する方法を示す図である。
する方法を示す図である。
【図７０】本発明に従う図５２に示されるアレイを形成
する方法を示す図である。
する方法を示す図である。
【図７１】本発明に従う図５２に示されるアレイを形成
する方法を示す図である。
する方法を示す図である。
【図７２】本発明に従う図５２に示されるアレイを形成
する方法を示す図である。
する方法を示す図である。
１０、２００、４２０、５００、５１０、５４０、８５
０ アレイ １５ ＥＰＲＯＭ素子（垂直ＭＯＳＦＥＴ） ２０、２２５、２２５' ワードライン ２５、２２０、７００、７０５ ビットライン ２７ セル ３０ ソース ３５、２３５ 基板 ４０、９５、２３０ ピラー ４５、２７７ 領域 ５０、２４０、７７３、８１０ ドレイン ６０、２６０ トンネル酸化物 ６５ 酸化物スペーサ ７０、２６５ 浮遊ゲート ７５、２７０、７７５ ゲート酸化物 １００ ＤＲＡＭセル １０５ 電界効果トランジスタ（ＦＥＴ） １１０ 記憶ノード １１５ プレート １２０ 折りたたみ式ビットライン １５０ オープン・ビットライン ２０５、４００、５４５ メモリ・セル ２１０ ビットライン・トレンチ ２１０' 充填済みビットライン・トレイン ２１５ 自己整合型ソース ２４５ 窒化物（マスク層） ２５０ 誘電体（酸化物層） ２７５ 制御ゲート ２８０ スペーサ ２９０、８７０、９１０、９１０' 窒化物 ３１０ イオン ３１２ ワードライン方向 ３１４ ビットライン方向 ３２５、４７５ Ｓｉプラトー ４０５ ソース領域 ４３０ ワードライン・トレンチ ４５０、４７２ パッド酸化物層 ４６０、４６０' ポリシリコン・ストラップ（ソース
外方拡散材料） ４９０ ビットライン金属 ５２０、５２０' スタック・コンデンサ ５２５、５２５' 第１の電極 ５３０、５３０' 誘電体 ５３５、５３５' 第２の電極 ５３６ バイア・ホール ５３７、５３８ 絶縁層 ５５０、５５２ フォトレジスト・ライン ５５５ トレンチ ５７５ フィールド分離領域 ５７８、７５０ トレンチ・コンデンサ ５８０ ＯＮＯ ５８５ ポリシリコン ５９５ 補ビットライン ６００、７８０、９００ 障壁酸化物 ６１５ ゲート・スタック ７１５ トランジスタ ７１７、７２０ 下部トランジスタ ７２２ 上部トランジスタ ７２５、７３０、７３５ ワードライン・ポリシリコン ７４０、７８５ ＡＳＧカラー ７５５ 上部トランジスタ・ソース ７６０、７９０ リソグラフィック・マスク ７７０ 下部ポリシリコン・ワードライン ７７１ 上部トランジスタ領域 ７７２ 下部トランジスタ領域 ７７４ 下部トランジスタ・ソース ７９５ 上部ゲート酸化物 ８００ 上部ポリシリコン・ワードライン ８０５ 能動ポリシリコン・ワードライン ８５５、８５７ 酸化物 ８６０ 酸化物ライナ ８６５ ポリシリコン充填材 ８９０、８９５ 穴 ９３０ ワードライン・ホール
０ アレイ １５ ＥＰＲＯＭ素子（垂直ＭＯＳＦＥＴ） ２０、２２５、２２５' ワードライン ２５、２２０、７００、７０５ ビットライン ２７ セル ３０ ソース ３５、２３５ 基板 ４０、９５、２３０ ピラー ４５、２７７ 領域 ５０、２４０、７７３、８１０ ドレイン ６０、２６０ トンネル酸化物 ６５ 酸化物スペーサ ７０、２６５ 浮遊ゲート ７５、２７０、７７５ ゲート酸化物 １００ ＤＲＡＭセル １０５ 電界効果トランジスタ（ＦＥＴ） １１０ 記憶ノード １１５ プレート １２０ 折りたたみ式ビットライン １５０ オープン・ビットライン ２０５、４００、５４５ メモリ・セル ２１０ ビットライン・トレンチ ２１０' 充填済みビットライン・トレイン ２１５ 自己整合型ソース ２４５ 窒化物（マスク層） ２５０ 誘電体（酸化物層） ２７５ 制御ゲート ２８０ スペーサ ２９０、８７０、９１０、９１０' 窒化物 ３１０ イオン ３１２ ワードライン方向 ３１４ ビットライン方向 ３２５、４７５ Ｓｉプラトー ４０５ ソース領域 ４３０ ワードライン・トレンチ ４５０、４７２ パッド酸化物層 ４６０、４６０' ポリシリコン・ストラップ（ソース
外方拡散材料） ４９０ ビットライン金属 ５２０、５２０' スタック・コンデンサ ５２５、５２５' 第１の電極 ５３０、５３０' 誘電体 ５３５、５３５' 第２の電極 ５３６ バイア・ホール ５３７、５３８ 絶縁層 ５５０、５５２ フォトレジスト・ライン ５５５ トレンチ ５７５ フィールド分離領域 ５７８、７５０ トレンチ・コンデンサ ５８０ ＯＮＯ ５８５ ポリシリコン ５９５ 補ビットライン ６００、７８０、９００ 障壁酸化物 ６１５ ゲート・スタック ７１５ トランジスタ ７１７、７２０ 下部トランジスタ ７２２ 上部トランジスタ ７２５、７３０、７３５ ワードライン・ポリシリコン ７４０、７８５ ＡＳＧカラー ７５５ 上部トランジスタ・ソース ７６０、７９０ リソグラフィック・マスク ７７０ 下部ポリシリコン・ワードライン ７７１ 上部トランジスタ領域 ７７２ 下部トランジスタ領域 ７７４ 下部トランジスタ・ソース ７９５ 上部ゲート酸化物 ８００ 上部ポリシリコン・ワードライン ８０５ 能動ポリシリコン・ワードライン ８５５、８５７ 酸化物 ８６０ 酸化物ライナ ８６５ ポリシリコン充填材 ８９０、８９５ 穴 ９３０ ワードライン・ホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 29/78 ３０１Ｍ 29/792 ３０１Ｘ ３７１ (72)発明者 スチュアート・マクリスター・バーンズ、 ジュニア アメリカ合衆国06877、コネチカット州リ ッジフィールド、ノース・サレム・ロード 623ビィ (72)発明者 フセイン・イブラヒム・ハナフィ アメリカ合衆国10526、ニューヨーク州ゴ ールデンズ・ブリッジ、アパッチ・サーク ル ７、ポスト・オフィス・ボックス243 (72)発明者 ジェフリィ・ジェイ・ウェルサー アメリカ合衆国06830、コネチカット州グ リーンウィッチ、オールド・フィールド・ ポイント・ロード 11、ナンバー１−ビィ
Claims (23)
- 【請求項１】基板と、 前記基板上に形成されるピラーを有するセルのアレイで
あって、前記ピラーが行列に配列され、前記ピラーの各
々が上方に伸び、第１のタイプの不純物を添加された上
部領域と、第２のタイプの不純物を添加された中央領域
と、前記第１のタイプの不純物を添加された下部領域と
を有し、前記中央領域が前記上部領域と前記下部領域と
の間に配置される、セルのアレイと、 前記ピラーの前記中央領域の側壁上に、前記列に沿って
互いに対向して形成され、前記上部領域と前記下部領域
との間の抵抗を前記中央領域にわたり制御する第１及び
第２のゲート領域とを含む、半導体素子。 - 【請求項２】前記行に沿う前記ピラーが絶縁材料により
分離される、請求項１記載の半導体素子。 - 【請求項３】前記行に沿う前記第１及び第２のゲート領
域が連続的であり、前記セルのワードラインを形成し、
前記列に沿う前記下部領域が前記セルのビットラインで
ある、請求項１記載の半導体素子。 - 【請求項４】前記下部領域が前記ピラーのフットプリン
トを完全に占有する、請求項１記載の半導体素子。 - 【請求項５】前記第１及び第２のゲート領域の各々が、
前記側壁上に形成される第１のゲート酸化物、及び前記
第１のゲート酸化物上に形成される第１のゲート電極を
含む、請求項１記載の半導体素子。 - 【請求項６】前記第１及び第２のゲート領域の各々が、
前記第１のゲート電極上に形成される第２のゲート酸化
物、及び前記第２のゲート酸化物上に形成される第２の
ゲート電極を含む、請求項５記載の半導体素子。 - 【請求項７】前記第１のゲート電極が全ての側において
絶縁され、浮遊ゲートを形成する、請求項５記載の半導
体素子。 - 【請求項８】前記第１のゲート酸化物の厚さが、それを
通過する電子の直接トンネリングを可能にするほど小さ
い、請求項５記載の半導体素子。 - 【請求項９】前記下部領域の各々に隣接して配置され、
前記下部領域の抵抗を低減するストラップを含む、請求
項１記載の半導体素子。 - 【請求項１０】前記第１及び第２のゲート領域の各々
が、前記行内に配列されるピラーに沿って共通であり、
前記列内に配列されるピラーのゲート領域から分離され
る、請求項１記載の半導体素子。 - 【請求項１１】前記ピラーの各々の前記上部領域上に形
成されるスタック・コンデンサを含み、前記スタック・
コンデンサの各々が、前記上部領域上に形成される記憶
電極と、前記記憶ノード上に形成される誘電層と、前記
誘電層上に形成されるプレート電極とを有する、請求項
１記載の半導体素子。 - 【請求項１２】行列に配列されて、前記ピラーを分離す
るトレンチ内の、前記ピラーの各々の周囲に形成される
トレンチ・コンデンサを含み、前記トレンチ・コンデン
サの各々が、記憶電極と、前記トレンチが並ぶ誘電層
と、前記トレンチ内に前記誘電層上に形成されるプレー
ト電極とを有し、前記下部領域が前記トレンチ・コンデ
ンサの前記記憶電極として作用する、請求項１記載の半
導体素子。 - 【請求項１３】半導体素子を形成する方法であって、 行列に配列されるピラーのアレイを基板上に形成する工
程と、 前記ピラーの下方に下部添加領域を形成する工程と、 前記ピラーの側壁上に、前記列に沿って互いに対向する
第１及び第２のゲート領域を形成する工程と、 前記ピラー上に上部添加領域を形成する工程とを含む、
方法。 - 【請求項１４】前記行に沿う前記ピラー間に絶縁層を形
成する工程を含む、請求項１３記載の方法。 - 【請求項１５】前記ゲート領域を形成する工程が、前記
行に沿って配置される前記ピラーにつき、２つの連続ワ
ードラインを形成する、請求項１３記載の方法。 - 【請求項１６】前記下部添加領域を形成する工程が、前
記列に沿ってビットラインを形成する、請求項１３記載
の方法。 - 【請求項１７】前記アレイを形成する工程が、 前記基板上に列マスク・ラインを前記列に平行に形成す
る工程と、 前記基板の露出部分をエッチングし、列トレンチを形成
する工程と、 前記半導体素子を第２のマスクにより覆う工程と、 前記第２のマスクをパターニングし、前記基板上に行マ
スク・ラインを前記行に平行に形成する工程と、 前記行マスク・ラインにより覆われない前記基板の露出
部分をエッチングし、行トレンチを形成する工程とを含
む、請求項１３記載の方法。 - 【請求項１８】前記下部添加領域を形成する工程が、 下部領域外方拡散材料を、前記基板内に形成される列ト
レンチの下部に、前記列に平行に形成する工程と、 前記列トレンチをエッチングして、前記ピラーの隣接す
る列間で前記外方拡散材料を分離し、前記列に平行にビ
ットライン・ストラップを形成する工程と、 前記ビットライン・ストラップから前記材料を外方拡散
し、前記下部添加領域を形成する工程とを含む、請求項
１３記載の方法。 - 【請求項１９】前記ゲート領域を形成する工程が、 列トレンチを形成する工程と、 前記列トレンチに直交する行トレンチをエッチングする
工程と、 酸化物障壁を前記行トレンチの底部に形成する工程と、 前記行トレンチの側壁上に第１のゲート酸化物を形成す
る工程と、 前記第１のゲート酸化物上に第１のゲート電極を形成す
る工程とを含む、請求項１３記載の方法。 - 【請求項２０】前記第１のゲート電極上に第２のゲート
酸化物を形成し、前記第１のゲート電極を絶縁し、浮遊
ゲートを形成する工程と、 前記第２のゲート酸化物上に形成される第２のゲート電
極を形成する工程とを含む、請求項１９記載の方法。 - 【請求項２１】前記行トレンチを形成する工程が、前記
行トレンチ内に、酸化物壁により分離される穴を形成す
る、請求項１９記載の方法。 - 【請求項２２】前記ピラーの各々上にスタック・コンデ
ンサを形成する工程を含む、請求項１９記載の方法。 - 【請求項２３】行列に配列されて、前記ピラーを分離す
るトレンチ内の前記ピラーの各々の周囲に、トレンチ・
コンデンサを形成する工程を含む、請求項１９記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/787418 | 1997-01-22 | ||
| US08/787,418 US5990509A (en) | 1997-01-22 | 1997-01-22 | 2F-square memory cell for gigabit memory applications |
Publications (2)
| Publication Number | Publication Date |
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| JPH10229175A true JPH10229175A (ja) | 1998-08-25 |
| JP3065577B2 JP3065577B2 (ja) | 2000-07-17 |
Family
ID=25141416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10008248A Expired - Fee Related JP3065577B2 (ja) | 1997-01-22 | 1998-01-20 | 半導体素子とその形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (4) | US5990509A (ja) |
| JP (1) | JP3065577B2 (ja) |
| KR (1) | KR100295000B1 (ja) |
| TW (1) | TW349270B (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| US6114725A (en) | 2000-09-05 |
| JP3065577B2 (ja) | 2000-07-17 |
| US6440801B1 (en) | 2002-08-27 |
| TW349270B (en) | 1999-01-01 |
| KR19980069969A (ko) | 1998-10-26 |
| KR100295000B1 (ko) | 2001-09-07 |
| US6040210A (en) | 2000-03-21 |
| US5990509A (en) | 1999-11-23 |
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