JPH08288411A - 縦型フラッシュメモリセル - Google Patents
縦型フラッシュメモリセルInfo
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- JPH08288411A JPH08288411A JP7110308A JP11030895A JPH08288411A JP H08288411 A JPH08288411 A JP H08288411A JP 7110308 A JP7110308 A JP 7110308A JP 11030895 A JP11030895 A JP 11030895A JP H08288411 A JPH08288411 A JP H08288411A
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- Japan
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- columnar portion
- floating gate
- flash memory
- memory cell
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Abstract
(57)【要約】
【目的】 書き込み動作中におけるディスターブ現象の
発生および書き込み特性の劣化を防止することができる
ようにする。 【構成】 縦型フラッシュメモリセルは、Ｐ型シリコン
からなる柱状部１１と、この柱状部１１の下端部の周囲
に形成されたソース１２と、柱状部１１の上端部に形成
されたドレイン１３を備えている。柱状部１１の側周部
のうちドレイン１３側の一部１１ａを除く部分の周囲に
は、酸化膜１４を介してフローティングゲート１５が形
成され、フローティングゲート１５の側周部および柱状
部１１の側周部のうちの一部１１ａの周囲には、ＯＮＯ
膜１６を介してコントロールゲート１７が形成されてい
る。コントロールゲート１７は、柱状部１１の側周部の
うちの一部１１ａの周囲に形成された部分が選択トラン
ジスタのゲート１７ａとして機能する。
発生および書き込み特性の劣化を防止することができる
ようにする。 【構成】 縦型フラッシュメモリセルは、Ｐ型シリコン
からなる柱状部１１と、この柱状部１１の下端部の周囲
に形成されたソース１２と、柱状部１１の上端部に形成
されたドレイン１３を備えている。柱状部１１の側周部
のうちドレイン１３側の一部１１ａを除く部分の周囲に
は、酸化膜１４を介してフローティングゲート１５が形
成され、フローティングゲート１５の側周部および柱状
部１１の側周部のうちの一部１１ａの周囲には、ＯＮＯ
膜１６を介してコントロールゲート１７が形成されてい
る。コントロールゲート１７は、柱状部１１の側周部の
うちの一部１１ａの周囲に形成された部分が選択トラン
ジスタのゲート１７ａとして機能する。
Description
【０００１】
【産業上の利用分野】本発明は、一括消去型の電気的消
去可能なプログラマブル・リード・オンリ・メモリであ
るフラッシュメモリにおける記憶の最小単位となるフラ
ッシュメモリセルに係り、特に、半導体基板上において
垂直方向に形成された柱状部の上下位置にドレイン領域
とソース領域を形成し、柱状部の側部にフローティング
ゲートとコントロールゲートを形成してなる縦型フラッ
シュメモリセルに関する。
去可能なプログラマブル・リード・オンリ・メモリであ
るフラッシュメモリにおける記憶の最小単位となるフラ
ッシュメモリセルに係り、特に、半導体基板上において
垂直方向に形成された柱状部の上下位置にドレイン領域
とソース領域を形成し、柱状部の側部にフローティング
ゲートとコントロールゲートを形成してなる縦型フラッ
シュメモリセルに関する。
【０００２】
【従来の技術】近年、電気的消去可能なプログラマブル
・リード・オンリ・メモリ（以下、ＥＥＰＲＯＭと記
す。）のうち、高集積化が可能な点で、一括消去型のＥ
ＥＰＲＯＭであるフラッシュメモリが注目されている。
このフラッシュメモリのセルは、ソース領域、ドレイン
領域、フローティングゲートおよびコントロールゲート
を有し、フローティングゲートに電子を注入したり、フ
ローティングゲートから電子を放出させることにより
“１”または“０”のデータ記憶を行うようになってい
る。
・リード・オンリ・メモリ（以下、ＥＥＰＲＯＭと記
す。）のうち、高集積化が可能な点で、一括消去型のＥ
ＥＰＲＯＭであるフラッシュメモリが注目されている。
このフラッシュメモリのセルは、ソース領域、ドレイン
領域、フローティングゲートおよびコントロールゲート
を有し、フローティングゲートに電子を注入したり、フ
ローティングゲートから電子を放出させることにより
“１”または“０”のデータ記憶を行うようになってい
る。
【０００３】また、例えば、Performance of the 3-D S
idewall Flash EPROM Cell（ＩＥＤＭ １９９３年）に
示されるように、柱状部の上下位置にソース領域とドレ
イン領域を形成し、柱状部の側部にフローティングゲー
トとコントロールゲートを形成した縦型のフラッシュメ
モリセルも提案され、セルの小型化が可能、リード電流
の増大等の点で、次世代のフラッシュメモリセルとして
有益であることが示されている。
idewall Flash EPROM Cell（ＩＥＤＭ １９９３年）に
示されるように、柱状部の上下位置にソース領域とドレ
イン領域を形成し、柱状部の側部にフローティングゲー
トとコントロールゲートを形成した縦型のフラッシュメ
モリセルも提案され、セルの小型化が可能、リード電流
の増大等の点で、次世代のフラッシュメモリセルとして
有益であることが示されている。
【０００４】
【発明が解決しようとする課題】ところで、一般的に、
選択トランジスタを持たないフラッシュメモリセルで
は、書き込み動作中において、非選択時のセルのプログ
ラムデータ抜けであるいわゆるディスターブ現象、およ
びドレイン領域へのリーク電流の増大によるビット線電
位の低下に伴う書き込み特性の劣化が問題となる。これ
らの問題点は、縦型フラッシュメモリセルにおいても同
様である。
選択トランジスタを持たないフラッシュメモリセルで
は、書き込み動作中において、非選択時のセルのプログ
ラムデータ抜けであるいわゆるディスターブ現象、およ
びドレイン領域へのリーク電流の増大によるビット線電
位の低下に伴う書き込み特性の劣化が問題となる。これ
らの問題点は、縦型フラッシュメモリセルにおいても同
様である。
【０００５】図３は従来の縦型フラッシュメモリセルの
一例の構成を示す断面図である。この図を参照して、従
来の縦型フラッシュメモリセルにおける上述した問題点
について詳しく説明する。図２に示すフラッシュメモリ
セルは、シリコン基板上に形成されたＰ型シリコンから
なる柱状部５１を有し、この柱状部５１の下端部の周囲
に対応する基板内にＮ+ 層からなるソース領域５２が形
成され、柱状部５１の上端部にＮ+ 層からなるドレイン
領域５３が形成されている。柱状部５１の側部の周囲に
は酸化膜５４を介してフローティングゲート５５が形成
され、更に、フローティングゲート５５の周囲にはＯＮ
Ｏ膜（ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2の３層膜）５６
を介して、ワード線に接続されるコントロールゲート５
７が形成されている。ドレイン領域５３の上部にはビッ
ト線５８が形成されている。
一例の構成を示す断面図である。この図を参照して、従
来の縦型フラッシュメモリセルにおける上述した問題点
について詳しく説明する。図２に示すフラッシュメモリ
セルは、シリコン基板上に形成されたＰ型シリコンから
なる柱状部５１を有し、この柱状部５１の下端部の周囲
に対応する基板内にＮ+ 層からなるソース領域５２が形
成され、柱状部５１の上端部にＮ+ 層からなるドレイン
領域５３が形成されている。柱状部５１の側部の周囲に
は酸化膜５４を介してフローティングゲート５５が形成
され、更に、フローティングゲート５５の周囲にはＯＮ
Ｏ膜（ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2の３層膜）５６
を介して、ワード線に接続されるコントロールゲート５
７が形成されている。ドレイン領域５３の上部にはビッ
ト線５８が形成されている。
【０００６】この縦型フラッシュメモリセルにおける書
き込み動作は、ワード線によって選択されたコントロー
ルゲート５７とビット線５８によって選択されたドレイ
ン領域５３にそれぞれ高電圧を印加して、フローティン
グゲート５５にホットエレクトロンを注入することによ
って行われる。この書き込み動作では、データの書き込
みを行うセルについてはワード線、ビット線が共に選択
されるが、その際、ワード線が非選択状態でビット線５
８が選択状態のセルが存在する。このようなセルでは、
ドレイン領域５３にのみ高電界がかかるため、ドレイン
領域５３の近傍において、フローティングゲート５５か
らの電子の引き抜きあるいはフローティングゲート５５
への正孔（ホール）の注入が起こり、その結果、プログ
ラムデータが抜けてしまういわゆるディスターブ現象を
起こし易い。また、このとき、ドレイン領域５３へ流れ
るリーク電流が多くなるとビット線５８の電位が低下
し、書き込みに時間がかかったり、書き込みができなく
なったりして、書き込み特性が劣化する。
き込み動作は、ワード線によって選択されたコントロー
ルゲート５７とビット線５８によって選択されたドレイ
ン領域５３にそれぞれ高電圧を印加して、フローティン
グゲート５５にホットエレクトロンを注入することによ
って行われる。この書き込み動作では、データの書き込
みを行うセルについてはワード線、ビット線が共に選択
されるが、その際、ワード線が非選択状態でビット線５
８が選択状態のセルが存在する。このようなセルでは、
ドレイン領域５３にのみ高電界がかかるため、ドレイン
領域５３の近傍において、フローティングゲート５５か
らの電子の引き抜きあるいはフローティングゲート５５
への正孔（ホール）の注入が起こり、その結果、プログ
ラムデータが抜けてしまういわゆるディスターブ現象を
起こし易い。また、このとき、ドレイン領域５３へ流れ
るリーク電流が多くなるとビット線５８の電位が低下
し、書き込みに時間がかかったり、書き込みができなく
なったりして、書き込み特性が劣化する。
【０００７】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、書き込み動作中におけるディスター
ブ現象の発生および書き込み特性の劣化を防止すること
ができるようにした縦型フラッシュメモリセルを提供す
ることにある。
ので、その課題は、書き込み動作中におけるディスター
ブ現象の発生および書き込み特性の劣化を防止すること
ができるようにした縦型フラッシュメモリセルを提供す
ることにある。
【０００８】
【課題を解決するための手段】本発明の縦型フラッシュ
メモリセルは、半導体基板上において垂直方向に形成さ
れた柱状部と、この柱状部内にチャネルが形成されるよ
うに、柱状部の上下位置に形成されたドレイン領域およ
びソース領域と、柱状部の側部のうちドレイン領域側の
一部を除く部分に絶縁層を介して対向するように形成さ
れたフローティングゲートと、このフローティングゲー
トの外側および柱状部の側部のうちドレイン領域側の一
部に絶縁層を介して対向するように形成され、柱状部の
側部のうちドレイン領域側の一部に対向する部分が選択
トランジスタのゲートとして機能するコントロールゲー
トとを備えたものである。
メモリセルは、半導体基板上において垂直方向に形成さ
れた柱状部と、この柱状部内にチャネルが形成されるよ
うに、柱状部の上下位置に形成されたドレイン領域およ
びソース領域と、柱状部の側部のうちドレイン領域側の
一部を除く部分に絶縁層を介して対向するように形成さ
れたフローティングゲートと、このフローティングゲー
トの外側および柱状部の側部のうちドレイン領域側の一
部に絶縁層を介して対向するように形成され、柱状部の
側部のうちドレイン領域側の一部に対向する部分が選択
トランジスタのゲートとして機能するコントロールゲー
トとを備えたものである。
【０００９】
【作用】本発明の縦型フラッシュメモリセルでは、フロ
ーティングゲートは、柱状部の側部のうちドレイン領域
側の一部を除く部分に絶縁層を介して対向するように形
成され、コントロールゲートは、フローティングゲート
の外側および柱状部の側部のうちドレイン領域側の一部
に絶縁層を介して対向するように形成され、柱状部の側
部のうちドレイン領域側の一部に対向する部分が選択ト
ランジスタのゲートとして機能する。このような構成に
より、書き込み動作中において、コントロールゲートに
接続されたワード線が非選択状態で、ドレイン領域に接
続されたビット線が選択状態のときに、フローティング
ゲートに対するドレイン領域の電界が緩和され、ディス
ターブ現象の発生が抑制され、また、ワード線が非選択
状態のとき選択トランジスタがオフの状態となるため、
フローティングゲートからドレイン領域へのリーク電流
が制限される。
ーティングゲートは、柱状部の側部のうちドレイン領域
側の一部を除く部分に絶縁層を介して対向するように形
成され、コントロールゲートは、フローティングゲート
の外側および柱状部の側部のうちドレイン領域側の一部
に絶縁層を介して対向するように形成され、柱状部の側
部のうちドレイン領域側の一部に対向する部分が選択ト
ランジスタのゲートとして機能する。このような構成に
より、書き込み動作中において、コントロールゲートに
接続されたワード線が非選択状態で、ドレイン領域に接
続されたビット線が選択状態のときに、フローティング
ゲートに対するドレイン領域の電界が緩和され、ディス
ターブ現象の発生が抑制され、また、ワード線が非選択
状態のとき選択トランジスタがオフの状態となるため、
フローティングゲートからドレイン領域へのリーク電流
が制限される。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。図１は本発明の一実施例に係る縦型
フラッシュメモリセルの加工プロセスを示す説明図であ
る。
て詳細に説明する。図１は本発明の一実施例に係る縦型
フラッシュメモリセルの加工プロセスを示す説明図であ
る。
【００１１】本実施例に係る縦型フラッシュメモリセル
は、図２（ｃ）に示したように、シリコン基板のＰ−ウ
エル領域上に形成されたＰ型シリコンからなる柱状部１
１を有し、この柱状部１１の下端部の周囲に対応する基
板（Ｐ−ウエル領域）内にＮ+ 層からなるソース領域１
２が形成され、柱状部１１の上端部にＮ+ 層からなるド
レイン領域１３が形成され、柱状部１１内にチャネルが
形成されるようになっている。柱状部１１の側周部のう
ちドレイン領域１３側の一部１１ａを除く部分の周囲に
は、絶縁層としての酸化膜１４を介してフローティング
ゲート１５が形成されている。更に、フローティングゲ
ート１５の側周部および柱状部１１の側周部のうちドレ
イン領域１３側の一部１１ａの周囲には、絶縁層として
のＯＮＯ膜（ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 の３層
膜）１６を介して、ワード線に接続されるコントロール
ゲート１７が形成されている。このコントロールゲート
１７は、柱状部１１の側周部のうちドレイン領域１３側
の一部１１ａの周囲に形成された部分が選択トランジス
タのゲート１７ａとして機能している。すなわち、ソー
ス領域１２、ドレイン領域１３およびゲート１７ａによ
って選択トランジスタが構成されている。コントロール
ゲート１７の周囲には、層間膜１９が付けられている。
ドレイン領域１３の上部にはビット線１８が接続されて
いる。
は、図２（ｃ）に示したように、シリコン基板のＰ−ウ
エル領域上に形成されたＰ型シリコンからなる柱状部１
１を有し、この柱状部１１の下端部の周囲に対応する基
板（Ｐ−ウエル領域）内にＮ+ 層からなるソース領域１
２が形成され、柱状部１１の上端部にＮ+ 層からなるド
レイン領域１３が形成され、柱状部１１内にチャネルが
形成されるようになっている。柱状部１１の側周部のう
ちドレイン領域１３側の一部１１ａを除く部分の周囲に
は、絶縁層としての酸化膜１４を介してフローティング
ゲート１５が形成されている。更に、フローティングゲ
ート１５の側周部および柱状部１１の側周部のうちドレ
イン領域１３側の一部１１ａの周囲には、絶縁層として
のＯＮＯ膜（ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 の３層
膜）１６を介して、ワード線に接続されるコントロール
ゲート１７が形成されている。このコントロールゲート
１７は、柱状部１１の側周部のうちドレイン領域１３側
の一部１１ａの周囲に形成された部分が選択トランジス
タのゲート１７ａとして機能している。すなわち、ソー
ス領域１２、ドレイン領域１３およびゲート１７ａによ
って選択トランジスタが構成されている。コントロール
ゲート１７の周囲には、層間膜１９が付けられている。
ドレイン領域１３の上部にはビット線１８が接続されて
いる。
【００１２】次に、図１および図２を用いて、本実施例
に係る縦型フラッシュメモリセルの加工プロセスについ
て説明する。まず、図１（ａ）に示すようなシリコン基
板２１に形成されたＰ−ウエル領域２２上に、レジスト
膜２３を塗布形成し、所定のマスクを用いて、柱状部１
１を形成するためのレジストパターンを形成し、垂直エ
ッチングによって、図１（ｂ）に示すように柱状部１１
を加工する。次に、図１（ｃ）に示すように、酸化を行
って酸化膜１４を形成した後、イオン注入装置によりイ
オンを注入して、柱状部１１の下端部の周囲に対応する
基板（Ｐ−ウエル領域２２）内および柱状部１１の上端
部に、ソース領域１２およびドレイン領域１３となるＮ
+ 層を形成する。次に、（ｄ）に示すように、例えばＣ
ＶＤ（Ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉ
ｔｉｏｎ）法により、ポリシリコン膜２４を堆積形成す
る。次に、図（ａ）に示すように、異方性エッチングに
よりポリシリコン膜２４を上方からエッチングし、柱状
部１１の側周部のうちドレイン領域１３側の一部１１ａ
を除く部分の周囲に、側壁状のフローティングゲート１
５を加工する。その後、酸化、Ｓｉ3 Ｎ4 の堆積、酸化
を順に行って、ＯＮＯ膜１６を形成する。次に、図２
（ｂ）において破線で示すようにポリシリコン膜２５を
堆積形成し、フローティングゲート１５と同様に、異方
性エッチングによりポリシリコン膜２５を上方からエッ
チングし、フローティングゲート１５の側周部および柱
状部１１の側周部のうちドレイン領域１３側の一部１１
ａの周囲に、コントロールゲート１７を加工する。次
に、図２（ｃ）に示すように、コントロールゲート１７
の周囲に、例えばＣＶＤ法により、ＢＰＳＧ（ｂｏｒｏ
−ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜や
ＳＯＧ（ｓｐｉｎ−ｏｎ−ｇｌａｓｓ）膜等の層間膜１
９を付けた後、ドレイン領域１３の上部に、ドレイン領
域１３とのコンタクトをとりつつ、例えばスパッタリン
グによりアルミニウム（Ａｌ）膜を形成して、ドレイン
領域１３に接続されたビット線１８を加工形成して、本
実施例に係る縦型フラッシュメモリセルの加工プロセス
を終了する。
に係る縦型フラッシュメモリセルの加工プロセスについ
て説明する。まず、図１（ａ）に示すようなシリコン基
板２１に形成されたＰ−ウエル領域２２上に、レジスト
膜２３を塗布形成し、所定のマスクを用いて、柱状部１
１を形成するためのレジストパターンを形成し、垂直エ
ッチングによって、図１（ｂ）に示すように柱状部１１
を加工する。次に、図１（ｃ）に示すように、酸化を行
って酸化膜１４を形成した後、イオン注入装置によりイ
オンを注入して、柱状部１１の下端部の周囲に対応する
基板（Ｐ−ウエル領域２２）内および柱状部１１の上端
部に、ソース領域１２およびドレイン領域１３となるＮ
+ 層を形成する。次に、（ｄ）に示すように、例えばＣ
ＶＤ（Ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉ
ｔｉｏｎ）法により、ポリシリコン膜２４を堆積形成す
る。次に、図（ａ）に示すように、異方性エッチングに
よりポリシリコン膜２４を上方からエッチングし、柱状
部１１の側周部のうちドレイン領域１３側の一部１１ａ
を除く部分の周囲に、側壁状のフローティングゲート１
５を加工する。その後、酸化、Ｓｉ3 Ｎ4 の堆積、酸化
を順に行って、ＯＮＯ膜１６を形成する。次に、図２
（ｂ）において破線で示すようにポリシリコン膜２５を
堆積形成し、フローティングゲート１５と同様に、異方
性エッチングによりポリシリコン膜２５を上方からエッ
チングし、フローティングゲート１５の側周部および柱
状部１１の側周部のうちドレイン領域１３側の一部１１
ａの周囲に、コントロールゲート１７を加工する。次
に、図２（ｃ）に示すように、コントロールゲート１７
の周囲に、例えばＣＶＤ法により、ＢＰＳＧ（ｂｏｒｏ
−ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜や
ＳＯＧ（ｓｐｉｎ−ｏｎ−ｇｌａｓｓ）膜等の層間膜１
９を付けた後、ドレイン領域１３の上部に、ドレイン領
域１３とのコンタクトをとりつつ、例えばスパッタリン
グによりアルミニウム（Ａｌ）膜を形成して、ドレイン
領域１３に接続されたビット線１８を加工形成して、本
実施例に係る縦型フラッシュメモリセルの加工プロセス
を終了する。
【００１３】次に、本実施例に係る縦型フラッシュメモ
リセルの書き込み、読み出しおよび消去の各動作につい
て説明する。
リセルの書き込み、読み出しおよび消去の各動作につい
て説明する。
【００１４】書き込み動作は、ワード線によって選択さ
れたコントロールゲート１７に１２Ｖ程度の高電圧を印
加すると共に、ビット線１８によって選択されたドレイ
ン領域１３に６Ｖ程度の高電圧を印加して、フローティ
ングゲート１５にホットエレクトロンを注入することに
よって行われる。この書き込み動作では、データの書き
込みを行うセルについてワード線、ビット線１８が共に
選択されるが、その際、ワード線が非選択状態でビット
線１８が選択状態のセルが存在する。このようなセルで
は、ドレイン領域１３にのみ高電界がかかるが、本実施
例に係る縦型フラッシュメモリセルでは、選択トランジ
スタによってドレイン領域１３とフローティングゲート
１５間が離されているため、フローティングゲート１５
に対するドレイン領域１３の電界が緩和され、ディスタ
ーブ現象の発生が抑制される。また、ワード線が非選択
状態のとき選択トランジスタがオフの状態となるため、
フローティングゲート１５からドレイン領域１３へのリ
ーク電流が制限される。
れたコントロールゲート１７に１２Ｖ程度の高電圧を印
加すると共に、ビット線１８によって選択されたドレイ
ン領域１３に６Ｖ程度の高電圧を印加して、フローティ
ングゲート１５にホットエレクトロンを注入することに
よって行われる。この書き込み動作では、データの書き
込みを行うセルについてワード線、ビット線１８が共に
選択されるが、その際、ワード線が非選択状態でビット
線１８が選択状態のセルが存在する。このようなセルで
は、ドレイン領域１３にのみ高電界がかかるが、本実施
例に係る縦型フラッシュメモリセルでは、選択トランジ
スタによってドレイン領域１３とフローティングゲート
１５間が離されているため、フローティングゲート１５
に対するドレイン領域１３の電界が緩和され、ディスタ
ーブ現象の発生が抑制される。また、ワード線が非選択
状態のとき選択トランジスタがオフの状態となるため、
フローティングゲート１５からドレイン領域１３へのリ
ーク電流が制限される。
【００１５】読み出し動作は、ワード線によって選択さ
れたコントロールゲート１７に５Ｖを印加すると共に、
ビット線１８によって選択されたドレイン領域１３に１
Ｖ程度の電圧を印加することによって行われる。このと
き、フローティングゲート１５に電子が注入されていな
いセルではリード電流が流れ、フローティングゲート１
５に電子が注入されているセルではリード電流が流れな
い。このリード電流による電圧降下を、ドレイン領域１
３に接続されているセンスアンプによって検出すること
によって、データが読み出される。
れたコントロールゲート１７に５Ｖを印加すると共に、
ビット線１８によって選択されたドレイン領域１３に１
Ｖ程度の電圧を印加することによって行われる。このと
き、フローティングゲート１５に電子が注入されていな
いセルではリード電流が流れ、フローティングゲート１
５に電子が注入されているセルではリード電流が流れな
い。このリード電流による電圧降下を、ドレイン領域１
３に接続されているセンスアンプによって検出すること
によって、データが読み出される。
【００１６】消去動作は、コントロールゲート１７に−
１２Ｖ程度の負の電圧を印加すると共に、ソース領域１
２に６Ｖ程度の正のパルスを印加して、フローティング
ゲート１５からソース領域１２へトンネル電流（Ｆｏｗ
ｌｅｒ−Ｎｏｒｄｈｅｉｍ電流）を流すことによって行
われる。
１２Ｖ程度の負の電圧を印加すると共に、ソース領域１
２に６Ｖ程度の正のパルスを印加して、フローティング
ゲート１５からソース領域１２へトンネル電流（Ｆｏｗ
ｌｅｒ−Ｎｏｒｄｈｅｉｍ電流）を流すことによって行
われる。
【００１７】７このように、本実施例に係る縦型フラッ
シュメモリセルによれば、柱状部１１の側周部のうちド
レイン領域１３側の一部１１ａには、フローティングゲ
ート１５を形成せずに、コントロールゲート１７を用い
た選択トランジスタのゲート１７ａを形成したので、書
き込み動作中において、コントロールゲート１７に接続
されたワード線が非選択状態で、ドレイン領域１３に接
続されたビット線１８が選択状態のときに、フローティ
ングゲート１５に対するドレイン領域１３の電界が緩和
され、ディスターブ現象の発生を防止することができ、
また、ワード線が非選択状態のとき選択トランジスタが
オフの状態となるため、フローティングゲート１５から
ドレイン領域１３へのリーク電流が制限され、書き込み
特性の劣化を防止することができる。
シュメモリセルによれば、柱状部１１の側周部のうちド
レイン領域１３側の一部１１ａには、フローティングゲ
ート１５を形成せずに、コントロールゲート１７を用い
た選択トランジスタのゲート１７ａを形成したので、書
き込み動作中において、コントロールゲート１７に接続
されたワード線が非選択状態で、ドレイン領域１３に接
続されたビット線１８が選択状態のときに、フローティ
ングゲート１５に対するドレイン領域１３の電界が緩和
され、ディスターブ現象の発生を防止することができ、
また、ワード線が非選択状態のとき選択トランジスタが
オフの状態となるため、フローティングゲート１５から
ドレイン領域１３へのリーク電流が制限され、書き込み
特性の劣化を防止することができる。
【００１８】また、本実施例に係る縦型フラッシュメモ
リセルでは、選択トランジスタが柱状部１１の側周部の
うちドレイン領域１３側の一部１１ａに形成されている
ため、選択トランジスタを持たない従来の縦型フラッシ
ュメモリセルに比べて大型化することがなく、セルの小
型化が可能という縦型フラッシュメモリセルの特徴を生
かすことができる。
リセルでは、選択トランジスタが柱状部１１の側周部の
うちドレイン領域１３側の一部１１ａに形成されている
ため、選択トランジスタを持たない従来の縦型フラッシ
ュメモリセルに比べて大型化することがなく、セルの小
型化が可能という縦型フラッシュメモリセルの特徴を生
かすことができる。
【００１９】なお、本発明は上記実施例に限定されず、
例えば、実施例ではフローティングゲート１５とコント
ロールゲート１７を、柱状部１１の側周部を囲うように
形成しているが、フローティングゲート１５とコントロ
ールゲート１７を、柱状部１１の側周部の一部に対向す
るように形成しても良い。
例えば、実施例ではフローティングゲート１５とコント
ロールゲート１７を、柱状部１１の側周部を囲うように
形成しているが、フローティングゲート１５とコントロ
ールゲート１７を、柱状部１１の側周部の一部に対向す
るように形成しても良い。
【００２０】また、実施例とは逆に、柱状部１１の上端
部にソース領域を形成し、柱状部１１の下端部の周囲に
対応する基板内にドレイン領域を形成しても良い。
部にソース領域を形成し、柱状部１１の下端部の周囲に
対応する基板内にドレイン領域を形成しても良い。
【００２１】
【発明の効果】以上説明したように本発明の縦型フラッ
シュメモリセルによれば、柱状部の側部のうちドレイン
領域側の一部には、フローティングゲートを形成せず
に、コントロールゲートを用いた選択トランジスタのゲ
ートを形成したので、書き込み動作中において、コント
ロールゲートに接続されたワード線が非選択状態で、ド
レイン領域に接続されたビット線が選択状態のときに、
フローティングゲートに対するドレイン領域の電界が緩
和され、ディスターブ現象の発生を防止することがで
き、また、ワード線が非選択状態のとき選択トランジス
タがオフの状態となるため、フローティングゲートから
ドレイン領域へのリーク電流が制限され、書き込み特性
の劣化を防止することができるという効果がある。
シュメモリセルによれば、柱状部の側部のうちドレイン
領域側の一部には、フローティングゲートを形成せず
に、コントロールゲートを用いた選択トランジスタのゲ
ートを形成したので、書き込み動作中において、コント
ロールゲートに接続されたワード線が非選択状態で、ド
レイン領域に接続されたビット線が選択状態のときに、
フローティングゲートに対するドレイン領域の電界が緩
和され、ディスターブ現象の発生を防止することがで
き、また、ワード線が非選択状態のとき選択トランジス
タがオフの状態となるため、フローティングゲートから
ドレイン領域へのリーク電流が制限され、書き込み特性
の劣化を防止することができるという効果がある。
【図１】本発明の一実施例に係る縦型フラッシュメモリ
セルの加工プロセスを表す工程図である。
セルの加工プロセスを表す工程図である。
【図２】同加工プロセスを表す工程図である。
【図３】従来の縦型フラッシュメモリセルの一例の構成
を表す断面図である。
を表す断面図である。
１１ 柱状部 １２ ソース領域 １３ ドレイン領域 １４ 酸化膜 １５ フローティングゲート １６ ＯＮＯ膜 １７ コントロールゲート １８ ビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (1)
- 【請求項１】 半導体基板上において垂直方向に形成さ
れた柱状部と、 この柱状部内にチャネルが形成されるように、柱状部の
上下位置に形成されたドレイン領域およびソース領域
と、 前記柱状部の側部のうちドレイン領域側の一部を除く部
分に絶縁層を介して対向するように形成されたフローテ
ィングゲートと、 このフローティングゲートの外側および前記柱状部の側
部のうちドレイン領域側の一部に絶縁層を介して対向す
るように形成され、前記柱状部の側部のうちドレイン領
域側の一部に対向する部分が選択トランジスタのゲート
として機能するコントロールゲートとを備えたことを特
徴とする縦型フラッシュメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7110308A JPH08288411A (ja) | 1995-04-12 | 1995-04-12 | 縦型フラッシュメモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7110308A JPH08288411A (ja) | 1995-04-12 | 1995-04-12 | 縦型フラッシュメモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288411A true JPH08288411A (ja) | 1996-11-01 |
Family
ID=14532421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7110308A Pending JPH08288411A (ja) | 1995-04-12 | 1995-04-12 | 縦型フラッシュメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08288411A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5999453A (en) * | 1997-06-27 | 1999-12-07 | Nec Corporation | Nonvolatile semiconductor memory |
| US6157061A (en) * | 1997-08-29 | 2000-12-05 | Nec Corporation | Nonvolatile semiconductor memory device and method of manufacturing the same |
| KR100288494B1 (ko) * | 1997-01-22 | 2001-06-01 | 포만 제프리 엘 | 반도체장치와그형성방법 |
| KR100295000B1 (ko) * | 1997-01-22 | 2001-09-07 | 포만 제프리 엘 | 반도체소자및그제조방법 |
| KR100457227B1 (ko) * | 2001-12-29 | 2004-11-16 | 동부전자 주식회사 | 플레시 이이피롬셀 및 그 제조방법 |
| KR101037638B1 (ko) * | 2008-03-21 | 2011-05-27 | 재단법인서울대학교산학협력재단 | 수직채널에 더블 스플릿 게이트를 갖는 메모리 소자 및 그 제조방법 |
-
1995
- 1995-04-12 JP JP7110308A patent/JPH08288411A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100288494B1 (ko) * | 1997-01-22 | 2001-06-01 | 포만 제프리 엘 | 반도체장치와그형성방법 |
| KR100295000B1 (ko) * | 1997-01-22 | 2001-09-07 | 포만 제프리 엘 | 반도체소자및그제조방법 |
| US5999453A (en) * | 1997-06-27 | 1999-12-07 | Nec Corporation | Nonvolatile semiconductor memory |
| US6157061A (en) * | 1997-08-29 | 2000-12-05 | Nec Corporation | Nonvolatile semiconductor memory device and method of manufacturing the same |
| KR100457227B1 (ko) * | 2001-12-29 | 2004-11-16 | 동부전자 주식회사 | 플레시 이이피롬셀 및 그 제조방법 |
| KR101037638B1 (ko) * | 2008-03-21 | 2011-05-27 | 재단법인서울대학교산학협력재단 | 수직채널에 더블 스플릿 게이트를 갖는 메모리 소자 및 그 제조방법 |
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