KR101037638B1 - 수직채널에 더블 스플릿 게이트를 갖는 메모리 소자 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 title claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 32
- 229910052710 silicon Inorganic materials 0.000 claims description 32
- 239000010703 silicon Substances 0.000 claims description 32
- 238000003860 storage Methods 0.000 claims description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 14
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 239000011810 insulating material Substances 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000005516 deep trap Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- 230000006855 networking Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/28008—Making conductor-insulator-semiconductor electrodes
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- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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- General Physics & Mathematics (AREA)
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Abstract
본 발명은 수직채널에 더블 스플릿 게이트 구조를 갖는 플래시 메모리 소자 및 그 제조방법에 관한 것으로, 선택 게이트를 수직채널을 갖도록 형성된 트렌치의 하부 양측에 두고 컨트롤 게이트를 공유하도록 함으로써, 종래 스플릿 게이트 메모리 소자의 장점(높은 프로그램 효율)은 그대로 살리며, 소요되는 면적을 대폭 줄일 수 있게 되었고, 본 발명에 의한 메모리 소자를 플래시 메모리 어레이에 응용할 경우 워드 라인, 비트 라인 및 선택 게이트 라인 각각에 하나의 컨택만 하면 되므로, 종래보다 컨택에 필요한 면적을 감소시켜 단위 셀 당 면적을 획기적으로 줄일 수 있는 효과가 있다.
수직채널, 스플릿 게이트, 선택 게이트, 플래시, 메모리 소자
Description
본 발명은 플래시 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 수직채널(vertical channel)에 더블 스플릿 게이트(double split gates) 구조를 갖는 플래시 메모리 소자 및 그 제조방법에 관한 것이다.
플래시 메모리 셀로 사용되는 비휘발성 반도체 소자는 전기적으로 데이터의 소거와 저장이 가능하고, 전원이 공급되지 않아도 데이터의 보존이 가능하다는 이점으로 최근, 메모리 카드, 디지털 카메라, 보이스/오디오 리코더, 네트워킹 및 휴대폰 등의 다양한 분야에서 그 응용 범위를 확대하고 있다.
이러한, 플래시 메모리 소자 중, 도 1과 같은, 일반적인 메모리 소자 구조에 선택 게이트(select gate, 600)가 포함된 스플릿 게이트(split gate) 플래시 메모리 소자는 높은 프로그램 효율을 가진다는 장점이 있다.
그러나, 측면에 2개의 선택 게이트(600)와 가운데 플러그 형상의 도전성 플러그(800)를 별도 구비함으로써, 추가적인 면적을 필요로 하기 때문에 소자의 소형화가 어려운 단점이 있다.
도 1에서 도면부호 100과 300은 소스 또는 드레인 영역, 200은 채널 영역, 400은 절연막, 500은 플로팅 게이트, 700은 컨트롤 게이트를 각각 나타낸다.
본 발명은 상기와 같은 단점을 극복하고자 제안된 것으로서, 수직채널에 더블 스플릿 게이트 구조를 갖는 플래시 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 수직채널에 더블 스플릿 게이트를 갖는 메모리 소자는 소정의 트렌치를 사이에 두고 형성된 두 개의 실리콘 핀과; 상기 각 실리콘 핀 상단에 형성된 제 1 및 제 2 소스/드레인 영역과; 상기 제 1 및 제 2 소스/드레인 영역으로부터 수직으로 일정 거리 떨어지고 상기 트렌치의 바닥 양측에 서로 이격되며 실리콘 기판 상부에 제 1 절연막을 사이에 두고 형성된 제 1 및 제 2 선택게이트와; 상기 제 1 및 제 2 선택게이트 사이를 채우며 상기 제 1 및 제 2 선택게이트 상부 및 상기 각 실리콘 핀 상에 형성된 소정의 전하 저장층을 포함하는 제 2 절연막과; 상기 제 2 절연막을 사이에 두고 상기 트렌치를 메우며 형성된 컨트롤 게이트와; 상기 제 1 및 제 2 선택게이트 사이를 중심으로 상기 트렌치의 바닥 밑에 형성된 제 3 소스/드레인 영역을 포함하여 구성된 것을 특징으로 한다.
그리고, 본 발명에 의한 수직채널에 더블 스플릿 게이트를 갖는 메모리 소자의 제조방법은 실리콘 기판을 식각하여 소정의 높이를 가지며 일정거리 이격되도록 두 개의 실리콘 핀을 형성함으로써, 상기 실리콘 핀 사이에 소정의 트렌치를 형성하는 단계와; 상기 트렌치 상부에 제 1 절연막 형성을 위한 게이트 산화막을 성장시키고, 폴리실리콘을 증착한 후 평탄화시킨 다음, 리세스(recess) 공정을 통해 상기 트렌치의 하부에만 상기 폴리실리콘을 남기는 단계와; 상기 실리콘 기판 전면에 산화막을 증착하고 식각하여 상기 트렌치 양측에 산화막 스페이서를 형성하고, 상기 산화막 스페이서를 식각 마스크로 하여 상기 폴리실리콘을 식각하여 제 1 및 제 2 선택게이트를 형성하는 단계와; 상기 실리콘 기판 전면에 이온 주입을 실시하여 제 1 내지 제 3 소스/드레인 영역을 형성하는 단계와; 상기 산화막 스페이서를 제거하고, 전하 저장층을 포함한 제 2 절연막을 형성하기 위한 Oxide/Nitride/Oxide층을 순차 형성하는 단계와; 상기 실리콘 기판 전면에 폴리실리콘을 증착하고 사진 식각 공정을 통하여 컨트롤 게이트를 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.
그리고, 본 발명에 의한 수직채널에 더블 스플릿 게이트를 갖는 메모리 소자의 제조방법은 실리콘 기판을 식각하여 소정의 높이를 가지며 일정거리 이격되도록 두 개의 실리콘 핀을 형성함으로써, 상기 실리콘 핀 사이에 소정의 트렌치를 형성하는 단계와; 상기 트렌치 상부에 제 1 절연막 형성을 위한 게이트 산화막을 성장시키고, 폴리실리콘을 증착한 후 평탄화시킨 다음, 리세스(recess) 공정을 통해 상기 트렌치의 하부에만 상기 폴리실리콘을 남기는 단계와; 상기 실리콘 기판 전면에 산화막을 증착하고 식각하여 상기 트렌치 양측에 산화막 스페이서를 형성하고, 상기 산화막 스페이서를 식각 마스크로 하여 상기 폴리실리콘을 식각하여 제 1 및 제 2 선택게이트를 형성하는 단계와; 상기 실리콘 기판 전면에 이온 주입을 실시하여 제 1 내지 제 3 소스/드레인 영역을 형성하는 단계와; 상기 산화막 스페이서를 제거하고, 전하 저장층을 포함한 제 2 절연막을 형성하기 위한 Oxide/Nitride/Oxide층을 순차 형성하는 단계와; 상기 실리콘 기판 전면에 폴리실리콘을 증착하고 사진 식각 공정을 통하여 컨트롤 게이트를 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.
본 발명의 구성에 의하여, 선택 게이트를 수직채널을 갖도록 형성된 트렌치의 하부 양측에 두고 컨트롤 게이트를 공유하도록 함으로써, 종래 스플릿 게이트 메모리 소자의 장점(높은 프로그램 효율)은 그대로 살리며, 소요되는 면적을 대폭 줄일 수 있게 되었다.
또한, 본 발명에 의한 메모리 소자를 플래시 메모리 어레이에 응용할 경우 워드 라인, 비트 라인 및 선택 게이트 라인 각각에 하나의 컨택만 하면 되므로, 종래보다 컨택에 필요한 면적을 감소시켜 단위 셀 당 면적을 획기적으로 줄일 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
본 발명에 의한 수직채널에 더블 스플릿 게이트를 갖는 메모리 소자는, 기본적으로, 도 1 및 도 7과 같이, 소정의 트렌치(1)를 사이에 두고 형성된 두 개의 실리콘 핀(11)(12)과; 상기 각 실리콘 핀 상단에 형성된 제 1 및 제 2 소스/드레인 영역(51)(52)과; 상기 제 1 및 제 2 소스/드레인 영역으로부터 수직으로 일정 거리 떨어진 상기 트렌치(1)의 하부 양측에 서로 이격되며 실리콘 기판(10) 상부에 제 1 절연막(22)을 사이에 두고 형성된 제 1 및 제 2 선택게이트(31)(32)와; 상기 제 1 및 제 2 선택게이트 상부에 소정의 전하 저장층을 포함하는 제 2 절연막(70)을 사이에 두고 상기 트렌치(1)를 메우며 형성된 컨트롤 게이트(80)와; 상기 제 1 및 제 2 선택게이트 사이를 중심으로 상기 트렌치(1)의 바닥 밑에 형성된 제 3 소스/드레인 영역(60)을 포함하여 구성된다.
여기서, 상기 제 2 절연막(70)은, 도 6과 같이, 상기 트렌치(1)의 양 측벽 상에 내측으로 상기 전하 저장층(74)이 위치하도록 상기 전하 저장층(74)을 둘러싸며 형성할 수 있다.
이때, 상기 트렌치(1)의 측벽을 이루는 각 실리콘 핀(11)(12)과 상기 전하 저장층(74) 사이에 형성된 상기 제 2 절연막은 터널링 절연막(72)이 되고, 상기 전하 저장층(74)과 상기 컨트롤 게이트(80) 사이에 형성된 상기 제 2 절연막은 블로킹 절연막(76)이 된다.
그리고, 상기 전하 저장층(74)은 질화물(nitride) 또는 기타 전하트랩 물질(나노결정, 다수의 트랩을 갖는 고유전율 물질 등)로 구성되어 전하 트랩 성질을 갖는 절연성 물질로 형성됨이 바람직하다. 이는 전하트랩층 내에 존재하는 다량의 딥 레벨 트랩(deep level trap) 들을 전하저장소로 이용할 수 있고, 전하트랩층의 격리된 트랩 특성으로 인해 프로그램시 주입된 전자가 전하트랩층 내에서 수평적으로 거의 이동하지 않고 전자가 주입된 위치에 집중적으로 분포되어 그 상태를 유지할 수 있어 이웃 셀 간의 전기적 격리(isolation)가 자동으로 이루어질 수 있기 때문이다.
그러나, 상기 전하 저장층(74)은 도전성 물질로 형성하여 플로팅 게이트 구조로 할 수도 있다. 다만, 이 경우 이웃 셀간의 전기적 격리를 위하여 상기 전하 저장층(74)을 물리적으로 절단시켜야 하는 단점이 있다.
상기 도전층은 금속은 물론 불순물로 도핑된 실리콘계 물질(폴리실리콘, 비정질실리콘 등)도 가능하다.
또한, 상기 제 1 및 제 2 선택게이트(31)(32) 사이에는, 도 6과 같이, 상기 제 2 절연막(72; 터널링 절연막) 및/또는 상기 절연성 물질로 된 전하 저장층(74)으로 채워지거나, 상기 제 2 절연막(76; 블로킹 절연막)만으로 채워질 수도 있다. 후자의 경우는 상기 전하 저장층(74)이 도전성 물질로 형성될 때 셀간 전기적 격리 를 위해 이용될 수 있다.
상기와 같은 구성을 함으로써, 상기 제 1 소스/드레인 영역(51)과 상기 제 3 소스/드레인 영역(60) 사이 및 상기 제 2 소스/드레인 영역(52)과 상기 제 3 소스/드레인 영역(60) 사이에는 상기 컨트롤 게이트(80) 및 상기 제 1 또는 제 2 선택게이트(32)(32)에 의하여 상기 트렌치(1)의 일 측벽을 이루는 실리콘 핀(11)(12) 각각에 수직채널을 형성하게 한 것에 그 특징이 있다.
따라서, 상기 각 실리콘 핀(11)(12)에 형성된 수직채널은 하나의 컨트롤 게이트(80)와 스플릿 게이트로 트렌치 하부 일측에 위치한 제 1 또는 제 2 선택게이트(32)(32)로 효과적으로 제어될 수 있으므로, 종래보다 소요 면적을 대폭 줄일 수 있는 장점이 있다.
도 8은 상기 실시예를 메모리 셀로 응용한 플래시 메모리 어레이의 일 예를 보여준다. 도 8의 어레이 구조 중 점선 부분을 단면도로 나타내어 양측간의 관계를 명확히 보여주고 있다. 즉, 각 트렌치 하부 좌, 우측에 선택게이트(예컨대, L-SG0, R-SG0)가 형성되어, 제 1 내지 제 3 소스/드레인 영역에 연결된 비트라인(예컨대, BL0, BL1, BL2) 간을 스플릿 게이트로 스위칭하게 되고, 각 트렌치 마다 양 측벽 상에 형성된 전하 저장층을 포함한 2개의 메모리 셀은 컨트롤 게이트와 연결된 워드 라인(예컨대, W0)에 병렬로 연결된다.
도 9는, 도 8의 어레이를 레이아웃(layout) 상으로 도시한 평면도이다. 여기서 전하 저장층은 전하 트랩 성질을 갖는 절연성 물질로 이루어졌을 경우(예컨대, SONOS)이고, 도전성 물질일 경우(예컨대, 플로팅 게이트)에는 각 워드 라인 사이에서 절단되어야 한다.
도 8 및 도 9로부터, 종래 스플릿 게이트 메모리 어레이와 달리 각각의 셀 들에 직접 컨택(contact)을 하지 않고, 워드 라인, 비트 라인, 선택 게이트 라인 각각에 대하여 하나의 컨택만 하면 되므로, 컨택에 필요한 면적을 감소시켜 단위 셀 당 면적을 획기적으로 줄일 수 있음을 알 수 있다.
즉, 핀과 핀 사이를 2.5F로 가정하면, 5F2/cell이 가능하다. 또한, 각각의 소자를 multi-level로 동작시키면, 4-bit/cell 동작도 가능하다.
다음은, 상기 실시예에 의한 구조를 만들기 위한 일 제조방법을, 도 2 내지 도 7을 참조하며, 간단히 설명한다.
우선, 도 2와 같이, 실리콘 기판(10)을 식각하여 소정의 높이를 가지며 일정거리 이격되도록 두 개의 실리콘 핀(11)(12)을 형성함으로써, 상기 핀 사이에 소정의 트렌치(1)를 형성한다.
이어, 도 3과 같이, 상기 트렌치(1) 상부에 제 1 절연막(22) 형성을 위하여 게이트 산화막(20)을 성장시키고, 폴리실리콘을 증착한 후 평탄화한 다음, Recess 공정을 통해 트렌치(1)의 하부만 상기 폴리실리콘(30)이 남도록 한다.
이 후, 도 4와 같이, 산화막의 증착 및 건식 식각 공정을 통하여 스페이서(40)를 형성하고, 도 5와 같이, 건식 식각을 통하여 상기 폴리실리콘(30)을 두 개로 제 1 및 제 2 선택게이트(31)(32)를 형성한 다음, 제 1 내지 제 3 소스/드레 인 영역(51)(52)(60)을 형성하기 위한 이온 주입 공정을 실시한다.
이어, 도 6과 같이, 상부에 남아있는 산화막 스페이서(40)를 제거하고 전하 저장층을 포함한 제 2 절연막(70)을 형성하기 위하여 Oxide(72)/Nitride(74)/Oxide(76)층 또는 Oxide(72)/Polysilicon(74)/Oxide(76)층을 형성한다. Oxide(72)/Polysilicon(74)/Oxide(76)층은 제 1 및 제 2 선택게이트(31)(32) 상부 각 핀의 측벽으로만 형성되도록 한다(미도시).
마지막으로, 도 7과 같이, 기판 전면에 폴리실리콘을 증착하고 사진 식각 공정을 통하여 컨트롤 게이트(80)를 형성하고, 전하 저장층을 포함한 제 2 절연막(70)이 Oxide(72)/Polysilicon(74)/Oxide(76)층일 경우 컨트롤 게이트(80) 사이에 노출된 Oxide(72)/Polysilicon(74)/Oxide(76)층은 제거한다.
기타, 공정은 일반적인 CMOS 공정을 따르므로, 더 이상의 상세한 설명은 생략한다.
도 1은 종래 스플릿 게이트 메모리 소자 구조를 보여주는 단면도이다.
도 2 내지 도 7은 본 발명에 의한 메모리 소자 구조를 만들기 위한 일 제조공정 단면도이다.
도 8은 본 발명에 의한 메모리 소자를 이용한 일 어레이 및 요부 구조 단면도이다.
도 9는 도 8의 어레이를 레이아웃 상으로 도시한 평면도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 트렌치 10 : 실리콘 기판
11, 12 : 실리콘 핀 22 : 제 1 절연막
31, 32 : 제 1, 2 선택게이트 40 : 스페이서(spacer)
51, 52 : 제 1, 2 소스/드레인 영역
60 : 제 3 소스/드레인 영역
70 : 전하 저장층을 포함한 제 2 절연막
80 : 컨트롤 게이트
Claims (7)
- 소정의 트렌치를 사이에 두고 형성된 두 개의 실리콘 핀과;상기 각 실리콘 핀 상단에 형성된 제 1 및 제 2 소스/드레인 영역과;상기 제 1 및 제 2 소스/드레인 영역으로부터 수직으로 일정 거리 떨어지고 상기 트렌치의 바닥 양측에 서로 이격되며 실리콘 기판 상부에 제 1 절연막을 사이에 두고 형성된 제 1 및 제 2 선택게이트와;상기 제 1 및 제 2 선택게이트 사이를 채우며 상기 제 1 및 제 2 선택게이트 상부 및 상기 각 실리콘 핀 상에 형성된 소정의 전하 저장층을 포함하는 제 2 절연막과;상기 제 2 절연막을 사이에 두고 상기 트렌치를 메우며 형성된 컨트롤 게이트와;상기 제 1 및 제 2 선택게이트 사이를 중심으로 상기 트렌치의 바닥 밑에 형성된 제 3 소스/드레인 영역을 포함하여 구성된 것을 특징으로 하는 수직채널에 더블 스플릿 게이트를 갖는 메모리 소자.
- 제 1 항에 있어서,상기 전하 저장층은 상기 각 실리콘 핀의 수직 측면 상에 전하 트랩 성질을 갖는 절연성 물질로 형성되고,상기 제 2 절연막은 상기 전하 트랩 성질을 갖는 절연성 물질을 둘러싸며 형성된 것을 특징으로 하는 수직채널에 더블 스플릿 게이트를 갖는 메모리 소자.
- 제 2 항에 있어서,상기 전하 트랩 성질을 갖는 절연성 물질은 질화물(nitride)인 것을 특징으로 하는 수직채널에 더블 스플릿 게이트를 갖는 메모리 소자.
- 제 1 항에 있어서,상기 전하 저장층은 상기 각 실리콘 핀의 수직 측면 상에 도전성 물질로 형성되고,상기 제 2 절연막은 상기 도전성 물질을 둘러싸며 형성된 것을 특징으로 하는 수직채널에 더블 스플릿 게이트를 갖는 메모리 소자.
- 삭제
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 제 2 절연막은 상기 제 1 절연막과 동일한 물질로 형성된 것을 특징으로 하는 수직채널에 더블 스플릿 게이트를 갖는 메모리 소자.
- 제 1 항에 의한 메모리 소자를 제조하는 방법에 있어서,실리콘 기판을 식각하여 소정의 높이를 가지며 일정거리 이격되도록 두 개의 실리콘 핀을 형성함으로써, 상기 실리콘 핀 사이에 소정의 트렌치를 형성하는 단계와;상기 트렌치 상부에 제 1 절연막 형성을 위한 게이트 산화막을 성장시키고, 폴리실리콘을 증착한 후 평탄화시킨 다음, 리세스(recess) 공정을 통해 상기 트렌치의 하부에만 상기 폴리실리콘을 남기는 단계와;상기 실리콘 기판 전면에 산화막을 증착하고 식각하여 상기 트렌치 양측에 산화막 스페이서를 형성하고, 상기 산화막 스페이서를 식각 마스크로 하여 상기 폴리실리콘을 식각하여 제 1 및 제 2 선택게이트를 형성하는 단계와;상기 실리콘 기판 전면에 이온 주입을 실시하여 제 1 내지 제 3 소스/드레인 영역을 형성하는 단계와;상기 산화막 스페이서를 제거하고, 전하 저장층을 포함한 제 2 절연막을 형성하기 위한 Oxide/Nitride/Oxide층을 순차 형성하는 단계와;상기 실리콘 기판 전면에 폴리실리콘을 증착하고 사진 식각 공정을 통하여 컨트롤 게이트를 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 수직채널에 더블 스플릿 게이트를 갖는 메모리 소자를 제조하는 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080026239A KR101037638B1 (ko) | 2008-03-21 | 2008-03-21 | 수직채널에 더블 스플릿 게이트를 갖는 메모리 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080026239A KR101037638B1 (ko) | 2008-03-21 | 2008-03-21 | 수직채널에 더블 스플릿 게이트를 갖는 메모리 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090100799A KR20090100799A (ko) | 2009-09-24 |
| KR101037638B1 true KR101037638B1 (ko) | 2011-05-27 |
Family
ID=41358931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080026239A KR101037638B1 (ko) | 2008-03-21 | 2008-03-21 | 수직채널에 더블 스플릿 게이트를 갖는 메모리 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101037638B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101064219B1 (ko) * | 2010-05-18 | 2011-09-14 | 서강대학교산학협력단 | 수직형 채널 구조를 갖는 ｐｒａｍ 소자, 이를 이용한 ｐｒａｍ 어레이 및 그 제조방법 |
| TW202145534A (zh) * | 2020-05-15 | 2021-12-01 | 力晶積成電子製造股份有限公司 | 非揮發性記憶體結構 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7244981B2 (en) * | 2005-02-25 | 2007-07-17 | Micron Technology, Inc. | Scalable high performance non-volatile memory cells using multi-mechanism carrier transport |
-
2008
- 2008-03-21 KR KR1020080026239A patent/KR101037638B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20090100799A (ko) | 2009-09-24 |
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