KR20200105897A - 전용 트렌치들 내의 플로팅 게이트들을 갖는 비휘발성 메모리 셀들 - Google Patents

전용 트렌치들 내의 플로팅 게이트들을 갖는 비휘발성 메모리 셀들 Download PDF

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KR20200105897A
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Abstract

반도체 기판의 상부 표면에 형성되어진 이격된 제1 및 제2 트렌치들, 및 제1 및 제2 트렌치들 내에 배치된 제1 및 제2 플로팅 게이트들을 포함하는 메모리 셀들의 쌍. 제1 및 제2 플로팅 게이트들에 각각 인접한 상부 표면의 일부분 위에 배치되고 그로부터 절연된 제1 및 제2 워드 라인 게이트들. 소스 영역이 제1 플로팅 게이트와 제2 플로팅 게이트 사이에서 측방향으로 기판에 형성된다. 제1 및 제2 채널 영역들이 소스 영역으로부터, 각각 제1 및 제2 트렌치들 아래에서, 각각 제1 및 제2 트렌치들의 측벽들을 따라 그리고 각각 제1 및 제2 워드 라인 게이트들 아래에 배치된 상부 표면의 부분들을 따라 연장된다. 제1 및 제2 트렌치들은 각각 제1 및 제2 플로팅 게이트들 및 절연 재료만을 포함한다.

Description

전용 트렌치들 내의 플로팅 게이트들을 갖는 비휘발성 메모리 셀들
관련 출원
본 출원은 2018년 1월 5일자로 출원된 중국 특허 출원 제201810013633.4호 및 2018년 12월 3일자로 출원된 미국 특허 출원 제16/208,072호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 메모리 디바이스들에 관한 것이다.
현재, 반도체 기판의 평평한 표면 상에 형성된 비휘발성 메모리 디바이스들이 잘 알려져 있다. 예를 들어 미국 특허 제5,029,130호, 제6,747,310호, 제6,855,980호, 제7,315,056호, 제7,868,375호 및 제8,711,636호를 참조한다. 이들 특허 각각은 분리형 게이트 비휘발성 메모리 셀을 개시하며, 여기서 소스(source) 및 드레인(drain) 영역들이 기판의 표면에 형성되며, 따라서 소스 영역과 드레인 영역 사이에서 연장되는 채널 영역이 기판의 표면을 따라 연장된다. 채널 영역의 전도율은 기판의 채널 영역 위에 배치되고 그로부터 절연된 플로팅 게이트(floating gate) 및 제2 게이트(예를 들어, 워드 라인 게이트(word line gate))에 의해 제어된다.
기판 표면의 주어진 영역 내에 형성될 수 있는 메모리 셀들의 수를 증가시키려는 노력으로, 트렌치(trench)들이 기판의 표면 내로 형성될 수 있고, 여기서 메모리 셀들의 쌍이 트렌치 내부에 형성된다. 예를 들어 미국 특허 제6,952,034호, 제7,151,021호 및 제8,148,768호를 참조한다. 이러한 구성들에서, 소스 영역은 트렌치 아래에 형성되며, 그에 의해 채널 영역은 트렌치의 측벽 및 기판의 표면을 따라 연장된다(즉, 채널 영역은 선형이 아니다). 플로팅 게이트들의 쌍을 각각의 트렌치 내에 매립함으로써, 기판 표면 영역 공간의 함수로서의 메모리 셀들의 전체 크기가 감소된다. 또한, 2개의 플로팅 게이트를 각각의 트렌치 내에 매립함으로써, 각각의 트렌치를 공유하는 메모리 셀들의 쌍들이 또한 메모리 셀들의 각각의 쌍에 의해 점유되는 표면 영역 공간에 있어서의 감소를 의미하였다.
기판 표면 영역 공간의 함수로서의 메모리 셀들의 쌍들의 크기를 더욱 감소시켜, 기판의 임의의 주어진 표면 영역 단위에 더 많은 메모리 셀들이 형성될 수 있게 하는 것이 필요하다.
전술된 문제 및 요구는, 상부 표면을 갖는 반도체 기판; 상부 표면 내로 형성되고 서로 이격된 제1 및 제2 트렌치들; 제1 트렌치 내에 배치되고 기판으로부터 절연된 전도성 재료의 제1 플로팅 게이트; 제2 트렌치 내에 배치되고 기판으로부터 절연된 전도성 재료의 제2 플로팅 게이트; 상부 표면 내로 연장되고 제1 및 제2 플로팅 게이트들 사이에서 측방향으로 배치되고 그로부터 절연되는 제1 부분을 갖는 전도성 재료의 소거 게이트(erase gate); 제1 플로팅 게이트에 인접한 상부 표면의 일부분 위에 배치되고 그로부터 절연된 전도성 재료의 제1 워드 라인 게이트; 제2 플로팅 게이트에 인접한 상부 표면의 일부분 위에 배치되고 그로부터 절연된 전도성 재료의 제2 워드 라인 게이트; 제1 및 제2 플로팅 게이트들 사이에서 측방향으로 그리고 소거 게이트의 제1 부분 아래에 수직으로 기판 내에 형성된 소스 영역; 제1 워드 라인 게이트에 인접한 상부 표면의 일부분에 형성된 제1 드레인 영역; 및 제2 워드 라인 게이트에 인접한 상부 표면의 일부분에 형성된 제2 드레인 영역을 포함하는 메모리 셀들의 쌍으로 해결된다. 기판의 제1 채널 영역은, 적어도 제1 트렌치 아래에서, 제1 트렌치의 측벽을 따라 그리고 제1 워드 라인 게이트 아래에 배치된 상부 표면의 일부분을 따라 연장되는 것을 포함하여, 소스 영역으로부터 제1 드레인 영역까지 연장된다. 기판의 제2 채널 영역은, 적어도 제2 트렌치 아래에서, 제2 트렌치의 측벽을 따라 그리고 제2 워드 라인 게이트 아래에 배치된 상부 표면의 일부분을 따라 연장되는 것을 포함하여, 소스 영역으로부터 제2 드레인 영역까지 연장된다.
메모리 셀들의 쌍은 상부 표면을 갖는 반도체 기판; 상부 표면 내로 형성되고 서로 이격된 제1 및 제2 트렌치들; 제1 트렌치 내에 배치되고 기판으로부터 절연된 전도성 재료의 제1 플로팅 게이트; 제2 트렌치 내에 배치되고 기판으로부터 절연된 전도성 재료의 제2 플로팅 게이트; 제1 플로팅 게이트에 인접한 상부 표면의 일부분 위에 배치되고 그로부터 절연된 전도성 재료의 제1 워드 라인 게이트; 제2 플로팅 게이트에 인접한 상부 표면의 일부분 위에 배치되고 그로부터 절연된 전도성 재료의 제2 워드 라인 게이트; 제1 및 제2 플로팅 게이트들 사이에서 측방향으로 기판에 형성된 소스 영역; 제1 워드 라인 게이트에 인접한 상부 표면의 일부분에 형성된 제1 드레인 영역; 및 제2 워드 라인 게이트에 인접한 상부 표면의 일부분에 형성된 제2 드레인 영역을 포함한다. 기판의 제1 채널 영역은, 적어도 제1 트렌치 아래에서, 제1 트렌치의 측벽을 따라 그리고 제1 워드 라인 게이트 아래에 배치된 상부 표면의 일부분을 따라 연장되는 것을 포함하여, 소스 영역으로부터 제1 드레인 영역까지 연장된다. 기판의 제2 채널 영역은, 적어도 제2 트렌치 아래에서, 제2 트렌치의 측벽을 따라 그리고 제2 워드 라인 게이트 아래에 배치된 상부 표면의 일부분을 따라 연장되는 것을 포함하여, 소스 영역으로부터 제2 드레인 영역까지 연장된다.
메모리 셀들의 쌍을 형성하는 방법은 이격된 제1 및 제2 트렌치들을 반도체 기판의 상부 표면 내에 형성하는 단계; 제1 트렌치 내에 그리고 기판으로부터 절연되게 전도성 재료의 제1 플로팅 게이트를 형성하는 단계; 제2 트렌치 내에 그리고 기판으로부터 절연되게 전도성 재료의 제2 플로팅 게이트를 형성하는 단계; 상부 표면 내로 연장되고 제1 및 제2 플로팅 게이트들 사이에서 측방향으로 배치되고 그들로부터 절연되는 제1 부분을 갖는 전도성 재료의 소거 게이트를 형성하는 단계; 제1 플로팅 게이트에 인접한 상부 표면의 일부분 위에 그로부터 절연된 전도성 재료의 제1 워드 라인 게이트를 형성하는 단계; 제2 플로팅 게이트에 인접한 상부 표면의 일부분 위에 그로부터 절연된 전도성 재료의 제2 워드 라인 게이트를 형성하는 단계; 제1 및 제2 플로팅 게이트들 사이에서 측방향으로 그리고 소거 게이트의 제1 부분 아래에 수직으로 기판에 소스 영역을 형성하는 단계; 제1 워드 라인 게이트에 인접한 상부 표면의 일부분에 제1 드레인 영역을 형성하는 단계; 및 제2 워드 라인 게이트에 인접한 상부 표면의 일부분에 제2 드레인 영역을 형성하는 단계를 포함한다. 기판의 제1 채널 영역은, 적어도 제1 트렌치 아래에서, 제1 트렌치의 측벽을 따라 그리고 제1 워드 라인 게이트 아래에 배치된 상부 표면의 일부분을 따라 연장되는 것을 포함하여, 소스 영역으로부터 제1 드레인 영역까지 연장된다. 기판의 제2 채널 영역은, 적어도 제2 트렌치 아래에서, 제2 트렌치의 측벽을 따라 그리고 제2 워드 라인 게이트 아래에 배치된 상부 표면의 일부분을 따라 연장되는 것을 포함하여, 소스 영역으로부터 제2 드레인 영역까지 연장된다.
메모리 셀들의 쌍을 형성하는 방법은 이격된 제1 및 제2 트렌치들을 반도체 기판의 상부 표면 내에 형성하는 단계; 제1 트렌치 내에 그리고 기판으로부터 절연되게 전도성 재료의 제1 플로팅 게이트를 형성하는 단계; 제2 트렌치 내에 그리고 기판으로부터 절연되게 전도성 재료의 제2 플로팅 게이트를 형성하는 단계; 제1 플로팅 게이트에 인접한 상부 표면의 일부분 위에 그로부터 절연된 전도성 재료의 제1 워드 라인 게이트를 형성하는 단계; 제2 플로팅 게이트에 인접한 상부 표면의 일부분 위에 그로부터 절연된 전도성 재료의 제2 워드 라인 게이트를 형성하는 단계; 제1 및 제2 플로팅 게이트들 사이에서 측방향으로 기판에 소스 영역을 형성하는 단계; 제1 워드 라인 게이트에 인접한 상부 표면의 일부분에 제1 드레인 영역을 형성하는 단계; 및 제2 워드 라인 게이트에 인접한 상부 표면의 일부분에 제2 드레인 영역을 형성하는 단계를 포함한다. 기판의 제1 채널 영역은, 적어도 제1 트렌치 아래에서, 제1 트렌치의 측벽을 따라 그리고 제1 워드 라인 게이트 아래에 배치된 상부 표면의 일부분을 따라 연장되는 것을 포함하여, 소스 영역으로부터 제1 드레인 영역까지 연장된다. 기판의 제2 채널 영역은, 적어도 제2 트렌치 아래에서, 제2 트렌치의 측벽을 따라 그리고 제2 워드 라인 게이트 아래에 배치된 상부 표면의 일부분을 따라 연장되는 것을 포함하여, 소스 영역으로부터 제2 드레인 영역까지 연장된다.
본 발명의 다른 목적들 및 특징들이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1a 내지 도 1l은 본 발명의 메모리 셀들을 형성하는 데 있어서의 단계들을 예시하는 측단면도들이다.
도 2a 내지 도 2e는 본 발명의 제2 실시예의 메모리 셀들을 형성하는 데 있어서의 단계들을 예시하는 측단면도들이다.
도 3a 내지 도 3c는 본 발명의 제3 실시예의 메모리 셀들을 형성하는 데 있어서의 단계들을 예시하는 측단면도들이다.
도 4a 내지 도 4d는 본 발명의 제4 실시예의 메모리 셀들을 형성하는 데 있어서의 단계들을 예시하는 측단면도들이다.
도 5a 내지 도 5h는 본 발명의 제5 실시예의 메모리 셀들을 형성하는 데 있어서의 단계들을 예시하는 측단면도들이다.
도 6a 내지 도 6c는 본 발명의 제6 실시예의 메모리 셀들을 형성하는 데 있어서의 단계들을 예시하는 측단면도들이다.
도 7a 및 도 7b는 본 발명의 제7 실시예의 메모리 셀들을 형성하는 데 있어서의 단계들을 예시하는 측단면도들이다.
도 8a 및 도 8b는 본 발명의 제8 실시예의 메모리 셀들을 형성하는 데 있어서의 단계들을 예시하는 측단면도들이다.
도 9a 내지 도 9d는 본 발명의 제9 실시예의 메모리 셀들을 형성하는 데 있어서의 단계들을 예시하는 측단면도들이다.
도 10a 내지 도 10d는 본 발명의 제10 실시예의 메모리 셀들을 형성하는 데 있어서의 단계들을 예시하는 측단면도들이다.
본 발명은 메모리 셀들의 각각의 쌍을 위해 기판의 표면 내로 2개의 분리된 트렌치를 형성하고, 플로팅 게이트 및 각각의 트렌치 내의 플로팅 게이트만을 형성함으로써 전술한 요구를 해결한다. 이 기술은 또한, 아래에 더 설명되는 바와 같이, 제어된 감소된 크기의 소스 영역을 형성한다.
메모리 셀들의 쌍의 형성은 반도체 기판(10)으로 시작된다. 하나만이 도시되고 설명되지만, 메모리 셀들의 그러한 쌍들의 어레이가 동일한 기판(10) 상에 형성될 것임이 이해되어야 한다. 기판 상에 산화물 층(12)이 형성된다. 질화물 층(14)이 산화물 층(12) 상에 형성된다. 결과적인 구조물이 도 1a에 도시되어 있다. 이어서, 포토리소그래피 마스킹 프로세스를 행하여, 질화물 층(14), 산화물 층(12)을 통해 그리고 기판(10) 내로 에칭하여, 소스 영역(16)을 사이에 갖는 트렌치들(18)의 쌍을 형성한다. 마스킹 단계는 질화물 층 상에 포토레지스트의 층을 형성하고, 포토레지스트의 부분들을 선택적으로 노출시키는 것을 포함한다. 포토레지스트의 선택된 부분들이 제거되어, 질화물 층(14)의 부분들이 노출된 상태에 있게 만든다. 한 번 이상의 에칭을 수행하여, 질화물(14)의 노출된 부분들과, 산화물(12) 및 기판(10)의 하부 부분들을 제거한다. 결과적인 구조물이 도 1b에 도시되어 있다(포토레지스트의 제거 후). 트렌치 에치는 소스 영역(16)의 측방향 폭을 한정한다.
경사 및 수직 주입을 수행하여, 플로팅 게이트 아래의 채널 영역일 기판의 표면을 조정한다. 도 1c에 도시된 바와 같이, 산화물 침착 단계를 수행하여, 질화물 층(14)의 노출된 표면들 및 트렌치들(18)의 노출된 표면들을 포함한 구조물의 노출된 표면들 상에 산화물(20)의 층을 형성한다. 이어서, 도 1d에 도시된 바와 같이, 폴리실리콘(22)의 층이 구조물 위에 침착되어, 각각의 트렌치(18)를 폴리실리콘(22)으로 채운다. 기판(10)의 상부 표면 위의 폴리실리콘(22), 질화물(14) 및 산화물(12)의 부분들이 제거되어(예를 들어, 에치 및 화학 기계적 연마 프로세스들), 기판(10) 내의 트렌치들(18)을 채우는 폴리실리콘(22)의 블록들을 남긴다. 폴리(22)의 상부 표면들은 기판의 상부 표면과 동일 높이일 수 있거나, 에치가 표면에 못 미쳐 중단되어 폴리(22)의 일부가 트렌치들(18) 밖으로 연장되고, 이에 의해 폴리(22)의 상부 표면들이 기판 상부 표면의 높이 위에 배치된다. 이어서, 기판(10) 및 폴리실리콘 블록들(22)의 노출된 표면들 상에 산화물(24)의 층이 형성된다. 생성된 구조물이 도 1e에 도시되어 있다.
도 1f에 도시된 바와 같이, 다른 마스킹 단계를 수행하여, 구조물 위에 포토레지스트(26)의 층을 형성하고, 트렌치들(18) 사이의 소스 영역(16) 위의 포토레지스트(26)의 해당 부분을 제거한다. 이어서, 도 1g에 도시된 바와 같이, 에치를 수행하여, 트렌치들 사이의 산화물(24) 및 기판(10)의 상부 부분을 제거한다. 주입을 수행하여, 트렌치들(18) 사이의 기판에 소스 영역(16)(즉, 기판의 제1 전도형(conductivity type)과는 상이한 제2 전도형을 갖는 영역)을 형성한다. 포토레지스트(26)가 제거된 후, 노출된 산화물(24)은 바람직하게 제거된다. 이어서, 도 1h에 도시된 바와 같이, 폴리 블록들(22)의 측벽의 노출된 부분들 및 상부 표면을 따르는 것을 포함하여 구조물 위에 산화물 층(28)이 형성된다. 이 산화물은 메모리 셀들에 대한 터널 산화물로서 역할할 것이다.
도 1i에 도시된 바와 같이, 폴리실리콘 층(30)이 구조물 위에 침착된다. 도 1j에 도시된 바와 같이, 마스킹 단계를 수행하여, 폴리 층(30) 상에 포토레지스트(32)의 층을 형성하고, 폴리 블록들(22) 위에 배치된 포토레지스트(32)의 부분들 및 폴리 블록들(22)로부터 이격된 부분들을 제거하여, 아래의 폴리 층(30)의 부분들을 노출시킨다. 이어서, 도 1k에 도시된 바와 같이, (포토레지스트(32)의 제거 후에) 폴리 에치를 수행하여, 폴리 층(30)의 노출된 부분들을 제거하여, 폴리 블록들(22) 사이의 폴리(30)의 블록(30a) 및 폴리 블록들(22)의 외부의 폴리(30)의 블록들(30b)을 남긴다. 이어서, 주입을 수행하여, 폴리 블록들(30b)의 외부 표면들 부근에서 기판 내에 드레인 영역들(34)을 형성한다. 최종 구조물이 도 1l에 도시되어 있다.
도 1l에 도시된 바와 같이, 메모리 셀들의 쌍은 트렌치들(18) 내에 있고 기판으로부터 절연된 플로팅 게이트들(22)의 쌍을 포함한다. 플로팅 게이트들의 상부 표면은 바람직하게는 기판(10)의 상부 표면과 동일 높이이지만, 원한다면, 기판 상부 표면의 높이 위로 연장될 수 있다. 소거 게이트(30a)가 소스 영역(16) 위에 배치되면서 그로부터 절연된다. 소거 게이트(30a)는 플로팅 게이트들의 상부 표면들에(즉, 상부 코너 영역들에) 형성된 노치들에 면하고 그 안으로 연장되는 하부 코너들을 갖는 기판의 표면 내로 연장되는 하부 부분을 갖는다. 소거 게이트(30a)는 기판 표면의 레벨 위에서 그리고 바람직하게 플로팅 게이트들에 걸쳐 위로 연장되는 상부 부분을 갖는다. 각각의 메모리 셀은 기판 상부 표면 위에 배치되고 그로부터 절연된 워드 라인 게이트(30b)를 포함한다. 각각의 메모리 셀은 또한 소스 영역(16)으로부터, 트렌치(18)의 하부를 따라, 트렌치(18)의 측벽을 따라, 그리고 기판의 표면을 따라 드레인 영역(34)으로 연장되는 채널 영역(36)을 포함한다. 트렌치를 따른 채널 영역의 부분들의 전도율은 플로팅 게이트에 의해 제어된다. 기판(10)의 표면을 따른 채널 영역의 부분의 전도율은 워드 라인 게이트(30b)에 의해 제어된다. 채널 영역의 수평 부분이 플로팅 게이트를 향하고, 이는 고온 전자 주입을 향상시키기 때문에 플로팅 게이트들의 프로그래밍이 향상된다. 소거 게이트는 플로팅 게이트로부터 소거 게이트로의 전자들의 파울러-노드하임(Fowler-Nordheim) 터널링에서의 더 양호한 효율을 위해, 플로팅 게이트들의 상부 표면들에 형성된 노치들에 면하고 그 안으로 연장되는 하부 코너들을 포함하기 때문에 소거가 향상된다. 마지막으로, 트렌치들이 둘 모두의 대향 측면들로부터의 소스 영역(16)의 측방향 폭을 한정할 뿐만 아니라 둘 모두의 대향 측면들로부터의 각각의 플로팅 게이트의 측방향 치수들을 한정하고(이는 각각의 플로팅 게이트 및 이를 둘러싸는 절연 층(20)이 트렌치를 완전히 채우기 때문임), 채널 영역의 대응하는 부분들을 한정하기 때문에, 메모리 셀 쌍의 소형화가 향상된다.
도 2a 내지 도 2e는 다른 실시예의 형성을 예시한다. 이 실시예의 형성은 도 1i에 도시된 동일한 구조물로 시작된다. 도 2a에 도시된 바와 같이, 마스킹 단계를 수행하여, 폴리 층(30) 상에 포토레지스트(40)의 층을 형성하고, 플로팅 게이트들(22) 위에 그리고 그 사이에 배치되는 포토레지스트의 부분을 제거하여, 아래의 폴리 층(30)을 노출시킨다. 이어서, 도 2b에 도시된 바와 같이, (포토레지스트(40)의 제거 후에) 폴리 에치를 수행하여, 폴리 층(30)의 노출된 부분을 제거하여, 워드 라인 게이트들(30b)을 남긴다. 도 2c에 도시된 바와 같이, 산화물 층(42)이 구조물 위에 형성된다(이는 기존의 노출된 산화물 층(들)을 먼저 제거하는 것을 포함할 수 있다). 이어서, 도 2d에 도시된 바와 같이, 폴리실리콘(44)의 층이 구조물 위에 형성된다. 이어서, 폴리(44)의 상부 부분을 (예를 들어, CMP를 이용하여) 제거하여, 워드 라인 게이트들(30b) 사이에 폴리 블록(44)을 남긴다. 이어서, 드레인 영역들(34)을 주입에 의해 형성하여, 도 2e에 도시된 최종 구조물을 형성한다. 폴리 블록(44)은, 플로팅 게이트의 부분들에 측방향으로 인접하고 상부 플로팅 게이트 코너들 내의 노치들에 면하는 하부 부분, 및 플로팅 게이트들에 걸쳐 위로 연장되는 상부 부분을 갖는 소거 게이트이다.
도 3a 내지 도 3c는 다른 실시예의 형성을 예시한다. 이 실시예의 형성은 도 1l에 도시된 구조물로 시작된다. 절연 층(예를 들어, 산화물)(50)은, 도 3a에 도시된 바와 같이, 소거 게이트(30a) 및 워드 라인 게이트들(30b)의 노출된 상부 및 측부 표면들을 포함하여 구조물 상에 형성된다. 이어서, 도 3b에 도시된 바와 같이, 폴리실리콘(52)이 구조물 위에 침착된다. 이어서, 도 3c에 도시된 바와 같이, 폴리 에치를 수행하여, 폴리(52)의 상부 부분들을 제거하여, 폴리 블록들(52)을 남기며, 이들 각각은 플로팅 게이트들(22) 중 하나 위에 배치되고 그로부터 절연되며, 소거 게이트(30a)와 워드 라인 게이트들(30b) 중 하나 사이에 배치되고 그로부터 절연된다. 드레인 영역들이 폴리 블록들(52)의 형성 전 또는 후에 형성될 수 있다. 폴리 블록들(52)은 플로팅 게이트들에 대한 용량성 결합을 통해 메모리 셀들의 동작을 더 향상시키기 위해 사용될 수 있는 제어 게이트들을 구성한다.
도 4a 내지 도 4d는 다른 실시예의 형성을 예시한다. 이 실시예의 형성은 도 1l에 도시된 구조물로 시작된다. 도 4a에 도시된 바와 같이, (포토리소그래피 프로세스를 이용하여) 소거 게이트(30a)의 상부 부분을 제거하기 위해 폴리 에치가 이용된다. 소거 게이트(30a)의 상부 표면은 기판 상부 표면의 높이와 동일한 높이일 수 있거나 그보다 높게 연장될 수 있다. 이어서, 절연 층(60)이 구조물 위에 형성된다. 도 4b에 도시된 바와 같이, 이러한 절연 층은 단일 재료의 층일 수 있거나, 다수의 하위 층들(예를 들어, 산화물-질화물-산화물인 ONO)을 가질 수 있다. 이어서, 도 4c에 도시된 바와 같이, 폴리실리콘(62)이 구조물 위에 침착된다. 이어서, 도 4d에 도시된 바와 같이, 폴리 에치를 수행하여, 폴리(62)의 상부 부분들을 제거하여, 플로팅 게이트들(22) 및 소거 게이트(30a) 위에 배치되고 그로부터 절연되고 워드 라인 게이트들(30b) 사이에 배치되고 그로부터 절연되는 폴리 블록(62)을 남긴다. 폴리 블록(62)은 플로팅 게이트들에 대한 용량성 결합을 통해 메모리 셀들의 동작을 더 향상시키기 위해 사용될 수 있는 둘 모두의 메모리 셀들과 공유된 제어 게이트를 구성한다.
도 5a 내지 도 5h는 다른 실시예의 형성을 예시한다. 이 실시예의 형성은 도 1c에 도시된 구조물로 시작된다. 도 5a에 도시된 바와 같이, 폴리 에치를 이용하여, 상부 부분 폴리(22)를 제거하고, 폴리(22)의 상부 표면에 리세스(recess)를 형성하여, 그것이 질화물 층(14)의 상부 표면과 하부 표면 사이에(즉, 기판 표면의 높이 위에) 있게 한다. 절연 층(예를 들어, 산화물)(70)이 폴리 블록들(22)의 노출된 상부 표면들 상에 형성된다. 이어서, 도 5c에 도시된 바와 같이, 폴리 침착을 수행하여, 구조물 위에 폴리 층(72)을 형성한다. 도 5d에 도시된 바와 같이, 폴리 에치 또는 제거 프로세스(예를 들어, CMP)를 수행하여, 폴리 층(72)을 트렌치들(18) 내의 그의 부분들을 제외하여 제거한 후에, 폴리 에치를 다시 수행하여 폴리 블록들(72)의 표면을 산화물(20)보다 낮게 만든다. 폴리 블록들(72)은 소거 게이트들이다. 도 5e에 도시된 바와 같이, 산화물 침착이 수행되고, 이어서 산화물(20)이 산화물 CMP에 의해 질화물(14)의 상부 표면으로부터 제거되어, 소거 게이트들(72)의 상부 표면들 상에 산화물 층(74)을 남긴다. 도 5f에 도시된 바와 같이, 질화물 에치를 이용하여 질화물(14)을 제거하고, 산화물 에치를 이용하여 플로팅 게이트들(22) 사이의 기판 표면 상의 산화물(12)의 해당 부분을 제거한다. 도 5g에 도시된 바와 같이, 폴리실리콘 침착을 수행하여, 구조물 위에 폴리 층(76)을 형성한다. 폴리 에치를 수행하여, 폴리(76)의 상부 부분들을 제거하여, 기판 표면 상에 (이와 전기적으로 접촉하여) 그리고 소거 게이트들(72) 사이에 (그로부터 절연되어) 배치된 폴리 블록(76a)을 남기고, 소거 게이트들(72)의 외부에 그로부터 절연되게 폴리 블록들(76b)을 남긴다. 이어서, 주입을 수행하여, 드레인 영역들(34)을 형성한다. 최종 구조물이 도 5h에 도시되어 있다. 이 실시예에 의해, 폴리 블록(76a)은 소스 영역(16)과 전기적으로 접촉하고, 더 양호한 전도도를 위해 연장된 소스 라인을 형성한다. 폴리 블록들(76b)은 워드 라인 게이트들이다.
도 6a 내지 도 6c는 다른 실시예의 형성을 예시한다. 이 실시예의 형성은 도 5e에 도시된 구조물로 시작된다. 이 실시예에서의 폴리(72)는 제어 게이트들을 구성할 것이다. 도 6a에 도시된 바와 같이, 질화물(14)이 제거된다. 마스킹 단계 및 주입을 수행하여, 폴리 블록들(22) 사이의 기판에 소스 영역(16)을 형성한다. 도 6b에 도시된 바와 같이, 폴리실리콘 침착을 수행하여, 구조물 위에 폴리 층(176)을 형성한다. 폴리 에치를 수행하여, 폴리(176)의 상부 부분들을 제거하여, 기판(10)의 소스 영역(16) 위에 배치되고 그로부터 절연되며 측방향으로 폴리 블록들(72) 사이에 배치되고 그로부터 절연되는 폴리 블록(176a)을 남기고, 측방향으로 폴리 블록들(72)의 외부에 그로부터 절연되게 폴리 블록들(176b)을 남긴다. 이어서, 주입을 수행하여, 드레인 영역들(34)을 형성한다. 최종 구조물이 도 6c에 도시되어 있다. 이 실시예에 의해, 폴리 블록(176a)은 소거 게이트이고, 폴리 블록들(72)은 제어 게이트들이고, 폴리 블록들(176b)은 워드 라인 게이트들이다.
도 7a 및 도 7b는 다른 실시예의 형성을 예시한다. 이 실시예의 형성은 도 1e에 도시된 구조물로 시작된다. 마스킹 단계 및 주입을 수행하여, 폴리 블록들(22) 사이의 기판에 소스 영역(16)을 형성한다. 도 7a에 도시된 바와 같이, 폴리실리콘 침착을 수행하여, 구조물 위에 폴리 층(130)을 형성한다. 마스킹 단계 및 폴리 에치를 수행하여, 소스 영역(16) 위의 그리고 폴리 블록들(22)의 부분들 위의 폴리(30)의 부분들을 제거하여, 폴리 블록들(130a)을 워드 라인 게이트들로서 남긴다. 이어서, 주입을 수행하여, 드레인 영역들(34)을 형성한다. 최종 구조물이 도 7b에 도시되어 있다. 여기서, 각각의 메모리 셀은 2개의 게이트들: 플로팅 게이트(22) 및 워드 라인 게이트(130a)만을 포함한다.
도 8a 및 도 8b는 다른 실시예의 형성을 예시한다. 이 실시예의 형성은 도 1e에 도시된 구조물로 시작된다. 마스킹 단계 및 주입을 수행하여, 폴리 블록들(22) 사이의 기판에 소스 영역(16)을 형성한다. 도 8a에 도시된 바와 같이, 폴리실리콘 침착을 수행하여, 구조물 위에 폴리 층(130)을 형성한다. 폴리 에치를 수행하여, 폴리(130)의 부분들을 제거하여, 폴리 블록(130a)을 소스 영역(16) 위에 그로부터 절연되게 남기고, 폴리 블록들(130b)을 기판 위에 그로부터 절연되게 남긴다. 이어서, 주입을 수행하여, 드레인 영역들(34)을 형성한다. 최종 구조물이 도 8b에 도시되어 있다. 폴리 블록들(130a)은 워드 라인 게이트들이고, 폴리 블록(130b)은 소거 게이트이다.
도 9a 내지 도 9d는 다른 실시예의 형성을 예시한다. 이 실시예의 형성은 도 7b에 도시된 구조물로 시작되지만, 드레인 영역들의 폴리 에치 및 주입 형성 없이 시작한다. 이어서, 절연 층(60)이 구조물 위에 형성된다. 도 9a에 도시된 바와 같이, 이러한 절연 층은 단일 재료의 층일 수 있거나, 다수의 하위 층들(예를 들어, 산화물-질화물-산화물인 ONO)을 가질 수 있다. 이어서, 도 9b에 도시된 바와 같이, 폴리실리콘(62)이 구조물 위에 침착된다. 이어서, 도 9c에 도시된 바와 같이, 폴리 에치를 수행하여, 폴리(162)의 부분들을 제거하여, 플로팅 게이트들(22) 및 소스 영역(16) 위에 배치되고 그로부터 절연되고 워드 라인 게이트들(30b) 사이에 배치되고 그로부터 절연되는 폴리 블록(162)을 남긴다. 도 9d에 도시된 바와 같이, 마스킹 단계 및 에치를 이용하여, 절연 층(60) 및 폴리 블록들(30b)의 부분들을 제거하고, 이어서 주입을 수행하여, 드레인 영역들(34)을 형성한다. 폴리 블록(162)은 둘 모두의 메모리 셀들과 공유되는 소거 게이트를 구성한다.
도 10a 내지 도 10d는 다른 실시예의 형성을 예시한다. 이 실시예의 형성은 도 8b에 도시된 구조물로 시작되지만, 드레인 영역들의 폴리 에치 및 주입 형성 없이 시작한다. 절연 층(예를 들어, 산화물)(150)은, 도 10a에 도시된 바와 같이, 소거 게이트(30a) 및 워드 라인 게이트들(30b)의 노출된 상부 및 측부 표면들을 포함하여 구조물 상에 형성된다. 이어서, 도 10b에 도시된 바와 같이, 폴리실리콘(152)이 구조물 위에 침착된다. 이어서, 도 10c에 도시된 바와 같이, 폴리 에치를 수행하여, 폴리(152)의 상부 부분들을 제거하여, 폴리 블록들(152)을 남기며, 이들 각각은 플로팅 게이트들(22) 중 하나 위에 배치되고 그로부터 절연되며, 소거 게이트(30a)와 워드 라인 게이트들(30b) 중 하나 사이에 배치되고 그로부터 절연된다. 도 10d에 도시된 바와 같이, 마스킹 단계 및 에치를 이용하여, 절연 층(150) 및 폴리 블록들(30b)의 부분들을 제거하고, 이어서 주입을 수행하여, 드레인 영역들(34)을 형성한다. 폴리 블록들(152)은 플로팅 게이트들에 대한 용량성 결합을 통해 메모리 셀들의 동작을 더 향상시키기 위해 사용될 수 있는 제어 게이트들을 구성한다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 임의의 청구항들의 범위에 속하는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해되어야 한다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범위를 제한하는 것이 아니라, 대신에 단지 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것으로 의도된다. 전술된 재료들, 프로세스들, 및 수치 예들은 단지 예시적인 것일 뿐이며, 청구항들을 제한하는 것으로 간주되어서는 안된다. 또한, 청구범위 및 명세서로부터 명백한 바와 같이, 모든 방법 단계들이 예시되거나 청구된 정확한 순서로 수행될 필요는 없으며, 오히려 본 발명의 메모리 셀 구성들의 적절한 형성을 가능하게 하는 임의의 순서로 수행되면 된다. 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 반대도 마찬가지이다. 마지막으로, 본 명세서에서 사용된 바와 같은 용어 "형성하는" 및 "형성되는"은 재료 침착, 재료 성장, 또는 개시되거나 청구된 바와 같은 재료를 제공함에 있어서의 임의의 다른 기술을 포함할 것이다.
본 명세서에서 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 결합되는"은 "직접적으로 ~에 전기적으로 결합되는"(요소들을 함께 전기적으로 접속시키는 어떠한 중간 재료들 또는 요소들도 사이에 없음)과 "간접적으로 ~에 전기적으로 결합되는"(요소들을 함께 전기적으로 접속시키는 중간 재료들 또는 요소들이 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료들/요소들도 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료들/요소들을 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.

Claims (27)

  1. 메모리 셀들의 쌍으로서,
    상부 표면을 갖는 반도체 기판;
    상기 상부 표면 내로 형성되고 서로 이격된 제1 및 제2 트렌치(trench)들;
    상기 제1 트렌치 내에 배치되고 상기 기판으로부터 절연된 전도성 재료의 제1 플로팅 게이트(floating gate);
    상기 제2 트렌치 내에 배치되고 상기 기판으로부터 절연된 전도성 재료의 제2 플로팅 게이트;
    상기 상부 표면 내로 연장되고 상기 제1 및 제2 플로팅 게이트들 사이에서 측방향으로 배치되고 그로부터 절연되는 제1 부분을 갖는 전도성 재료의 소거 게이트(erase gate);
    상기 제1 플로팅 게이트에 인접한 상기 상부 표면의 일부분 위에 배치되고 그로부터 절연된 전도성 재료의 제1 워드 라인 게이트(word line gate);
    상기 제2 플로팅 게이트에 인접한 상기 상부 표면의 일부분 위에 배치되고 그로부터 절연된 전도성 재료의 제2 워드 라인 게이트;
    상기 제1 및 제2 플로팅 게이트들 사이에서 측방향으로 그리고 상기 소거 게이트의 상기 제1 부분 아래에 수직으로 상기 기판 내에 형성된 소스(source) 영역;
    상기 제1 워드 라인 게이트에 인접한 상기 상부 표면의 일부분에 형성된 제1 드레인(drain) 영역;
    상기 제2 워드 라인 게이트에 인접한 상기 상부 표면의 일부분에 형성된 제2 드레인 영역
    을 포함하고,
    상기 기판의 제1 채널 영역은, 적어도 상기 제1 트렌치 아래에서, 상기 제1 트렌치의 측벽을 따라 그리고 상기 제1 워드 라인 게이트 아래에 배치된 상기 상부 표면의 일부분을 따라 연장되는 것을 포함하여, 상기 소스 영역으로부터 상기 제1 드레인 영역까지 연장되며,
    상기 기판의 제2 채널 영역은, 적어도 상기 제2 트렌치 아래에서, 상기 제2 트렌치의 측벽을 따라 그리고 상기 제2 워드 라인 게이트 아래에 배치된 상기 상부 표면의 일부분을 따라 연장되는 것을 포함하여, 상기 소스 영역으로부터 상기 제2 드레인 영역까지 연장되는, 메모리 셀들의 쌍.
  2. 제1항에 있어서, 상기 제1 트렌치는 상기 제1 플로팅 게이트 및 상기 제1 플로팅 게이트를 상기 기판으로부터 절연시키는 절연 재료만을 내부에 포함하고, 상기 제2 트렌치는 상기 제2 플로팅 게이트 및 상기 제2 플로팅 게이트를 상기 기판으로부터 절연시키는 절연 재료만을 내부에 포함하는, 메모리 셀들의 쌍.
  3. 제1항에 있어서, 상기 소거 게이트는 상기 제1 및 제2 플로팅 게이트들 위로 그리고 그들에 걸쳐 적어도 부분적으로 수직으로 연장되는 제2 부분을 더 포함하는, 메모리 셀들의 쌍.
  4. 제3항에 있어서, 상기 플로팅 게이트들 각각은 노치가 내부에 형성된 상부 표면을 포함하고, 상기 소거 게이트의 하부 부분은 상기 노치들 각각 내로 연장되는, 메모리 셀들의 쌍.
  5. 제3항에 있어서,
    상기 소거 게이트의 상기 제2 부분과 상기 제1 워드 라인 게이트 사이에서 측방향으로 배치되고 그들로부터 절연되며 상기 제1 플로팅 게이트 위에 수직으로 배치되고 그로부터 절연된 전도성 재료의 제1 제어 게이트;
    상기 소거 게이트의 상기 제2 부분과 상기 제2 워드 라인 게이트 사이에서 측방향으로 배치되고 그들로부터 절연되며 상기 제2 플로팅 게이트 위에 수직으로 배치되고 그로부터 절연된 전도성 재료의 제2 제어 게이트
    를 더 포함하는, 메모리 셀들의 쌍.
  6. 제1항에 있어서,
    상기 제1 및 제2 워드 라인 게이트들 사이에서 측방향으로 배치되고 그들로부터 절연되며 상기 소거 게이트 및 상기 제1 및 제2 플로팅 게이트들 위에 수직으로 배치되고 그들로부터 절연된 전도성 재료의 제어 게이트를 더 포함하는, 메모리 셀들의 쌍.
  7. 메모리 셀들의 쌍으로서,
    상부 표면을 갖는 반도체 기판;
    상기 상부 표면 내로 형성되고 서로 이격된 제1 및 제2 트렌치들;
    상기 제1 트렌치 내에 배치되고 상기 기판으로부터 절연된 전도성 재료의 제1 플로팅 게이트;
    상기 제2 트렌치 내에 배치되고 상기 기판으로부터 절연된 전도성 재료의 제2 플로팅 게이트;
    상기 제1 플로팅 게이트에 인접한 상기 상부 표면의 일부분 위에 배치되고 그로부터 절연된 전도성 재료의 제1 워드 라인 게이트;
    상기 제2 플로팅 게이트에 인접한 상기 상부 표면의 일부분 위에 배치되고 그로부터 절연된 전도성 재료의 제2 워드 라인 게이트;
    상기 제1 및 제2 플로팅 게이트들 사이에서 측방향으로 상기 기판에 형성된 소스 영역;
    상기 제1 워드 라인 게이트에 인접한 상기 상부 표면의 일부분에 형성된 제1 드레인 영역;
    상기 제2 워드 라인 게이트에 인접한 상기 상부 표면의 일부분에 형성된 제2 드레인 영역
    을 포함하고,
    상기 기판의 제1 채널 영역은, 적어도 상기 제1 트렌치 아래에서, 상기 제1 트렌치의 측벽을 따라 그리고 상기 제1 워드 라인 게이트 아래에 배치된 상기 상부 표면의 일부분을 따라 연장되는 것을 포함하여, 상기 소스 영역으로부터 상기 제1 드레인 영역까지 연장되며,
    상기 기판의 제2 채널 영역은, 적어도 상기 제2 트렌치 아래에서, 상기 제2 트렌치의 측벽을 따라 그리고 상기 제2 워드 라인 게이트 아래에 배치된 상기 상부 표면의 일부분을 따라 연장되는 것을 포함하여, 상기 소스 영역으로부터 상기 제2 드레인 영역까지 연장되는, 메모리 셀들의 쌍.
  8. 제7항에 있어서, 상기 제1 트렌치는 상기 제1 플로팅 게이트 및 상기 제1 플로팅 게이트를 상기 기판으로부터 절연시키는 절연 재료만을 내부에 포함하고, 상기 제2 트렌치는 상기 제2 플로팅 게이트 및 상기 제2 플로팅 게이트를 상기 기판으로부터 절연시키는 절연 재료만을 내부에 포함하는, 메모리 셀들의 쌍.
  9. 제7항에 있어서,
    상기 제1 플로팅 게이트 위에 배치되고 그로부터 절연된 전도성 재료의 제1 소거 게이트로서, 상기 제1 워드 라인 게이트는 상기 제1 소거 게이트에 측방향으로 인접하고 그로부터 절연되는, 상기 제1 소거 게이트;
    상기 제2 플로팅 게이트 위에 배치되고 그로부터 절연된 전도성 재료의 제2 소거 게이트로서, 상기 제2 워드 라인 게이트는 상기 제2 소거 게이트에 측방향으로 인접하고 그로부터 절연되는, 상기 제2 소거 게이트
    를 더 포함하는, 메모리 셀들의 쌍.
  10. 제9항에 있어서,
    상기 소스 영역 위에 배치되고 그와 전기적으로 접촉하며 상기 제1 및 제2 소거 게이트들 사이에서 측방향으로 배치되고 그들로부터 절연된 전도성 재료의 블록을 더 포함하는, 메모리 셀들의 쌍.
  11. 제9항에 있어서,
    상기 소스 영역 위에 배치되고 그로부터 절연되며 상기 제1 및 제2 소거 게이트들 사이에서 측방향으로 배치되고 그들로부터 절연된 전도성 재료의 블록을 더 포함하는, 메모리 셀들의 쌍.
  12. 제7항에 있어서,
    상기 제1 및 제2 플로팅 게이트들 위에 배치되고 그들로부터 절연된 전도성 재료의 소거 게이트를 더 포함하는, 메모리 셀들의 쌍.
  13. 제12항에 있어서, 상기 전도성 재료의 소거 게이트는 산화물, 질화물, 산화물 층에 의해 상기 제1 및 제2 플로팅 게이트들로부터 절연되는, 메모리 셀들의 쌍.
  14. 제12항에 있어서,
    상기 제1 플로팅 게이트 위에 배치되고 그로부터 절연되며 상기 소거 게이트와 상기 제1 워드 라인 게이트 사이에서 측방향으로 배치되고 그로부터 절연된 전도성 재료의 제1 제어 게이트;
    상기 제2 플로팅 게이트 위에 배치되고 그로부터 절연되며 상기 소거 게이트와 상기 제2 워드 라인 게이트 사이에서 측방향으로 배치되고 그로부터 절연된 전도성 재료의 제2 제어 게이트
    를 더 포함하는, 메모리 셀들의 쌍.
  15. 메모리 셀들의 쌍을 형성하는 방법으로서,
    이격된 제1 및 제2 트렌치들을 반도체 기판의 상부 표면 내에 형성하는 단계;
    상기 제1 트렌치 내에 그리고 상기 기판으로부터 절연되게 전도성 재료의 제1 플로팅 게이트를 형성하는 단계;
    상기 제2 트렌치 내에 그리고 상기 기판으로부터 절연되게 전도성 재료의 제2 플로팅 게이트를 형성하는 단계;
    상기 상부 표면 내로 연장되고 상기 제1 및 제2 플로팅 게이트들 사이에서 측방향으로 배치되고 그들로부터 절연되는 제1 부분을 갖는 전도성 재료의 소거 게이트를 형성하는 단계;
    상기 제1 플로팅 게이트에 인접한 상기 상부 표면의 일부분 위에 그로부터 절연된 전도성 재료의 제1 워드 라인 게이트를 형성하는 단계;
    상기 제2 플로팅 게이트에 인접한 상기 상부 표면의 일부분 위에 그로부터 절연된 전도성 재료의 제2 워드 라인 게이트를 형성하는 단계;
    상기 제1 및 제2 플로팅 게이트들 사이에서 측방향으로 그리고 상기 소거 게이트의 상기 제1 부분 아래에 수직으로 상기 기판에 소스 영역을 형성하는 단계;
    상기 제1 워드 라인 게이트에 인접한 상기 상부 표면의 일부분에 제1 드레인 영역을 형성하는 단계;
    상기 제2 워드 라인 게이트에 인접한 상기 상부 표면의 일부분에 제2 드레인 영역을 형성하는 단계
    를 포함하고,
    상기 기판의 제1 채널 영역은, 적어도 상기 제1 트렌치 아래에서, 상기 제1 트렌치의 측벽을 따라 그리고 상기 제1 워드 라인 게이트 아래에 배치된 상기 상부 표면의 일부분을 따라 연장되는 것을 포함하여, 상기 소스 영역으로부터 상기 제1 드레인 영역까지 연장되며,
    상기 기판의 제2 채널 영역은, 적어도 상기 제2 트렌치 아래에서, 상기 제2 트렌치의 측벽을 따라 그리고 상기 제2 워드 라인 게이트 아래에 배치된 상기 상부 표면의 일부분을 따라 연장되는 것을 포함하여, 상기 소스 영역으로부터 상기 제2 드레인 영역까지 연장되는, 방법.
  16. 제15항에 있어서, 상기 제1 트렌치는 상기 제1 플로팅 게이트 및 상기 제1 플로팅 게이트를 상기 기판으로부터 절연시키는 절연 재료만을 내부에 포함하고, 상기 제2 트렌치는 상기 제2 플로팅 게이트 및 상기 제2 플로팅 게이트를 상기 기판으로부터 절연시키는 절연 재료만을 내부에 포함하는, 방법.
  17. 제15항에 있어서, 상기 소거 게이트는 상기 제1 및 제2 플로팅 게이트들 위로 그리고 그들에 걸쳐 적어도 부분적으로 수직으로 연장되는 제2 부분을 더 포함하고, 상기 플로팅 게이트들 각각은 노치가 내부에 형성된 상부 표면을 포함하고, 상기 소거 게이트의 하부 부분은 상기 노치들 각각 내로 연장되는, 방법.
  18. 제17항에 있어서,
    상기 소거 게이트의 상기 제2 부분과 상기 제1 워드 라인 게이트 사이에서 측방향으로 그로부터 절연되게 그리고 상기 제1 플로팅 게이트 위에 수직으로 그로부터 절연되게 전도성 재료의 제1 제어 게이트를 형성하는 단계;
    상기 소거 게이트의 상기 제2 부분과 상기 제2 워드 라인 게이트 사이에서 측방향으로 그로부터 절연되게 그리고 상기 제2 플로팅 게이트 위에 수직으로 그로부터 절연되게 전도성 재료의 제2 제어 게이트를 형성하는 단계
    를 더 포함하는, 방법.
  19. 제15항에 있어서,
    상기 제1 및 제2 워드 라인 게이트들 사이에서 측방향으로 그들로부터 절연되게 그리고 상기 소거 게이트 및 상기 제1 및 제2 플로팅 게이트들 위에 수직으로 그들로부터 절연되게 전도성 재료의 제어 게이트를 형성하는 단계를 더 포함하는, 방법.
  20. 메모리 셀들의 쌍을 형성하는 방법으로서,
    이격된 제1 및 제2 트렌치들을 반도체 기판의 상부 표면 내에 형성하는 단계;
    상기 제1 트렌치 내에 그리고 상기 기판으로부터 절연되게 전도성 재료의 제1 플로팅 게이트를 형성하는 단계;
    상기 제2 트렌치 내에 그리고 상기 기판으로부터 절연되게 전도성 재료의 제2 플로팅 게이트를 형성하는 단계;
    상기 제1 플로팅 게이트에 인접한 상기 상부 표면의 일부분 위에 그로부터 절연된 전도성 재료의 제1 워드 라인 게이트를 형성하는 단계;
    상기 제2 플로팅 게이트에 인접한 상기 상부 표면의 일부분 위에 그로부터 절연된 전도성 재료의 제2 워드 라인 게이트를 형성하는 단계;
    상기 제1 및 제2 플로팅 게이트들 사이에서 측방향으로 상기 기판에 소스 영역을 형성하는 단계;
    상기 제1 워드 라인 게이트에 인접한 상기 상부 표면의 일부분에 제1 드레인 영역을 형성하는 단계;
    상기 제2 워드 라인 게이트에 인접한 상기 상부 표면의 일부분에 제2 드레인 영역을 형성하는 단계
    를 포함하고,
    상기 기판의 제1 채널 영역은, 적어도 상기 제1 트렌치 아래에서, 상기 제1 트렌치의 측벽을 따라 그리고 상기 제1 워드 라인 게이트 아래에 배치된 상기 상부 표면의 일부분을 따라 연장되는 것을 포함하여, 상기 소스 영역으로부터 상기 제1 드레인 영역까지 연장되며,
    상기 기판의 제2 채널 영역은, 적어도 상기 제2 트렌치 아래에서, 상기 제2 트렌치의 측벽을 따라 그리고 상기 제2 워드 라인 게이트 아래에 배치된 상기 상부 표면의 일부분을 따라 연장되는 것을 포함하여, 상기 소스 영역으로부터 상기 제2 드레인 영역까지 연장되는, 방법.
  21. 제20항에 있어서, 상기 제1 트렌치는 상기 제1 플로팅 게이트 및 상기 제1 플로팅 게이트를 상기 기판으로부터 절연시키는 절연 재료만을 내부에 포함하고, 상기 제2 트렌치는 상기 제2 플로팅 게이트 및 상기 제2 플로팅 게이트를 상기 기판으로부터 절연시키는 절연 재료만을 내부에 포함하는, 방법.
  22. 제20항에 있어서,
    상기 제1 플로팅 게이트 위에 그로부터 절연된 전도성 재료의 제1 소거 게이트를 형성하는 단계로서, 상기 제1 워드 라인 게이트는 상기 제1 소거 게이트에 측방향으로 인접하고 그로부터 절연되는, 상기 제1 소거 게이트를 형성하는 단계;
    상기 제2 플로팅 게이트 위에 그로부터 절연된 전도성 재료의 제2 소거 게이트를 형성하는 단계로서, 상기 제2 워드 라인 게이트는 상기 제2 소거 게이트에 측방향으로 인접하고 그로부터 절연되는, 상기 제2 소거 게이트를 형성하는 단계
    를 더 포함하는, 방법.
  23. 제22항에 있어서,
    상기 소스 영역 위에 그와 전기적으로 접촉하며 상기 제1 및 제2 소거 게이트들 사이에서 측방향으로 그들로부터 절연되게 전도성 재료의 블록을 형성하는 단계를 더 포함하는, 방법.
  24. 제22항에 있어서,
    상기 소스 영역 위에 그로부터 절연되고 상기 제1 및 제2 소거 게이트들 사이에서 측방향으로 그들로부터 절연되게 전도성 재료의 블록을 형성하는 단계를 더 포함하는, 방법.
  25. 제20항에 있어서,
    상기 제1 및 제2 플로팅 게이트들 위에 그들로부터 절연되게 전도성 재료의 소거 게이트를 형성하는 단계를 더 포함하는, 방법.
  26. 제25항에 있어서, 상기 전도성 재료의 소거 게이트는 산화물, 질화물, 산화물 층에 의해 상기 제1 및 제2 플로팅 게이트들로부터 절연되는, 방법.
  27. 제25항에 있어서,
    상기 제1 플로팅 게이트 위에 그로부터 절연되며 상기 소거 게이트와 상기 제1 워드 라인 게이트 사이에서 그로부터 절연되게 전도성 재료의 제1 제어 게이트를 형성하는 단계;
    상기 제2 플로팅 게이트 위에 그로부터 절연되며 상기 소거 게이트와 상기 제2 워드 라인 게이트 사이에서 측방향으로 그로부터 절연되게 전도성 재료의 제2 제어 게이트를 형성하는 단계
    를 더 포함하는, 방법.
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