TWI693699B - 具有在專用之溝中的浮閘之非揮發性記憶體單元 - Google Patents

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王春明
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Abstract

一種記憶體單元對，其包括：形成於半導體基材之上表面內且間隔開的第一溝及第二溝；及設置於該第一溝及該第二溝中的第一浮閘及第二浮閘。第一字線閘及第二字線閘分別設置於相鄰於該第一浮閘及該第二浮閘的該上表面之一部分上方，且與該上表面之該部分絕緣。一源極區形成於該基材中，側向介於該第一浮閘與該第二浮閘之間。第一通道區及第二通道區分別沿該第一溝及該第二溝之側壁、並沿設置於該第一字線閘及該第二字線閘下方的該上表面之部分，分別從該源極區、該第一溝及該第二溝下方延伸。第一溝及第二溝分別僅含有第一浮閘與第二浮閘及絕緣材料。

Description

具有在專用之溝中的浮閘之非揮發性記憶體單元 相關申請案之交互參照
本申請案主張於2018年1月5日申請之中國專利申請案第201810013633.4號及於2018年12月3日申請之美國專利申請案第16/208,072號之優先權。
本發明係關於非揮發性記憶體裝置。
目前，形成於半導體基材之平坦表面上之非揮發性記憶體裝置已為人所熟知。參見例如美國專利第5,029,130號、第6,747,310號、第6,855,980號、第7,315,056號、第7,868,375號、及第8,711,636號。該等專利之各者揭示一分離閘非揮發性記憶體單元，其中源極區及汲極區係形成於基材之表面，使得在源極區與汲極區之間延伸的通道區沿基材之表面延伸。通道區之導電性由設置於基材之通道區上方並與該通道區絕緣之一浮閘及一第二閘(例如，字線閘)來控制。
為了增加可在基材表面之給定區域中形成的記憶體單元 之數目，溝可形成於基材之表面內，其中一對記憶體單元係形成在溝內部。參見例如美國專利第6,952,034號、第7,151,021號、及第8,148,768號。利用這些構形，源極區係形成於溝下方，藉此通道區沿溝之側壁及基材之表面延伸(即，通道區不是線性的)。藉由將一對浮閘埋入各溝中，減少依據基材表面積空間而變動之記憶體單元之總體大小。另外，藉由將兩個浮閘埋入各溝中，共用各槽之成對記憶體單元對亦意指減少各對記憶體單元佔用之表面積空間。
需要進一步減少依據基材表面積空間而變動之成對記憶體單元之大小，使得可在基材之任何給定表面積單位中形成更多記憶體單元。
上述問題及需要以一種記憶體單元對解決，該記憶體單元對包括：一半導體基材，其具有一上表面；第一溝及第二溝，其等形成於該上表面內且彼此間隔開；導電材料之一第一浮閘，其設置於該第一溝中且與該基材絕緣；導電材料之一第二浮閘，其設置於該第二溝中且與該基材絕緣；導電材料之一抹除閘，其具有一第一部分，該第一部分延伸於該上表面內，且側向設置於該第一浮閘及該第二浮閘之間並與該第一浮閘及該第二浮閘絕緣；導電材料之一第一字線閘，其設置於相鄰於該第一浮閘的該上表面之一部分上方並與該上表面之該部分絕緣；導電材料之一第二字線閘，其設置於相鄰於該第二浮閘的該上表面之一部分上方並與該上表面之該一部分絕緣；一源極區，其形成於該基材中側向介於該第一浮閘及該第二浮閘之間並垂直 於該抹除閘之該第一部分下方；一第一汲極區，其形成於相鄰於該第一字線閘的該上表面之一部分中；以及一第二汲極區，其形成於相鄰於該第二字線閘的該上表面之一部分中。該基材之一第一通道區從該源極區延伸至該第一汲極區，包括延伸於至少該第一溝下方、沿該第一溝之一側壁、並沿設置於該第一字線閘下方的該上表面之一部分。該基材之一第二通道區從該源極區延伸至該第二汲極區，包括延伸於至少該第二溝下方、沿該第二溝之一側壁、並沿設置於該第二字線閘下方的該上表面之一部分。
一種記憶體單元對包括：一半導體基材，其具有一上表面；第一溝及第二溝，其等形成於該上表面內且彼此間隔開；導電材料之一第一浮閘，其設置於該第一溝中且與該基材絕緣；導電材料之一第二浮閘，其設置於該第二溝中且與該基材絕緣；導電材料之一第一字線閘，其設置於相鄰於該第一浮閘的該上表面之一部分上方並與該上表面之該部分絕緣；導電材料之一第二字線閘，其設置於相鄰於該第二浮閘的該上表面之一部分上方並與該上表面之該一部分絕緣；一源極區，其形成於該基材中側向介於該第一浮閘及該第二浮閘之間；一第一汲極區，其形成於相鄰於該第一字線閘的該上表面之一部分中；以及一第二汲極區，其形成於鄰於該第二字線閘的該上表面之一部分中。該基材之一第一通道區從該源極區延伸至該第一汲極區，包括延伸於至少該第一溝下方、沿該第一溝之一側壁、並沿設置於該第一字線閘下方的該上表面之一部分。該基材之一第二通道區從該源極區延伸至該第二汲極區，包括延伸於至少該第二溝下方、沿該第二 溝之一側壁、並沿設置於該第二字線閘下方的該上表面之一部分。
一種形成一記憶體單元對之方法，該方法包括：於一半導體基材之一上表面內形成間隔開的第一溝及第二溝；於該第一溝中形成導電材料之一第一浮閘，該第一浮閘與該基材絕緣；於該第二溝中形成導電材料之一第二浮閘，該第二浮閘與該基材絕緣；形成導電材料之一抹除閘，該抹除閘具有延伸於該上表面內的一第一部分，且側向設置於該第一浮閘與該第二浮閘之間並與該第一浮閘與該第二浮閘絕緣；於相鄰於該第一浮閘的該上表面之一部分上方形成導電材料之一第一字線閘，且該第一字線閘與該上表面之該部分絕緣；於相鄰於該第二浮閘的該上表面之一部分上方形成導電材料之一第二字線閘，且該第二字線閘與該上表面之該部分絕緣；於該基材中，側向介於該第一浮閘與該第二浮閘之間並垂直於該抹除閘之該第一部分下方形成一源極區；於相鄰於該第一字線閘的該上表面之一部分中形成一第一汲極區；以及於相鄰於該第二字線閘的該上表面之一部分中形成一第二汲極區。該基材之一第一通道區從該源極區延伸至該第一汲極區，包括延伸於至少該第一溝下方、沿該第一溝之一側壁、並沿設置於該第一字線閘下方的該上表面之一部分。該基材之一第二通道區從該源極區延伸至該第二汲極區，包括延伸於至少該第二溝下方、沿該第二溝之一側壁、並沿設置於該第二字線閘下方的該上表面之一部分。
一種形成一記憶體單元對之方法，該方法包括：於一半導體基材之一上表面內形成間隔開的第一溝及第二溝；於該第一溝中 形成導電材料之一第一浮閘，該第一浮閘與該基材絕緣；於該第二溝中形成導電材料之一第二浮閘，該第二浮閘與該基材絕緣；於相鄰於該第一浮閘的該上表面之一部分上方形成導電材料之一第一字線閘，且該第一字線閘與該上表面之該部分絕緣；於相鄰於該第二浮閘的該上表面之一部分上方形成導電材料之一第二字線閘，且該第二字線閘與該上表面之該部分絕緣；於該基材中，側向介於該第一浮閘與該第二浮閘之間形成一源極區；於相鄰於該第一字線閘的該上表面之一部分中形成一第一汲極區；以及於相鄰於該第二字線閘的該上表面之一部分中形成一第二汲極區。該基材之一第一通道區從該源極區延伸至該第一汲極區，包括延伸於至少該第一溝下方、沿該第一溝之一側壁、並沿設置於該第一字線閘下方的該上表面之一部分。該基材之一第二通道區從該源極區延伸至該第二汲極區，包括延伸於至少該第二溝下方、沿該第二溝之一側壁、並沿設置於該第二字線閘下方的該上表面之一部分。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
10‧‧‧半導體基材/基材
12‧‧‧氧化物層/氧化物
14‧‧‧氮化物層/氮化物
16‧‧‧源極區
18‧‧‧溝
20‧‧‧氧化物、絕緣層
22‧‧‧多晶矽層、多晶矽、多晶矽塊、浮閘
24‧‧‧氧化物
26‧‧‧光阻
28‧‧‧氧化物層
30‧‧‧多晶矽層、抹除閘、多晶矽
30a‧‧‧塊、抹除閘
30b‧‧‧塊、多晶矽塊、字線閘
32‧‧‧光阻
34‧‧‧汲極區
36‧‧‧通道區
40‧‧‧光阻
42‧‧‧氧化物層
44‧‧‧多晶矽/塊
50‧‧‧絕緣層
52‧‧‧多晶矽/多晶矽塊
60‧‧‧絕緣層
62‧‧‧多晶矽/多晶矽塊
70‧‧‧絕緣物(例如氧化物)
72‧‧‧多晶矽層/抹除閘/多晶矽塊/多晶矽
74‧‧‧氧化物層
76‧‧‧多晶矽層、多晶矽
76a‧‧‧多晶矽塊
76b‧‧‧多晶矽塊
78‧‧‧源極區
130‧‧‧多晶矽層/多晶矽
130a‧‧‧多晶矽塊、字線閘
130b‧‧‧多晶矽塊
150‧‧‧絕緣層
152‧‧‧多晶矽/多晶矽塊
162‧‧‧多晶矽/多晶矽塊
176‧‧‧多晶矽層/多晶矽
176a‧‧‧多晶矽塊
176b‧‧‧多晶矽塊
圖1A至圖1L係繪示形成本發明之記憶體單元之步驟的側剖面圖。
圖2A至圖2E係繪示形成本發明之第二實施例之記憶體單元之步驟的側剖面圖。
圖3A至圖3C係繪示形成本發明之第三實施例之記憶體 單元之步驟的側剖面圖。
圖4A至圖4D係繪示形成本發明之第四實施例之記憶體單元之步驟的側剖面圖。
圖5A至圖5H係繪示形成本發明之第五實施例之記憶體單元之步驟的側剖面圖。
圖6A至圖6C係繪示形成本發明之第六實施例之記憶體單元之步驟的側剖面圖。
圖7A至圖7B係繪示形成本發明之第七實施例之記憶體單元之步驟的側剖面圖。
圖8A至圖8B係繪示形成本發明之第八實施例之記憶體單元之步驟的側剖面圖。
圖9A至圖9D係繪示形成本發明之第九實施例之記憶體單元之步驟的側剖面圖。
圖10A至圖10D係繪示形成本發明之第十實施例之記憶體單元之步驟的側剖面圖。
本發明係藉由在各對記憶體單元之基材之表面內形成兩個分開的溝並在各溝中形成一浮閘且僅一浮閘來解決上述需要。此技術亦形成受控制減小尺寸的源極區，如下文進一步解釋。
一記憶體單元對之形成以一半導體基材10開始。雖然僅顯示及描述一記憶體單元對，但應當理解此類記憶體單元對之陣列將形成於相同基材10上。一氧化物層12係形成於基材上。一氮化物 層14形成於氧化物層12上。所得結構如圖1A所示。然後，形成光微影術遮罩程序以蝕刻穿過氮化物層14、氧化物層12而進入基材10中，從而形成一對溝18，其中源極區16於該對溝之間。遮罩步驟包括於該氮化物層上形成一光阻層，並選擇性地暴露光阻之部分。移除所選擇的光阻之部分，使該氮化物層14之部分暴露。執行一次或多次蝕刻以移除氮化物14之暴露部分，及下方的氧化物12以及基材10之部分。所得結構如圖1B所示(移除該光阻後)。溝蝕刻界定源極區16之側向寬度。
執行傾斜及垂直植入，以調整基材之表面，其將係在浮閘下方的通道區。執行氧化物沉積步驟，以於結構之暴露表面上形成一層氧化物20，其包括在氮化物層14之暴露表面上及溝18之暴露表面上，如圖1C所示。然後，一多晶矽層22沉積於該結構上方，以多晶矽22填充各溝18，如圖1D所示。移除(例如，蝕刻及化學機械拋光程序)多晶矽22、氮化物14、及氧化物12在基材10之上表面上方的部分，使多晶矽22之塊於基材10中填充溝18。多晶矽22之上表面甚至可與該基材之上表面齊平，或者蝕刻可於快靠近表面時停止，使得多晶矽22之一部分延伸出溝18，從而將多晶矽22之上表面設置於該基材上表面之高度上方。然後，一層氧化物24形成於基材10及多晶矽塊22之暴露表面上。所得結構顯示於圖1E中。
執行另一遮罩步驟，以在該結構上方形成一層光阻26，並移除在介於溝18之間的源極區16上方的光阻26之部分，如圖1F所示。然後，進行蝕刻以移除氧化物24及基材10介於該等溝之間 的上部分，如圖1G所示。執行一植入，以在基材內介於該等溝18之間形成一源極區16(即，具有不同於基材之第一導電類型之第二導電類型的一區)。在移除光阻26之後，較佳地移除暴露的氧化物24。然後，形成氧化物層28於該結構上，包括沿側壁之暴露部分及多晶矽塊22之頂部表面，如圖1H所示。此氧化物將充當記憶體單元之隧道氧化物(tunnel oxide)。
沉積多晶矽層30於該結構上方，如圖1I所示。執行遮罩步驟以在多晶矽層30上形成一層光阻32，並移除設置於多晶矽塊22上方的光阻32之部分及與多晶矽塊22間隔開的部分，從而暴露在下面的多晶矽層30之部分，如圖1J所示。然後，執行多晶矽蝕刻以移除多晶矽層30之暴露部分，留下介於多晶矽塊22之間的多晶矽30之塊30a，並留下於多晶矽塊22之外側的多晶矽30之塊30b，如圖1K所示(在移除光阻32之後)。執行植入，以形成汲極區34於基材中、靠近多晶矽塊30b之外側表面。最終結構顯示於圖1L。
如圖1L所示，該對記憶體單元包括在溝18中之一對浮閘22，且該等浮閘與基材絕緣。浮閘之上表面較佳地係與基材10之上表面齊平，但若需要，可延伸超過基材上表面之高度。將一抹除閘30a設置於源極區16上方且與該源極區絕緣。抹除閘30a具有延伸於基材之表面內的較低部分，其中較低的隅角面向且延伸於在該等浮閘之上表面中(即，於上隅角處)所形成的凹口內。抹除閘30a具有延伸於基材表面之位階上方的上部分，且較佳地延伸於該等浮閘上方。各記憶體單元包括字線閘30b，其設置於基材上表面的上方且與基材 上表面絕緣。各記憶體單元亦包括通道區36，該通道區從源極區16、沿溝18之底部、沿溝18之側壁、並沿基材之表面延伸至汲極區34。通道區沿該溝之部分的導電性受控於浮閘。通道區沿基材10之表面之部分的導電性受控於字線閘30b。由於通道區之水平部分係瞄準浮閘(其增強熱電子注入)，因此該等浮閘之程式化係增強。由於抹除閘包括面向且延伸於在該等浮閘之上表面中所形成的凹口內的較低隅角，用於電子從浮閘至抹除閘更佳的Fowler-Nordheim穿隧效率，因此抹除經增強。最後，由於該等溝不僅以兩個相對側界定源極區16之側向寬度，亦以兩個相對側界定各浮閘之側向尺寸(由於各浮閘及圍繞其等的絕緣層20完全填充溝)並界定通道區之對應部分，因此增強記憶體單元對之微小化。
圖2A至圖2E繪示另一實施例之形成。此實施例之形成以圖1I所示的相同結構開始。執行遮罩步驟以在多晶矽層30上形成一層光阻40，並且移除光阻設置在浮閘22上方及該等浮閘22之間的部分，從而暴露下面的多晶矽層30，如圖2A所示。然後，執行多晶矽蝕刻以移除多晶矽層30之暴露部分，留下字線閘30b，如圖2B所示(在移除光阻40之後)。在該結構上方形成氧化物層42(其可包括首先移除現有的暴露之氧化物層)，如圖2C所示。然後，形成一層多晶矽44於該結構上方，如圖2D所示。然後，移除多晶矽44之上部分(例如，使用CMP)，從而在字線閘30b之間留下多晶矽塊44。然後，透過植入來形成汲極區34，從而得到圖2E所示的最終結構。多晶矽44係抹除閘，其中一較低部分側向相鄰於浮閘之部分並面 向上浮閘隅角中之凹口，且一上部分向上延伸於浮閘的上方。
圖3A至圖3C繪示另一實施例之形成。此實施例之形成以圖1L所示的結構開始。絕緣層(例如，氧化物)50形成於該結構上，包括抹除閘30a及字線閘30b之暴露頂部表面及側表面，如圖3A所示。然後，沉積多晶矽52在該結構上方，如圖3B所示。然後，執行多晶矽蝕刻以移除多晶矽52之頂部部分，使多晶矽塊52其各者設置於浮閘22之一者的上方並與浮閘22之一者絕緣，且設置在抹除閘30a與字線閘30b之一者之間並與抹除閘30a及字線閘30b之一者絕緣，如圖3C所示。汲極區可在多晶矽塊52之形成之前或之後而形成。多晶矽塊52構成控制閘，該等控制閘可用於透過浮動閘之電容耦合而更佳地増強記憶體單元之操作。
圖4A至圖4D繪示另一實施例之形成。此實施例之形成以圖1L所示的結構開始。(使用光微影術程序)使用多晶矽蝕刻以移除抹除閘30a之上部分，如圖4A所示。抹除閘30a之上表面甚至可與基材上表面之高度齊平，或延伸而高於基材上表面之高度。然後，在該結構上方形成絕緣層60。此絕緣層可係一層單一材料，或可具有多個子層(例如，ONO，其係氧化物-氮化物-氧化物)，如圖4B所示。然後，沉積多晶矽62在該結構上方，如圖4C所示。然後，執行多晶矽蝕刻以移除多晶矽62之頂部部分，使多晶矽塊62設置於浮閘22及抹除閘30a的上方並與浮閘22及抹除閘30a絕緣，且介於字線閘30b之間並與字線閘30b絕緣，如圖4D所示。多晶矽塊62構成由兩個記憶體單元所共用的控制閘，該控制閘可用於透過浮動閘之電 容耦合而更佳地増強記憶體單元之操作。
圖5A至圖5H繪示另一實施例之形成。此實施例之形成以圖1C所示的結構開始。使用多晶矽蝕刻以移除多晶矽22上部分，且使多晶矽22之頂部表面凹陷，使得其介於氮化物層14之頂部表面與底部表面之間(即，高於基材表面之高度)，如圖5A所示。將一層絕緣物(例如氧化物)70形成於多晶矽塊22之暴露的頂部表面上。然後，執行多晶矽沉積以在該結構上方形成多晶矽層72，如圖5C所示。執行多晶矽蝕刻或移除程序(例如，CMP)以移除多晶矽層72(除了其在溝18中的部分)，並接著進行多晶矽蝕刻以使多晶矽塊72之表面低於氧化物20，如圖5D所示。多晶矽塊72係抹除閘。執行氧化物沉積，然後藉由氧化物CMP從氮化物14之頂部表面移除氧化物20，從而留下氧化物層74於抹除閘72之頂部表面上，如圖5E所示。使用氮化物蝕刻以移除氮化物14，並使用氧化物蝕刻以移除於基材表面上介於浮閘22之間的氧化物12之彼部分，如圖5F所示。執行多晶矽沉積以在該結構上方形成多晶矽層76，如圖5G所示。執行多晶矽蝕刻以移除多晶矽76之上部分，使多晶矽塊76a設置於基材表面上(且與電連接)且介於抹除閘72之間(且與抹除閘絕緣)，且使多晶矽塊76b設置於抹除閘72外側並與抹除閘72絕緣。然後，執行植入以形成汲極區34。最終結構顯示於圖5H。以此實施例，多晶矽塊76a與源極區16電連接，且形成一延伸之電源線而使導電性更佳。多晶矽塊76b係字線閘。
圖6A至圖6C繪示另一實施例之形成。此實施例之形 成以圖5E所示的結構開始。在此實施例中，多晶矽72將構成控制閘。移除氮化物14，如圖6A所示。執行遮罩步驟及植入以形成源極區16於多晶矽塊22之間的基材內。執行多晶矽沉積以在該結構上方形成多晶矽層176，如圖6B所示。執行多晶矽蝕刻以移除多晶矽176之上部分，使多晶矽塊176a設置於基材10之源極區16上方並與基材10之源極區16絕緣、且側向介於多晶矽塊72之間並與多晶矽塊72絕緣，且使多晶矽塊176b側向設置於抹除閘72之外側並與抹除閘72之外側絕緣。然後，執行植入以形成汲極區34。最終結構顯示於圖6C。在此實施例中，多晶矽塊176a係抹除閘，多晶矽塊72係控制閘，且多晶矽塊176b係字線閘。
圖7A至圖7B繪示另一實施例之形成。此實施例之形成以圖1E所示的結構開始。執行遮罩步驟及植入以形成源極區16於多晶矽塊22之間的基材內。執行多晶矽沉積以在該結構上方形成多晶矽層130，如圖7A所示。執行遮罩步驟及多晶矽蝕刻，以移除在源極區16上方及多晶矽塊22之部分上方的多晶矽30之部分，留下多晶矽塊130a作為字線閘。然後，執行植入以形成汲極區34。最終結構顯示於圖7B。此處，各記憶體單元僅包括兩個閘：浮閘22及字線閘130a。
圖8A至圖8B繪示另一實施例之形成。此實施例之形成以圖1E所示的結構開始。執行遮罩步驟及植入以形成源極區16於多晶矽塊22之間的基材內。執行多晶矽沉積以在結構上形成多晶矽層130，如圖8A所示。執行多晶矽蝕刻以移除多晶矽130之部分，留下 多晶矽塊130a於源極區16上方並與源極區16絕緣，且留下多晶矽塊130b於基材上方並與基材絕緣。然後，執行植入以形成汲極區34。最終結構顯示於圖8B。多晶矽塊130a係字線閘，且多晶矽塊130b係抹除閘。
圖9A至圖9D繪示另一實施例之形成。此實施例之形成以圖7B所示的結構開始，但沒有多晶矽蝕刻及汲極區之植入形成。然後，在該結構上方形成絕緣層60。此絕緣層可係一層單一材料，或可具有多個子層(例如，ONO，其係氧化物-氮化物-氧化物)，如圖9A所示。然後，沉積多晶矽62在該結構上方，如圖9B所示。然後，執行多晶矽蝕刻以移除多晶矽162之部分，使多晶矽塊162設置於浮閘22及源極區16上方並與浮閘22及源極區16絕緣，且介於字線閘30b之間並與字線閘30b絕緣，如圖9C所示。使用遮罩步驟及蝕刻以移除絕緣層60及多晶矽塊30b之部分，然後執行植入以形成汲極區34，如圖9D所示。多晶矽塊162構成兩個記憶體單元共用之抹除閘。
圖10A至圖10D繪示另一實施例之形成。此實施例之形成以該結構(圖8B)開始，但沒有多晶矽蝕刻及汲極區之植入形成。絕緣層(例如，氧化物)150形成於該結構上，包括抹除閘30a及字線閘30b之暴露頂部表面及側表面，如圖10A所示。然後，沉積多晶矽152在該結構上方，如圖10B所示。然後，執行多晶矽蝕刻以移除多晶矽152之頂部部分，使多晶矽塊152其各者設置於浮閘22之一者的上方並與浮閘22之一者絕緣，且設置在抹除閘30a與字線閘30b之一者之間並與抹除閘30a及字線閘30b之一者絕緣，如圖10C 所示。使用遮罩步驟及蝕刻以移除絕緣層150及多晶矽塊30b之部分，然後執行植入以形成汲極區34，如圖10D所示。多晶矽塊152構成控制閘，該等控制閘可用於透過浮動閘之電容耦合而更佳地増強記憶體單元之操作。
須了解本發明並未受限於上文所述以及本文所說明之(一或多個)實施例，且涵括落在任一項申請專利範圍之範疇內的任一變體或全部變體。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍術語之範疇，而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。再者，如申請專利範圍及說明書所明示者，並非所有方法步驟皆須完全依照所說明或主張的順序執行，而是可以任何順序來執行，只要是可適當地形成本發明之記憶體單元構形即可。單一材料層可形成為多個具有此類或類似材料之層，且反之亦然。最後，如本文中所使用，用語「形成(forming/formed)」應包括材料沉積、材料生長、或提供如所揭示或所主張之材料的任何其他技術。
應注意的是，如本文中所使用，「在…上方(over)」及「在…之上(on)」之用語皆含括性地包括「直接在…之上(directly on)」(無居中的材料、元件或間隔設置於其間)及「間接在…之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於(directly mounted to)」(無居中的材料、元件或間隔設置於其間)及「間接安裝於(indirectly mounted to)」(有居中的材料、元件或間隔設置於其間)的含意，以及「電耦接(electrically coupled)」一詞則包括了「直接電耦接(directly electrically coupled to)」(無居中的材料或元件於其間將各元件電性相連接)及「間接電耦接(indirectly electrically coupled to)」(有居中的材料或元件於其間將各元件電性相連接)的含意。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
10‧‧‧半導體基材/基材
16‧‧‧源極區
22‧‧‧多晶矽層、多晶矽、多晶矽塊、浮閘
30a‧‧‧塊、抹除閘
30b‧‧‧塊、多晶矽塊、字線閘
34‧‧‧汲極區
36‧‧‧通道區

Claims (27)

  1. 一種記憶體單元對，其包含：一半導體基材，其具有一上表面；第一溝及第二溝，其等經形成於該上表面內且彼此間隔開；導電材料之一第一浮閘，其設置於該第一溝中且與該半導體基材絕緣；導電材料之一第二浮閘，其設置於該第二溝中且與該半導體基材絕緣；導電材料之一抹除閘，其具有延伸於該上表面內的一第一部分，且側向設置於該第一浮閘與該第二浮閘之間並與該第一浮閘與該第二浮閘絕緣；導電材料之一第一字線閘，其設置於相鄰於該第一浮閘的該上表面之一部分上方且與該上表面之該部分絕緣；導電材料之一第二字線閘，其設置於相鄰於該第二浮閘的該上表面之一部分上方且與該上表面之該部分絕緣；一源極區，其形成於該半導體基材中，側向介於該第一浮閘與該第二浮閘之間並垂直地在該抹除閘之該第一部分下方；一第一汲極區，其形成於相鄰於該第一字線閘的該上表面之一部分中；一第二汲極區，其形成於相鄰於該第二字線閘的該上表面之一部分中；其中該半導體基材之一第一通道區從該源極區延伸至該第一汲 極區，包括延伸於至少該第一溝下方、沿該第一溝之一側壁、並沿設置於該第一字線閘下方的該上表面之一部分；且其中該半導體基材之一第二通道區從該源極區延伸至該第二汲極區，包括延伸於至少該第二溝下方、沿該第二溝之一側壁、並沿設置於該第二字線閘下方的該上表面之一部分。
  2. 如請求項1之記憶體單元對，其中該第一溝僅含有於其中的該第一浮閘及將該第一浮閘與該半導體基材絕緣之絕緣材料，且其中該第二溝僅含有於其中的該第二浮閘及將該第二浮閘與該半導體基材絕緣之絕緣材料。
  3. 如請求項1之記憶體單元對，其中該抹除閘進一步包含一第二部分，該第二部分向上且至少部分垂直地延伸於該第一浮閘及該第二浮閘上方。
  4. 如請求項3之記憶體單元對，其中該等浮閘之各者包括一上表面，該上表面具有形成於其中的一凹口，且其中該抹除閘之下部分延伸於該等凹口之各者內。
  5. 如請求項3之記憶體單元對，其進一步包含：導電材料之一第一控制閘，其側向設置於該抹除閘之該第二部分與該第一字線閘之間並與該抹除閘之該第二部分及該第一字線閘絕緣，且垂直設置於該第一浮閘上方且與該第一浮閘絕緣；導電材料之一第二控制閘，其側向設置於該抹除閘之該第二部分與該第二字線閘之間並與該抹除閘之該第二部分及該第二字線閘絕緣，且垂直設置於該第二浮閘上方且與該第二浮閘絕緣。
  6. 如請求項1之記憶體單元對，其進一步包含：導電材料之一控制閘，其側向設置於該第一字線閘與該第二字線閘之間並與該第一字線閘及該第二字線閘絕緣，且垂直設置於該抹除閘及該第一浮閘與該第二浮閘上方並與該抹除閘及該第一浮閘與該第二浮絕緣。
  7. 一種記憶體單元對，其包含：一半導體基材，其具有一上表面；第一溝及第二溝，其等經形成於該上表面內且彼此間隔開；導電材料之一第一浮閘，其設置於該第一溝中且與該半導體基材絕緣；導電材料之一第二浮閘，其設置於該第二溝中且與該半導體基材絕緣；導電材料之一第一字線閘，其設置於相鄰於該第一浮閘的該上表面之一部分上方且與該上表面之該部分絕緣；導電材料之一第二字線閘，其設置於相鄰於該第二浮閘的該上表面之一部分上方且與該上表面之該部分絕緣；一源極區，其形成於該半導體基材中，側向介於該第一浮閘與該第二浮閘之間；一第一汲極區，其形成於相鄰於該第一字線閘的該上表面之一部分中；一第二汲極區，其形成於相鄰於該第二字線閘的該上表面之一部分中； 其中該半導體基材之一第一通道區從該源極區延伸至該第一汲極區，包括延伸於至少該第一溝下方、沿該第一溝之一側壁、並沿設置於該第一字線閘下方的該上表面之一部分；且其中該半導體基材之一第二通道區從該源極區延伸至該第二汲極區，包括延伸於至少該第二溝下方、沿該第二溝之一側壁、並沿設置於該第二字線閘下方的該上表面之一部分。
  8. 如請求項7之記憶體單元對，其中該第一溝僅含有於其中的該第一浮閘及將該第一浮閘與該半導體基材絕緣之絕緣材料，且其中該第二溝僅含有於其中的該第二浮閘及將該第二浮閘與該半導體基材絕緣之絕緣材料。
  9. 如請求項7之記憶體單元對，其進一步包含：導電材料之一第一抹除閘，其設置於該第一浮閘上方並與該第一浮閘絕緣，其中該第一字線閘側向相鄰於該第一抹除閘並與該第一抹除閘絕緣；導電材料之一第二抹除閘，其設置於該第二浮閘上方並與該第二浮閘絕緣，其中該第二字線閘側向相鄰於該第二抹除閘並與該第二抹除閘絕緣。
  10. 如請求項9之記憶體單元對，其進一步包含：一導電材料塊，其設置於該源極區上方並與該源極區電接觸，且側向設置於該第一抹除閘與該第二抹除閘之間並與該第一抹除閘及該第二抹除閘絕緣。
  11. 如請求項9之記憶體單元對，其進一步包含： 一導電材料塊，其設置於該源極區上方並與該源極區絕緣，且側向設置於該第一抹除閘與該第二抹除閘之間並與該第一抹除閘及該第二抹除閘絕緣。
  12. 如請求項7之記憶體單元對，其進一步包含：導電材料之一抹除閘，其設置於該第一浮閘及該第二浮閘上方並與該第一浮閘及該第二浮閘絕緣。
  13. 如請求項12之記憶體單元對，其中導電材料之該抹除閘藉由氧化物、氮化物、氧化物層而與該第一浮閘及該第二浮閘絕緣。
  14. 如請求項12之記憶體單元對，其進一步包含：導電材料之一第一控制閘，其設置於該第一浮閘上方並與該第一浮閘絕緣，且側向介於該抹除閘與該第一字線閘之間並與該抹除閘及該第一字線閘絕緣；導電材料之一第二控制閘，其設置於該第二浮閘上方並與該第二浮閘絕緣，且側向介於該抹除閘與該第二字線閘之間並與該抹除閘及該第二字線閘絕緣。
  15. 一種形成一記憶體單元對的方法，其包含：於一半導體基材之一上表面內形成間隔開的第一溝及第二溝；於該第一溝中形成導電材料之一第一浮閘，該第一浮閘與該半導體基材絕緣；於該第二溝中形成導電材料之一第二浮閘，該第二浮閘與該半導體基材絕緣； 形成導電材料之一抹除閘，該抹除閘具有延伸於該上表面內的一第一部分，且側向設置於該第一浮閘與該第二浮閘之間並與該第一浮閘與該第二浮閘絕緣；於相鄰於該第一浮閘的該上表面之一部分上方形成導電材料之一第一字線閘，且該第一字線閘與該上表面之該部分絕緣；於相鄰於該第二浮閘的該上表面之一部分上方形成導電材料之一第二字線閘，且該第二字線閘與該上表面之該部分絕緣；於該半導體基材中，側向介於該第一浮閘與該第二浮閘之間並垂直於該抹除閘之該第一部分下方形成一源極區；於相鄰於該第一字線閘的該上表面之一部分中形成一第一汲極區；於相鄰於該第二字線閘的該上表面之一部分中形成一第二汲極區；其中該半導體基材之一第一通道區從該源極區延伸至該第一汲極區，包括延伸於至少該第一溝下方、沿該第一溝之一側壁、並沿設置於該第一字線閘下方的該上表面之一部分；且其中該半導體基材之一第二通道區從該源極區延伸至該第二汲極區，包括延伸於至少該第二溝下方、沿該第二溝之一側壁、並沿設置於該第二字線閘下方的該上表面之一部分。
  16. 如請求項15之方法，其中該第一溝僅含有於其中的該第一浮閘及將該第一浮閘與該半導體基材絕緣之絕緣材料，且其中該第二溝僅含有於其中的該第二浮閘及將該第二浮閘與該半導體 基材絕緣之絕緣材料。
  17. 如請求項15之方法，其中該抹除閘進一步包含一第二部分，該第二部分向上且至少部分垂直地延伸於該第一浮閘及該第二浮閘上方，且其中該等浮閘之各者包括一上表面，該上表面具有形成於其中的一凹口，該抹除閘之下部分延伸於該等凹口之各者內。
  18. 如請求項17之方法，其進一步包含：將導電材料之一第一控制閘側向形成於該抹除閘之該第二部分與該第一字線閘之間並使該第一控制閘與該抹除閘之該第二部分及該第一字線閘絕緣，且垂直地在該第一浮閘上方並與該第一浮閘絕緣；將導電材料之一第二控制閘側向形成於該抹除閘之該第二部分與該第二字線閘之間並使該第二控制閘與該抹除閘之該第二部分及該第二字線閘絕緣，且垂直地在該第二浮閘上方並與該第二浮閘絕緣。
  19. 如請求項15之方法，其進一步包含：將導電材料之一控制閘側向形成於該第一字線閘與該第二字線閘之間並使該控制閘與該第一字線閘及該第二字線閘絕緣，且垂直地在該抹除閘及該第一浮閘與該第二浮閘上方並與該抹除閘及該第一浮閘與該第二浮閘絕緣。
  20. 一種形成一記憶體單元對的方法，其包含：於一半導體基材之一上表面內形成間隔開的第一溝及第二溝； 於該第一溝中形成導電材料之一第一浮閘，該第一浮閘與該半導體基材絕緣；於該第二溝中形成導電材料之一第二浮閘，該第二浮閘與該半導體基材絕緣；於相鄰於該第一浮閘的該上表面之一部分上方形成導電材料之一第一字線閘，且該第一字線閘與該上表面之該部分絕緣；於相鄰於該第二浮閘的該上表面之一部分上方形成導電材料之一第二字線閘，且該第二字線閘與該上表面之該部分絕緣；於該半導體基材中，側向介於該第一浮閘與該第二浮閘之間形成一源極區；於相鄰於該第一字線閘的該上表面之一部分中形成一第一汲極區；於相鄰於該第二字線閘的該上表面之一部分中形成一第二汲極區；其中該半導體基材之一第一通道區從該源極區延伸至該第一汲極區，包括延伸於至少該第一溝下方、沿該第一溝之一側壁、並沿設置於該第一字線閘下方的該上表面之一部分；且其中該半導體基材之一第二通道區從該源極區延伸至該第二汲極區，包括延伸於至少該第二溝下方、沿該第二溝之一側壁、並沿設置於該第二字線閘下方的該上表面之一部分。
  21. 如請求項20之方法，其中該第一溝僅含有於其中的該第一浮閘及將該第一浮閘與該半導體基材絕緣之絕緣材料，且其 中該第二溝僅含有於其中的該第二浮閘及將該第二浮閘與該半導體基材絕緣之絕緣材料。
  22. 如請求項20之方法，其進一步包含：於該第一浮閘上方形成導電材料之一第一抹除閘，且該第一抹除閘與該第一浮閘絕緣，其中該第一字線閘側向相鄰於該第一抹除閘並與該第一抹除閘絕緣；於該第二浮閘上方形成導電材料之一第二抹除閘，且該第二抹除閘與該第二浮閘絕緣，其中該第二字線閘側向相鄰於該第二抹除閘並與該第二抹除閘絕緣。
  23. 如請求項22之方法，其進一步包含：於該源極區上方形成一導電材料塊，且該導電材料塊與該源極區電接觸，且該導電材料塊側向介於該第一抹除閘與該第二抹除閘之間並與該第一抹除閘及該第二抹除閘絕緣。
  24. 如請求項22之方法，其進一步包含：於該源極區上方形成一導電材料塊，且該導電材料塊與該源極區絕緣，且該導電材料塊側向介於該第一抹除閘與該第二抹除閘之間並與該第一抹除閘及該第二抹除閘絕緣。
  25. 如請求項20之方法，其進一步包含：於該第一浮閘及該第二浮閘上方形成導電材料之一抹除閘，且該抹除閘與該第一浮閘及該第二浮閘絕緣。
  26. 如請求項25之方法，其中導電材料之該抹除閘藉由氧化物、氮化物、氧化物層而與該第一浮閘及該第二浮閘絕緣。
  27. 如請求項25之方法，其進一步包含：於該第一浮閘上方形成導電材料之一第一控制閘，且該第一控制閘與該第一浮閘絕緣，且該第一控制閘介於該抹除閘與該第一字線閘之間並與該抹除閘及該第一字線閘絕緣；於該第二浮閘上方形成導電材料之一第二控制閘，且該第二控制閘與該第二浮閘絕緣，該第二控制閘側向介於該抹除閘與該第二字線閘之間並與該抹除閘及該第二字線閘絕緣。
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