TWI699875B - 於基材溝中具有浮閘之雙位元非揮發性記憶體單元及其形成方法 - Google Patents

於基材溝中具有浮閘之雙位元非揮發性記憶體單元及其形成方法 Download PDF

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邢精成
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Abstract

一種雙位元記憶體單元包括形成於一半導體基材之該上表面中的第一溝及第二溝中之彼此間隔開的第一浮閘及第二浮閘。一抹除閘或一對抹除閘係分別設置於該等浮閘上方並與該等浮閘絕緣。一字線閘係設置於該上表面介於該第一溝與該第二溝之間的一部分上方且與該上表面之該部分絕緣。一第一源極區係形成於該第一溝下方之該基板中，且一第二源極區係形成於該第二溝下方之該基板中。該基材之一連續通道區自該第一源極區沿該第一溝之一側壁、沿該上表面介於該第一溝與該第二溝之間的該部分、沿該第二溝之一側壁延伸至該第二源極區。

Description

於基材溝中具有浮閘之雙位元非揮發性記憶體單元及其形成方法 相關申請案
本申請案主張於2018年1月5日申請之中國專利申請案第201810011007.1號及於2018年10月15日申請之美國專利申請案第16/160,812號之優先權。
本發明係關於非揮發性記憶體裝置。
目前，形成於半導體基材之平坦表面上之非揮發性記憶體裝置已為人所熟知。參見例如美國專利第5,029,130號、第6,747,310號、第6,855,980號、第7,315,056號、第7,868,375號、及第8,711,636號。該等專利之各者揭示一分離閘非揮發性記憶體單元，其中源極區及汲極區係形成於基材之表面，使得在源極區與汲極區之間延伸的通道區沿基材之表面延伸。通道區之導電性由設置於基材之通道區上方並與該通道區絕緣之一浮閘及一第二閘(例如，字線閘)來控制。
為了增加可在基材表面之給定區域中形成的記憶體單元之數目，溝可形成於基材之表面內，其中一對記憶體單元係形成在溝 內部。參見例如美國專利第6,952,034號、第7,151,021號、及第8,148,768號。利用這些構形，源極區係形成於溝下方，藉此通道區沿溝之側壁及基材之表面延伸(即，通道區不是線性的)。藉由將一對浮閘埋入各溝中，減少依據基材表面積空間而變動之記憶體單元之總體大小。另外，藉由將兩個浮閘埋入各溝中，共用各槽之成對記憶體單元對亦意指減少各對記憶體單元佔用之表面積空間。
需要進一步減少依據基材表面積空間而變動之成對記憶體單元之大小，使得可在基材之任何給定表面積單位中形成更多記憶體單元。
上述問題及需要可由一種雙位元(twin bit)記憶體單元解決，該雙位元記憶體單元包括：一半導體基材，其具有一上表面；第一溝及第二溝，其等形成於該上表面內且彼此間隔開；導電材料之一第一浮閘，其設置於該第一溝中且與該基材絕緣；導電材料之一第二浮閘，其設置於該第二溝中且與該基材絕緣；導電材料之一第一抹除閘，其設置於該第一浮閘上方且與該第一浮閘絕緣；導電材料之一第二抹除閘，其設置於該第二浮閘上方且與該第二浮閘絕緣；導電材料之一字線閘，其設置於該上表面介於該第一溝與該第二溝之間的一部分上方且與該上表面之該部分絕緣；一第一源極區，其形成於該第一溝下方之該基材中；及一第二源極區，其形成於該第二溝下方之該基材中。該基材之一連續通道區自該第一源極區沿該第一溝之一側壁、 沿該上表面介於該第一溝與該第二溝之間的該部分、沿該第二溝之一側壁延伸至該第二源極區。
一種雙位元記憶體單元包括：一半導體基材，其具有一上表面；第一溝及第二溝，其等形成於該上表面內且彼此間隔開；導電材料之一第一浮閘，其設置於該第一溝中且與該基材絕緣；導電材料之一第二浮閘，其設置於該第二溝中且與該基材絕緣；導電材料之一第一抹除閘，其設置於該第一浮閘上方且與該第一浮閘絕緣；導電材料之一第二抹除閘，其設置於該第二浮閘上方且與該第二浮閘絕緣；導電材料之一字線閘，其設置於該上表面介於該第一溝與該第二溝之間的一部分上方且與該上表面之該部分絕緣；一第一源極區，其形成於與該第一溝相鄰之該基材之該上表面處；及一第二源極區，其形成於與該第二溝相鄰之該基材之該上表面處。該基材之一連續通道區自該第一源極區沿該第一溝之一第一側壁、沿該第一溝之一底壁、沿該第一溝之一第二側壁、沿該上表面介於該第一溝與該第二溝之間的該部分、沿該第二溝之一第一側壁、沿該第二溝之一底壁、沿該第二溝之一第二側壁延伸至該第二源極區。
一種雙位元記憶體單元包括：一半導體基材，其具有一上表面；第一溝及第二溝，其等形成於該上表面內且彼此間隔開；導電材料之第一浮閘及第二浮閘，其等彼此間隔開而設置於該第一溝中且與該基材絕緣；導電材料之第三浮閘及第四浮閘，其等彼此間隔開而設置於該第二溝中且與該基材絕緣；導電材料之一第一抹除閘，其設置於該第一浮閘及該第二浮閘上方且與該第一浮閘及該第二浮閘絕 緣；導電材料之一第二抹除閘，其設置於該第三浮閘及該第四浮閘上方且與該第三浮閘及該第四浮閘絕緣；導電材料之一字線閘，其設置於該上表面介於該第一溝與該第二溝之間的一部分上方且與該上表面之該部分絕緣；一第一源極區，其形成於該第一溝下方之該基材中；一第二源極區，其形成於該第二溝下方之該基材中；導電材料之一第一控制閘，其設置於該第一溝中，且在該第一浮閘與該第二浮閘之間，並與該第一浮閘及該第二浮閘絕緣；及導電材料之一第二控制閘，其設置於該第二溝中，且在該第三浮閘與第四浮閘之間，並與該第三浮閘及該第四浮閘絕緣。該基材之一連續通道區自該第一源極區沿該第一溝之一側壁、沿該上表面介於該第一溝與該第二溝之間的該部分、沿該第二溝之一側壁延伸至該第二源極區。
一種形成一雙位元記憶體單元之方法包括：將第一溝及第二溝形成於一半導體基材之一上表面，其中該第一溝與該第二溝彼此間隔開；於該第一溝中形成導電材料之一第一浮閘，該第一浮閘與該基材絕緣；於該第二溝中形成導電材料之一第二浮閘，該第二浮閘與該基材絕緣；於該第一浮閘上方形成導電材料之一第一抹除閘，該第一抹除閘與該第一浮閘絕緣；於該第二浮閘上方形成導電材料之一第二抹除閘，該第二抹除閘與該第二浮閘絕緣；於該上表面介於該第一溝與該第二溝之間的一部分上方形成導電材料之一字線閘，該字線閘與該上表面之該部分絕緣；於該第一溝下方之該基材中形成一第一源極區；及於該第二溝下方之該基材中形成一第二源極區。該基材之一連續通道區自該第一源極區沿該第一溝之一側壁、沿該上表面介於 該第一溝與該第二溝之間的該部分、沿該第二溝之一側壁延伸至該第二源極區。
一種形成一雙位元記憶體單元之方法包括：將第一溝及第二溝形成於一半導體基材之一上表面，其中該第一溝與該第二溝彼此間隔開；於該第一溝中形成導電材料之一第一浮閘，該第一浮閘與該基材絕緣；於該第二溝中形成導電材料之一第二浮閘，該第二浮閘與該基材絕緣；於該第一浮閘上方形成導電材料之一第一抹除閘，該第一抹除閘與該第一浮閘絕緣；於該第二浮閘上方形成導電材料之一第二抹除閘，該第二抹除閘與該第二浮閘絕緣；於該上表面介於該第一溝與該第二溝之間的一部分上方形成導電材料之一字線閘，該字線閘與該上表面之該部分絕緣；於與該第一溝相鄰之該基材之該上表面處形成一第一源極區；及於與該第二溝相鄰之該基材之該上表面處形成一第二源極區。該基材之一連續通道區自該第一源極區沿該第一溝之一第一側壁、沿該第一溝之一底壁、沿該第一溝之一第二側壁、沿該上表面介於該第一溝與該第二溝之間的該部分、沿該第二溝之一第一側壁、沿該第二溝之一底壁、沿該第二溝之一第二側壁延伸至該第二源極區。
一種形成一雙位元記憶體單元之方法包括：將第一溝及第二溝形成於一半導體基材之一上表面內，其中該第一溝與該第二溝彼此間隔開；於該第一溝中形成導電材料之第一浮閘及第二浮閘，該第一浮閘與該第二浮閘彼此間隔開並與該基材絕緣；於該第二溝中形成導電材料之第三浮閘及第四浮閘，該第三浮閘與第四浮閘彼此間隔 開並與該基材絕緣；於該第一浮閘及該第二浮閘上方形成導電材料之一第一抹除閘，該第一抹除閘與該第一浮閘及該第二浮閘絕緣；於該第三浮閘及該第四浮閘上方形成導電材料之一第二抹除閘，該第二抹除閘與該第三浮閘及該第四浮閘絕緣；於該上表面介於該第一溝與該第二溝之間的一部分上方形成導電材料之一字線閘，該字線閘與該上表面之該部分絕緣；於該第一溝下方之該基材中形成一第一源極區；於該第二溝下方之該基材中形成一第二源極區；於該第一溝中並於該第一浮閘與該第二浮閘之間形成導電材料之一第一控制閘，該第一控制閘與該第一浮閘及該第二浮閘絕緣；及於該第二溝中並於該第三浮閘與第四浮閘之間形成導電材料之一第二控制閘，該第二控制閘與該第三浮閘及該第四浮閘絕緣。該基材之一連續通道區自該第一源極區沿該第一溝之一側壁、沿該上表面介於該第一溝與該第二溝之間的該部分、沿該第二溝之一側壁延伸至該第二源極區。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
10:基材
12:氧化物層/氧化物
14:氮化物層/氮化物
16:氧化物層
18:溝
20:氧化物層/氧化物
22:源極區/多晶矽/多晶矽區塊
24:多晶矽層/多晶矽/多晶矽區塊/浮閘
26:間隔物
28:氧化物層
30:多晶矽區塊/抹除閘
32:多晶矽區塊/字線閘
34:字線
36:字線接觸件
38:通道區
40:源極區
42:多晶矽區塊
44:字線
46:字線接觸件
48:通道區/位元線接觸件
50:源極區
52:絕緣層
54:多晶矽區塊/控制閘/源極區
56:氧化物
58:氧化物層
59:氧化物間隔物
60:多晶矽區塊/抹除閘
62:字線閘/多晶矽區塊
64:字線
66:字線接觸件
68:通道區
圖1A至圖1I係繪示形成本發明之記憶體單元之步驟的側剖面圖。
圖2A至圖2C係繪示形成本發明之第二實施例之記憶體單元之步驟的側剖面圖。
圖2D係繪示本發明之第二實施例之修改的側剖面圖。
圖3A至圖3H係繪示形成本發明之第三實施例之記憶體單元之步驟的側剖面圖。
圖4係圖1I、圖2C、及圖3H中的雙位元記憶體單元之陣列的示意圖。
圖5係圖2D之雙位元記憶體單元之陣列的示意圖。
本發明藉由在雙位元記憶體單元之基材之表面內形成兩個分開的溝並在各溝中形成浮閘來解決上述需要。
雙位元記憶體單元之形成以一半導體基材10開始。雖然僅顯示及描述一者，但應當理解此類雙位元記憶體單元之陣列將係端對端地形成於相同基材10上。一氧化物層12係形成於基材上。一氮化物層14係形成於氧化物層12上，且一氧化物層16係形成於氮化物層14上。所得結構如圖1A所示。然後，形成光微影術遮罩程序以蝕刻穿過氧化物層16、氮化物層14、及氧化物層12而進入基材10中，而形成一對間隔開的溝18。遮罩步驟包括於氧化物層16上形成一光阻層，並選擇性地暴露光阻之部分。移除所選擇的光阻之部分，使氧化物層16之部分暴露。執行一次或多次蝕刻以移除氧化物層16之暴露部分，及下方的氮化物層14、氧化物層12、以及基材10之部分。所得結構如圖1B所示(移除該光阻後)。
使用氧化物蝕刻移除氧化物層16，並執行氧化物形成步驟(例如，熱氧化)以在溝18之暴露的矽基材表面上形成氧化物層20，如圖1C所示。執行一植入程序以在各溝18下方的基材部分中形 成一源極區22(即，具有不同於基材之第一導電類型之第二導電類型的一區)。然後，一多晶矽層24係沉積於該結構上方，以多晶矽24填充各溝18，如圖1D所示。於基材之表面上方之多晶矽24的部分係移除(例如，藉由CMP及回蝕(etch back))，將多晶矽區塊24留於溝18之基材部分中。多晶矽區塊24之上表面可與基材之上表面齊平，或可調整回蝕使得多晶矽區塊24之上表面超過基材表面(即，多晶矽區塊24具有延伸超過基材之水平面)，或低於基材表面(即，多晶矽區塊未完全填充形成於基材中之溝的部分)。較佳地，多晶矽區塊24之上表面實質上與基材表面平齊，如圖1E所示。
藉由沉積一氧化物層，氧化物間隔物26沿溝18之氮化物側壁而形成，隨後係氧化物蝕刻，留下氧化物間隔物26，如圖1F所示。間隔物之形成係所屬技術領域所熟知的，且包括在結構上方形成一適形材料層，隨後係移除除了沿著垂直定向的結構特徵的該等部分之外材料的蝕刻。然後，使用一氧化物形成步驟(例如，熱氧化)以於多晶矽區塊24之暴露的上表面形成一氧化物層28。一多晶矽層係形成於結構上方且經部分移除(例如CMP及回蝕)，使多晶矽區塊30係設置於氧化物層28上且位於間隔物26之間，如圖1G所示。然後，藉由氮化物蝕刻移除氮化物14，如圖1H所示。一多晶矽層係形成於該結構(其係藉由CMP部分移除)上方，使多晶矽區塊32設置於間隔物26的背側之間(即，間隔物26係設置於多晶矽區塊30與多晶矽區塊32之間)。(例如，由金屬材料)形成一字線34及字線接觸件36，以將多晶矽區塊32電連接在一起。最終結構顯示於圖1I。
如圖1I所示，雙位元記憶體單元包括於溝18中之一對浮閘24，該等浮閘藉由氧化物20而與基材絕緣。浮閘之上表面較佳地係與基材10之上表面齊平，但若需要，可延伸超過基材上表面之高度或係設置於基材表面下方。一抹除閘30係設置於浮閘24之各者上方且與該等浮閘之各者絕緣。一字線閘32係設置於抹除閘30之間，且係設置於基材上方並與基材絕緣。雙位元記憶體單元亦包括基材之一通道區38，該通道區自浮閘24之一者下方之源極區22沿相應溝18之一側壁、沿基材之表面、並沿另一槽18之一側壁延伸至另一浮閘24下方之源極區22。沿該等溝之通道區之部分的導電性係由浮閘24控制。沿基材10之表面之通道區之部分的導電性係由字線閘32控制。由於通道區之水平部分係瞄準浮閘(其增強熱電子注入)，因此該等浮閘之程式化係增強。因為各溝僅包含單一浮閘，其中浮閘之尺寸係由溝尺寸決定，通道區經摺疊以向下延伸至基材內而非完全沿基材表面延伸，且無需汲極區，而減少單元高度及單元橫向尺寸，因此達到雙位元記憶體單元對之小型化。
雙位元記憶體單元可在各浮閘中儲存一位元的資訊。該單元之操作如下。為了將右側浮閘程式化，抹除閘30均係置於一正電壓(諸如4.5伏特)，該等抹除閘係耦接至浮閘24。字線閘32係置於一正電壓(諸如1伏特)，以導通下方的通道區部分。一正電壓係置於右側源極區22上，並約1μA之電流係供應至左側源極區22。來自左側源極區22之電子將沿與左側浮閘(其由自左側抹除閘之耦接正電壓而導通)相鄰之通道區部分、沿字線閘32下方之通道區部分行進， 直至電子看到耦接到右側浮閘上之正電壓，其中一些電子係經由熱電子注入而沉積於右側浮閘上。左側浮閘之程式化以相同方式執行，但反轉電壓及電流。為了抹除浮閘(即，自其移除電子)，高電壓(例如，11.5伏特)係施加到抹除閘30，其中電子經由富爾諾罕穿隧(Fowler-Nordheim tunneling)自浮閘穿隧至抹除閘。為了讀取右側浮閘，一正電壓(例如，Vcc)係施加至字線閘32以導通該通道區之該部分。一正電壓係施加至左側抹除閘30(其耦接至左側浮閘以導通該通道區之該部分)。一正電壓係施加至左側源極區(例如，0.6至1伏特)。小的一正電壓係供應至右側抹除閘，其係耦接至右側浮閘。僅若自浮閘經抹除電子，此耦接電壓足夠高以導通與右側浮閘相鄰之通道區。電流係供應至右側源極區。若電流沿通道區流動，然後右側浮閘經讀取以係於其抹除狀態中。若低電流或沒有電流沿通道區流動，然後右側浮閘經讀取以係於其程式化狀態中。左側浮閘之讀取以相同方式執行，但反轉電壓及電流。此些操作無需浮閘之間的第三源極/汲極區而使用多個通道區執行，而是使用自一源極區延伸至另一源極區之單一連續通道區而執行。
圖2A至圖2C繪示另一實施例之形成。此實施例之形成以圖1G中所示的相同結構開始，除了沒有源極區22係形成在該等溝下方，如圖2A所示。氮化物14係藉由氮化物蝕刻移除。然後，源極區40係藉由光微影術及植入步驟形成於與交替的成對浮閘24相鄰之基材的表面部分內，如圖2B所示。一多晶矽層係形成於該結構(其係藉由CMP部分移除)上方，使多晶矽區塊42設置於間隔物26 的背側之間(即，間隔物26係設置於多晶矽區塊30與多晶矽區塊42之間)。(例如，由金屬材料)形成一字線44及字線接觸件46，以將多晶矽區塊42電連接在一起。最終結構顯示於圖2C。
如圖2C所示，該雙位元記憶體單元類似於圖1I之該者，除了源極區40係形成於基材表面處，而非設置於該等浮閘下方。通道區48仍沿該等溝以及基材表面延伸。因此，雙位元記憶體單元係以類似於關於圖1I所描述之方式來程式化、抹除、及讀取。
圖2D繪示對第二實施例之可選的修改。雙位元記憶體單元與圖2C所示之該者相同，除了源極區40上方之多晶矽區塊及氧化物層經移除。形成一位元線接觸件48，其在源極區40與導電位元線49之間延伸並將該等源極區電連接至該導電位元線。
圖3A至圖3H繪示另一實施例之形成。此實施例之形成以圖1F中所示的相同結構開始，除了未形成源極區，如圖3A所示。執行一各向異性多晶矽蝕刻以移除間隔物26之間的多晶矽區塊24之暴露部分，而在各溝中留下兩個分開的多晶矽區塊24。然後，執行一植入程序以在各溝下方形成一源極區50，如圖3B所示。一絕緣層52係形成於該結構上方，如圖3C所示。較佳地，絕緣層52係一ONO層，意味著其具有氧化物、氮化物、氧化物子層。執行一多晶矽沉積及蝕刻程序(例如，CMP及回蝕)以在溝18之底部形成多晶矽區塊54，如圖3D所示。氧化物係沉積於該結構上方(接著係CMP氧化物移除)，其以氧化物56填充該等溝，如圖3E所示。執行一氧化物蝕刻以移除該等溝之頂部部分中之氧化物，以暴露多晶矽區塊24之頂部 部分，如圖3F所示。氧化物沉積及蝕刻係用以在多晶矽區塊24之暴露部分的各者上方形成氧化物層58及氧化物間隔物59，如圖3G所示。氮化物層14係藉由氮化物蝕刻移除。執行一多晶矽沉積及CMP以在多晶矽區塊54上方形成多晶矽區塊60，以及在基材表面上方之氧化物12上形成多晶矽區塊62。(例如，由金屬材料)形成一字線64及字線接觸件66，以將多晶矽區塊62電連接在一起。最終結構顯示於圖3H。
如圖3H所示，各溝包括兩個浮閘24，各者針對不同的一雙位元記憶體單元。多晶矽區塊54用作設置於溝中且位於不同雙位元記憶體單元之浮閘之間的控制閘。抹除閘係設置於各溝中之浮閘上方，其中較窄的下部分延伸至溝中，且其較寬的上部分延伸並超過浮閘，使得抹除閘圍繞浮閘之上邊緣，以用於增強富爾諾罕穿隧效率。通道區68沿溝之側壁以及沿基材表面在源極區50之間延伸。藉由在具有非線性通道區之溝中形成浮閘，藉由不具有分開的汲極區，並將記憶體單元操作為雙位元單元，而非兩個分開操作的記憶體單元，來減少單元大小。
此實施例之雙位元記憶體單元與上文所描述之其他兩個實施例類似地操作。為了將右側浮閘程式化，抹除閘30均係置於一正電壓(諸如4.5伏特)，該等抹除閘係耦接至浮閘24。字線閘62係置於一正電壓(諸如1伏特)，以導通下方的通道區部分。一正電壓係施加至左側控制閘54，其耦接至左側浮閘以導通該通道區之該部分。一正電壓係置於右側源極區50上，並約1μA之電流係供應至左側源 極區54。一正電壓可係施加至右側控制閘。來自左側源極區54之電子將沿與左側浮閘(其由至左側浮閘之耦接正電壓而導通)相鄰之通道區部分、沿字線閘62下方之通道區部分行進，直至其等看到自抹除閘及/或控制閘耦接到右側浮閘上之正電壓，其中一些電子經由熱電子注入而沉積於右側浮閘上。左側浮閘之程式化以相同方式執行，但反轉電壓及電流。為了抹除浮閘(即，自其移除電子)，將高電壓(例如，11.5伏特)施加到抹除閘60，其中電子經由富爾諾罕穿隧自浮閘穿隧至抹除閘。為了讀取右側浮閘，一正電壓(例如，Vcc)係施加至字線閘62。一正電壓係施加至左側抹除閘60及/或左側控制閘54(其係耦接至左側浮閘以導通該通道區之該部分)。一正電壓係施加至左側源極區(例如，0.6至1.1伏特)。小的一正電壓係供應至右側抹除閘及/或右側控制閘，其係耦接至右側浮閘。僅若自浮閘經抹除電子，此電壓足夠高以導通與右側浮閘相鄰之通道區。電流係供應至右側源極區。若電流沿通道區流動，然後右側浮閘經讀取以係於其抹除狀態中。若低電流或沒有電流沿通道區流動，然後右側浮閘經讀取以係於其程式化狀態中。左側浮閘之讀取以相同方式執行，但反轉電壓及電流。
圖4係圖1I、圖2C、及圖3H中的雙位元記憶體單元之陣列的示意圖。此類陣列之操作電壓及電流係於下表1中說明。
Figure 107141720-A0305-02-0015-1
圖5係圖2D之雙位元記憶體單元之陣列的示意圖。此類陣列之操作電壓及電流係於下表2中說明。
Figure 107141720-A0305-02-0016-2
須了解本發明並未受限於上文所述以及本文所說明之(一或多個)實施例，且涵括落在任一項申請專利範圍之範疇內的任一變體或全部變體。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍術語之範疇，而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。再者，如申請專利範圍及說明書所明示者，並非所有方法步驟皆須完全依照所說明或主張的順序執行，而是可以任何順序來執行，只要是可適當地形成本發明之記憶體單元構形即可。單一材料層可形成為多個具有此類或類似材料之層，且反之亦然。最後，如本文中所使用，用語「形成(forming/formed)」應包括材料沉積、材料生長、或提供如所揭示或所主張之材料的任何其他技術。
應注意的是，如本文中所使用，「在...上方(over)」及「在...之上(on)」之用語皆含括性地包括「直接在...之上(directly on)」(無居中的材料、元件或間隔設置於其間)及「間接在...之上 (indirectly on)」(有居中的材料、元件或間隔設置於其間)。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於(directly mounted to)」(無居中的材料、元件或間隔設置於其間)及「間接安裝於(indirectly mounted to)」(有居中的材料、元件或間隔設置於其間)的含意，以及「電耦接(electrically coupled)」一詞則包括了「直接電耦接(directly electrically coupled to)」(無居中的材料或元件於其間將各元件電性相連接)及「間接電耦接(indirectly electrically coupled to)」(有居中的材料或元件於其間將各元件電性相連接)的含意。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
10:基材
12:氧化物層/氧化物
18:溝
20:氧化物層/氧化物
22:源極區/多晶矽/多晶矽區塊
24:多晶矽層/多晶矽/多晶矽區塊/浮閘
26:間隔物
28:氧化物層
30:多晶矽區塊/抹除閘
32:多晶矽區塊/字線閘
34:字線
36:字線接觸件
38:通道區

Claims (12)

  1. 一種雙位元記憶體單元，其包含：一半導體基材，其具有一上表面；第一溝及第二溝，其等經形成於該上表面內且彼此間隔開；導電材料之一第一浮閘，其設置於該第一溝中且與該基材絕緣；導電材料之一第二浮閘，其設置於該第二溝中且與該基材絕緣；導電材料之一第一抹除閘，其設置於該第一浮閘上方且與該第一浮閘絕緣；導電材料之一第二抹除閘，其設置於該第二浮閘上方且與該第二浮閘絕緣；導電材料之一字線閘，其設置於該上表面介於該第一溝與該第二溝之間的一部分上方且與該上表面之該部分絕緣；一第一源極區，其形成於該第一溝下方之該基材中；一第二源極區，其形成於該第二溝下方之該基材中；其中該基材之一連續通道區自該第一源極區沿該第一溝之一側壁、沿該上表面介於該第一溝與該第二溝之間的該部分、沿該第二溝之一側壁延伸至該第二源極區。
  2. 如請求項1之雙位元記憶體單元，其中該第一溝僅含有其中的該第一浮閘及將該第一浮閘與該基材絕緣之絕緣材料，且其中該第二溝僅含有其中的該第二浮閘及將該第二浮閘與該基材絕緣之絕緣材料。
  3. 一種雙位元記憶體單元，其包含：一半導體基材，其具有一上表面； 第一溝及第二溝，其等經形成於該上表面內且彼此間隔開；導電材料之一第一浮閘，其設置於該第一溝中且與該基材絕緣；導電材料之一第二浮閘，其設置於該第二溝中且與該基材絕緣；導電材料之一第一抹除閘，其設置於該第一浮閘上方且與該第一浮閘絕緣；導電材料之一第二抹除閘，其設置於該第二浮閘上方且與該第二浮閘絕緣；導電材料之一字線閘，其設置於該上表面介於該第一溝與該第二溝之間的一部分上方且與該上表面之該部分絕緣；一第一源極區，其形成於與該第一溝相鄰之該基材之該上表面處；一第二源極區，其形成於與該第二溝相鄰之該基材之該上表面處；其中該基材之一連續通道區自該第一源極區沿該第一溝之一第一側壁、沿該第一溝之一底壁、沿該第一溝之一第二側壁、沿該上表面介於該第一溝與該第二溝之間的該部分、沿該第二溝之一第一側壁、沿該第二溝之一底壁、沿該第二溝之一第二側壁延伸至該第二源極區。
  4. 如請求項3之雙位元記憶體單元，其中該第一溝僅含有其中的該第一浮閘及將該第一浮閘與該基材絕緣之絕緣材料，且其中該第二溝僅含有其中的該第二浮閘及將該第二浮閘與該基材絕緣之絕緣材料。
  5. 一種雙位元記憶體單元，其包含： 一半導體基材，其具有一上表面；第一溝及第二溝，其等經形成於該上表面內且彼此間隔開；導電材料之第一浮閘及第二浮閘，其等彼此間隔開而設置於該第一溝中且與該基材絕緣；導電材料之第三浮閘及第四浮閘，其等彼此間隔開而設置於該第二溝中且與該基材絕緣；導電材料之一第一抹除閘，其設置於該第一浮閘及該第二浮閘上方且與該第一浮閘及該第二浮閘絕緣；導電材料之一第二抹除閘，其設置於該第三浮閘及該第四浮閘上方且與該第三浮閘及該第四浮閘絕緣；導電材料之一字線閘，其設置於該上表面介於該第一溝與該第二溝之間的一部分上方且與該上表面之該部分絕緣；一第一源極區，其形成於該第一溝下方之該基材中；一第二源極區，其形成於該第二溝下方之該基材中；導電材料之一第一控制閘，其設置於該第一溝中，且在該第一浮閘與該第二浮閘之間，並與該第一浮閘及該第二浮閘絕緣；導電材料之一第二控制閘，其設置於該第二溝中，且在該第三浮閘與該第四浮閘之間，並與該第三浮閘及該第四浮閘絕緣；其中該基材之一連續通道區自該第一源極區沿該第一溝之一側壁、沿該上表面介於該第一溝與該第二溝之間的該部分、沿該第二溝之一側壁延伸至該第二源極區。
  6. 如請求項5之雙位元記憶體單元，其中該第一抹除閘具有設置於該第一浮閘與該第二浮閘之間的一第一部分，及向上延伸超過該第一浮閘及該第二浮閘之一第二部分，使得該第一抹除閘圍繞該第一浮閘之一邊緣且圍繞該第二浮閘之一邊緣；且其中該第二抹除閘具有設置於該第三浮閘與該第四浮閘之間的一第一部分，及向上延伸超過該第三浮閘及該第四浮閘之一第二部分，使得該第二抹除閘圍繞該第三浮閘之一邊緣且圍繞該第四浮閘之一邊緣。
  7. 一種形成一雙位元記憶體單元之方法，其包含：將第一溝及第二溝形成於一半導體基材之一上表面內，其中該第一溝與該第二溝彼此間隔開；於該第一溝中形成導電材料之一第一浮閘，該第一浮閘與該基材絕緣；於該第二溝中形成導電材料之一第二浮閘，該第二浮閘與該基材絕緣；於該第一浮閘上方形成導電材料之一第一抹除閘，該第一抹除閘與該第一浮閘絕緣；於該第二浮閘上方形成導電材料之一第二抹除閘，該第二抹除閘與該第二浮閘絕緣；於該上表面介於該第一溝與該第二溝之間的一部分上方形成導電材料之一字線閘，該字線閘與該上表面之該部分絕緣；於該第一溝下方之該基材中形成一第一源極區； 於該第二溝下方之該基材中形成一第二源極區；其中該基材之一連續通道區自該第一源極區沿該第一溝之一側壁、沿該上表面介於該第一溝與該第二溝之間的該部分、沿該第二溝之一側壁延伸至該第二源極區。
  8. 如請求項7之方法，其中該第一溝僅含有其中的該第一浮閘及將該第一浮閘與該基材絕緣之絕緣材料，且其中該第二溝僅含有其中的該第二浮閘及將該第二浮閘與該基材絕緣之絕緣材料。
  9. 一種形成一雙位元記憶體單元之方法，其包含：將第一溝及第二溝形成於一半導體基材之一上表面內，其中該第一溝與該第二溝彼此間隔開；於該第一溝中形成導電材料之一第一浮閘，該第一浮閘與該基材絕緣；於該第二溝中形成導電材料之一第二浮閘，該第二浮閘與該基材絕緣；於該第一浮閘上方形成導電材料之一第一抹除閘，該第一抹除閘與該第一浮閘絕緣；於該第二浮閘上方形成導電材料之一第二抹除閘，該第二抹除閘與該第二浮閘絕緣；於該上表面介於該第一溝與該第二溝之間的一部分上方形成導電材料之一字線閘，該字線閘與該上表面之該部分絕緣；於與該第一溝相鄰之該基材之該上表面處形成一第一源極區；於與該第二溝相鄰之該基材之該上表面處形成一第二源極區； 其中該基材之一連續通道區自該第一源極區沿該第一溝之一第一側壁、沿該第一溝之一底壁、沿該第一溝之一第二側壁、沿該上表面介於該第一溝與該第二溝之間的該部分、沿該第二溝之一第一側壁、沿該第二溝之一底壁、沿該第二溝之一第二側壁延伸至該第二源極區。
  10. 如請求項9之方法，其中該第一溝僅含有其中的該第一浮閘及將該第一浮閘與該基材絕緣之絕緣材料，且其中該第二溝僅含有其中的該第二浮閘及將該第二浮閘與該基材絕緣之絕緣材料。
  11. 一種形成一雙位元記憶體單元之方法，其包含：將第一溝及第二溝形成於一半導體基材之一上表面內，其中該第一溝與該第二溝彼此間隔開；於該第一溝中形成導電材料之第一浮閘及第二浮閘，該第一浮閘與該第二浮閘彼此間隔開且與該基材絕緣；於該第二溝中形成導電材料之第三浮閘及第四浮閘，該第三浮閘與該第四浮閘彼此間隔開且與該基材絕緣；於該第一浮閘及該第二浮閘上方形成導電材料之一第一抹除閘，該第一抹除閘與該第一浮閘及該第二浮閘絕緣；於該第三浮閘及該第四浮閘上方形成導電材料之一第二抹除閘，該第二抹除閘與該第三浮閘及該第四浮閘絕緣；於該上表面介於該第一溝與該第二溝之間的一部分上方形成導電材料之一字線閘，該字線閘與該上表面之該部分絕緣；於該第一溝下方之該基材中形成一第一源極區； 於該第二溝下方之該基材中形成一第二源極區；於該第一溝中並於該第一浮閘與該第二浮閘之間形成導電材料之一第一控制閘，該第一控制閘與該第一浮閘及該第二浮閘絕緣；於該第二溝中並於該第三浮閘與該第四浮閘之間形成導電材料之一第二控制閘，該第二控制閘與該第三浮閘及該第四浮閘絕緣；其中該基材之一連續通道區自該第一源極區沿該第一溝之一側壁、沿該上表面介於該第一溝與該第二溝之間的該部分、沿該第二溝之一側壁延伸至該第二源極區。
  12. 如請求項11之方法，其中該第一抹除閘具有設置於該第一浮閘與該第二浮閘之間的一第一部分，及向上延伸超過該第一浮閘及該第二浮閘之一第二部分，使得該第一抹除閘圍繞該第一浮閘之一邊緣且圍繞該第二浮閘之一邊緣；且其中該第二抹除閘具有設置於該第三浮閘與該第四浮閘之間的一第一部分，及向上延伸超過該第三浮閘及該第四浮閘之一第二部分，使得該第二抹除閘圍繞該第三浮閘之一邊緣且圍繞該第四浮閘之一邊緣。
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