TW201727721A - 金屬浮閘在非揮發性記憶體中的整合 - Google Patents
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Abstract
一種非揮發性記憶體單元，其包括一矽基材；源極區與汲極區，其等係形成在該矽基材中(其中該基材之一通道區係界定在該源極區與該汲極區之間)；一金屬浮閘，其係設置在該通道區之一第一部分上方並與該第一部分絕緣；一金屬控制閘，其係設置在該金屬浮閘上方並與該金屬浮閘絕緣；一多晶矽抹除閘，其係設置在該源極區上方並與該源極區絕緣；及一多晶矽字線閘，其係設置在該通道區之一第二部分上方並與該第二部分絕緣。
Description
本申請案主張於2015年11月3日申請之美國專利臨時申請案第62/250,002號的權利，該案以引用方式併入本文中。
本發明係關於非揮發性記憶體單元及其等之製造。
非揮發性記憶體裝置為所屬技術領域中所熟知。例如，美國專利第7,868,375號(其係針對所有目的以引用方式併入本文中)揭示一記憶體單元，其具有一浮閘、一選擇閘、一抹除閘、及一控制閘。這些導電閘係由多晶矽形成。當在與邏輯裝置相同的晶圓上形成此類記憶體單元時，需要減少記憶體單元的總體高度，以使得記憶體單元的高度更佳地匹配邏輯裝置的較低高度(亦即，因此記憶體單元及記憶體之形成與邏輯裝置及邏輯裝置之形成更為相容)。因此，持續努力地按比例縮小記憶體堆疊的高度(其包括浮閘與控制閘兩者)。然而，按比例縮小這些多晶矽閘的大小可存在問題。例如，按比例縮小多晶矽浮閘的厚度可導致電子在程式化及/或抹除操作期間通過浮閘進入多晶矽間介電質的彈道式傳輸，從而引發可靠度問題。
前文提及的問題及需求係由一種非揮發性記憶體單元解決，該非揮發性記憶體單元包括一矽基材；源極區與汲極區，其等係形成在該矽基材中，其中該基材之一通道區係界定在該源極區與該汲極區之間；一金屬浮閘，其係設置在該通道區之一第一部分上方並與該第一部分絕緣；一金屬控制閘，其係設置在該金屬浮閘上方並與該金屬浮閘絕緣；一多晶矽抹除閘，其係設置在該源極區上方並與該源極區絕緣；及一多晶矽字線閘，其係設置在該通道區之一第二部分上方並與該第二部分絕緣。
一種形成一非揮發性記憶體單元的方法，其包括形成源極區與汲極區在一矽基材中，其中該基材之一通道區係界定在該源極區與該汲極區之間；形成一第一絕緣層在該基材上；形成一金屬浮閘在該第一絕緣層上及在該通道區之一第一部分上方；形成一第二絕緣層在該金屬浮閘上方；形成一金屬控制閘在該第二絕緣層上及在該金屬浮閘上方；形成一多晶矽抹除閘在該源極區上方且與該源極區絕緣；以及形成一多晶矽字線閘在該通道區之一第二部分上方且與該第二部分絕緣。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
S1‧‧‧堆疊/記憶體堆疊
S2‧‧‧堆疊/記憶體堆疊
10‧‧‧矽基材
12‧‧‧隔離區/STI隔離區
14‧‧‧主動區
16‧‧‧氧化物
18‧‧‧氮化物
20‧‧‧溝槽
22‧‧‧氧化物
24‧‧‧浮閘(FG)絕緣層/絕緣層/氧化物層
26‧‧‧浮閘(FG)金屬層/金屬層/金屬浮閘/浮閘
28‧‧‧閘間介電(IGD)層/三子層IGD層
30‧‧‧控制閘(CG)金屬層/金屬控制閘
32‧‧‧硬遮罩層(HM)/HM層/層/下方HM層
34‧‧‧間隔物
36‧‧‧犧牲間隔物/氧化物間隔物
38‧‧‧光阻
40‧‧‧氧化物間隔物
44‧‧‧源極區/單一源極區
46‧‧‧穿隧氧化物層
48‧‧‧多晶矽層
48a‧‧‧多晶矽塊/多晶矽字線閘
48b‧‧‧多晶矽抹除閘
50‧‧‧硬遮罩層/HM層
52‧‧‧間隔物
54‧‧‧汲極區
56‧‧‧通道區
圖1至圖11係側視截面圖，其等繪示形成本發明之非揮發性記憶體單元的步驟。
本發明以減少通過浮閘之彈道式傳輸的方式提供於高度上按比例縮小記憶體單元的能力。圖1繪示形成記憶體單元之程序的開始。始於一矽基材10，隔離區12係藉由形成氧化物層16在基材10上方以及形成氮化物層18在氧化物層16上方而形成在基材中(界定在其等之間之主動區14)。使用一光微影遮罩步驟以茲以光阻覆蓋除了隔離區12(使之被曝露)以外的結構，藉此氧化物、氮化物、及基材矽被蝕刻以形成向下延伸進入基材10的溝槽20。接著藉由氧化物沉積及氧化物CMP(化學機械拋光)與氧化物退火以氧化物22填充這些溝槽，如圖1所示。此形成STI(淺溝槽隔離)氧化物之隔離區的技術在所屬技術領域中係眾所周知，且不作進一步的討論。
下文所討論之記憶體單元的形成係在相鄰的STI隔離區12之間於主動區14中執行。在移除氮化物18及氧化物16後，形成一浮閘(FG)絕緣層24在基材10上方。絕緣層24可為SiO2、SiON、一高K介電質(亦即，一絕緣材料，其具有一大於氧化物所具者之介電常數K，例如，HfO2、ZrO2、TiO2、Ta2O5、Al2O3、經氮化處理的氧化物、或其他適當材料等)、或一IL/HK堆疊(其中界面層(interfacial layer,IL)係設置在基材上的一薄氧化矽層，且HK層係設置在IL層上)。使用一IL/HK堆疊將抑制從浮閘至通道的穿隧漏電(tunneling leakage)，且因此改善資料保存性能。接著沉積一浮閘(FG)金屬層26在絕緣層24上。金屬層26可為任何類型的金屬/合金，其具有接近矽傳導帶之一功函數WF。用於金屬層26之較佳材料的實例
包括TaN、TaSiN、TiN/TiAl/TiN(亦即，TiN、TiAl、及TiN的子層)、TiN/AlN/TiN(亦即，TiN、AlN、及TiN的子層)等。在將IL/HK用於絕緣層24時，由於程序相容性，TiN對金屬層26而言係較佳的。金屬層26的厚度可為大約100A，以得到較佳WF穩定性及程序控制。金屬層26不含多晶矽。(在主動區14中的)所得的結構係顯示於圖2。
須注意TiN具有適於PMOS(4.4eV)的一有效WF(EWF)。然而，以鋁(Al)併入到TiN層中，係可減少EWF。可引入鈦鋁(TiAl)、Al、及AlN之(多個)層以減少EWF。例如，可將用於TiN/TiAl/TiN的EWF減少至約1eV。AlN/TiN亦可將EWF減少至約0.5eV。TaN具有約3.75eV的有效WF，其更適於NMOS，並可藉由併入Al來調整。
接著形成一閘間介電(IGD)層28在金屬層26上方。IGD層28可使用(多個)高K介電材料，因為此將有效地減少彈道式洩漏電流及相關的可靠度問題。一高K IGD層28亦將增加控制閘(CG)對浮閘(FG)的耦合率(coupling ratio)以改善程式化性能。IGD層28的厚度可為大約100至200A。可施加一沉積後RTP退火以增加膜的密度來改善其品質並改善可靠度。三子層IGD層28(亦即，HfO2/Al2O3/HfO2)係較佳的，因為若後續的退火溫度高於HfO2的結晶溫度，則僅使用HfO2可具有較高的洩漏電流。接著沉積一控制閘(CG)金屬層30在IGD層28上方。CG金屬層30可為任何類型的(多個)n型金屬(例如，TaN、TaSiN、TiN/TiAl/TiN、TiN/AlN/TiN、
W等)。CG金屬層30的厚度可為約200A。CG金屬層30不含多晶矽。接著形成一硬遮罩層(HM)32在CG金屬層30上。HM層32可為氮化物、氮化物/氧化物/氮化物三層堆疊、或任何其他適當的絕緣體。層32將在CG/IGD/FG堆疊蝕刻期間保護其免於乾式蝕刻損耗。所得結構展示於圖3中。
執行一光微影遮罩步驟以形成光阻在結構上方，並選擇性移除光阻以使部分的下方HM層32曝露。執行一蝕刻程序以移除HM層32與CG金屬層30之曝露部分。對一氮化物HM層32而言，此蝕刻可使用氮化物及金屬TaN蝕刻配方，使用IGD層28作為一蝕刻停止。接著藉由一定時乾式蝕刻(timed dry etch)來移除IGD層28的曝露部分(HK或ONO的任一者)。所得的結構係顯示於圖4(在移除光阻後)。此結構包括成對的記憶體堆疊結構S1及S2。
沉積氧化物及氮化物在結構上，隨後進行氧化物及氮化物蝕刻，其沿著堆疊S1及S2的側移除除了其間隔物34以外的這些材料。沿著間隔物34形成犧牲間隔物36(例如，藉由TEOS氧化物沉積及非等向性蝕刻)，如圖5所示。光阻38係接著形成在堆疊S1與S2之間的區域(本文稱之為內部堆疊區域)中，且部分地延伸在堆疊S1及S2它們本身的上方。堆疊S1及S2外側的那些區域(本文稱之為外部堆疊區域)係藉由光阻38來使其等曝露。接著執行一WL Vt植入，隨後執行氧化物蝕刻，其移除外部堆疊區域中的犧牲間隔物36，如圖6所示。在移除光阻38後，執行一金屬蝕刻以移除FG金屬層26的那些曝露部分(亦即，未受到堆疊S1及S2保護的那些部
分)。接著形成氧化物間隔物40在堆疊S1及S2的側上，較佳地係藉由HTO沉積、退火、及蝕刻來形成，如圖7所示。此時可執行用於在相同晶圓上形成低壓及高壓(LV及HV)邏輯裝置的處理步驟。例如，可使用一遮罩步驟以茲以光阻覆蓋記憶體單元區域及LV邏輯裝置區域，同時使HV邏輯裝置區域敞開。接著可執行RTO氧化物、HTO沉積、邏輯井植入、及LV井活化步驟。
接著形成光阻在外部堆疊區域上方且在部分堆疊S1及S2上方，以使內部堆疊區域被曝露。接著針對內部堆疊區域執行一HVII植入以用於形成源極區44(源極線SL)。接著使用氧化物蝕刻以自內部堆疊區域移除氧化物間隔物40及36與氧化物層24。在移除光阻後，接著執行一HVII植入退火以完成源極區44的形成。接著藉由沉積氧化物在整個結構上方以形成一穿隧氧化物層46在內部堆疊區域中以及在堆疊S1及S2上，如圖8所示(其增加間隔物40及氧化物層24的厚度)。此時可執行用於形成LV及HV邏輯裝置之額外的處理步驟。例如，可執行遮罩步驟及閘氧化物層形成步驟以形成具有不同厚度的氧化物層在LV及HV邏輯裝置區域中，以用於形成邏輯閘。
沉積一厚多晶矽(polysilicon,poly)層48在結構上方，隨後進行一化學機械拋光以將多晶矽層48的高度減少至堆疊S1及S2的頂部。使用一進一步的多晶矽回蝕來將多晶矽層48的厚度減少成低於堆疊S1及S2的頂部。接著沉積一硬遮罩(例如，氮化物)層50在結構上，如圖9所示。執行一連串遮罩步驟以選擇性曝露邏輯區域中
部分的氮化物及多晶矽，隨後執行氮化物/多晶矽蝕刻以形成導電多晶矽邏輯閘以及選擇性曝露部分的外部堆疊區域，隨後執行氮化物/多晶矽蝕刻以移除HM層50及多晶矽48的曝露部分，其界定最終將成為字線(WL)之剩餘的多晶矽塊48a的外部邊緣，如圖10所示。在移除光阻後，執行一MCEL遮罩步驟，隨後執行一植入步驟。
藉由氧化物及氮化物沉積與蝕刻以形成間隔物52在記憶體區域中的結構周圍。執行遮罩及植入步驟以形成汲極區(亦稱之為位元線接觸區)54在記憶體堆疊S1及S2的任一側上。最終結構展示於圖11中。記憶體單元係成對地形成，共享一單一源極區44。各記憶體單元包括基材10中之一源極區44與汲極區54(界定在其等之間之一通道區56)；一金屬浮閘26，其係設置在該通道區之一第一部分上方；一多晶矽抹除閘48b，其係設置在源極區44上方並與源極區44絕緣；一金屬控制閘30，其係設置在浮閘26上方並與浮閘26絕緣；以及一多晶矽字線閘48a，其係設置在該通道區之一第二部分上方並與該第二部分絕緣。藉由使用金屬浮閘及金屬控制閘26/30而減少堆疊S1及S2的總體高度，可將單元高度從約1200A減少至約600至700A。
應理解，本發明不限於上文描述及本文闡釋之實施例。例如，本文對本發明的引述並非意欲限制任何申請專利範圍或申請專利詞彙的範疇，而是僅是用以對可由一或多個申請專利範圍涵蓋之一或多個特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。進一步地，並非所有方法步
驟均需要以所繪示的確切順序執行，反而當以允許妥適地形成本發明之記憶體單元的任何順序執行。可行的是可省略某一方法步驟。替代地，可由多晶矽取代金屬形成控制閘。最後，單一材料層可形成為多個具有同樣或類似材料之層，且反之亦然。
應注意的是，如本文中所使用，「在...上方(over)」及「在...上(on)」之用語皆含括性地包括了「直接在...之上」(無居中的材料、元件或間隔設置於其間)及「間接在...之上」(有居中的材料、元件或間隔設置於其間)的含意。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於」(無居中的材料、元件或間隔設置於其間)及「間接安裝於」(有居中的材料、元件或間隔設置於其間)的含意，以及「電耦接(electrically coupled)」一詞則包括了「直接電耦接」(無居中的材料或元件於其間將各元件電性相連接)及「間接電耦接」(有居中的材料或元件於其間將各元件電性相連接)的含意。例如，「在一基材上方」形成一元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
S1‧‧‧堆疊/記憶體堆疊
S2‧‧‧堆疊/記憶體堆疊
10‧‧‧矽基材
24‧‧‧浮閘(FG)絕緣層/絕緣層/氧化物層
26‧‧‧浮閘(FG)金屬層/金屬層/金屬浮閘/浮閘
30‧‧‧控制閘(CG)金屬層/金屬控制閘
34‧‧‧間隔物
44‧‧‧源極區/單一源極區
48a‧‧‧多晶矽塊/多晶矽字線閘
48b‧‧‧多晶矽抹除閘
50‧‧‧硬遮罩層/HM層
52‧‧‧間隔物
54‧‧‧汲極區
56‧‧‧通道區
Claims (23)
- 一種非揮發性記憶體單元，其包含：一矽基材；源極區與汲極區，其等係形成在該矽基材中，其中該基材之一通道區係界定在該源極區與該汲極區之間；一金屬浮閘，其係設置在該通道區之一第一部分上方並與該第一部分絕緣；一金屬控制閘，其係設置在該金屬浮閘上方並與該金屬浮閘絕緣；一多晶矽抹除閘，其係設置在該源極區上方並與該源極區絕緣；以及一多晶矽字線閘，其係設置在該通道區之一第二部分上方並與該第二部分絕緣。
- 如請求項1之非揮發性記憶體單元，其中該金屬浮閘係藉由一高K介電材料層與該基材絕緣。
- 如請求項2之非揮發性記憶體單元，其中該高K介電材料係HfO2、ZrO2、TiO2、Ta2O5、Al2O3、及經氮化處理之氧化物的至少一者。
- 如請求項2之非揮發性記憶體單元，其中該金屬浮閘係藉由一氧化物層進一步與該基材絕緣。
- 如請求項4之非揮發性記憶體單元，其中該金屬浮閘包含TiN。
- 如請求項1之非揮發性記憶體單元，其中該金屬浮閘包含TaN、TaSiN、TiN/TiAl/TiN、及TiN/AlN/TiN的至少一者。
- 如請求項1之非揮發性記憶體單元，其中該金屬浮閘包含Al及TiN 與TaN的至少一者。
- 如請求項1之非揮發性記憶體單元，其中該金屬浮閘包含AlN及TiN。
- 如請求項1之非揮發性記憶體單元，其中該金屬控制閘係藉由一或多個高K介電材料與該金屬浮閘絕緣。
- 如請求項1之非揮發性記憶體單元，其中該金屬控制閘係藉由設置在HfO2層之間的一Al2O3層而與該金屬浮閘絕緣。
- 如請求項1之非揮發性記憶體單元，其中該金屬控制閘包含TaN、TaSiN、TiN/TiAl/TiN、TiN/AlN/TiN、及W的至少一者。
- 一種形成一非揮發性記憶體單元之方法，其包含：形成源極區與汲極區在一矽基材中，其中該基材之一通道區係界定在該源極區與該汲極區之間；形成一第一絕緣層在該基材上；形成一金屬浮閘在該第一絕緣層上及在該通道區之一第一部分上方；形成一第二絕緣層在該金屬浮閘上；形成一金屬控制閘在該第二絕緣層上及在該金屬浮閘上方；形成一多晶矽抹除閘在該源極區上方且與該源極區絕緣；以及形成一多晶矽字線閘在該通道區之一第二部分上方且與該第二部分絕緣。
- 如請求項12之方法，其中該第一絕緣層包含一高K介電材料。
- 如請求項13之方法，其中該高K介電材料係HfO2、ZrO2、TiO2、Ta2O5、Al2O3、及經氮化處理之氧化物的至少一者。
- 如請求項12之方法，其中該第一絕緣層包含一氧化物層及一高K 介電材料層。
- 如請求項15之方法，其中該金屬浮閘包含TiN。
- 如請求項12之方法，其中該金屬浮閘包含TaN、TaSiN、TiN/TiAl/TiN、及TiN/AlN/TiN的至少一者。
- 如請求項12之方法，其中該金屬浮閘包含Al及TiN與TaN的至少一者。
- 如請求項12之方法，其中該金屬浮閘包含AlN及TiN。
- 如請求項12之方法，其中該形成該第二絕緣層包含：在該金屬浮閘上沉積絕緣材料；以及退火該沉積的絕緣材料。
- 如請求項12之方法，其中該第二絕緣層包含一或多個高K介電材料。
- 如請求項12之方法，其中該第二絕緣層包含設置在HfO2層之間的一Al2O3層。
- 如請求項12之方法，其中該金屬控制閘包含TaN、TaSiN、TiN/TiAl/TiN、TiN/AlN/TiN、及W的至少一者。
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