TW201715588A - 具有整合式高ｋ金屬閘之非揮發性分離閘記憶體單元，及其製作方法 - Google Patents

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Abstract

一種形成一對記憶體單元的方法，該方法包括：形成一多晶矽層於一半導體基材上方且與該半導體基材絕緣；形成一對導電控制閘於該多晶矽層上方且與該多晶矽層絕緣；形成第一絕緣層及第二絕緣層，其等沿著該等控制閘之內部側表面及外部側表面延伸；移除相鄰該等控制閘之該等外部側表面的該多晶矽層之部分；形成一HKMG層於該結構上並移除其介於該等控制閘之間的部分；移除相鄰該等控制閘之該等內部側表面的該多晶矽層之一部分；形成一源極區於相鄰該等控制閘之該等內部側表面的該基材中；形成一導電抹除閘於該源極區上方且與該源極區絕緣；形成導電字線閘，其等側向相鄰於該等控制閘；及形成汲極區於相鄰該等字線閘之該基材中。

Description

具有整合式高K金屬閘之非揮發性分離閘記憶體單元，及其製作方法 相關申請案之交互參照
本申請案主張於2015年10月1日申請之美國臨時申請案第62/236,101號的權利，該案以引用方式併入本文中。
本發明係關於非揮發性記憶體裝置。
分離閘非揮發性記憶體裝置已為所屬技術領域中所熟知。舉例而言，美國專利第7,927,994號(其係以引用方式併入本文中以用於所有目的)揭示一分離閘非揮發性記憶體單元。圖1繪示形成於一半導體基材12上之此一分離閘記憶體單元之一實例。源極區16及汲極區14形成為基材12中的擴散區，並在其等之間界定一通道區18。記憶體單元包括四個導電閘：一浮閘22，其設置於通道區18之一第一部分及源極區16之一部分的上方且與通道區18之該第一部分及源極區16之該部分絕緣；一控制閘26，其設置於浮閘22上方且與浮閘22絕緣；一抹除閘24，其設置於源極區16的上方且與源極區16絕緣；及一選擇閘20，其設置於通道區18之一第二部分的上方且 與通道區18之該第二部分絕緣。可形成一導電接觸件10以電連接至汲極區14。
記憶體單元配置成一陣列，其中藉由成行的隔離區使成行的此類記憶體單元分開。隔離區係該基材之其中形成絕緣材料之部分。邏輯(核心)裝置及高電壓裝置可形成於相同於該記憶體陣列之晶片上，通常共用一些相同處理步驟而形成。亦已知用高K金屬材料(HKMG(在金屬層下方的高K介電層))製作記憶體單元閘及邏輯閘及高電壓閘之閘。然而，已發現記憶體單元結構之堆疊可在邏輯裝置處理期間劣化。
本發明係一種用於形成一分離閘非揮發性記憶體裝置於與邏輯裝置及高電壓裝置相同的晶片上之技術，該分離閘非揮發性記憶體裝置具有較少記憶體單元結構劣化。
藉由一種形成一對記憶體單元之方法解決前述之問題及需求，該方法包括：形成一多晶矽層於一半導體基材上方並與該半導體基材絕緣；形成一對間隔開的導電控制閘於該多晶矽層上方且與該多晶矽層絕緣，其中該等控制閘具有面對彼此的內部側表面及彼此背對的外部側表面；形成一第一絕緣層，其直接沿著該等控制閘之該等內部及外部側表面延伸；形成一第二絕緣層，其直接沿著該第一絕緣層延伸； 移除該多晶矽層相鄰該等控制閘之該等外部側表面的部分；形成第一絕緣間隔物，其等直接沿著該第二絕緣層且間接沿著該等控制閘之該等外部側表面延伸；形成第二絕緣間隔物，其等直接沿著該第二絕緣且間接沿著該等控制閘之該等內部側表面延伸；形成一HKMG層，其沿著該等第一及第二絕緣間隔物且沿著該基材相鄰該等控制閘之該等外部側表面的部分延伸，其中該HKMG層包括：一層高K絕緣材料，及一層於該層高K絕緣材料上之金屬材料；移除該HKMG層沿著該等第二絕緣間隔物延伸之部分；移除該等第二絕緣間隔物；移除該多晶矽層相鄰該等控制閘之該等內部側表面的一部分；形成一源極區於相鄰該等控制閘之該等內部側表面的該基材中；形成一導電抹除閘於該源極區上方且與該源極區絕緣，其中該抹除閘係藉由至少該第一絕緣層及該第二絕緣層來與該等控制閘之各者絕緣；形成導電字線閘，其等側向相鄰於該等第一絕緣間隔物，其中對於該等字線閘之各者，該HKMG層包括一第一部分及一第二部分，該第一部分設置於該字線閘與該等第一絕緣間隔物之一者之間，該第二部分設置於該字線閘與該基材之間；以及 形成汲極區於該基材中，該等汲極區各相鄰於該等字線閘之一者設置。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
10‧‧‧導電接觸件
12‧‧‧半導體基材；矽基材
14‧‧‧汲極區
16‧‧‧源極區
18‧‧‧通道區
20‧‧‧選擇閘
22‧‧‧浮閘
24‧‧‧抹除閘
26‧‧‧控制閘
30‧‧‧第一材料層；氧化物層
31‧‧‧第二材料層；氮化物層
32‧‧‧光阻材料
33‧‧‧長條
34‧‧‧溝槽
35‧‧‧作用區
36‧‧‧隔離區
38‧‧‧氧化物區塊；隔離塊
40‧‧‧二氧化矽層；氧化物層
42‧‧‧第一多晶矽層；浮閘
44‧‧‧絕緣層
46‧‧‧第二多晶矽層；控制閘
48‧‧‧絕緣體層
50‧‧‧絕緣層；氧化物
52‧‧‧氮化矽；氮化物；氮化物間隔物
52a‧‧‧間隔物
52b‧‧‧間隔物
54‧‧‧光阻
56‧‧‧氧化物間隔物
58‧‧‧高K金屬閘層HKMG
58a‧‧‧絕緣層
58b‧‧‧導電金屬層
60‧‧‧光阻
62‧‧‧HV HTO氧化物層
64‧‧‧光阻
66‧‧‧源極區
68‧‧‧穿隧氧化物層
70‧‧‧光阻
72‧‧‧多晶矽層
72a‧‧‧多晶矽區塊；抹除閘
72b‧‧‧多晶矽區塊；字線閘
74‧‧‧光阻
76‧‧‧汲極區
78‧‧‧間隔物
80‧‧‧矽化物
82‧‧‧通道區
3A-3A‧‧‧線
S1‧‧‧堆疊
S2‧‧‧堆疊
圖1為一習知的非揮發性記憶體單元之側視截面圖。
圖2A及圖2C為一半導體基材之俯視圖。
圖2B及圖2D至圖2F為側視截面圖，繪示形成作用區及隔離區於該半導體基材中之步驟。
圖3A及圖3R為側視截面圖，繪示形成非揮發性記憶體單元之步驟。
本發明藉由在形成及處理形成於相同晶片上之邏輯裝置期間保護記憶體單元結構來解決上述問題。圖2A至圖2F、圖3A至圖3R中繪示形成此一記憶體單元之方法。該方法起始於一半導體基材12，其係較佳為P型且在所屬領域係廣為所知。
隔離區形成
圖2A至圖2F繪示形成隔離區於一基材上之廣為所知的STI方法。參照圖2A，其顯示一半導體基材12(或一半導體井)的一俯視平面圖，其較佳為P型且在所屬技術領域係廣為所知。第一材料層30與第二材料層31係形成(例如，生長或沉積)於該基材上。例如，第一層30可係二氧化矽(下文稱為「氧化物(oxide)」)， 其藉由任何廣為所知的技術(諸如氧化或氧化物沉積，例如，化學氣相沉積或稱CVD)形成於基材12上。亦可使用氮摻雜氧化物或其他絕緣介電質。第二層31可係氮化矽(下文稱為「氮化物(nitride)」)，其較佳藉由CVD或PECVD(電漿增強型CVD)形成於氧化物層30上方。圖2B繪示所得結構之截面圖。
一旦已形成第一層30及第二層31，則施加適當的光阻材料32於氮化物層31上且執行一遮罩步驟(masking step)以自依Y或行方向延伸的某些區(長條33)選擇性地移除光阻材料，如圖2C所示。在光阻材料32被移除之處，使用標準的蝕刻技術(亦即，非等向性氮化物與氧化物/介電質蝕刻製程)將長條33中暴露的氮化物層31與氧化物層30蝕刻掉，以在該結構中形成溝槽34。接著，使用一矽蝕刻製程以使溝槽34向下延伸至矽基材12中，如圖2D所示。在光阻32沒被移除之處，保持有氮化物層31與氧化物層30。圖2D所繪示之該所得結構現在界定出與隔離區36交錯的作用區35。
進一步處理該結構以移除剩餘的光阻32。然後，藉由沉積一厚氧化物層將諸如二氧化矽的一隔離材料形成於溝槽34中，接著，藉由一化學機械拋光或CMP蝕刻(使用氮化物層31作為一蝕刻停止層)移除除了在溝槽34中的氧化物區塊38以外的氧化物層，如圖2E所示。隨後使用氮化物/氧化物蝕刻製程，移除剩餘的氮化物層31與氧化物層30，而留下沿著隔離區36延伸的STI氧化物區塊38，如圖2F所示。
圖2A至2F繪示基材的記憶體單元陣列區，其中數行的記憶體單元將形成於由隔離區36所分開的作用區35中。應注意，基材12亦包括至少一個周邊區，在該周邊區中形成控制電路，該控制電路將用來操作形成於記憶體單元陣列區中的記憶體單元。較佳地，在以上所說明的同一STI製程期間，亦將隔離塊38形成於該周邊區中。
記憶體單元形成
圖2F所示之結構進一步經如下處理。圖3A至圖3R顯示執行本發明之製程中的後續步驟時，從垂直於圖2F來觀看(沿在圖2C與圖2F中所示的線3A-3A)之作用區35中之該結構的截面圖。
從圖3A開始，顯示形成一層二氧化矽40於基材12上。之後，一第一多晶矽(或非晶矽)層42沉積或形成於二氧化矽層40上。後續，依平行於作用區35之方向圖案化第一多晶矽層42(以自隔離區36移除多晶矽)。
請參閱圖3B，另一絕緣層44(諸如二氧化矽，或甚至一複合絕緣層，諸如ONO(氧化物-氮化物-氧化物子層))沉積或形成於第一多晶矽層42上。接著，在層44上沉積或形成一第二多晶矽層46。在第二層46上沉積或形成另一絕緣體層48，且該絕緣體層在隨後的乾式蝕刻期間係用作為一硬遮罩。在較佳實施例中，層48係一包含氮化矽、二氧化矽、及氮化矽的複合層。然而，層48可反而係單一氮化物層。
請參閱圖3C，光阻材料(未顯示)沉積於圖3B所示之結構上，且形成遮罩步驟以暴露光阻材料之所選定部分。顯影該光阻並使用該光阻作為一遮罩，蝕刻該結構。接著，對複合層48、第二多晶矽層46、及複合絕緣層44進行非等向性蝕刻直到第一多晶矽層42經曝露。可使用多晶矽蝕刻以移除多晶矽層42之頂部部分，其上部表面於各堆疊S1及S2處傾斜向上。所得結構顯示於圖3C中。雖然僅顯示了兩個「堆疊」S1及S2，但應清楚的是可有許多彼此分離的此種「堆疊」存在。
接著將該結構以絕緣層(較佳為氧化矽(HTO)50及氮化矽52(即，不同的絕緣材料以得到較佳裝置隔離及保護，如下所闡述))覆蓋，如圖3D所示。可在此時執行可選的SiGe製程模組，其中通道SiGe可形成於PMOS裝置上以增強其可動性(mobility)，並因此驅動電流。該製程將包括沉積一氮化物薄層。接著可使用遮罩及蝕刻製程以打開並移除PMOS區域中之氮化物及剩餘的氧化物。接著可讓SiGe選擇性地生長於PMOS矽上。接著將氮化物從非PMOS區域中移除。
請參照圖3E，接著執行光微影術遮罩步驟以形成光阻54，其部分覆蓋堆疊S1及S2、以及堆疊S1/S2之間的區。為便於討論起見，對於各對堆疊S1及S2，堆疊S1與S2之間的此區將稱為「內部區」，而該等堆疊其他側未被光阻覆蓋的區將稱為「外部區」。接著執行氮化物蝕刻以形成氮化物52的間隔物52a，該等間隔物52a覆蓋外部區中的堆疊S1/S2之側。
接著執行多晶矽蝕刻以移除多晶矽層42未受氮化物間隔物52保護之外部區中的經暴露部分，如圖3F所示。亦將移除邏輯裝置區域中的多晶矽42。接著移除光阻54。執行氧化物沉積(例如，HTO)及非等向性蝕刻以沿著外部區中的氮化物間隔物52a、及沿著內部區中的氮化物層52形成氧化物間隔物56，如圖3G所示。該氧化物蝕刻移除基材上及外部區中之氧化物層40的經暴露部分。
請參照圖3H，接著將高K金屬閘層HKMG 58形成於結構上方，高K金屬閘層HKMG 58包含在導電金屬層58b下方的高K材料(即，具有之介電常數K大於氧化物(例如HfO2、ZrO2、TiO2、Ta2O5、或其他適當材料等)之介電常數)絕緣層58a。可使用原子層化學氣相沉積完成此形成。該高K金屬閘層亦將形成於邏輯裝置區域中。接著執行遮罩步驟以用光阻60覆蓋外部區，但讓內部區暴露。接著，執行HKMG蝕刻以從內部區移除HKMG層58之經暴露部分。接著使用氧化物蝕刻以從內部區移除氧化物間隔物56。接著，執行氮化物蝕刻以移除氮化物層52之剩餘部分(除了覆蓋堆疊S1/S2在內部區之側的其間隔物52b之外)，如圖3I所示。接著執行多晶矽蝕刻以移除內部區中多晶矽層42的經暴露部分(其未受氮化物間隔物52b之保護)，使氧化物層40暴露，如圖3J所示。
在將光阻60移除後，將HV HTO氧化物層62形成於結構上方，其將作為用於後續植入之遮蔽氧化物(screen oxide)使用。接著將光阻64形成於除內部區外之結構上方。接著執行植入製程以形成源極區(源極線區)66於內部區下的基材中，如圖3K所示。接著使用氧化物蝕刻以移除內部區中之HV HTO氧化物62，如圖3L所示。在將光阻64移除後，接著執行HTO氧化物沉積以形成穿隧氧化物層68於結構上方，如圖3M所示。接著將光阻70形成於內部區上方，使外部區暴露。使用氧化物蝕刻以移除穿隧氧化物層68之經暴露 部分及外部區中的HV HTO氧化物層62，如圖3N所示。於此氧化物蝕刻同一期間從邏輯裝置區域執行平行移除氧化物。
在將光阻70移除後，將一厚層多晶矽72沉積於結構上方(包括邏輯裝置區域中之結構上方)，如圖3O所示。記憶體單元區域中之初始多晶矽厚度與邏輯裝置區域中之初始多晶矽厚度相同。虛置多晶矽可沉積並保留於記憶體單元區域中以用於後續多晶矽平面化。稍後可藉由多晶矽CMP或多晶矽回蝕移除邏輯裝置區域中之虛置多晶矽。藉由化學機械研磨(CMP)、後續藉由進一步多晶矽回蝕將多晶矽層72平面化，留下內部區中的多晶矽區塊72a(其將成為抹除閘EG)、及外部區中的多晶矽區塊72b(其最後將成為字線閘WL)。請見圖3P。形成並圖案化光阻74以覆蓋內部區及部分的外部區，使外部區的外部部分暴露。執行多晶矽蝕刻以移除多晶矽層72之經暴露部分，界定字線閘72b之外部邊緣，如圖3Q所示。亦使用平行光微影術多晶矽蝕刻以界定邏輯閘。
在將光阻74移除後，使用植入製程以形成汲極區76於外部區中而與字線閘72b對齊。將絕緣材料(例如，氧化物或氮化物)間隔物78沿著字線閘72b之側形成。接著將矽化物80形成於抹除閘72a、字線閘72b、及基材(汲極區部分)之經暴露表面部分上。最終結構顯示於圖3R。源極區66及汲極區76界定其間之通道區82。通道區之第一部分(在浮閘42下方)的導電性係由浮閘42控制，而通道區之第二部分(在字線閘72b下方)的導電性係由字線閘72b控制。
上述且自圖3D開始顯示之氧化物50及氮化物52具有許多優點。形成於堆疊對之外部區上的氧化物50及氮化物52將係控制閘46與尚待形成之高K金屬閘層HKMG 58之間之主要隔離物。形成於堆疊對之內部區中的氧化物50及氮化物52將係控制閘46與尚待 形成之抹除閘72a之間之主要隔離物。此外，氧化物50及氮化物52在從內部堆疊區移除HKMG期間保護控制閘46及浮閘42(請見圖3I)。此允許通道氧化物68在內部堆疊區中不含HKMG(請見圖3M)。
應理解，本發明不限於上文描述及本文闡釋之實施例。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範疇，而僅是用以對可由一或多項請求項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。再者，如申請專利範圍及說明書所明示者，並非所有方法步驟皆須完全依照所說明或主張的順序執行，而是可以任何順序來執行，只要是可適當地形成本發明之記憶體單元即可。單一材料層可形成為多個具有此類或類似材料之層，且反之亦然。如本文中所使用，用語「形成(forming/formed)」應包括材料沉積、材料生長、或提供如所揭示或所主張之材料的任何其他技術。
應注意的是，如本文中所使用，「在...上方(over)」及「在...上(on)」之用語皆含括性地包括了「直接在...之上」(無居中的材料、元件或間隔設置於其間)及「間接在...之上」(有居中的材料、元件或間隔設置於其間)的含意。同樣，用語「相鄰(adjacent)」包含了「直接相鄰(directly adjacent)」(無居中的材料、元件或間隔設置於其間)和「間接相鄰(indirectly adjacent)」(有居中的材料、元件或間隔設置於其間)。例如，「在一基材上方」形成一元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
12‧‧‧半導體基材；矽基材
42‧‧‧第一多晶矽層；浮閘
46‧‧‧第二多晶矽層；控制閘
48‧‧‧絕緣體層
58‧‧‧高K金屬閘層HKMG
66‧‧‧源極區
72a‧‧‧多晶矽區塊；抹除閘
72b‧‧‧多晶矽區塊；字線閘
76‧‧‧汲極區
78‧‧‧間隔物
80‧‧‧矽化物
82‧‧‧通道區

Claims (8)

  1. 一種形成一記憶體單元對的方法，其包含：形成一多晶矽層於一半導體基材上方並與該半導體基材絕緣；形成一對間隔開的導電控制閘於該多晶矽層上方且與該多晶矽層絕緣，其中該等控制閘具有面對彼此的內部側表面及彼此背對的外部側表面；形成一第一絕緣層，其直接沿著該等控制閘之該等內部及外部側表面延伸；形成一第二絕緣層，其直接沿著該第一絕緣層延伸；移除該多晶矽層相鄰該等控制閘之該等外部側表面的部分；形成第一絕緣間隔物，其等直接沿著該第二絕緣層且間接沿著該等控制閘之該等外部側表面延伸；形成第二絕緣間隔物，其等直接沿著該第二絕緣且間接沿著該等控制閘之該等內部側表面延伸；形成一HKMG層，其沿著該等第一及第二絕緣間隔物且沿著該基材相鄰該等控制閘之該等外部側表面的部分延伸，其中該HKMG層包括：一層高K絕緣材料，及一層於該層高K絕緣材料上之金屬材料；移除該HKMG層沿著該等第二絕緣間隔物延伸之部分；移除該等第二絕緣間隔物；移除該多晶矽層相鄰該等控制閘之該等內部側表面的一部分； 形成一源極區於相鄰該等控制閘之該等內部側表面的該基材中；形成一導電抹除閘於該源極區上方且與該源極區絕緣，其中該抹除閘係藉由至少該第一絕緣層及該第二絕緣層來與該等控制閘之各者絕緣；形成導電字線閘，其等側向相鄰於該等第一絕緣間隔物，其中對於該等字線閘之各者，該HKMG層包括一第一部分及一第二部分，該第一部分設置於該字線閘與該等第一絕緣間隔物之一者之間，該第二部分設置於該字線閘與該基材之間；以及形成汲極區於該基材中，該等汲極區各相鄰於該等字線閘之一者設置。
  2. 如請求項1之方法，其中該第一絕緣層係以一第一絕緣材料形成，而該第二絕緣層係以一第二絕緣材料形成，該第二絕緣材料與該第一絕緣材料不同。
  3. 如請求項2之方法，其中該第一絕緣材料為氧化矽且該第二絕緣材料為氮化矽。
  4. 如請求項1之方法，其進一步包含：形成矽化物於該抹除閘及該等控制閘之上部表面上。
  5. 如請求項4之方法，其進一步包含：形成矽化物於該等汲極區處之該半導體基材的一上部表面上。
  6. 如請求項1之方法，其中該等字線閘僅藉由該HKMG層之該層高K絕緣材料來與該基材絕緣。
  7. 如請求項1之方法，其進一步包含：形成一絕緣材料區塊於該等控制閘之各者上，其中該第一絕緣層直接沿著該等絕緣材料區塊之各者的側表面延伸。
  8. 如請求項1之方法，其中該形成該抹除閘及該等字線閘包括：形成一第二多晶矽層於該基材上方及該等控制閘上方；移除該等控制閘上方及該基材上方之該第二多晶矽層的部分，留下該等控制閘之間之該第二多晶矽層的一第一區塊作為抹除閘、留下相鄰於該等第一絕緣間隔物之一者的該第二多晶矽層之一第二區塊作為該等字線閘之一者、及留下相鄰於該等第一絕緣間隔物之另一者的該第二多晶矽層之一第三區塊作為該等字線閘之另一者。
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