JP6407488B1 - 統合された高ｋ金属ゲートを有する不揮発性分割ゲートメモリセル及びそれを作製する方法 - Google Patents

統合された高ｋ金属ゲートを有する不揮発性分割ゲートメモリセル及びそれを作製する方法 Download PDF

Info

Publication number
JP6407488B1
JP6407488B1 JP2018516062A JP2018516062A JP6407488B1 JP 6407488 B1 JP6407488 B1 JP 6407488B1 JP 2018516062 A JP2018516062 A JP 2018516062A JP 2018516062 A JP2018516062 A JP 2018516062A JP 6407488 B1 JP6407488 B1 JP 6407488B1
Authority
JP
Japan
Prior art keywords
forming
layer
gate
insulating
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018516062A
Other languages
English (en)
Other versions
JP2018533208A (ja
Inventor
フェン ジョウ
フェン ジョウ
シャン リウ
シャン リウ
ジェン−ウェイ ヤン
ジェン−ウェイ ヤン
チエン−シェン スー
チエン−シェン スー
ニャン ドー
ニャン ドー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Application granted granted Critical
Publication of JP6407488B1 publication Critical patent/JP6407488B1/ja
Publication of JP2018533208A publication Critical patent/JP2018533208A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

メモリセル対を形成する方法であって、半導体基板の上方に、かつそれから絶縁されたポリシリコン層を形成することと、ポリシリコン層の上方に、かつそれから絶縁された導電性制御ゲート対を形成することと、制御ゲートの内側及び外側表面に沿って延在する第１及び第２の絶縁層を形成することと、制御ゲートの外側表面に隣接するポリシリコン層の一部分を除去することと、ＨＫＭＧ層を構造上に形成して、その一部分を制御ゲート間から除去することと、制御ゲートの内側表面に隣接するポリシリコン層の一部分を除去することと、制御ゲートの内側表面に隣接するソース領域を基板内に形成することと、ソース領域の上方に、かつそれから絶縁された導電性消去ゲートを形成することと、導電性ワードラインゲートを制御ゲートに横方向に隣接して形成することと、ワードラインゲートに隣接するドレイン領域を基板内に形成すること、を含む、方法。【選択図】図３Ｒ

Description

〔関連出願〕
本出願は、参照により本明細書に組み込まれる、２０１５年１０月１日出願の米国仮出願第６２／２３６，１０１号の利益を主張するものである。
本発明は、不揮発性メモリデバイスに関する。
分割ゲート不揮発性メモリセルは、当該技術分野において周知である。例えば、米国特許第７，９２７，９９４号（同特許は、全ての目的のために参照により本明細書に組み込まれる）は、分割ゲート不揮発性メモリセルを開示している。図１は、半導体基板１２上に形成されたかかる分割ゲートメモリセルの一例を例証する。ソース領域１６及びドレイン領域１４は、基板１２内の拡散領域として形成され、それらの間にチャネル領域１８を画定する。メモリセルは、４つの導電性ゲート、すなわち、チャネル領域１８の第１の部分及びソース領域１６の一部分の上方に配設され、かつそれから絶縁された浮遊ゲート２２、浮遊ゲート２２の上方に配設され、かつそれから絶縁された制御ゲート２６、ソース領域１６の上方に配設され、かつそれから絶縁された消去ゲート２４、及びチャネル領域１８の第２の部分の上方に配設され、かつそれから絶縁された選択ゲート２０を含む。導電性接点１０が形成されて、ドレイン領域１４に電気的に接続することができる。
メモリセルがアレイ状に配置され、かかるメモリセルの列が分離領域の列によって分離される。分離領域は、絶縁材料が形成される基板の部分である。論理（コア）デバイス及び高電圧デバイスは、メモリアレイと同じチップ上に形成され、多くの場合、同じ加工工程のうちのいくつかを共有して形成され得る。高Ｋ金属材料からのメモリセルゲート並びに論理ゲート及び高電圧ゲート（ＨＫＭＧ−金属層の下の高Ｋ誘電体）の作製も既知である。しかしながら、論理デバイスの処理中にメモリセル構造の積層体が劣化する場合があることが分かっている。
本発明は、メモリセル構造体の劣化が少ない論理デバイス及び高電圧デバイスと同じチップ上に分割ゲート不揮発性メモリデバイスを形成するための技術である。
上述した問題及び必要性は、メモリセル対を形成する方法によって対処され、この方法は、
半導体基板の上方に、かつそれから絶縁されたポリシリコン層を形成することと、
ポリシリコン層の上方に、かつそれから絶縁された離間する導電性制御ゲート対を形成することであって、制御ゲートが、互いに向き合う内側表面及び互いに反対側を向く外側表面を有する、形成することと、
制御ゲートの内側及び外側表面に直接的に沿って延在する第１の絶縁層を形成することと、
第１の絶縁層に直接的に沿って延在する第２の絶縁層を形成することと、
制御ゲートの外側表面に隣接するポリシリコン層の一部分を除去することと、
第２の絶縁層に直接的に沿って、かつ制御ゲートの外側表面に間接的に沿って延在する第１の絶縁スペーサを形成することと、
第２の絶縁層に直接的に沿って、かつ制御ゲートの内側表面に間接的に沿って延在する第２の絶縁スペーサを形成することと、
第１及び第２の絶縁スペーサに沿って、かつ制御ゲートの外側表面に隣接する基板の一部分に沿って延在するＨＫＭＧ層を形成することであって、ＨＫＭＧ層が、
高Ｋ絶縁材料層、及び
高Ｋ絶縁材料層上の金属材料層、を含む、形成することと、
第２の絶縁スペーサに沿って延在するＨＫＭＧ層の一部分を除去することと、
第２の絶縁スペーサを除去することと、
制御ゲートの内側表面に隣接するポリシリコン層の一部分を除去することと、
制御ゲートの内側表面に隣接するソース領域を基板内に形成することと、
ソース領域の上方に、かつそれから絶縁された導電性消去ゲートを形成することであって、消去ゲートが少なくとも第１の絶縁層及び第２の絶縁層によって制御ゲートの各々から絶縁される、形成することと、
導電性ワードラインゲートを第１の絶縁スペーサに横方向に隣接して形成することであって、ワードラインゲートの各々に対して、ＨＫＭＧ層が、ワードラインゲートと第１の絶縁スペーサのうちの１つとの間に配設された第１の部分、及びワードラインゲートと基板との間に配設された第２の部分を含む、形成することと、
ワードラインゲートのうちの１つに隣接して各々配設されたドレイン領域を基板内に形成すること、を含む。
本発明の他の目的及び特徴は、明細書、請求項、添付図面を精読することによって明らかになるであろう。
従来の不揮発性メモリセルの横断面図である。 半導体基板の上面図である。 半導体基板内の活性及び分離領域の形成における工程を示す横断面図である。 半導体基板の上面図である。 半導体基板内の活性及び分離領域の形成における工程を示す横断面図である。 半導体基板内の活性及び分離領域の形成における工程を示す横断面図である。 半導体基板内の活性及び分離領域の形成における工程を示す横断面図である。 不揮発性メモリセルの形成における工程を示す横断面図である。 不揮発性メモリセルの形成における工程を示す横断面図である。 不揮発性メモリセルの形成における工程を示す横断面図である。 不揮発性メモリセルの形成における工程を示す横断面図である。 不揮発性メモリセルの形成における工程を示す横断面図である。 不揮発性メモリセルの形成における工程を示す横断面図である。 不揮発性メモリセルの形成における工程を示す横断面図である。 不揮発性メモリセルの形成における工程を示す横断面図である。 不揮発性メモリセルの形成における工程を示す横断面図である。 不揮発性メモリセルの形成における工程を示す横断面図である。 不揮発性メモリセルの形成における工程を示す横断面図である。 不揮発性メモリセルの形成における工程を示す横断面図である。 不揮発性メモリセルの形成における工程を示す横断面図である。 不揮発性メモリセルの形成における工程を示す横断面図である。 不揮発性メモリセルの形成における工程を示す横断面図である。 不揮発性メモリセルの形成における工程を示す横断面図である。 不揮発性メモリセルの形成における工程を示す横断面図である。 不揮発性メモリセルの形成における工程を示す横断面図である。
本発明は、メモリセル構造体を、同じチップ上に形成された論理デバイスの形成及び処理の間に保護することによって、上述の問題を解決する。かかるメモリセルを形成する方法は、図２Ａ〜図２Ｆ、図３Ａ〜図３Ｒに例証される。この方法は、好ましくはＰ型のものであり、当該技術分野で周知の半導体基板１２から始まる。
分離領域形成
図２Ａ〜図２Ｆは、基板上に分離領域を形成する周知のＳＴＩ方法を例証する。図２Ａを参照して、好ましくはＰ型のものであり、当該技術分野で周知の半導体基板１２（又は半導体ウェル）の平面図が示される。第１の材料層３０及び第２の材料層３１は、基板上に形成される（例えば、成長又は堆積させる）。例えば、第１の層３０は、二酸化シリコン（以下、「酸化物」）であってもよく、これは、酸化又は酸化物堆積（例えば、化学気相堆積若しくはＣＶＤ）等の任意の周知の技法によって基板１２上に形成される。窒素ドープ酸化物又は他の絶縁性誘電体も使用されてもよい。第２の層３１は、窒化シリコン（以下、「窒化物」）、であってもよく、これは、好ましくはＣＶＤ又はＰＥＣＶＤ（プラズマ増強ＣＶＤ）によって酸化物層３０の上方に形成される。図２Ｂは、結果として得られた構造の断面を例証する。
第１及び第２の層３０／３１が形成されると、好適なフォトレジスト材料３２を窒化物層３１上に塗布し、マスキング工程を行い、図２Ｃに示すように、Ｙ又はカラム方向に延在する特定領域（ストライプ３３）からフォトレジスト材料を選択的に除去する。フォトレジスト材料３２が除去される場合、露出された窒化物層３１及び酸化物層３０は、標準のエッチング技法（すなわち、異方性窒化物及び酸化物／誘電体エッチングプロセス）を使用してストライプ３３でエッチングされて、構造内にトレンチ３４を形成する。次いで、シリコンエッチングプロセスを使用して、図２Ｄに示すように、シリコン基板１２の中へトレンチ３４を下方に延在させる。フォトレジスト３２が除去されない場合、窒化物層３１及び酸化物層３０は維持される。図２Ｄに例証される結果として生じる構造は、ここで、分離領域３６と織り合わせられた活性領域３５を画定する。
この構造が更に処理されて、残りのフォトレジスト３２を除去する。次いで、厚い酸化物層を堆積することで、トレンチ３４内に二酸化シリコンのような分離材料が形成され、続いて、化学機械研磨又はＣＭＰエッチングにより（窒化物層３１をエッチングのストッパとして使用）、図２Ｅに示すように、トレンチ３４内の酸化物ブロック３８を除いて、酸化物層を除去する。次いで、残りの窒化物層３１及び酸化物層３０は、窒化／酸化エッチングプロセスを使用して除去され、図２Ｆに示すように、分離領域３６に沿って延在するＳＴＩ酸化物ブロック３８が残される。
図２Ａ〜図２Ｆは、基板のメモリセルアレイ領域を例証し、ここで、メモリセルのカラムが分離領域３６によって分離される活性領域３５内に形成される。基板１２が、メモリセルアレイ領域内に形成されたメモリセルを動作させるために使用される制御回路が形成される少なくとも１つの周辺領域も含むことに留意されたい。好ましくは、分離ブロック３８も上述の同じＳＴＩプロセス中に周辺領域内に形成される。
メモリセル形成
図２Ｆに示す構造は、以下のとおりに更に処理される。図３Ａ〜図３Ｒは、本発明のプロセスにおける次の工程が行われるときの、図２Ｆから直角に（図２Ｃ及び図２Ｆに示される線３Ａ−３Ａに沿って）見た活性領域３５内の構造の断面を示す。
図３Ａから始まり、基板１２上の二酸化シリコン層４０の形成が示される。その後、第１のポリシリコン（又はアモルファスシリコン）層４２が二酸化シリコン層４０上に堆積又は形成される。第１のポリシリコン層４２は、その後に活性領域３５に平行の方向にパターン形成される（ポリシリコンを分離領域３６から除去するため）。
図３Ｂを参照して、二酸化シリコン等の別の絶縁層４４（又は更には複合絶縁層、例えば、ＯＮＯ（酸化物副層、窒化物副層、酸化物副層）が、第１のポリシリコン層４２上に堆積又は形成される。次いで、第２のポリシリコン層４６が層４４上に堆積又は形成される。絶縁体の別の層４８は、ポリシリコンの第２の層４６上に堆積又は形成され、その後のドライエッチング中のハードマスクとして使用される。好ましい実施形態では、層４８は、窒化シリコンと、二酸化シリコンと、窒化シリコンとを含む複合層である。しかしながら、層４８は、代わりに単一の窒化物層であってもよい。
図３Ｃを参照して、フォトレジスト材料（図示せず）は、図３Ｂに示される構造上に堆積し、マスキング工程が形成され、フォトレジスト材料の選択された部分を露出させる。フォトレジストは現像され、そのフォトレジストをマスクとして使用して、構造体に対するエッチングが行われる。次いで、複合層４８、第２のポリシリコン層４６、及び複合絶縁層４４は、第１のポリシリコン層４２が露出されるまで異方性エッチングされる。ポリエッチングを使用してポリ層４２の上部を除去し、その上面を各積層体Ｓ１及びＳ２まで傾斜させてもよい。結果として生じる構造が、図３Ｃに示される。２つの「積層体」Ｓ１及びＳ２のみが示されているが、互いに分離されるかかる「積層体」がいくつか存在することが明らかであろう。
次いで、この構造は、図３Ｄに示すように、絶縁層、好ましくは酸化シリコン（ＨＴＯ）５０及び窒化シリコン５２（すなわち、以下に示すように、より良好なデバイスの分離及び保護のための異なる絶縁材料）で被覆される。任意選択的なＳｉＧｅプロセスモジュールはこの時点で行われてもよく、ここでチャネルＳｉＧｅがＰＭＯＳデバイス上に形成され、その可動性を高め、これにより電流を駆動してもよい。このプロセスは、窒化物の薄層の堆積を含むことがある。次いで、マスキング及びエッチングプロセスが使用され、ＰＭＯＳエリアを開き、その中の窒化物及び残りの酸化物を除去してもよい。次いで、ＳｉＧｅを、ＰＭＯＳシリコン上に選択的に成長させてもよい。次いで、窒化物を、非ＰＭＯＳエリアから除去する。
図３Ｅを参照して、次いで、フォトリソグラフィマスキング工程が行われ、積層体Ｓ１及びＳ２並びに積層体Ｓ１／Ｓ２の間の領域を部分的に被覆するフォトレジスト５４を形成する。この考察のために、積層体Ｓ１及びＳ２の各対について、積層体Ｓ１とＳ２との間の領域は、「内側領域」と呼ばれ、フォトレジストによって被覆されていない積層体の反対側の領域は、「外側領域」と称されるものとする。次いで、窒化物エッチングが行われ、外側領域に積層体Ｓ１／Ｓ２の側部を被覆する窒化物５２のスペーサ５２ａを形成する。
次いで、ポリエッチングが行われ、図３Ｆに示すように、窒化物スペーサ５２によって保護されていない外側領域のポリ層４２の露出された部分を除去する。論理デバイスエリアのポリシリコン４２も除去される。次いで、フォトレジスト５４が除去される。酸化物の堆積（例えば、ＨＴＯ）及び異方性エッチングが行われ、図３Ｇに示すように、外側領域の窒化物スペーサ５２ａに沿って、かつ内側領域の窒化物層５２に沿って酸化物スペーサ５６を形成する。酸化物エッチングは、基板上及び外側領域の酸化物層４０の露出された部分を除去する。
図３Ｈを参照して、次いで、高Ｋ材料（すなわち、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５、又は他の適切な材料等の酸化物の誘電率Ｋを超える誘電率Ｋを有する）の絶縁層５８ａを備える、高Ｋ金属ゲート層ＨＫＭＧ５８が、構造の上方、かつ導電性金属層５８ｂの下に形成される。この形成は原子層化学気相堆積を使用して行われてもよい。高Ｋ金属ゲート層も論理デバイスエリアに形成される。次いで、マスキング工程が行われ、フォトレジスト６０により外側領域を被覆するが、内側領域は露出させる。次いで、ＨＫＭＧエッチングが行われ、ＨＫＭＧ層５８の露出された部分を内側領域から除去する。次いで、酸化物エッチングが使用され、酸化物スペーサ５６が内側領域から除去される。次いで、窒化物エッチングが行われ、図３Ｉに示すように、窒化物層５２のうち、内側領域の積層体Ｓ１／Ｓ２の側部を被覆するスペーサ５２ｂを除いて、残りの部分を除去する。次いで、ポリエッチングが行われ、図３Ｊに示すように、酸化物層４０を露出させる内側領域（窒化物スペーサ５２ｂによって保護されていない）のポリ層４２の露出された部分を除去する。
フォトレジスト６０が除去された後、ＨＶ ＨＴＯ酸化物層６２が構造の上方に形成され、これはその後の移植のための遮蔽酸化物として役立つ。次いで、フォトレジスト６４が、内側領域を除いて構造の上方に形成される。次いで、移植プロセスが行われ、図３Ｋに示すように、内側領域の下の基板内にソース領域（ソースライン領域）６６を形成する。次いで、酸化物エッチングが使用され、図３Ｌに示すように、内側領域のＨＶ ＨＴＯ酸化物６２を除去する。フォトレジスト６４が除去された後、次いでＨＴＯ酸化物の堆積が行われ、図３Ｍに示すように、構造の上方にトンネル酸化物層６８を形成する。次いで、フォトレジスト７０が、内側領域の上方に形成され、外側領域が露出される。酸化物エッチングが使用され、図３Ｎに示すように、外側領域のトンネル酸化物層６８及びＨＶ ＨＴＯ酸化物層６２の露出された部分を除去する。酸化物の論理デバイスエリアからの並列除去は、この同じ酸化物エッチング中に行われる。
フォトレジスト７０が除去された後、図３Ｏに示すように、厚いポリシリコン層７２が構造の上方（論理デバイスエリアの構造の上方を含む）に堆積される。メモリセルエリアの初期のポリ厚さは、論理デバイスエリアのポリ厚さと同じである。ダミーポリは、その後のポリ平坦化のためにメモリセルエリアに堆積されて保持されてもよい。論理デバイスエリアのダミーポリは、後にポリＣＭＰ又はポリエッチングバックによって除去されてもよい。ポリ層７２は化学機械研磨（ＣＭＰ）により平坦化され、続いて更にポリエッチングバックされ、内側領域に消去ゲートＥＧとなるポリブロック７２ａが残され、外側領域にワードラインゲートＷＬとなるポリブロック７２ｂが残される。図３Ｐを参照する。フォトレジスト７４は、内側領域及び外側領域の一部分を被覆するように形成されかつパターン化され、外側領域の外側部分が露出される。ポリエッチングが使用され、図３Ｑに示すように、ポリ層７２の露出された部分を除去し、ワードラインゲート７２ｂの外側縁部を画定する。並列フォトリソグラフィポリエッチングは、論理ゲートを画定するためにも使用される。
フォトレジスト７４を除去した後、移植プロセスが使用され、ワードラインゲート７２ｂに整列した外側領域にドレイン領域７６を形成する。絶縁材料（例えば、酸化物又は窒化物）７８のスペーサがワードラインゲート７２ｂの側部に沿って形成される。次いで、シリサイド８０が、消去ゲート７２ａ、ワードラインゲート７２ｂ、及び基板（ドレイン領域部分）の露出された表面部分に形成される。最終構造を図３Ｒに示す。ソース領域６６及びドレイン領域７６は、それらの間にチャネル領域８２を画定する。チャネル領域の第１の部分（浮遊ゲート４２の下）の導電率は、浮遊ゲート４２によって制御され、チャネル領域の第２の部分（ワードラインゲート７２ｂの下）の導電率はワードラインゲート７２ｂによって制御される。
上述の図３Ｄから始まる酸化物５０及び窒化物５２は、多くの利点を有する。積層体対の外側領域上に形成された酸化物５０及び窒化物５２は、制御ゲート４６とまだ形成されていない高Ｋ金属ゲート層ＨＫＭＧ５８との間の主要な分離体となる。積層体対の内側領域に形成された酸化物５０及び窒化物５２は、制御ゲート４６とまだ形成されていない消去ゲート７２ａとの間の主要な分離体となる。加えて、酸化物５０及び窒化物５２は、内側積層領域からのＨＫＭＧ除去中に制御ゲート４６及び浮遊ゲート４２を保護する（図３Ｉ参照）。これにより、トンネル酸化物６８が内側積層領域でＨＫＭＧを含まないことが可能になる（図３Ｍ参照）。
本発明は、上述の、及び本明細書に例示の実施形態（複数可）に限定されないことが理解されよう。例えば、本明細書で本発明に言及することは、任意の請求項又は請求項の用語の範囲を限定することを意図しておらず、その代わり、単に、１つ以上の請求項によって網羅され得る１つ以上の特徴に言及するものである。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法工程が例証又は特許請求される正確な順序で行われる必要はないが、本発明のメモリセルの適切な形成を可能にする任意の順序で行われる。単一の材料層は、複数のそのような又は類似の材料層として形成することができ、かつ逆もまた同様である。本明細書で使用される、「形成する」及び「形成される」という用語は、材料堆積、材料成長、又は開示若しくは特許請求される材料を提供する際の任意の他の技法を含むものとする。
本明細書で使用される場合、「の上方に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接的に」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「の上に間接的に」（中間材料、要素、又は空間がそれらの間に配設される）を包括的に含むことに留意するべきである。同様に、「隣接する」という用語は、「直接的に隣接する」（中間材料、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に隣接する」（中間材料、要素、又は空間がそれらの間に配置される）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板の上に直接的に、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。

Claims (8)

  1. メモリセル対を形成する方法であって、
    半導体基板の上方に、かつそれから絶縁されたポリシリコン層を形成することと、
    前記ポリシリコン層の上方に、かつそれから絶縁された離間する導電性制御ゲート対を形成することであって、前記制御ゲートが、互いに向き合う内側表面及び互いに反対側を向く外側表面を有する、形成することと、
    前記制御ゲートの前記内側及び前記外側表面に直接的に沿って延在する第１の絶縁層を形成することと、
    前記第１の絶縁層に直接的に沿って延在する第２の絶縁層を形成することと、
    前記制御ゲートの前記外側表面に隣接する前記ポリシリコン層の一部分を除去することと、
    前記第２の絶縁層に直接的に沿って、かつ前記制御ゲートの前記外側表面に間接的に沿って延在する第１の絶縁スペーサを形成することと、
    前記第２の絶縁層に直接的に沿って、かつ前記制御ゲートの前記内側表面に間接的に沿って延在する第２の絶縁スペーサを形成することと、
    前記第１及び第２の絶縁スペーサに沿って、かつ前記制御ゲートの前記外側表面に隣接する前記基板の一部分に沿って延在するＨＫＭＧ層を形成することであって、前記ＨＫＭＧ層が、
    高Ｋ絶縁材料層、及び
    前記高Ｋ絶縁材料層上の金属材料層、を含む、形成することと、
    前記第２の絶縁スペーサに沿って延在する前記ＨＫＭＧ層の一部分を除去することと、
    前記第２の絶縁スペーサを除去することと、
    前記制御ゲートの前記内側表面に隣接する前記ポリシリコン層の一部分を除去することと、
    前記制御ゲートの前記内側表面に隣接するソース領域を前記基板内に形成することと、
    前記ソース領域の上方に、かつそれから絶縁された導電性消去ゲートを形成することであって、前記消去ゲートが、少なくとも前記第１の絶縁層及び前記第２の絶縁層によって前記制御ゲートの各々から絶縁される、形成することと、
    導電性ワードラインゲートを前記第１の絶縁スペーサに横方向に隣接して形成することであって、前記ワードラインゲートの各々に対して、前記ＨＫＭＧ層が、前記ワードラインゲートと前記第１の絶縁スペーサのうちの１つとの間に配設された第１の部分、及び前記ワードラインゲートと前記基板との間に配設された第２の部分を含む、形成することと、
    前記ワードラインゲートのうちの１つに隣接して各々配設されたドレイン領域を前記基板内に形成すること、を含む、方法。
  2. 前記第１の絶縁層が、第１の絶縁材料から形成され、前記第２の絶縁層が、前記第１の絶縁材料とは異なる第２の絶縁材料から形成される、請求項１に記載の方法。
  3. 前記第１の絶縁材料が、酸化シリコンであり、前記第の２絶縁材料が、窒化シリコンである、請求項２に記載の方法。
  4. シリサイドを前記消去ゲート及び前記ワードラインゲートの上面に形成することを更に含む、請求項１に記載の方法。
  5. シリサイドを前記ドレイン領域の前記半導体基板の上面に形成することを更に含む、請求項４に記載の方法。
  6. 前記ワードラインゲートが、前記ＨＫＭＧ層の高Ｋ絶縁材料層によってのみ前記基板から絶縁される、請求項１に記載の方法。
  7. 前記制御ゲートの各々の上に絶縁材料のブロックを形成することであって、前記第１の絶縁層が、前記絶縁材料のブロックの各々の側部に直接的に沿って延在する、形成することを更に含む、請求項１に記載の方法。
  8. 前記消去ゲート及び前記ワードラインゲートの前記形成が、
    第２のポリシリコン層を前記基板の上方かつ前記制御ゲートの上方に形成することと、
    前記制御ゲートの上方かつ前記基板の上方の前記第２のポリシリコン層の一部分を除去し、前記消去ゲートとして、前記制御ゲート間の前記第２のポリシリコン層の第１のブロックを残し、前記ワードラインゲートのうちの１つとして、前記第１の絶縁スペーサのうちの１つに隣接する前記第２のポリシリコン層の第２のブロックを残し、かつ前記ワードラインゲートのうちの別の１つとして、前記第１の絶縁スペーサのうちの別の１つに隣接する前記第２のポリシリコン層の第３のブロックをして残すことと、を含む、請求項１に記載の方法。
JP2018516062A 2015-10-01 2016-08-02 統合された高ｋ金属ゲートを有する不揮発性分割ゲートメモリセル及びそれを作製する方法 Active JP6407488B1 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201562236101P 2015-10-01 2015-10-01
US62/236,101 2015-10-01
US15/225,393 US9634019B1 (en) 2015-10-01 2016-08-01 Non-volatile split gate memory cells with integrated high K metal gate, and method of making same
US15/225,393 2016-08-01
PCT/US2016/045208 WO2017058353A1 (en) 2015-10-01 2016-08-02 Non-volatile split gate memory cells with integrated high k metal gate, and method of making same

Publications (2)

Publication Number Publication Date
JP6407488B1 true JP6407488B1 (ja) 2018-10-17
JP2018533208A JP2018533208A (ja) 2018-11-08

Family

ID=56694234

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018516062A Active JP6407488B1 (ja) 2015-10-01 2016-08-02 統合された高ｋ金属ゲートを有する不揮発性分割ゲートメモリセル及びそれを作製する方法

Country Status (7)

Country Link
US (1) US9634019B1 (ja)
EP (1) EP3357092B1 (ja)
JP (1) JP6407488B1 (ja)
KR (1) KR101941829B1 (ja)
CN (1) CN108140669B (ja)
TW (1) TWI618124B (ja)
WO (1) WO2017058353A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107305892B (zh) 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
US10325918B2 (en) 2016-11-29 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10283512B2 (en) 2016-11-29 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10943996B2 (en) 2016-11-29 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device including non-volatile memories and logic devices
CN108269758B (zh) 2016-12-29 2019-08-23 联华电子股份有限公司 半导体元件的制作方法
US10825914B2 (en) * 2017-11-13 2020-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Manufacturing method of semiconductor device
US10714634B2 (en) 2017-12-05 2020-07-14 Silicon Storage Technology, Inc. Non-volatile split gate memory cells with integrated high K metal control gates and method of making same
US10790292B2 (en) * 2018-05-14 2020-09-29 Silicon Storage Technology, Inc. Method of making embedded memory device with silicon-on-insulator substrate
TW202027728A (zh) * 2018-10-03 2020-08-01 美商卡凡恩公司 以(r)-2-(4-異丙基苯基)-n-(1-(5-(2,2,2-三氟乙氧基)吡啶-2-基)乙基)乙醯胺治療自發性震顫
CN112185815B (zh) * 2019-07-04 2024-07-23 硅存储技术公司 形成分裂栅闪存存储器单元的方法
CN114335186A (zh) 2020-09-30 2022-04-12 硅存储技术股份有限公司 具有设置在字线栅上方的擦除栅的分裂栅非易失性存储器单元及其制备方法
KR20230001802A (ko) 2021-06-29 2023-01-05 삼성전자주식회사 집적회로 소자

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5242848A (en) 1990-01-22 1993-09-07 Silicon Storage Technology, Inc. Self-aligned method of making a split gate single transistor non-volatile electrically alterable semiconductor memory device
US6868015B2 (en) * 2000-09-20 2005-03-15 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with control gate spacer portions
US7411246B2 (en) * 2002-04-01 2008-08-12 Silicon Storage Technology, Inc. Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and raised source line, and a memory array made thereby
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US7119396B2 (en) * 2004-10-08 2006-10-10 Silicon Storage Technology, Inc. NROM device
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
JP5503843B2 (ja) 2007-12-27 2014-05-28 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及びその製造方法
TWI416713B (zh) * 2008-09-30 2013-11-21 國立大學法人九州工業大學 Floating Gate Type Nonvolatile Memory Configuration
US7795083B2 (en) * 2009-02-16 2010-09-14 Vanguard International Semiconductor Corporation Semiconductor structure and fabrication method thereof
US8101477B1 (en) 2010-09-28 2012-01-24 Infineon Technologies Ag Method for making semiconductor device
US8883592B2 (en) * 2011-08-05 2014-11-11 Silicon Storage Technology, Inc. Non-volatile memory cell having a high K dielectric and metal gate
US8951864B2 (en) 2012-02-13 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Split-gate device and method of fabricating the same
US9466732B2 (en) * 2012-08-23 2016-10-11 Silicon Storage Technology, Inc. Split-gate memory cell with depletion-mode floating gate channel, and method of making same
US9129854B2 (en) 2012-10-04 2015-09-08 Sandisk Technologies Inc. Full metal gate replacement process for NAND flash memory
US9111865B2 (en) * 2012-10-26 2015-08-18 Freescale Semiconductor, Inc. Method of making a logic transistor and a non-volatile memory (NVM) cell
US8669607B1 (en) * 2012-11-01 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for non-volatile memory cells with increased programming efficiency
US8963228B2 (en) * 2013-04-18 2015-02-24 International Business Machines Corporation Non-volatile memory device integrated with CMOS SOI FET on a single chip
US9484261B2 (en) * 2013-07-05 2016-11-01 Silicon Storage Technology, Inc. Formation of self-aligned source for split-gate non-volatile memory cell
US9129855B2 (en) * 2013-09-30 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US9496276B2 (en) * 2013-11-27 2016-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. CMP fabrication solution for split gate memory embedded in HK-MG process
US9431257B2 (en) * 2014-07-14 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Salicided structure to integrate a flash memory device with a high κ, metal gate logic device
US9349741B2 (en) * 2014-07-14 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device
US9431407B2 (en) * 2014-09-19 2016-08-30 Silicon Storage Technology, Inc. Method of making embedded memory device with silicon-on-insulator substrate
US9379121B1 (en) 2015-01-05 2016-06-28 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal gates and method of making same
US9276006B1 (en) 2015-01-05 2016-03-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal-enhanced gates and method of making same
CN107251199B (zh) * 2015-01-22 2020-10-30 硅存储技术公司 形成分裂栅存储器单元阵列及低和高电压逻辑器件的方法
WO2016118785A1 (en) * 2015-01-23 2016-07-28 Silicon Storage Technology, Inc. Method of forming self-aligned split-gate memory cell array with metal gates and logic devices

Also Published As

Publication number Publication date
JP2018533208A (ja) 2018-11-08
CN108140669B (zh) 2019-06-07
KR101941829B1 (ko) 2019-01-23
WO2017058353A1 (en) 2017-04-06
CN108140669A (zh) 2018-06-08
EP3357092A1 (en) 2018-08-08
US20170098654A1 (en) 2017-04-06
US9634019B1 (en) 2017-04-25
TWI618124B (zh) 2018-03-11
TW201715588A (zh) 2017-05-01
KR20180045044A (ko) 2018-05-03
EP3357092B1 (en) 2020-09-30

Similar Documents

Publication Publication Date Title
JP6407488B1 (ja) 統合された高ｋ金属ゲートを有する不揮発性分割ゲートメモリセル及びそれを作製する方法
JP6343721B2 (ja) 金属ゲートを備えた自己整合型分割ゲートメモリセルアレイ及び論理デバイスの形成方法
JP7265550B2 (ja) 集積された高ｋ金属制御ゲートを有する不揮発性分割ゲートメモリセル及び製造方法
JP6608550B2 (ja) 内蔵不揮発性メモリセルでｆｉｎｆｅｔ・ｃｍｏｓデバイスを集積する方法
US10381359B2 (en) Non-volatile split game memory cells with integrated high K metal gate logic device and metal-free erase gate, and method of making same
EP3363039B1 (en) Method of forming memory array and logic devices
KR20170086634A (ko) 동시에 형성되는 저전압 및 고전압 로직 디바이스들을 구비한 비휘발성 메모리 어레이
KR20170105602A (ko) 저전압 및 고전압 로직 디바이스들과 함께 분리형 게이트 메모리 셀 어레이를 형성하는 방법
EP3248214B1 (en) Method of forming self-aligned split-gate memory cell array with metal gates and logic devices
CN112119496A (zh) 制成具有绝缘体上硅衬底的嵌入式存储器设备的方法

Legal Events

Date Code Title Description
A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20180815

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180820

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180918

R150 Certificate of patent or registration of utility model

Ref document number: 6407488

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250