JP6608550B2 - 内蔵不揮発性メモリセルでｆｉｎｆｅｔ・ｃｍｏｓデバイスを集積する方法 - Google Patents

内蔵不揮発性メモリセルでｆｉｎｆｅｔ・ｃｍｏｓデバイスを集積する方法 Download PDF

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Description

本発明は、不揮発性メモリデバイスに関する。
本出願は、２０１６年５月２４日出願の米国仮出願第６２／３４１，００５号の利益を主張するものである。
スプリットゲート型不揮発性メモリデバイスが知られている。例えば、米国特許第７，３１５，０５６号は、分割ゲート不揮発性メモリセルデバイスを開示する。チャネル領域は、半導体基板内に形成されたソースとドレインとの間で画定される。チャネル領域の第１の部分は、浮遊ゲートによって制御される一方で、チャネル領域の第２の部分は、選択ゲートによって制御される。消去／プログラムゲートは、ソース領域上に配置される。メモリセルは、基板の平面上、又は基板のフィン形状部分の周りに形成されて、米国特許第８，４６１，６４０号（ＦｉｎＦＥＴ構成）などの電流の流れを増加させ得る。
また、不揮発性メモリセルと同じウエハ基板上に論理（ＣＭＯＳ）デバイスを形成することも知られている。例として、米国特許第９，２７６，００５号を参照されたい。しかしながら、メモリセルを形成する際の処理工程は、その前に製作された論理デバイスに悪影響を与える場合があり、逆もまた同様である。その上、デバイス幾何形状が収縮することを継続するので、各々が所望の性能を提供しながら同じ基板上に論理及びメモリデバイスを形成することは困難である。
上記の問題は、メモリデバイスを形成する方法であって、基板の第１の表面区域上に、かつそれから絶縁して、離間された第１の導電性ブロックの対を形成することであって、離間された第１の導電性ブロックの各対について、第１の導電性ブロックの間の区域が、内部領域を画定し、第１の導電性ブロックの外側の区域が、外部領域を画定する、形成することを含む方法によって解決される。本方法は、複数のソース領域を形成することであって、各々が基板内、かつ内部領域のうちの１つ内に配置される、形成することと、第２の導電性ブロックを形成することであって、各々がソース領域のうちの１つ上に配置され、かつそれから絶縁される、第２の導電性ブロックを形成することと、第３の導電性ブロックを形成することであって、各々が外部領域のうちの１つ内に配置され、基板上に配置され、かつそれから絶縁される、形成することと、第１、第２、及び第３の導電性ブロック上に保護層を形成することと、を更に含む。保護層の形成の後、本方法は、基板の第２の表面区域内でシリコンエッチングを実施して、基板のフィンを形成すること、及び第４の導電性ブロックを形成することであって、各々が基板のフィンのうちの１つの上面及び側面に沿って延在し、かつそこから絶縁される、形成することを含む。シリコンエッチングの実施及び第４の導電性ブロックの形成の後、本方法は、保護層を除去すること、エッチングを実施して、第３の導電性ブロックの各々の中央部分を選択的に除去すること、複数のドレイン領域を形成することであって、各々が基板内、かつ第３の導電性ブロックのうちの１つに隣接して配置される、形成すること、並びに基板のフィンの各々に第２のソース領域及び第２のドレイン領域を形成することを含む。
メモリデバイスを形成する方法は、基板の第１の表面区域上に、かつそれから絶縁して、離間された第１の導電性ブロックの対を形成することであって、離間された第１の導電性ブロックの各対について、第１の導電性ブロックの間の区域が、内部領域を画定し、第１の導電性ブロックの外側の区域が、外部領域を画定する、形成することを含み得る。本方法は、複数のソース領域を形成することであって、各々が基板内、かつ内部領域のうちの１つ内に配置される、形成することと、基板の第１の表面区域上に、並びに基板の第２及び第３の表面区域上に第１の酸化物層を形成することと、基板の第１の表面区域から第１の酸化物層を除去することと、基板の第１の表面区域上に第２の酸化物層を形成することと、基板の第１、第２、及び第３の表面区域上にポリシリコン層を形成することと、基板の第１の面区域上のポリシリコン層の上面を平坦化する（各々がソース領域の１つ上に配置され、かつそれから絶縁されたポリシリコン層の第１のブロック、並びに各々が外部領域のうちの１つ内に、及び第２の酸化物層上に配置されたポリシリコン層の第２のブロックを残す）ことと、第１の導電性ブロック上に、並びにポリシリコン層の第１及び第２のブロック上に保護層を形成することと、を含む。保護層の形成の後、本方法は、基板の第２の表面区域からポリシリコン層及び第１の酸化物層を除去すること、基板の第２の表面区域内でシリコンエッチングを実施して、基板のフィンを形成すること、及び第２の導電性ブロックを形成することであって、各々が基板のフィンのうちの１つの上面及び側面に沿って延在し、かつそこから絶縁される、形成することを含む。シリコンエッチングの実施及び第２の導電性ブロックの形成の後、本方法は、保護層を除去すること、エッチングを実施して、ポリシリコンの第２のブロックの各々の中央部分、並びにポリシリコンの第３のブロックを残す基板の第３の表面区域上のポリシリコン層の選択された部分を選択的に除去すること、複数のドレイン領域を形成することであって、各々が基板内、かつポリシリコンの第２のブロックのうちの１つに隣接して配置される、形成すること、基板のフィンの各々に第２のソース領域及び第２のドレイン領域を形成すること、並びにポリシリコンの第３のブロックに隣接して基板の第３の表面区域内に第３のソース領域及び第３のドレイン領域を形成することと、を含む。
本発明の他の目的及び特徴は、明細書、請求項、添付図面を精読することによって明らかになるであろう。
基板のメモリ区域、ＨＶ区域、及びコア区域の横断面図であり、それらにメモリセル及び論理デバイスを形成する開始ステップを図示する。 基板のメモリ区域、ＨＶ区域、及びコア区域の横断面図であり、それらにメモリセル及び論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域の横断面図であり、それにメモリセルを形成する更なるステップを図示する。 基板のＨＶ区域及びコア区域の横断面図であり、それらに論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域の横断面図であり、それにメモリセルを形成する更なるステップを図示する。 基板のＨＶ区域及びコア区域の横断面図であり、それらに論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域の横断面図であり、それにメモリセルを形成する更なるステップを図示する。 基板のＨＶ区域及びコア区域の横断面図であり、それらに論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域の横断面図であり、それにメモリセルを形成する更なるステップを図示する。 基板のＨＶ区域及びコア区域の横断面図であり、それらに論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域の横断面図であり、それにメモリセルを形成する更なるステップを図示する。 基板のＨＶ区域及びコア区域の横断面図であり、それらに論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域の横断面図であり、それにメモリセルを形成する更なるステップを図示する。 基板のＨＶ区域及びコア区域の横断面図であり、それらに論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域の横断面図であり、それにメモリセルを形成する更なるステップを図示する。 基板のＨＶ区域及びコア区域の横断面図であり、それらに論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域の横断面図であり、それにメモリセルを形成する更なるステップを図示する。 基板のＨＶ区域及びコア区域の横断面図であり、それらに論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域の横断面図であり、それにメモリセルを形成する更なるステップを図示する。 基板のＨＶ区域及びコア区域の横断面図であり、それらに論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域の横断面図であり、それにメモリセルを形成する更なるステップを図示する。 基板のＨＶ区域及びコア区域の横断面図であり、それらに論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域の横断面図であり、それにメモリセルを形成する更なるステップを図示する。 基板のＨＶ区域及びコア区域の横断面図であり、それらに論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域の横断面図であり、それにメモリセルを形成する更なるステップを図示する。 基板のＨＶ区域及びコア区域の横断面図であり、それらに論理デバイスを形成する更なるステップを図示する。 基板のコア区域の横断面図であり、それに論理デバイスを形成する更なるステップを図示する。 基板のコア区域の横断面図であり、それに論理デバイスを形成する更なるステップを図示する。 基板のコア区域の横断面図であり、それに論理デバイスを形成する更なるステップを図示する。 基板のコア区域の横断面図であり、それに論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域及びコア区域の横断面図であり、それらにメモリセル及び論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域及びコア区域の横断面図であり、それらにメモリセル及び論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域及びコア区域の横断面図であり、それらにメモリセル及び論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域、コア区域、及びＨＶ区域の横断面図であり、それらにメモリセル及び論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域、コア区域、及びＨＶ区域の横断面図であり、それらにメモリセル及び論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域、コア区域、及びＨＶ区域の横断面図であり、それらにメモリセル及び論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域及びＨＶ区域の横断面図であり、それらにメモリセル及び論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域及びＨＶ区域の横断面図であり、それらにメモリセル及び論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域の横断面図であり、それにメモリセルを形成する更なるステップを図示する。 基板のメモリ区域、ＨＶ区域、及びコア区域の横断面図であり、それらにメモリセル及び論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域、ＨＶ区域、及びコア区域の横断面図であり、それらにメモリセル及び論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域、ＨＶ区域、及びコア区域の横断面図であり、それらにメモリセル及び論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域、ＨＶ区域、及びコア区域の横断面図であり、それらにメモリセル及び論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域、ＨＶ区域、及びコア区域の横断面図であり、それらにメモリセル及び論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域、ＨＶ区域、及びコア区域の横断面図であり、それらにメモリセル及び論理デバイスを形成する更なるステップを図示する。 基板のメモリ区域、ＨＶ区域、及びコア区域の横断面図であり、それらにメモリセル及び論理デバイスを形成する更なるステップを図示する。
本発明は、シリコン基板上にある全てのＦｉｎＦＥＴ ＣＭＯＳデバイスとの平面基板表面上の不揮発性メモリセルの集積である。このプロセスでは、内蔵メモリセルは、ワードラインポリ平坦化まで作製されて、次いで、窒化物又は窒化物／酸化物複合フィルムで保護される一方で、基板のコア区域内のＦｉｎＦＥＴデバイスは形成される。ＦｉｎＦＥＴ論理デバイスの形成の後、内蔵メモリセルは、ワードライン形成及びセル製造完了のために露出される。
図１に示されるように、プロセスは、半導体基板１０内に酸化物の絶縁領域１２を形成することによって開始する。このプロセス（ＳＴＩトレンチエッチング及び酸化物フィル）は、周知の技術である。ＳＴＩ絶縁は、基板１０のメモリセル区域１４（メモリ区域）内で互いから隣接したメモリセルを絶縁し、互いから基板１０の高電圧区域（複数可）１６（ＨＶ区域）及びコア論理区域（複数可）１８（コア区域）（そこに、それぞれ、高電圧デバイス及びコア論理デバイスが、形成される）を絶縁する。
このプロセスは、二酸化ケイ素（酸化物）の層２０を基板１０上に形成することによって継続する。ポリシリコン（ポリ）の層２２は、酸化物２０上に形成させる。バッファ酸化物層２４は、ポリ２２上に形成される。窒化シリコン（窒化物）２６は、バッファ酸化物２４上に形成される。結果として得られる構造体を図２に示す。パターニングされたフォトレジスト２８は、フォトリソグラフィマスキングプロセスによって構造体上に形成され、そのプロセス中に、フォトレジストの層は、構造体上に形成され、続いて、マスクを使用して、フォトレジストの部分を現像するフォトレジストの選択的露出を行い、続いて、フォトレジストの部分の選択的除去を行う。フォトレジスト２８のブロックは、メモリセル区域内にのみ残る。図３Ａに示されるように、窒化物エッチングは、次いで、窒化物層２６の露出部分を除去するために使用され、メモリ区域１４内のフォトレジスト２８のブロックの下に窒化物２６のブロックを残す。図３Ｂに示されるように、窒化物２６は、ＨＶ／コア区域１６／１８から除去される。
フォトレジスト２８が除去された後、酸化物スペーサ３０は、メモリセル区域１４内の窒化物ブロック２６の側に沿って形成される。スペーサの形成は周知であり、材料の層を形成し、次いで、異方性エッチングを行うことにより、水平面上の材料を除去するが、垂直面（典型的には、丸みのある上面）に沿って材料を残すことを伴う。ポリエッチングは、次いで、ポリ層２２の露出部分を除去するために使用され、窒化物２６のブロックの下のポリブロック２２、及びメモリセル区域１４内のスペーサ３０を残す。メモリセル区域１４内に結果として得られる構造体は、図４Ａに示される。図４Ｂに示されるように、ＨＶ／コア区域１６／１８内で、これらの処理ステップは、結局、バッファ酸化物２４及びポリ層２２を除去することになる。
スペーサ３２は、酸化物堆積及びエッチングによって、好ましくはＨＴＯ酸化物プロセスによって、ポリブロック２２の側に沿って形成される。図５Ａ及び５Ｂに図示されるように、酸化物エッチングは、全ての区域内で酸化物層２０の露出部分を除去する。酸化物堆積は、次いで、基板１０上に酸化物３４（ＨＶ Ｏｘ）の層を形成して、酸化物３０／３２スペーサを広げるために使用される。結果として得られる構造を図６Ａ及び６Ｂに示す。図６Ａに示されるように、メモリ区域１４は、メモリ積層体構造物Ｓ１及びＳ２の対を含み、各積層体は、基板１０上の酸化物２０上のポリブロック２２上にあるバッファ酸化物２４上の窒化物ブロック２６を含む。メモリ積層体の各対について、メモリ積層体Ｓ１とＳ２との間の区域は、本明細書では内部領域３６と称され、メモリ積層体Ｓ１及びＳ２の外側の区域は、外部領域３８と称される。
別のマスキングステップが、今回は、メモリセル区域１４の内部領域３６を除いて構造体をフォトレジスト４０で覆うために実施される。インプラント（ＨＶＩＩ）は、内部領域３６（フォトレジストの除去及び熱アニール後にソース領域４２を形成することになる）内の基板内で実施される。図７Ａ及び７Ｂに示されるように、酸化物エッチングは、次いで、内部領域内で酸化物スペーサ３０及び酸化物層３４を除去するために使用される。トンネル酸化物層４４は、基板１０上、かつ内部領域内のポリブロック２２の露出面に沿って（例えば、ＨＴＯによって）形成される。フォトレジスト４０は、次いで、除去され、図８Ａ及び８Ｂにおいて構造体を残す。
マスキングステップは、メモリセル区域１４の外部領域３８を除いて構造体をフォトレジスト４６で覆うために使用される。外部領域内の基板内への適切なインプラントは、この時に実施され得る。図９Ａ及び９Ｂに示されるように、酸化物エッチングは、次いで、酸化物層３４を除去し、かつ外部領域内の酸化物スペーサ３０／３２を薄くするために使用される。酸化物（ワードライン酸化物）４８の層は、外部領域内の基板上に形成される。酸化物層４８は、１．１〜１．２Ｖ、１．８Ｖ、３．３Ｖ、又は５Ｖのワードライン動作に適切な厚さを有し得る。フォトレジスト４６は、次いで、除去されて、図１０Ａ及び１０Ｂに示される構造体を残す。
ポリシリコン（ポリ）の層５２は、構造体上に堆積される。酸化物（キャップＯｘ）の層５４は、ポリ５２上に形成される。マスキングプロセスは、メモリセル区域１４ではなく、ＨＶ及びコア区域１６／１８内にフォトレジスト５６を形成するために使用される。図１１Ａ及び１１Ｂに示されるように、酸化物エッチングは、次いで、メモリセル区域１４から酸化物層５４を除去するために使用される。フォトレジスト５６が除去された後、図１２Ａ及び１２Ｂに示されるように、ポリシリコンＣＭＰ（化学機械研磨）は、実施されて、メモリセル区域１４内でポリ層５２の上面を平坦化する（ＣＭＰ停止としてＨＶ／コア区域１６／１８内で酸化物層５４を使用して）。酸化物層５４は、ＨＶ／コア区域１６／１８内にポリ層５２を保護する。
酸化物エッチングは、ＨＶ／コア区域１６／１８から酸化物層５４を除去するために実施される。次いで、酸化物層（ブロッキング酸化物）５８は、構造体上に形成される。マスキングステップは、コア区域１８を除いてブロッキング酸化物５８上にフォトレジスト６０を形成するために実施される。図１３Ａ及び１３Ｂに示されるように、酸化物及びポリエッチングは、コア区域１８内で全ての層を除去するために実施される（ＦｉｎＦＥＴデバイスの形成の準備をして）。フォトレジスト６０が除去された後、図１４Ａ及び１４Ｂに示されるように、窒化シリコン（窒化物）の層６２は、構造体上に形成される。
マスキングプロセスは、コア区域１８内でフォトレジスト６４の薄いブロックを形成するために使用される一方で、メモリセル及びＨＶ区域１４／１６の全体を覆う。窒化物エッチングは、コア区域１８のみにおいて窒化物層６２の露出部分を除去するために使用され、図１５に示されるように窒化物６２ａの薄いフィンを残す。フィンパターンは、フォトリソグラフィを使用して形成される一方で、自己整列された二重パターニング（ＳＡＤＰ）又は側壁画像転写（ＳＩＴ）を使用して交互に形成され得る。フォトレジスト６４が除去された後、シリコンエッチングは、次いで、基板１０の露出面をコア区域１８にエッチングする（ハードマスクとして窒化物６２を使用して、窒化物フィン６２ａの間で）ために使用され、シリコン１０ａのフィンを残す。シリコンフィンは、乾式エッチング又は湿式エッチング（例えばＴＭＡＨ（水酸化テトラメチルアンモニウム）など）によって形成され得る。コア区域１８内に結果として得られる構造体は、図１６に示される。
酸化物６６は、構造体上に形成され、シリコンフィン１０ａの間の区域を充填する。好ましくは、ＴＥＯＳ酸化物堆積、続いて、ＣＭＰ停止として窒化物６２を使用するＣＭＰは、酸化物６６を形成するために使用される。湿式又は乾式酸化物エッチングは、シリコンフィン１０ａの頂部よりもずっと下で酸化物６６を埋め込ませるために使用される。酸化物６６は、フィン１０ａの間の絶縁を提供する。図１７に示されるように、抗パンチスルーインプラントは、フィン１０ａと、コア及び非コア区域の間の境界との間で実施される。
窒化物エッチング（例えば、熱リン酸Ｈ3ＰＯ4）は、全ての区域内で窒化物層６２を除去するために使用される。高Ｋ金属ゲート層（ＨＫＭＧ）は、構造体上に形成される。この層は、第１に、高いＫ誘電層（ＨＫ）６８を形成させ（すなわち、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５、又は他の十分な材料などの酸化物より大きい誘電率Ｋを有する）、続いて、金属蒸着によって金属層（ＭＧ）７０を形成させる。高Ｋ誘電体は、好ましくは、原子層堆積（ＡＬＤ）を使用して形成される。高Ｋ誘電体及び金属ゲートは、マスキングステップを使用して、コア区域１８をフォトレジストで覆って、次いで、乾式エッチングを実施することによって、メモリ及びＨＶ区域１４／１６から除去される。コア区域１８内に結果として得られる構造体は、図１８に図示される。
窒化物層７２は、構造体上に形成される（論理ゲート画定のためのハードマスクとして）。アモルファス炭素はまた、ハードマスクとして使用されてもよい。図１９Ａ、１９Ｂ、及び１９Ｃに示されるように、ＤＡＲＣ（誘電体反射防止コーティング）の薄い層は、次いで、窒化物７２上に堆積される（フォトリソグラフィのためのＡＲＣ層として）。
マスキングプロセスは、コア区域１８内で窒化物７２及びＤＡＲＣ７４上にフォトレジストのブロックを形成するために使用される。エッチングは、次いで、コア区域１８内で窒化物７２、ＤＡＲＣ７４、及びＨＫＭＧ層６８／７０の露出部分を除去するために実施され、論理ゲートとして金属７０のブロックを残す。エッチングはまた、メモリセル区域１４（エッチング停止としてブロッキング酸化物５８を使用して）内で、並びにＨＶ区域１６（エッチング停止として酸化物５４を使用する）から、窒化物７２及びＤＡＲＣ７４を除去する。図２０Ａ、２０Ｂ、及び２０Ｃは、フォトレジストの除去の後、結果として得られる構造体を示す。
マスキングステップは、コア区域１８をフォトレジストで覆うために使用され、酸化物エッチングは、メモリ区域１４からブロッキング酸化物５８を除去し、かつＨＶ区域１６から酸化物５４を除去するために使用される。ポリエッチバックは、次いで、メモリセル区域１４及びＨＶ区域１６内でポリ層５２の厚さの高さを低下する（最適化する）ために使用される。フォトレジストは、次いで、除去され、別のマスキングステップは、メモリセル区域１４内の外部領域３８及びＨＶ区域１６内の選択された区域を除いて、構造体をフォトレジスト７６で覆うために使用される。図２１Ａ及び２１Ｂに示されるように、ポリエッチングは、次いで、ポリ層５２の露出部分にエッチングするために使用され、メモリセル区域１４内のワードライン（ＷＬ）ゲート５２及びＨＶ区域１６内の論理ゲート５２を画定する。
フォトレジスト７６の除去の後、マスキングステップは、メモリセル区域１４を除いて構造体をフォトレジストで覆うために使用される。図２２に示されるように、インプラントは、次いで、ＭＬＤＤ接合部７８を形成するために使用される。例えば、ＬＤＤインプラントは、ＬＤＤ（Ｎ−）接合部でワードラインＷＬポリゲート５２の下に部分的に重なるＢＬ（Ｎ＋）接合部を可能にする。アニールは、インプラントの後に実施されて、ＭＬＤＤ接合部を活性化する。酸化物スペーサ８０は、酸化物堆積及びエッチングを使用して形成される。フォトレジストが除去された後、図２３Ａ、２３Ｂ、及び２３Ｃに示されるように、インプラントは実施され、メモリセル区域１４内の（酸化物スペーサ８０に隣接して）ドレイン領域８２、ＨＶ区域１６内のソース及びドレイン領域８４及び８５、並びにコア区域１８内のソース及びドレイン領域８６及び８７を形成する。単一インプラントが、好ましくは、メモリセルドレイン領域及びＨＶ／コアソース／ドレイン領域を形成するために使用されるが、別個のインプラントが、その代わりに使用され得ることに留意されたい。
バックエンド処理は、実施され、構造体上の絶縁８８（例えば、層間絶縁膜ＩＬＤ）、メモリセルドレイン領域８２までＩＬＤ８８を介して延在する電気的接点９０、及びメモリセルの各列について全ての電気的接点を一緒に接続するメタルビット線９２を形成する。任意選択のケイ化物９４は、ドレイン領域８２の表面区域上に形成され得る（ケイ化物は浮遊ゲートとワードラインゲートとの間のトンネル酸化物及び絶縁の質を低下させ得るため、ケイ化物がポリ５２上にあることは好ましくない）。類似した接点（図示せず）は、必要に応じて、ＨＶ／コア区域１６／１８内でソース／ドレイン領域のために形成され得る。結果として得られるメモリセル区域構造体は、図２４Ａに示され、結果として得られるＨＶ区域構造体は、図２４Ｂに示され、結果として得られるコア区域構造体は、図２４Ｃ及び２４Ｄに示される。
図２４Ａに示されるように、メモリセルの対は、メモリセル区域１４内に形成される。各メモリセルは、離間されたソース及びドレイン領域４２及び８２を含み、チャネル領域９６がそれらの間に延在する。浮遊ゲート２２は、その導電率を制御するためのチャネル領域９６の第１の部分上に配置され、かつそれから絶縁され、またソース領域４２の一部上に配置される。ワードライン又は選択ゲート５２ａは、その導電率を制御するためのチャネル領域９６の第２の部分上に配置され、かつそれから絶縁される。消去ゲート５２ｂは、ソース領域４２上に配置され、かつそれから絶縁される。消去ゲート５２ｂは、浮遊ゲート２２に横方向に隣接した第１の部分、並びに浮遊ゲート２２の上及び上方に延在する第２の部分を含む（そのため、消去ゲートが、トンネル酸化物４４を介して浮遊ゲートから消去ゲートまで電子の消去を促進するための浮遊ゲートの上縁を囲む）。
図２４Ｂに示されるように、高電圧論理デバイスは、ＨＶ区域１６内に形成される。各論理デバイスは、ゲート酸化物３４によって基板上に配置され、かつそれから絶縁された導電ゲート５２を含む。ソース及びドレイン領域８４及び８５は、論理ゲート５２の両側の基板１０内に形成され、それらの間にチャネル領域９７を画定する。高電圧論理デバイスは、メモリ区域１４内で選択ゲート５２ａ及び消去ゲート５２ｂのために使用されるのと同じポリ層５２を使用する。
図２４Ｃ及び２４Ｄに示されるように、ＦｉｎＦＥＴ論理デバイスは、コア理論区域１８内に形成される。各論理デバイスは、基板１０のフィン形状部分１０ａの上面及び側面に形成されるソース及びドレイン領域８４及び８６を含み、チャネル領域９８は、その間に延在する。コア論理ゲート７０（金属製）は、フィン形状基板部１０ａのチャネル領域の上面と側面上に、及びそれに沿って配置され、高ｋ誘電層６８によってそこから絶縁される。
上記の開示された作製方法は、多くの利点を有する。第１に、それは、多くのメモリセル設計において共通である浮遊ゲート上への制御ゲートの形成を取り除き、その代わりに、一対の浮遊ゲートの間に形成された自己整列された消去ゲートに依存し、メモリセルの全高を低減させることを補助する。第２に、それは、（基板上のそのような論理デバイスの密度を低減させる必要もなく、チャネル領域及び対応する論理ゲートの効果的表面区域を強化するための）同じ基板のフィン形状表面部分上に形成されるＦｉｎＦＥＴ論理デバイスで、基板の表面の平面部分上に形成されたメモリセルを集積する。第３に、メモリデバイスは、ポリ平坦化を通してメモリセルを作製し、次いで、メモリセル形成を停止する一方で、絶縁のブロッキング層でメモリセル構造体を保護ことによって、ＦｉｎＦＥＴ論理デバイスの形成に悪影響を与えることなく形成される（逆もまた同じ）一方で、ＦｉｎＦＥＴ論理デバイスは、形成され、次いで、絶縁のブロッキング層を除去して、メモリセル形成を完了する。最後に、メモリセル形成を完了する際に、メモリセル選択及び消去ゲートのために使用された同じポリ層が、ＨＶ論理ゲートのためにも使用され、製造を単純化する。
本発明は、本明細書に図示した上記実施形態（複数可）に限定されるものではなく、任意の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書で本発明に言及することは、任意の請求項又は請求項の用語の範囲を限定することを意図されておらず、その代わり、単に、１つ以上の請求項によって網羅され得る１つ以上の特徴に言及するものである。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、全ての方法ステップを、例示した厳密な順序で行う必要はない。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
本明細書で使用される、用語「〜上に（over）」及び「〜の上に（on）」はともに、「直接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「間接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「取り付けられた」は、「直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板上に」要素を形成することは、中間材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。

Claims (13)

  1. メモリデバイスを形成する方法であって、
    基板の第１の表面区域上に、かつ前記基板の第１の表面区域から絶縁して、離間された第１の導電性ブロックの対を形成することであって、前記離間された第１の導電性ブロックの各対について、前記第１の導電性ブロックの間の区域が、内部領域を画定し、前記第１の導電性ブロックの外側の区域が、外部領域を画定する、形成することと、
    複数のソース領域を形成することであって、各々が前記基板内、かつ前記内部領域のうちの１つ内に配置される、形成することと、
    第２の導電性ブロックを形成することであって、各々が前記ソース領域のうちの１つ上に配置され、かつ前記ソース領域のうちの１つから絶縁される、形成することと、
    第３の導電性ブロックを形成することであって、各々が前記外部領域のうちの１つ内に配置され、前記基板上に配置され、かつ前記基板から絶縁される、形成することと、
    前記第１、第２、及び第３の導電性ブロック上に保護層を形成することと、
    前記保護層の形成の後、
    前記基板の第２の表面区域内でシリコンエッチングを実施して、前記基板のフィンを形成することと、
    第４の導電性ブロックを形成することであって、各々が前記基板の前記フィンのうちの１つの上面及び側面に沿って延在し、かつ前記基板の前記フィンのうちの１つの上面及び側面から絶縁される、形成することと、
    前記シリコンエッチングの前記実施及び前記第４の導電性ブロックの前記形成の後、
    前記保護層を除去することと、
    エッチングを実施して、前記第３の導電性ブロックの各々の中央部分を選択的に除去することと、
    複数のドレイン領域を形成することであって、各々が前記基板内、かつ前記第３の導電性ブロックのうちの１つに隣接して配置される、形成することと、
    前記基板の前記フィンの各々に第２のソース領域及び第２のドレイン領域を形成することと、を含む、方法。
  2. 前記基板の前記フィンの各々について、前記第４の導電性ブロックが、前記第２のソース領域と前記第２のドレイン領域との間に配置されている、請求項１に記載の方法。
  3. 前記第２及び第３の導電性ブロックの前記形成が、
    前記基板上に導電性材料の層を形成することと、
    化学機械研磨プロセスを実施して、導電性材料の前記層の上面を平坦化することと、を含む、請求項１に記載の方法。
  4. 前記第４の導電性ブロックが、高Ｋ誘電層によって前記基板の前記フィンの前記上面及び側面から絶縁される、請求項１に記載の方法。
  5. 前記第４の導電性ブロックが、金属材料を含む、請求項４に記載の方法。
  6. 前記第１、第２、及び第３の導電性ブロックが、ポリシリコン材料を含む、請求項５に記載の方法。
  7. 前記基板の第３の表面区域上に、かつ前記基板の第３の表面区域から絶縁して第５の導電性ブロックを形成することと、
    前記基板の前記第３の表面区域の前記第５の導電性ブロックに隣接して第３のソース領域及び第３のドレイン領域を形成することと、を更に含む、請求項１に記載の方法。
  8. 前記第２、第３、及び第５の導電性ブロックの前記形成が、
    前記基板の前記第１の表面区域上に第１の酸化物層を形成することと、
    前記基板の前記第３の表面区域上に第２の酸化物層を形成することと、
    ポリシリコン堆積プロセスを使用して前記第１及び第２の酸化物層上にポリシリコンの層を形成することと、を含み、
    前記第３の導電性ブロックの各々の前記中央部分を選択的に除去するための前記エッチングの前記実施が、前記第２の酸化物層上の前記ポリシリコン層の選択された部分を除去することを更に含み、
    前記第２の酸化物層が、前記第１の酸化物層よりも厚い厚さを有する、請求項７に記載の方法。
  9. メモリデバイスを形成する方法であって、
    基板の第１の表面区域上に、かつ前記基板の第１の表面区域から絶縁して、離間された第１の導電性ブロックの対を形成することであって、前記離間された第１の導電性ブロックの各対について、前記第１の導電性ブロックの間の区域が、内部領域を画定し、前記第１の導電性ブロックの外側の区域が、外部領域を画定する、形成することと、
    複数のソース領域を形成することであって、各々が前記基板内、かつ前記内部領域のうちの１つの内に配置される、形成することと、
    前記基板の前記第１の表面区域上、かつ前記基板の第２及び第３の表面区域上に第１の酸化物層を形成することと、
    前記基板の前記第１の表面区域から前記第１の酸化物層を除去することと、
    前記基板の前記第１の表面区域上に第２の酸化物層を形成することと、
    前記基板の前記第１、第２、及び第３の表面区域上にポリシリコン層を形成することと、
    各々が前記ソース領域のうちの１つ上に配置され、かつ前記ソース領域のうちの１つから絶縁された前記ポリシリコン層の第１のブロック、及び各々が前記外部領域のうちの１つ内、かつ前記第２の酸化物層上に配置された前記ポリシリコン層の第２のブロックを残して、前記基板の前記第１の表面区域上の前記ポリシリコン層の上面を平坦化することと、
    前記第１の導電性ブロック上、かつ前記ポリシリコン層の前記第１及び第２のブロック上に保護層を形成することと、
    前記保護層の形成の後、
    前記基板の前記第２の表面区域から前記ポリシリコン層及び前記第１の酸化物層を除去することと、
    前記基板の第２の表面区域内でシリコンエッチングを実施して、前記基板のフィンを形成することと、
    第２の導電性ブロックを形成することであって、各々が前記基板の前記フィンのうちの１つの上面及び側面に沿って延在し、かつ前記基板の前記フィンのうちの１つの上面及び側面から絶縁される、形成することと、
    前記シリコンエッチングの実施及び第２の導電性ブロックの形成の後、
    前記保護層を除去することと、
    エッチングを実施して、前記ポリシリコンの前記第２のブロックの各々の中央部分、及び前記基板の前記第３の表面区域上の前記ポリシリコン層の選択された部分を選択的に除去して、前記ポリシリコンの第３のブロックを残すことと、
    複数のドレイン領域を形成することであって、各々が前記基板内、かつポリシリコンの前記第２のブロックのうちの１つに隣接して配置される、形成することと、
    前記基板の前記フィンの各々に第２のソース領域及び第２のドレイン領域を形成することと、
    前記基板の前記第３の表面区域内の前記ポリシリコンの前記第３のブロックに隣接して、第３のソース領域及び第３のドレイン領域を形成することと、を含む、方法。
  10. 前記第２の酸化物層が、前記第１の酸化物層の厚さよりも厚い厚さを有する、請求項９に記載の方法。
  11. 前記基板の前記フィンの各々について、前記第２の導電性ブロックが、前記第２のソース領域と前記第２のドレイン領域との間に配置されている、請求項９に記載の方法。
  12. 前記第２の導電性ブロックが、高Ｋ誘電層によって前記基板の前記フィンの前記上面及び側面から絶縁される、請求項９に記載の方法。
  13. 前記第２の導電性ブロックが、金属材料を含む、請求項１２に記載の方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10157770B2 (en) 2016-11-28 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having isolation structures with different thickness and method of forming the same
US10714634B2 (en) * 2017-12-05 2020-07-14 Silicon Storage Technology, Inc. Non-volatile split gate memory cells with integrated high K metal control gates and method of making same
US10727352B2 (en) * 2018-01-26 2020-07-28 International Business Machines Corporation Long-channel fin field effect transistors
US10312247B1 (en) 2018-03-22 2019-06-04 Silicon Storage Technology, Inc. Two transistor FinFET-based split gate non-volatile floating gate flash memory and method of fabrication
US10468428B1 (en) * 2018-04-19 2019-11-05 Silicon Storage Technology, Inc. Split gate non-volatile memory cells and logic devices with FinFET structure, and method of making same
US10790292B2 (en) * 2018-05-14 2020-09-29 Silicon Storage Technology, Inc. Method of making embedded memory device with silicon-on-insulator substrate
US10727240B2 (en) 2018-07-05 2020-07-28 Silicon Store Technology, Inc. Split gate non-volatile memory cells with three-dimensional FinFET structure
US10797142B2 (en) 2018-12-03 2020-10-06 Silicon Storage Technology, Inc. FinFET-based split gate non-volatile flash memory with extended source line FinFET, and method of fabrication
US10937794B2 (en) 2018-12-03 2021-03-02 Silicon Storage Technology, Inc. Split gate non-volatile memory cells with FinFET structure and HKMG memory and logic gates, and method of making same
US10903217B2 (en) * 2019-01-18 2021-01-26 Globalfoundries Singapore Pte. Ltd. Anti-fuse memory cell and a method for forming the anti-fuse memory cell
CN110364531B (zh) 2019-07-29 2021-07-27 上海华虹宏力半导体制造有限公司 存储器及其形成方法
US20210193671A1 (en) * 2019-12-20 2021-06-24 Silicon Storage Technology, Inc. Method Of Forming A Device With Split Gate Non-volatile Memory Cells, HV Devices Having Planar Channel Regions And FINFET Logic Devices
US11018147B1 (en) * 2020-02-04 2021-05-25 Silicon Storage Technology, Inc. Method of forming split gate memory cells with thinned tunnel oxide
US11114451B1 (en) 2020-02-27 2021-09-07 Silicon Storage Technology, Inc. Method of forming a device with FinFET split gate non-volatile memory cells and FinFET logic devices
US11362100B2 (en) * 2020-03-24 2022-06-14 Silicon Storage Technology, Inc. FinFET split gate non-volatile memory cells with enhanced floating gate to floating gate capacitive coupling
WO2022060402A1 (en) * 2020-09-21 2022-03-24 Silicon Storage Technology, Inc. Method of forming a device with planar split gate non-volatile memory cells, high voltage devices and finfet logic devices
CN114256251A (zh) 2020-09-21 2022-03-29 硅存储技术股份有限公司 形成具有存储器单元、高压器件和逻辑器件的设备的方法
CN114446972A (zh) 2020-10-30 2022-05-06 硅存储技术股份有限公司 具有鳍式场效应晶体管结构的分裂栅非易失性存储器单元、hv和逻辑器件及其制造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW468273B (en) * 1997-04-10 2001-12-11 Hitachi Ltd Semiconductor integrated circuit device and method for manufacturing the same
KR100275746B1 (ko) * 1998-10-26 2000-12-15 윤종용 적층 게이트 측벽 및 활성 영역의 손상을 방지할 수 있는 비휘발성 메모리 장치의 제조 방법
KR100506460B1 (ko) * 2003-10-31 2005-08-05 주식회사 하이닉스반도체 반도체소자의 트랜지스터 및 그 형성방법
US7315056B2 (en) 2004-06-07 2008-01-01 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with program/erase and select gates
US20060154421A1 (en) * 2005-01-12 2006-07-13 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device having notched gate MOSFET
EP1932171B1 (en) * 2005-09-28 2011-11-16 Nxp B.V. Finfet-based non-volatile memory device
US7425740B2 (en) 2005-10-07 2008-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for a 1T-RAM bit cell and macro
US7512017B2 (en) 2005-12-21 2009-03-31 Intel Corporation Integration of planar and tri-gate devices on the same substrate
US7754560B2 (en) 2006-01-10 2010-07-13 Freescale Semiconductor, Inc. Integrated circuit using FinFETs and having a static random access memory (SRAM)
JP4490927B2 (ja) * 2006-01-24 2010-06-30 株式会社東芝 半導体装置
JP4459257B2 (ja) * 2007-06-27 2010-04-28 株式会社東芝 半導体装置
US8461640B2 (en) 2009-09-08 2013-06-11 Silicon Storage Technology, Inc. FIN-FET non-volatile memory cell, and an array and method of manufacturing
JP5613506B2 (ja) * 2009-10-28 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置
WO2011055660A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8883592B2 (en) * 2011-08-05 2014-11-11 Silicon Storage Technology, Inc. Non-volatile memory cell having a high K dielectric and metal gate
JP5816560B2 (ja) * 2012-01-10 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2013183133A (ja) * 2012-03-05 2013-09-12 Toshiba Corp 半導体装置の製造方法
KR101912582B1 (ko) * 2012-04-25 2018-12-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
JP5989538B2 (ja) * 2012-12-25 2016-09-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9484261B2 (en) 2013-07-05 2016-11-01 Silicon Storage Technology, Inc. Formation of self-aligned source for split-gate non-volatile memory cell
JP2015118975A (ja) * 2013-12-17 2015-06-25 シナプティクス・ディスプレイ・デバイス合同会社 半導体装置の製造方法
JP6449082B2 (ja) * 2014-08-18 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置
US9276005B1 (en) 2014-12-04 2016-03-01 Silicon Storage Technology, Inc. Non-volatile memory array with concurrently formed low and high voltage logic devices
US9589976B2 (en) * 2015-04-16 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method to reduce polysilicon loss from flash memory devices during replacement gate (RPG) process in integrated circuits
EP3371829B1 (en) * 2015-11-03 2020-11-25 Silicon Storage Technology, Inc. Integration of split gate non-volatile flash memory with finfet logic

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