KR101923874B1 - 메모리 어레이 및 로직 디바이스들을 형성하는 방법 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 97
- 238000000034 method Methods 0.000 title claims abstract description 48
- 238000003491 array Methods 0.000 title description 2
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 238000005530 etching Methods 0.000 claims abstract description 8
- 150000004767 nitrides Chemical class 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 239000002131 composite material Substances 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 93
- 229920002120 photoresistant polymer Polymers 0.000 description 21
- 239000012212 insulator Substances 0.000 description 10
- 230000000873 masking effect Effects 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
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- H01L27/11524—
-
- H01L27/11531—
-
- H01L27/11536—
-
- H01L27/11539—
-
- H01L27/11541—
-
- H01L27/11543—
-
- H01L27/11556—
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
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Abstract
메모리, 코어, 및 HV 디바이스 영역들을 갖는 기판 상에 메모리 디바이스를 형성하는 방법이 개시된다. 본 방법은, 3개의 영역들 모두에 전도성 층들의 쌍을 형성하는 단계, (코어 및 HV 디바이스 영역들을 보호하기 위해) 3개의 영역들 모두 내의 전도성 층들 위에 절연 층을 형성하는 단계, 및 이어서, 메모리 영역 내의 절연 층 및 전도성 층들의 쌍을 에칭하여 메모리 스택들을 형성하는 단계를 포함한다. 본 방법은, (메모리 영역을 보호하기 위해) 메모리 스택들 위에 절연 층을 형성하는 단계, 코어 및 HV 디바이스 영역들에서 전도성 층들의 쌍을 제거하는 단계, 및 코어 및 HV 디바이스 영역들에서 기판 위에 배치되면서 그로부터 절연되는 전도성 게이트들을 형성하는 단계를 추가로 포함한다.
Description
관련 출원
본 출원은 2015년 10월 12일자로 출원되고 본 명세서에 참고로 포함되는 미국 가출원 제62/240,389호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 플래시 메모리 디바이스들, 및 보다 구체적으로, 코어 및 고전압 로직 디바이스들과 동일한 칩 상에 임베드되는 플래시 메모리의 어레이에 관한 것이다.
분리형 게이트 비휘발성 메모리 디바이스들은 본 기술 분야에 잘 알려져 있다. 예를 들어, 미국 특허 제7,927,994호는 분리형 게이트 비휘발성 메모리 셀을 개시한다. 현재, 저전압 로직 디바이스들(코어 디바이스들) 및 보다 높은 고전압 로직 디바이스들(HV 디바이스들)과 같은 다른 로직 디바이스들과 동일한 칩 상에 비휘발성 플래시 메모리 셀들을 형성하는 것이 알려져 있다. 메모리 셀 게이트들, 및/또는 하이-K 금속 재료(HKMG - 금속 층 밑의 하이-K 유전체 층)의 로직 디바이스들의 게이트들을 제조하는 것이 또한 알려져 있다. 그러나, 별개의 마스킹 및 프로세싱 단계들이 전형적으로 이용되어, 메모리 셀들, 코어 디바이스들, 및 HV 디바이스들을 별개로 형성하며, 기판의 하나의 영역에 디바이스들을 형성하기 위한 공정 단계들은 기판의 다른 영역들에 형성되는 디바이스들에게 악영향을 끼칠 수 있다.
본 발명은 로직 디바이스들과 동일한 칩 상에 분리형 게이트 비휘발성 메모리 디바이스를 형성하여 플래시 메모리 디바이스와 로직/HV 디바이스 사이에서 호환가능하고 상호 영향을 최소화하기 위한 기법이다.
전술된 문제점들 및 필요성들은 메모리 디바이스를 형성하는 방법에 의해 다루어지는데, 본 방법은, 메모리 어레이 영역, 코어 디바이스 영역, 및 HV 디바이스 영역을 갖는 반도체 기판을 제공하는 단계; 메모리 어레이 영역, 코어 디바이스 영역, 및 HV 디바이스 영역에서 기판 위에 있으면서 그로부터 절연되는 제1 전도성 층을 형성하는 단계; 메모리 어레이 영역, 코어 디바이스 영역, 및 HV 디바이스 영역에서 제1 전도성 층 위에 있으면서 그로부터 절연되는 제2 전도성 층을 형성하는 단계; 메모리 어레이 영역, 코어 디바이스 영역, 및 HV 디바이스 영역에서 제2 전도성 층 위에 제1 절연 층을 형성하는 단계; 메모리 어레이 영역에서 제1 절연 층, 및 제1 전도성 층 및 제2 전도성 층의 부분들을 에칭하여 스택들의 쌍들을 형성하는 단계 - 스택들 각각은 제1 전도성 층의 블록 위에 있으면서 그로부터 절연되는 제2 전도성 층의 블록을 포함함 -; 기판에 소스 영역들을 형성하는 단계 - 소스 영역들 각각은 스택들의 쌍들 중 하나의 쌍의 스택들 사이에 배치됨 -; 메모리 어레이 영역, 코어 디바이스 영역, 및 HV 디바이스 영역에서 제3 전도성 층을 형성하는 단계; 코어 디바이스 영역 및 HV 디바이스 영역으로부터 제3 전도성 층을 제거하는 단계; 메모리 어레이 영역에서는 제3 전도성 층 위에 그리고 코어 디바이스 영역 및 HV 디바이스 영역에서는 제1 절연 층 위에 제2 절연 층을 형성하는 단계; 코어 디바이스 영역 및 HV 디바이스 영역으로부터 제1 및 제2 절연 층들, 및 제1 및 제2 전도성 층들을 제거하는 단계; 코어 디바이스 영역 및 HV 디바이스 영역에서 기판 위에 배치되면서 그로부터 절연되는 전도성 게이트들을 형성하는 단계; 메모리 어레이 영역에서 제2 절연 층을 제거하는 단계; 제3 전도성 층의 부분들을 제거하여, 스택들의 쌍들에 인접하면서 그들로부터 절연되는 제3 전도성 층의 블록들을 형성하는 단계; 메모리 어레이 영역에서 제3 전도성 층의 블록들에 인접한 기판에 드레인 영역들을 형성하는 단계; 및 코어 디바이스 영역 및 HV 디바이스 영역에서 전도성 게이트들에 인접한 기판에 제2 소스 영역들 및 제2 드레인 영역들을 형성하는 단계를 포함한다.
메모리 디바이스를 형성하는 방법은, 메모리 어레이 영역, 코어 디바이스 영역, 및 HV 디바이스 영역을 갖는 반도체 기판을 제공하는 단계; 메모리 어레이 영역, 코어 디바이스 영역, 및 HV 디바이스 영역에서 기판 위에 있으면서 그로부터 절연되는 제1 전도성 층을 형성하는 단계; 메모리 어레이 영역, 코어 디바이스 영역, 및 HV 디바이스 영역에서 제1 전도성 층 위에 있으면서 그로부터 절연되는 제2 전도성 층을 형성하는 단계; 메모리 어레이 영역, 코어 디바이스 영역, 및 HV 디바이스 영역에서 제2 전도성 층 위에 제1 절연 층을 형성하는 단계; 메모리 어레이 영역에서 제1 절연 층, 및 제1 전도성 층 및 제2 전도성 층의 부분들을 에칭하여 스택들의 쌍들을 형성하는 단계 - 스택들 각각은 제1 전도성 층의 블록 위에 있으면서 그로부터 절연되는 제2 전도성 층의 블록을 포함함 -; 기판에 소스 영역들을 형성하는 단계 - 소스 영역들 각각은 스택들의 쌍들 중 하나의 쌍의 스택들 사이에 배치됨 -; 메모리 어레이 영역, 코어 디바이스 영역, 및 HV 디바이스 영역에서 제3 전도성 층을 형성하는 단계; 코어 디바이스 영역 및 HV 디바이스 영역으로부터 제3 전도성 층을 제거하는 단계; 메모리 어레이 영역에서는 제3 전도성 층 위에 그리고 코어 디바이스 영역 및 HV 디바이스 영역에서는 제1 절연 층 위에 제2 절연 층을 형성하는 단계; 코어 디바이스 영역 및 HV 디바이스 영역으로부터 제1 및 제2 절연 층들, 및 제1 및 제2 전도성 층들을 제거하는 단계; 코어 디바이스 영역 및 HV 디바이스 영역에서 기판 위에 배치되면서 그로부터 절연되는 제4 전도성 층을 형성하는 단계; 메모리 어레이 영역에서 제2 절연 층을 제거하는 단계; 제3 전도성 층의 부분들을 제거하여, 스택들의 쌍들에 인접하면서 그들로부터 절연되는 제3 전도성 층의 블록들을 형성하는 단계; 제4 전도성 층의 부분들을 제거하여, 코어 디바이스 영역 및 HV 디바이스 영역에서 기판 위에 배치되면서 그로부터 절연되는 전도성 게이트들을 형성하는 단계; 메모리 어레이 영역에서 제3 전도성 층의 블록들에 인접한 기판에 드레인 영역들을 형성하는 단계; 및 코어 디바이스 영역 및 HV 디바이스 영역에서 전도성 게이트들에 인접한 기판에 제2 소스 영역들 및 제2 드레인 영역들을 형성하는 단계를 포함한다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1은 기판의 메모리 어레이 영역, 코어 디바이스 영역, 및 HV 디바이스 영역의 측단면도이다.
도 2a 내지 도 14a는 (워드 라인(WL) 방향에서의) 기판의 메모리 어레이 영역 부분의 측단면도들로서, 메모리 셀들을 형성하는 단계들을 도시한다.
도 2b 내지 도 14b는 (비트 라인(BL) 방향에서의) 기판의 메모리 어레이 영역 부분의 측단면도들로서, 메모리 셀들을 형성하는 단계들을 도시한다.
도 2c 내지 도 14c는 기판의 코어 디바이스 영역 부분의 단면도들로서, 코어 디바이스들을 형성하는 단계들을 도시한다.
도 2d 내지 도 14d는 기판의 HV 디바이스 영역 부분의 단면도들로서, HV 디바이스들을 형성하는 단계들을 도시한다.
도 15a 내지 도 17a는 (워드 라인(WL) 방향에서의) 기판의 메모리 어레이 영역 부분의 측단면도들로서, 메모리 셀들을 형성하는 단계들의 대안의 실시예를 도시한다.
도 15b 내지 도 17b는 (비트 라인(BL) 방향에서의) 기판의 메모리 어레이 영역 부분의 측단면도들로서, 메모리 셀들을 형성하는 단계들의 대안의 실시예를 도시한다.
도 15c 내지 도 17c는 기판의 코어 디바이스 영역 부분의 단면도들로서, 코어 디바이스들을 형성하는 단계들의 대안의 실시예를 도시한다.
도 15d 내지 도 17d는 기판의 HV 디바이스 영역 부분의 단면도들로서, HV 디바이스들을 형성하는 단계들의 대안의 실시예를 도시한다.
도 2a 내지 도 14a는 (워드 라인(WL) 방향에서의) 기판의 메모리 어레이 영역 부분의 측단면도들로서, 메모리 셀들을 형성하는 단계들을 도시한다.
도 2b 내지 도 14b는 (비트 라인(BL) 방향에서의) 기판의 메모리 어레이 영역 부분의 측단면도들로서, 메모리 셀들을 형성하는 단계들을 도시한다.
도 2c 내지 도 14c는 기판의 코어 디바이스 영역 부분의 단면도들로서, 코어 디바이스들을 형성하는 단계들을 도시한다.
도 2d 내지 도 14d는 기판의 HV 디바이스 영역 부분의 단면도들로서, HV 디바이스들을 형성하는 단계들을 도시한다.
도 15a 내지 도 17a는 (워드 라인(WL) 방향에서의) 기판의 메모리 어레이 영역 부분의 측단면도들로서, 메모리 셀들을 형성하는 단계들의 대안의 실시예를 도시한다.
도 15b 내지 도 17b는 (비트 라인(BL) 방향에서의) 기판의 메모리 어레이 영역 부분의 측단면도들로서, 메모리 셀들을 형성하는 단계들의 대안의 실시예를 도시한다.
도 15c 내지 도 17c는 기판의 코어 디바이스 영역 부분의 단면도들로서, 코어 디바이스들을 형성하는 단계들의 대안의 실시예를 도시한다.
도 15d 내지 도 17d는 기판의 HV 디바이스 영역 부분의 단면도들로서, HV 디바이스들을 형성하는 단계들의 대안의 실시예를 도시한다.
본 발명은 동일한 칩 상에 메모리 어레이, 코어 및 HV 디바이스들을 동시에 형성함에 있어서의 개선된 공정이다. 그 공정에서 메모리 디바이스를 형성하는 데 사용되는 재료 층들 중 일부를 기판의 코어 및 HV 디바이스 부분들에 형성하고 더 길게 유지시킴으로써, 그리고 코어 및 HV 디바이스들의 형성 동안에 메모리 어레이를 절연재로 커버함으로써, 메모리 어레이 형성 프로세싱이 보다 낮은 마스크 카운트로 코어 및 HV 디바이스들을 형성하는 것과 더 호환성이 좋다는 것이 발견되었다. 현재, 메모리 및 로직 디바이스들이 크기 면에서 축소되고 있고, 공정들이 보다 복잡해지고 있음에 따라, 열적 예산을 최소화하고, 서로에 대한 영향을 감소시키고 유사한 토폴로지들을 획득하는 것이 임베디드 공정에서 중요해지고 있다. 본 발명은 보다 양호한 호환성을 갖는 이들 공정들 및 결과들을 제공할 수 있다.
그 공정은 반도체 기판(10)(예컨대, p 타입 기판)에 분리 영역들(12)(즉, STI)을 형성함으로써 시작된다. 분리 영역들(12)은, 도 1에 도시된 바와 같이, 기판을 하기의 3개의 영역들로 분할한다: 메모리 셀들이 형성될 메모리 어레이 영역(14), 코어 로직 디바이스들이 형성될 코어 디바이스 영역(16), 및 HV 디바이스 로직 디바이스들이 형성될 HV 디바이스 영역(18). 도 1에서의 STI 분리는 본 기술 분야에 주지되어 있으며, 추가로 기술되지 않는다.
메모리 셀들을 형성하는 공정은 도 2a 내지 도 14a(워드 라인(WL) 방향에서의 기판(10a)의 메모리 어레이 영역(14) 부분의 단면도들을 포함함), 및 도 2b 내지 도 14b(WL 방향에 직교하는 비트 라인(BL) 방향에서의 기판(10a)의 메모리 어레이 영역(14) 부분의 단면도들을 포함함)에 도시되어 있다. 코어 디바이스들을 형성하는 공정은 도 2c 내지 도 14c(기판(10b)의 코어 디바이스 영역(16) 부분의 단면도들을 포함함)에 도시되어 있다. HV 디바이스들을 형성하는 공정은 도 2d 내지 도 14d(기판(10c)의 HV 디바이스 영역(18) 부분의 단면도들을 포함함)에 도시되어 있다.
산화물 층(20)이 기판 표면 상에 형성된다. 질화물 층(22)이 산화물 층(20) 상에 형성된다. 산화물 층(24)과 같은 하드 마스크 절연체(HM)가 질화물 층(22) 상에 형성된다. 이들 3개의 층들은, 도 2a 내지 도 2d에 도시된 바와 같이, 3개의 기판 영역들(10a, 10b, 10c) 모두에서 형성된다. 포토리소그래피 마스킹 단계가 수행되어, 기판(10)의 소정 영역들 위에 포토레지스트를 선택적으로 형성하게 하고, 이방성 산화물, 질화물, 및 실리콘 에칭들을 이용하여, 노출된 부분들을 에칭함으로써, 산화물(24), 질화물(22), 및 산화물(20)을 통해 실리콘 기판(10) 내로 연장되는 트렌치들(26)을 형성하게 한다. 이들 트렌치들(26)은 3개의 기판 영역들(10a 내지 10c) 모두에서 형성된다. 생성된 구조물들이 도 3a 내지 도 3d에 도시되어 있다.
산화물의 라이너 층(28)이 트렌치들(26)의 실리콘 벽들을 따라서 형성된다. 산화물이 구조물 위에 형성되고, 그 뒤에 산화물 화학-기계적 연마 에칭(CMP)이 이어지는데, 이는 트렌치들(26)을 STI 산화물 절연재(30)로 충전한다. 질화물 및 산화물 에칭들이 이용되어, 산화물 층들(24, 20) 및 질화물 층(22)을 제거한다. 산화물 층(32)(FG 산화물)이 STI 산화물 스택들(30) 사이의 노출된 실리콘 표면 상에 형성된다. 폴리실리콘 층(34)(FG 폴리)이 구조물 위에 증착되고, 그 뒤에 폴리 주입, 또는 (연마 정지부로서 STI 산화물(30)을 사용하는) 인-시튜 도핑된(in-situ doped) 폴리, 주입 어닐링, 및 폴리 CMP가 이어진다. STI 산화물(30) 및 FG 폴리(34)는, 또한, 자가-정렬 STI 공정을 이용하여 형성될 수 있는데, 여기서 FG 폴리는 STI 에칭 동안에 정의되고, 종래의 리소그래피가 이용되어 FG 폴리를 정의한다. 생성된 구조물이 도 4a 내지 도 4d에 도시되어 있다.
이어서, 게이트 절연체(36)가 구조물 위에 형성된다. 바람직하게는, 절연체(36)는 산화물, 질화물, 산화물 서브층들(ONO)을 갖는 복합 절연체이다. 폴리실리콘(CG 폴리) 층(38)이 구조물 위에 증착된다. 바람직하게는, 주입 및 어닐링 처리되거나, 또는 인-시튜 도핑된 폴리가 이용될 수 있다. 산화물, 질화물, 또는 양측 모두의 복합물과 같은 하드 마스크 절연체(HM)(40)가 CG 폴리 위에 형성된다. 버퍼 산화물이 선택적으로 추가될 수 있다. 이러한 단계를 거쳐서, 산화물 층(32), 폴리 층(34), ONO 층(36), 폴리 층(38), HM 절연체 층(40)이 3개의 기판 영역들(10a 내지 10c) 모두에서 형성되었다. 이어서, 포토리소그래피 마스킹 단계가 이용되어, 메모리 어레이 영역(14)의 부분들, 및 모든 코어 및 HV 디바이스 영역들(16/18)을 포토레지스트로 선택적으로 커버한다. 이어서, 일련의 산화물, 질화물, 및 폴리 에칭들이 이용되어, 메모리 어레이 영역(14)에서 버퍼 산화물(사용되는 경우)의 노출된 부분들, HM 절연체(40), 폴리(38), ONO(36), 및 폴리(34)의 상단 부분들을 제거한다. 이러한 에칭은 메모리 어레이 영역(14)에서 메모리 스택 구조물들 S1 및 S2의 쌍들 - 이들은 궁극적으로는 메모리 셀들의 쌍들을 형성할 것임 -, 및 추가적인 구조물(41) - 제어 게이트 및 소스 라인 스트래핑에 사용될 수 있음 - 을 남긴다. (포토레지스트 제거 후의) 생성된 구조물이 도 5a 내지 도 5d에 도시되어 있다. 스택 층들(40/38/36/34)이 코어 및 HV 디바이스 영역들(16/18)에 남아 있음에 주목한다.
산화물 증착이 수행되어, 메모리 어레이 영역(14)의 메모리 스택들 S1 및 S2에서의 CG 폴리(38)의 노출된 측벽들 상에 산화물(42)을 형성하게 한다. 질화물 증착 및 에칭이 수행되어, 메모리 어레이 영역(14)의 메모리 스택들 S1 및 S2의 측면들을 따라서 질화물 스페이서들(44)을 형성하게 한다. 산화물 증착 및 에칭이 수행되어, 메모리 어레이 영역(14)의 메모리 스택들 S1 및 S2 상에서 질화물 스페이서들(44)을 따라서 산화물 스페이서들(46)을 형성하게 한다. 대안으로, 산화물 또는 질화물 스페이서만이 사용될 수 있거나, 또는 복합 산화물/질화물 스페이서가 사용될 수 있다. 포토리소그래피 마스킹 단계가 수행되어, 메모리 스택들 S1 및 S2의 내부 영역(즉, 스택들 사이의 영역, 본 명세서에서 "내부 스택 영역"으로 지칭됨)을 커버하게 한다. 산화물 에칭이 수행되어, 메모리 스택들 S1 및 S2의 외부 측면들 상의 산화물 스페이서들(46)(즉, 스택들 S1 및 S2의 쌍 각각의 외부 부분들 상의 영역들, 본 명세서에서 "외부 스택 영역들"로 지칭됨)을 제거하게 한다. (포토레지스트 제거 후의) 생성된 구조물이 도 6a 내지 도 6d에 도시되어 있다. 이들 단계들은 셀 소거 동작 시에 소거를 용이하게 하도록 플로팅 게이트 팁을 형성하기 위한 것이다. 그들은 선택적이고, 스킵될 수 있다. 대안으로, 플로팅 게이트 팁은 소거 게이트 및 워드 라인과 대면하고 있는 양측 에지들 모두 상에(즉, 내부 스택 영역 및 외부 스택 영역 양측 모두 상에) 형성될 수 있다.
이방성 폴리 에칭이 수행되어, 메모리 어레이 영역(14) 내의 내부 및 외부 스택 영역들 양측 모두에서 FG 폴리 층(34)의 노출된 부분들을 제거하여, 제어 게이트 폴리 블록들(38) 아래에 폴리 블록들(34)을 남기는데, 이들은 각각 메모리 디바이스들의 플로팅 게이트들 및 제어 게이트들이 될 것이다. 이어서, 산화물 스페이서들(48)이 외부 스택 영역들에 형성되고, 산화물 스페이서들(46)이 (예컨대, 고온 화학 기상 산화물 증착 - HTO -, 및 산화물 에칭에 의해) 내부 스택 영역들에서 증대된다. 생성된 구조물이 도 7a 및 도 7b에 도시되어 있다(코어 및 HV 영역들은 도 7c 및 도 7d에 도시된 바와 같이 변경되지 않은 상태로 남겨진다).
마스킹 단계가 수행되어, 메모리 어레이 영역(14)의 외부 스택 영역들 상에 그리고 코어 및 HV 영역들(16/18) 상에 포토레지스트(50)를 형성하게 한다(메모리 어레이 영역(14)의 내부 스택 영역들이 노출된 상태로 남겨지게 한다). 이어서, 주입 단계가 수행되어, 도 8a 내지 도 8d에 도시된 바와 같이, 내부 스택 영역들 밑의 노출된 기판에 소스 영역들(52)을 형성하게 하는데, 이때 포토레지스트(50)는 나머지 구조물을 보호한다. 이어서, 습식 산화물 에칭이 이용되어, 내부 스택 영역들 내의 산화물 스페이서들(46)을 제거하게 한다. 포토레지스트(50)가 제거된 후, 터널 산화물 증착이 이용되어, 구조물 상에 산화물 층(54)을 형성하게 한다. 마스킹 단계가 수행되어, 외부 스택 영역들을 제외한 구조물 상에 포토레지스트(56)를 형성하게 한다. 이어서, 산화물 에칭이 수행되어, 외부 스택 영역들 내의 노출된 산화물(54)를 제거하게 한다. 생성된 구조물이 도 9a 내지 도 9d에 도시되어 있다.
이어서, 포토레지스트(56)가 제거된다. 이어서, 산화 단계가 수행되어, 외부 스택 영역들에서는 기판 표면 상에 WL 산화물(58)을 그리고 내부 스택 영역들에서는 기판 표면 상에 소스 산화물(60)을 형성하게 한다. 폴리실리콘 층(WL 폴리)(62)이 구조물 위에 증착된다. HM 층을 에칭 정지부로서 사용하는 폴리 CMP 에칭이 수행되고, 추가 폴리 에칭이 이용되어, 필요하다면 WL 폴리(62)의 상단 아래로 에칭하여, 코어 및 HV 디바이스 영역들(16/18)로부터 폴리 층을 제거하고 메모리 어레이 영역(14)의 내부 및 외부 스택 영역들에서 WL 폴리(62)만을 남긴다. 버퍼 절연 층(64)이, 도 10a 내지 도 10d에 도시된 바와 같이, 구조물 위에 증착된다. 이러한 층(64)은 코어 및 HV 프로세싱 단계들 동안에 메모리 어레이를 보호하도록 형성된다. 층(64)은 산화물 또는 질화물 단독일 수 있거나, 또는 그러한 절연 필름들의 조합일 수 있다. 이러한 지점에 이르기까지, 코어 및 HV 디바이스 영역들(16/18) 내의 HM 층(40)(및 하부의 CG 폴리(38), ONO 층(36) 등)은 그들 영역들을 전술한 메모리 셀 프로세싱 단계들로부터 보호했다. 버퍼 층(64)은, 이제, 하기의 초기 로직 디바이스 프로세싱 단계들로부터 메모리 어레이 영역(14)을 보호할 것이다.
포토리소그래피 공정이 이용되어, 메모리 어레이 영역(14)을 포토레지스트로 커버하지만 코어 및 HV 디바이스 영역들(16/18)을 노출된 상태로 남긴다. 이어서, 일련의 질화물, 산화물, 및 폴리 에칭들이 수행되어, 코어 및 HV 디바이스 영역들(16/18)로부터 모든 질화물, 산화물, 및 폴리 층들을 제거하여, 나기판 표면(bare substrate surface) 및 STI 절연 영역들(30)을 남긴다. 포토레지스트 제거 후, 일련의 마스킹 단계들 및 주입 단계들이 수행되어, 코어 디바이스 영역(16)에서는 기판(10)에 P-웰들(66) 및 N-웰들(68)을, 그리고 HV 디바이스 영역(18)에서는 기판(10)에 HP-웰들(70) 및 HN-웰들(72)을 형성한다. 이어서, 산화 단계가 이용되어, 코어 및 HV 디바이스 영역들(16/18)에서 노출된 실리콘 기판 표면 상에 HV 산화물 층(74)을 형성한다. 생성된 구조물이 도 11a 내지 도 11d에 도시되어 있다.
포토리소그래피 공정이 이용되어, HV 디바이스 영역(18) 및 메모리 어레이 영역(14)을 포토레지스트로 커버하지만 코어 디바이스 영역(16)을 노출된 상태로 남긴다. 산화물 에칭이 이용되어, 코어 디바이스 영역(16)으로부터 HV 산화물 층(74)을 제거하게 한다. 포토레지스트 제거 후, 코어 게이트 산화가 이용되어, 코어 디바이스 영역(16)에서 기판 상에 산화물 층(76)을 형성하게 한다. 이는 코어 디바이스 영역(16)에서보다 HV 디바이스 영역(18)에서 더 두꺼운 산화물 층을 기판 상에 생성한다. 이어서, 폴리 층이 구조물 위에 형성된다. 포토리소그래피 공정이 이용되어, 코어 디바이스 및 HV 디바이스 영역들(16/18)의 선택 영역들에 포토레지스트를 형성한다(메모리 어레이 영역(14)은 노출된 상태로 남겨진다). 폴리 에칭이 이어져서, 코어 및 HV 디바이스 영역들(16/18)에 폴리 블록들(78)을 남긴다. (포토레지스트 제거 후의) 생성된 구조물이 도 12a 내지 도 12d에 도시되어 있다.
산화물 에칭이 이용되어, 메모리 어레이 영역(14) 내의 산화물 층(64)을 제거하게 한다. 코어 및 HV 디바이스 영역들(16/18)은 이러한 단계 동안에 포토레지스트로 마스킹될 수 있다. 이어서 포토리소그래피 마스킹 단계가 수행되어, 메모리 어레이 영역(14)의 외부 스택 영역들의 선택 부분들을 제외하고서, 구조물을 포토레지스트로 커버하게 한다. 이어서, 폴리 에칭이 이용되어, 폴리실리콘(62)의 노출된 부분들을 제거하여, (외부 스택 영역들에서는) 각각의 스택 S1 및 S2에 인접한 WL 폴리 블록들(62a)을, 그리고 (내부 스택 영역들에서는) 각각의 스택 S1과 S2 사이의 폴리 블록들(62b)을 남긴다. 이어서, 마스크 및 주입 공정이 수행되어, 폴리 블록들(62a)에 인접한 메모리 어레이 영역(14)에 드레인 영역들(80)을, 그리고 폴리 블록들(78)에 인접한 코어 및 HV 영역들(16/18)에 소스/드레인 영역들(82/84)을 형성한다. (포토레지스트 제거 후의) 생성된 구조물이 도 13a 내지 도 13d에 도시되어 있다.
이어서, 포스트 엔드(post end) 프로세싱이 수행되는데, 이는 노출된 폴리실리콘 및 기판 표면들 상에 측면 절연 스페이서들(86) 및 실리사이드(88)를 형성하는 것, 구조물들 위에 보호용 절연 층(90)을 형성하는 것, 구조물들을 절연재(92)로 커버하는 것, 절연재(92)를 통과하는 홀들 또는 트렌치들을 형성하여 메모리 셀 드레인 영역들뿐 아니라 로직 디바이스들의 소스, 드레인, 및 게이트들을 노출시키는 것, 및 홀들 또는 트렌치들을 전도성 재료(즉, 임의의 적절한 금속)로 충전하여 수직 연장 콘택트들(94) 및 수평 연장 콘택트 라인들(96)을 형성하는 것을 포함한다. 최종 구조물들이 도 14a 내지 도 14d에 도시되어 있다.
메모리 어레이 영역(14)에서, 메모리 셀들의 쌍들이 형성되는데, 각각의 메모리 셀은 플로팅 게이트(34), 워드 라인 게이트(62a), 제어 게이트(38), 소거 게이트(62b), 소스(52), 및 드레인(80)을 포함하고, 이때 소스(52)와 드레인(80) 사이에는 채널 영역(98)이 연장되며, 여기서 채널 영역(98)의 제1 부분은 플로팅 게이트(34)에 의해 제어되고, 채널 영역(98)의 제2 부분은 워드 라인 게이트(62a)에 의해 제어된다. 코어 및 HV 디바이스 영역들(16/18)에서, 로직 디바이스들 각각은 게이트(78), 소스(82), 및 드레인(84)을 포함한다. HV 디바이스 영역(18) 내의 로직 디바이스들은 코어 디바이스 영역(16) 내의 것에 비해 게이트(78) 밑의 보다 두꺼운 산화물 층(74), 및 보다 깊은 소스/드레인 접합부들(82/84) 때문에 보다 높은 전압에서 동작할 수 있다.
도 15 내지 도 17은 도 11a 내지 도 11d의 구조물들로 시작하는 대안의 실시예를 도시한다. 코어 및 HV 디바이스 영역들(16/18)에서의 폴리 층의 형성 이후, 그러나 게이트들(78)을 형성하기 위한 그의 선택적 제거 이전에, 도 15a 내지 도 15d에 도시된 바와 같이, 코어 및 HV 디바이스 영역들(16/18)은 포토레지스트(100)로 커버되어, 메모리 어레이 영역(14)을 노출된 상태로 남긴다. 이어서, 산화물 에칭이 수행되어, 메모리 어레이 영역(14)으로부터 산화물(64)을 제거하게 한다. 포토레지스트(100)가 제거된 후, 다른 마스킹 단계가 수행되어, 메모리 어레이 영역(14) 내의 스택 쌍들 사이에 있는 영역들을 제외한 구조물들을 포토레지스트로 커버하게 한다. 이어서, 폴리 에칭이 이용되어, (포토레지스트 제거 이후의) 도 16a 내지 도 16d에 도시된 바와 같이, 메모리 어레이 영역 내의 스택 쌍들 사이에 있는 폴리 층의 부분들을 제거하여 WL 게이트들(62a)을 생성하게 한다. 이어서, 도 17a 내지 도 17d에 도시된 바와 같이, 로직 폴리 마스크 단계가 수행되어, 코어 및 HV 디바이스 영역들(16/18)의 소정 부분들을 제외한 구조물들을 커버하게 하는데, 여기서, 폴리 에칭이 이어서 수행되어, 코어 및 HV 디바이스 영역들(16/18)에 게이트들(78)을 형성하게 한다. 이어서, (코어 및 HV 디바이스 영역들의 소스/드레인 영역들 및 메모리 어레이 영역에서의 드레인 영역들을 형성하기 위한) 주입 및 (전기적 콘택트들을 형성하기 위한) 포스트 엔드 프로세싱이 전술된 바와 같이 수행된다. 이러한 대안의 공정은 노출을 최소화시키며, 로직 게이트 및 WL 게이트 형성을 스왑핑함으로써 WL 게이트 형성 공정 동안에 로직 게이트들을 보호한다. 이러한 대안의 공정은, 또한, 로직 디바이스 프로세싱이 로직 게이트들 및 하부 절연재의 일부 또는 모두로서 SiGe를 포함하도록 그리고/또는 HKMG 재료들(즉, 금속 아래의 하이-K 절연 재료)을 포함하도록 추가로 수정된다면 유익하다.
본 발명은 전술되고 본 명세서에 도시된 실시예(들)로 제한되지 않는다는 것을 이해해야 한다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 하나 이상의 최종적 청구항들에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 예를 들어, 로직 게이트 절연 층들(74/76)은 어느 하나 또는 양측 모두가 하이-K 재료 HK(즉, HfO2, ZrO2, TiO2, Ta2O5, 또는 다른 적절한 재료들 등과 같은 산화물의 것보다 더 큰 유전 상수 K를 가짐)로 형성될 수 있다. 폴리실리콘 층들 및 요소들 중 임의의 것(예컨대, 로직 게이트들(78), 워드 라인 게이트들(62a), 소거 게이트들(62b) 등)이 폴리실리콘 대신에 금속 MG와 같은 임의의 적절한 전도성 재료들로 형성될 수 있다. 또한, 모든 방법 단계들이 예시되거나 청구되는 정확한 순서로 수행될 필요가 있는 것이 아니라, 오히려, 본 명세서에 기술되는 바와 같은, 메모리 셀들 및 로직 디바이스들의 적절한 형성을 허용하는 임의의 순서로 수행될 필요가 있다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 성립한다.
본 명세서에 사용되는 바와 같이, "~ 위에" 및 "~ 상에"라는 용어들 양쪽 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 실장되는"이라는 용어는 "~에 직접적으로 실장되는"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 실장되는"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 커플링되는"이라는 용어는 "~에 전기적으로 직접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중간의 재료들 또는 요소들도 없음)과 "~에 전기적으로 간접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 중간의 재료들 또는 요소들이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두고 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.
Claims (20)
- 메모리 디바이스를 형성하는 방법으로서,
메모리 어레이 영역, 코어 디바이스 영역, 및 HV 디바이스 영역을 갖는 반도체 기판을 제공하는 단계;
상기 메모리 어레이 영역, 상기 코어 디바이스 영역, 및 상기 HV 디바이스 영역에서 상기 기판 위에 배치되고 그로부터 절연되는 제1 전도성 층을 형성하는 단계;
상기 메모리 어레이 영역, 상기 코어 디바이스 영역, 및 상기 HV 디바이스 영역에서 상기 제1 전도성 층 위에 배치되고 그로부터 절연되는 제2 전도성 층을 형성하는 단계;
상기 메모리 어레이 영역, 상기 코어 디바이스 영역, 및 상기 HV 디바이스 영역에서 상기 제2 전도성 층 위에 배치되는 제1 절연 층을 형성하는 단계;
상기 메모리 어레이 영역에서 상기 제1 절연 층, 및 상기 제1 전도성 층 및 상기 제2 전도성 층의 부분들을 관통하여 에칭하여 스택들의 쌍들을 형성하는 단계 - 상기 스택들 각각은 상기 제1 전도성 층의 블록 위에 배치되고 그로부터 절연되는 상기 제2 전도성 층의 블록을 포함함 -;
상기 기판에 소스 영역들을 형성하는 단계 - 상기 소스 영역들 각각은 상기 스택들의 쌍들 중 하나의 쌍의 스택들 사이에 배치됨 -;
상기 메모리 어레이 영역, 상기 코어 디바이스 영역, 및 상기 HV 디바이스 영역에서 제3 전도성 층을 형성하는 단계;
상기 코어 디바이스 영역 및 상기 HV 디바이스 영역으로부터 상기 제3 전도성 층을 제거하는 단계;
상기 메모리 어레이 영역에서는 상기 제3 전도성 층 위에 그리고 상기 코어 디바이스 영역 및 상기 HV 디바이스 영역에서는 상기 제1 절연 층 위에 배치되는 제2 절연 층을 형성하는 단계;
상기 코어 디바이스 영역 및 상기 HV 디바이스 영역으로부터 상기 제1 및 제2 절연 층들, 및 상기 제1 및 제2 전도성 층들을 제거하는 단계;
상기 코어 디바이스 영역 및 상기 HV 디바이스 영역에서 상기 기판 위에 배치되면서 그로부터 절연되는 전도성 게이트들을 형성하는 단계;
상기 메모리 어레이 영역에서 상기 제2 절연 층을 제거하는 단계;
상기 제3 전도성 층의 부분들을 제거하여, 상기 스택들의 쌍들에 인접하면서 그들로부터 절연되는 상기 제3 전도성 층의 블록들을 형성하는 단계;
상기 메모리 어레이 영역에서 상기 제3 전도성 층의 블록들에 인접한 상기 기판에 드레인 영역들을 형성하는 단계; 및
상기 코어 디바이스 영역 및 상기 HV 디바이스 영역에서 상기 전도성 게이트들에 인접한 상기 기판에 제2 소스 영역들 및 제2 드레인 영역들을 형성하는 단계를 포함하는, 메모리 디바이스를 형성하는 방법. - 청구항 1에 있어서,
상기 제1 절연 층은 산화물, 질화물, 또는 산화물과 질화물의 복합물(composite)인, 메모리 디바이스를 형성하는 방법. - 청구항 1에 있어서,
상기 제2 절연 층은 산화물, 질화물, 또는 산화물과 질화물의 복합물인, 메모리 디바이스를 형성하는 방법. - 청구항 1에 있어서,
상기 제1, 제2, 및 제3 전도성 층들은 폴리실리콘인, 메모리 디바이스를 형성하는 방법. - 청구항 1에 있어서,
상기 전도성 게이트들은 폴리실리콘인, 메모리 디바이스를 형성하는 방법. - 청구항 1에 있어서,
상기 전도성 게이트들은 금속인, 메모리 디바이스를 형성하는 방법. - 청구항 6에 있어서,
상기 전도성 게이트들은 하이-K 재료에 의해 상기 기판으로부터 절연되는, 메모리 디바이스를 형성하는 방법. - 청구항 1에 있어서,
상기 코어 디바이스 영역 및 상기 HV 디바이스 영역으로부터 상기 제3 전도성 층을 제거하는 단계는,
상기 메모리 어레이 영역으로부터 상기 제3 전도성 층의 상단 부분을 제거하여, 상기 스택들의 쌍들 중 하나의 쌍의 스택들 사이에 각각 배치되는 상기 제3 전도성 층의 복수의 블록들을 생성하는 단계를 추가로 포함하는, 메모리 디바이스를 형성하는 방법. - 청구항 1에 있어서,
상기 HV 디바이스 영역에서의 상기 전도성 게이트들과 상기 기판 사이의 절연재는 상기 코어 디바이스 영역에서의 상기 전도성 게이트들과 상기 기판 사이의 절연재보다 더 두꺼운, 메모리 디바이스를 형성하는 방법. - 청구항 1에 있어서,
상기 전도성 게이트들을 형성하는 단계는,
상기 코어 디바이스 영역 및 상기 HV 디바이스 영역에서 상기 기판 바로 위에 제3 절연 층을 형성하는 단계;
상기 코어 디바이스 영역에서 상기 제3 절연 층을 제거하는 단계;
상기 코어 디바이스 영역에서 상기 기판 바로 위에 제4 절연 층을 형성하는 단계; 및
상기 HV 디바이스 영역에서는 상기 제3 절연 층 바로 위에 그리고 상기 코어 디바이스 영역에서는 상기 제4 절연 층 바로 위에 상기 전도성 게이트들을 형성하는 단계를 추가로 포함하고,
상기 제3 절연 층은 상기 제4 절연 층보다 더 두꺼운, 메모리 디바이스를 형성하는 방법. - 메모리 디바이스를 형성하는 방법으로서,
메모리 어레이 영역, 코어 디바이스 영역, 및 HV 디바이스 영역을 갖는 반도체 기판을 제공하는 단계;
상기 메모리 어레이 영역, 상기 코어 디바이스 영역, 및 상기 HV 디바이스 영역에서 상기 기판 위에 배치되고 그로부터 절연되는 제1 전도성 층을 형성하는 단계;
상기 메모리 어레이 영역, 상기 코어 디바이스 영역, 및 상기 HV 디바이스 영역에서 상기 제1 전도성 층 위에 배치되고 그로부터 절연되는 제2 전도성 층을 형성하는 단계;
상기 메모리 어레이 영역, 상기 코어 디바이스 영역, 및 상기 HV 디바이스 영역에서 상기 제2 전도성 층 위에 배치되는 제1 절연 층을 형성하는 단계;
상기 메모리 어레이 영역에서 상기 제1 절연 층, 및 상기 제1 전도성 층 및 상기 제2 전도성 층의 부분들을 관통하여 에칭하여 스택들의 쌍들을 형성하는 단계 - 상기 스택들 각각은 상기 제1 전도성 층의 블록 위에 배치되고 그로부터 절연되는 상기 제2 전도성 층의 블록을 포함함 -;
상기 기판에 소스 영역들을 형성하는 단계 - 상기 소스 영역들 각각은 상기 스택들의 쌍들 중 하나의 쌍의 스택들 사이에 배치됨 -;
상기 메모리 어레이 영역, 상기 코어 디바이스 영역, 및 상기 HV 디바이스 영역에서 제3 전도성 층을 형성하는 단계;
상기 코어 디바이스 영역 및 상기 HV 디바이스 영역으로부터 상기 제3 전도성 층을 제거하는 단계;
상기 메모리 어레이 영역에서는 상기 제3 전도성 층 위에 그리고 상기 코어 디바이스 영역 및 상기 HV 디바이스 영역에서는 상기 제1 절연 층 위에 제2 절연 층을 형성하는 단계;
상기 코어 디바이스 영역 및 상기 HV 디바이스 영역으로부터 상기 제1 및 제2 절연 층들, 및 상기 제1 및 제2 전도성 층들을 제거하는 단계;
상기 코어 디바이스 영역 및 상기 HV 디바이스 영역에서 상기 기판 위에 배치되면서 그로부터 절연되는 제4 전도성 층을 형성하는 단계;
상기 메모리 어레이 영역에서 상기 제2 절연 층을 제거하는 단계;
상기 제3 전도성 층의 부분들을 제거하여, 상기 스택들의 쌍들에 인접하면서 그들로부터 절연되는 상기 제3 전도성 층의 블록들을 형성하는 단계;
상기 제4 전도성 층의 부분들을 제거하여, 상기 코어 디바이스 영역 및 상기 HV 디바이스 영역에서 상기 기판 위에 배치되면서 그로부터 절연되는 전도성 게이트들을 형성하는 단계;
상기 메모리 어레이 영역에서 상기 제3 전도성 층의 블록들에 인접한 상기 기판에 드레인 영역들을 형성하는 단계; 및
상기 코어 디바이스 영역 및 상기 HV 디바이스 영역에서 상기 전도성 게이트들에 인접한 상기 기판에 제2 소스 영역들 및 제2 드레인 영역들을 형성하는 단계를 포함하는, 메모리 디바이스를 형성하는 방법. - 청구항 11에 있어서,
상기 제1 절연 층은 산화물, 질화물, 또는 산화물과 질화물의 복합물인, 방법. - 청구항 11에 있어서,
상기 제2 절연 층은 산화물, 질화물, 또는 산화물과 질화물의 복합물인, 메모리 디바이스를 형성하는 방법. - 청구항 11에 있어서,
상기 제1, 제2, 및 제3 전도성 층들은 폴리실리콘인, 메모리 디바이스를 형성하는 방법. - 청구항 11에 있어서,
상기 제4 전도성 층은 폴리실리콘인, 메모리 디바이스를 형성하는 방법. - 청구항 11에 있어서,
상기 제4 전도성 층은 금속인, 메모리 디바이스를 형성하는 방법. - 청구항 16에 있어서,
상기 제4 전도성 층은 하이-K 재료에 의해 상기 기판으로부터 절연되는, 메모리 디바이스를 형성하는 방법. - 청구항 11에 있어서,
상기 코어 디바이스 영역 및 상기 HV 디바이스 영역으로부터 상기 제3 전도성 층을 제거하는 단계는,
상기 메모리 어레이 영역으로부터 상기 제3 전도성 층의 상단 부분을 제거하여, 상기 스택들의 쌍들 중 하나의 쌍의 스택들 사이에 각각 배치되는 상기 제3 전도성 층의 복수의 블록들을 생성하는 단계를 추가로 포함하는, 메모리 디바이스를 형성하는 방법. - 청구항 11에 있어서,
상기 HV 디바이스 영역에서의 상기 전도성 게이트들과 상기 기판 사이의 절연재는 상기 코어 디바이스 영역에서의 상기 전도성 게이트들과 상기 기판 사이의 절연재보다 더 두꺼운, 메모리 디바이스를 형성하는 방법. - 청구항 11에 있어서,
상기 전도성 게이트들을 형성하는 단계는,
상기 코어 디바이스 영역 및 상기 HV 디바이스 영역에서 상기 기판 바로 위에 제3 절연 층을 형성하는 단계;
상기 코어 디바이스 영역에서 상기 제3 절연 층을 제거하는 단계;
상기 코어 디바이스 영역에서 상기 기판 바로 위에 제4 절연 층을 형성하는 단계; 및
상기 HV 디바이스 영역에서는 상기 제3 절연 층 바로 위에 그리고 상기 코어 디바이스 영역에서는 상기 제4 절연 층 바로 위에 상기 제4 전도성 층을 형성하는 단계를 추가로 포함하고,
상기 제3 절연 층은 상기 제4 절연 층보다 더 두꺼운, 메모리 디바이스를 형성하는 방법.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201562240389P | 2015-10-12 | 2015-10-12 | |
| US62/240,389 | 2015-10-12 | ||
| US15/264,457 | 2016-09-13 | ||
| US15/264,457 US9673208B2 (en) | 2015-10-12 | 2016-09-13 | Method of forming memory array and logic devices |
| PCT/US2016/052517 WO2017065938A1 (en) | 2015-10-12 | 2016-09-19 | Method of forming memory array and logic devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180055913A KR20180055913A (ko) | 2018-05-25 |
| KR101923874B1 true KR101923874B1 (ko) | 2018-11-29 |
Family
ID=58498896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020187013345A KR101923874B1 (ko) | 2015-10-12 | 2016-09-19 | 메모리 어레이 및 로직 디바이스들을 형성하는 방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US9673208B2 (ko) |
| EP (1) | EP3363039B1 (ko) |
| JP (1) | JP6513291B2 (ko) |
| KR (1) | KR101923874B1 (ko) |
| CN (1) | CN108140554B (ko) |
| TW (1) | TWI613796B (ko) |
| WO (1) | WO2017065938A1 (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107305892B (zh) * | 2016-04-20 | 2020-10-02 | 硅存储技术公司 | 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法 |
| WO2017200709A1 (en) * | 2016-05-18 | 2017-11-23 | Silicon Storage Technology, Inc. | Method of making split gate non-volatile flash memory cell |
| CN107425003B (zh) | 2016-05-18 | 2020-07-14 | 硅存储技术公司 | 制造分裂栅非易失性闪存单元的方法 |
| US10608090B2 (en) * | 2017-10-04 | 2020-03-31 | Silicon Storage Technology, Inc. | Method of manufacturing a split-gate flash memory cell with erase gate |
| US10714634B2 (en) * | 2017-12-05 | 2020-07-14 | Silicon Storage Technology, Inc. | Non-volatile split gate memory cells with integrated high K metal control gates and method of making same |
| US10877673B2 (en) | 2017-12-15 | 2020-12-29 | Microchip Technology Incorporated | Transparently attached flash memory security |
| US10424589B2 (en) * | 2018-02-13 | 2019-09-24 | Microchip Technology Incorporated | Floating gate spacer for controlling a source region formation in a memory cell |
| US10790292B2 (en) * | 2018-05-14 | 2020-09-29 | Silicon Storage Technology, Inc. | Method of making embedded memory device with silicon-on-insulator substrate |
| US10998325B2 (en) * | 2018-12-03 | 2021-05-04 | Silicon Storage Technology, Inc. | Memory cell with floating gate, coupling gate and erase gate, and method of making same |
| TW202301647A (zh) * | 2021-06-21 | 2023-01-01 | 聯華電子股份有限公司 | 可複寫記憶體陣列及其形成方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030139010A1 (en) | 2002-01-24 | 2003-07-24 | Wang Chih Hsin | Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region, and the array of memory cells formed thereby |
| KR100594325B1 (ko) | 2005-02-24 | 2006-06-30 | 삼성전자주식회사 | 노치 게이트 구조의 트랜지스터를 구비하는 반도체 소자의제조 방법 |
| US20140126299A1 (en) | 2012-11-07 | 2014-05-08 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US20140374814A1 (en) | 2013-06-21 | 2014-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded Memory and Methods of Forming the Same |
| JP2015032825A (ja) | 2013-07-31 | 2015-02-16 | フリースケール セミコンダクター インコーポレイテッド | ゲートファースト方法を使用した不揮発性メモリ（ＮＶＭ）ならびに高ｋおよび金属ゲートの一体化 |
| JP2015037191A (ja) | 2013-08-16 | 2015-02-23 | フリースケール セミコンダクター インコーポレイテッド | 不揮発性メモリセル、高電圧トランジスタ、ならびに高ｋ金属ゲートトランジスタの一体化 |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242848A (en) | 1990-01-22 | 1993-09-07 | Silicon Storage Technology, Inc. | Self-aligned method of making a split gate single transistor non-volatile electrically alterable semiconductor memory device |
| US6204159B1 (en) | 1999-07-09 | 2001-03-20 | Advanced Micro Devices, Inc. | Method of forming select gate to improve reliability and performance for NAND type flash memory devices |
| JP2003168749A (ja) * | 2001-12-03 | 2003-06-13 | Hitachi Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| US6747310B2 (en) | 2002-10-07 | 2004-06-08 | Actrans System Inc. | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication |
| KR100575333B1 (ko) * | 2003-12-15 | 2006-05-02 | 에스티마이크로일렉트로닉스 엔.브이. | 플래쉬 메모리소자의 제조방법 |
| JP4705771B2 (ja) * | 2004-08-30 | 2011-06-22 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US7419879B2 (en) * | 2005-01-12 | 2008-09-02 | Samsung Electronics Co., Ltd. | Transistor having gate dielectric layer of partial thickness difference and method of fabricating the same |
| US7294548B2 (en) | 2005-02-22 | 2007-11-13 | United Microelectronics Corp. | Semiconductor device and fabricating method thereof |
| US8927370B2 (en) | 2006-07-24 | 2015-01-06 | Macronix International Co., Ltd. | Method for fabricating memory |
| US8138524B2 (en) | 2006-11-01 | 2012-03-20 | Silicon Storage Technology, Inc. | Self-aligned method of forming a semiconductor memory array of floating memory cells with source side erase, and a memory array made thereby |
| US20090039410A1 (en) * | 2007-08-06 | 2009-02-12 | Xian Liu | Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing |
| US7749855B2 (en) * | 2007-08-14 | 2010-07-06 | Spansion Llc | Capacitor structure used for flash memory |
| JP5503843B2 (ja) | 2007-12-27 | 2014-05-28 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| US8008702B2 (en) | 2008-02-20 | 2011-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-transistor non-volatile memory element |
| US8933492B2 (en) * | 2008-04-04 | 2015-01-13 | Sidense Corp. | Low VT antifuse device |
| US8101477B1 (en) | 2010-09-28 | 2012-01-24 | Infineon Technologies Ag | Method for making semiconductor device |
| US8652907B2 (en) * | 2011-03-24 | 2014-02-18 | Spansion Llc | Integrating transistors with different poly-silicon heights on the same die |
| US8883592B2 (en) | 2011-08-05 | 2014-11-11 | Silicon Storage Technology, Inc. | Non-volatile memory cell having a high K dielectric and metal gate |
| US8951864B2 (en) | 2012-02-13 | 2015-02-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Split-gate device and method of fabricating the same |
| KR20130104270A (ko) * | 2012-03-13 | 2013-09-25 | 삼성전자주식회사 | 스플릿 게이트형 비휘발성 메모리 장치 및 스플릿 게이트형 비휘발성 메모리 장치가 임베디드된 반도체 장치 |
| CN103545186B (zh) * | 2012-07-13 | 2016-05-25 | 中芯国际集成电路制造(上海)有限公司 | 一种制造金属栅半导体器件的方法 |
| US9129854B2 (en) | 2012-10-04 | 2015-09-08 | Sandisk Technologies Inc. | Full metal gate replacement process for NAND flash memory |
| KR102008738B1 (ko) * | 2013-03-15 | 2019-08-08 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| JP2015130438A (ja) * | 2014-01-08 | 2015-07-16 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| US9343537B2 (en) * | 2014-02-10 | 2016-05-17 | Globalfoundries Singapore Pte. Ltd. | Split gate embedded memory technology and manufacturing method thereof |
| US20150263040A1 (en) * | 2014-03-17 | 2015-09-17 | Silicon Storage Technology, Inc. | Embedded Memory Device With Silicon-On-Insulator Substrate, And Method Of Making Same |
| US9379121B1 (en) | 2015-01-05 | 2016-06-28 | Silicon Storage Technology, Inc. | Split gate non-volatile flash memory cell having metal gates and method of making same |
| US9276006B1 (en) | 2015-01-05 | 2016-03-01 | Silicon Storage Technology, Inc. | Split gate non-volatile flash memory cell having metal-enhanced gates and method of making same |
-
2016
- 2016-09-13 US US15/264,457 patent/US9673208B2/en active Active
- 2016-09-19 JP JP2018519036A patent/JP6513291B2/ja active Active
- 2016-09-19 EP EP16855920.1A patent/EP3363039B1/en active Active
- 2016-09-19 WO PCT/US2016/052517 patent/WO2017065938A1/en active Application Filing
- 2016-09-19 CN CN201680059728.9A patent/CN108140554B/zh active Active
- 2016-09-19 KR KR1020187013345A patent/KR101923874B1/ko active IP Right Grant
- 2016-10-06 TW TW105132379A patent/TWI613796B/zh active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030139010A1 (en) | 2002-01-24 | 2003-07-24 | Wang Chih Hsin | Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region, and the array of memory cells formed thereby |
| KR100594325B1 (ko) | 2005-02-24 | 2006-06-30 | 삼성전자주식회사 | 노치 게이트 구조의 트랜지스터를 구비하는 반도체 소자의제조 방법 |
| US20140126299A1 (en) | 2012-11-07 | 2014-05-08 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US20140374814A1 (en) | 2013-06-21 | 2014-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded Memory and Methods of Forming the Same |
| JP2015032825A (ja) | 2013-07-31 | 2015-02-16 | フリースケール セミコンダクター インコーポレイテッド | ゲートファースト方法を使用した不揮発性メモリ（ＮＶＭ）ならびに高ｋおよび金属ゲートの一体化 |
| JP2015037191A (ja) | 2013-08-16 | 2015-02-23 | フリースケール セミコンダクター インコーポレイテッド | 不揮発性メモリセル、高電圧トランジスタ、ならびに高ｋ金属ゲートトランジスタの一体化 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP3363039A1 (en) | 2018-08-22 |
| KR20180055913A (ko) | 2018-05-25 |
| WO2017065938A1 (en) | 2017-04-20 |
| EP3363039A4 (en) | 2019-10-23 |
| JP6513291B2 (ja) | 2019-05-15 |
| EP3363039B1 (en) | 2020-12-23 |
| US9673208B2 (en) | 2017-06-06 |
| TW201724372A (zh) | 2017-07-01 |
| CN108140554A (zh) | 2018-06-08 |
| TWI613796B (zh) | 2018-02-01 |
| JP2018534775A (ja) | 2018-11-22 |
| CN108140554B (zh) | 2019-06-18 |
| US20170103991A1 (en) | 2017-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
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| E701 | Decision to grant or registration of patent right |