JP6513291B2 - メモリアレイ及び論理デバイスを形成する方法 - Google Patents
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Description
本出願は、参照により本明細書に組み込まれる、2015年10月12日出願の米国仮出願第62/240,389号の利益を主張するものである。
Claims (20)
- メモリデバイスを形成する方法であって、
メモリアレイエリア、コアデバイスエリア、及びHVデバイスエリアを有する半導体基板を提供することと、
前記メモリアレイ、コアデバイス、及びHVデバイスエリアにおいて、前記基板の上方に、かつ前記基板から絶縁されている、第1の導電層を形成することと、
前記メモリアレイ、コアデバイス、及びHVデバイスエリアにおいて、前記第1の導電層の上方に、かつ前記第1の導電層から絶縁されている、第2の導電層を形成することと、
前記メモリアレイ、コアデバイス、及びHVデバイスエリアにおいて、前記第2の導電層の上方に、第1の絶縁層を形成することと、
前記メモリアレイエリアにおいて、前記第1の絶縁層並びに前記第1及び第2の導電層の部分を通してエッチングして、スタックの対を形成することであって、前記スタックの各々が、前記第1の導電層のブロックの上方に、かつ前記第1の導電層のブロックから絶縁されている、前記第2の導電層のブロックを含む、エッチングすることと、
前記基板においてソース領域を形成することであって、前記ソース領域の各々が、前記スタックの対のうちの1つの前記スタックの間に配置される、形成することと、
前記メモリアレイ、コアデバイス、及びHVデバイスエリアにおいて、第3の導電層を形成することと、
前記コアデバイス及びHVデバイスエリアから前記第3の導電層を除去することと、
前記メモリアレイにおいて、前記第1の絶縁層及び前記第3の導電層の上方に、かつ前記コアデバイス及びHVデバイスエリアにおいて、前記第1の絶縁層の上方に、第2の絶縁層を形成することと、
前記第1及び第2の絶縁層、並びに前記第1及び第2の導電層を、前記コアデバイス及びHVデバイスエリアから除去することと、
前記コアデバイス及びHVデバイスエリアにおいて、前記基板の上方に配置され、かつ前記基板から絶縁されている、導電ゲートを形成することと、
前記メモリアレイエリアにおいて、前記第2の絶縁層を除去することと、
前記第3の導電層の部分を除去して、前記スタックの対に隣接し、かつ前記スタックの対から絶縁されている、前記第3の導電層のブロックを形成することと、
前記メモリアレイエリアにおいて、前記第3の導電層の前記ブロックに隣接する前記基板において、ドレイン領域を形成することと、
前記コアデバイス及びHVデバイスエリアにおいて、前記導電ゲートに隣接する前記基板において、第2のソース及び第2のドレイン領域を形成することと、を含む、方法。 - 前記第1の絶縁層が、酸化物、窒化物、又は酸化物と窒化物との複合物である、請求項1に記載の方法。
- 前記第2の絶縁層が、酸化物、窒化物、又は酸化物と窒化物との複合物である、請求項1に記載の方法。
- 前記第1の導電層、第2の導電層、及び第3の導電層が、ポリシリコンである、請求項1に記載の方法。
- 前記導電ゲートが、ポリシリコンである、請求項1に記載の方法。
- 前記導電ゲートが、金属である、請求項1に記載の方法。
- 前記導電ゲートが、高K材料によって前記基板から絶縁されている、請求項6に記載の方法。
- 前記コアデバイス及びHVデバイスエリアから前記第3の導電層を除去することが、
前記メモリアレイエリアから前記第3の導電層の頂点部分を除去して、前記スタックの対のうちの1つの前記スタックの間に各々配置された前記第3の導電層の複数のブロックをもたらすことを更に含む、請求項1に記載の方法。 - 前記HVデバイスエリアにおける前記導電ゲートと前記基板との間の絶縁が、前記コアデバイスエリアにおける前記導電ゲートと前記基板との間の絶縁よりも厚い、請求項1に記載の方法。
- 前記導電ゲートを形成することが、
前記コアデバイス及びHVデバイスエリアにおいて、前記基板の上に直接第3の絶縁層を形成することと、
前記コアデバイスエリアにおいて、前記第3の絶縁層を除去することと、
前記コアデバイスエリアにおいて、前記基板の上に直接第4の絶縁層を形成することと、
前記HVデバイスエリアにおいて、前記第3の絶縁層の上に直接、かつ前記コアデバイスエリアにおいて、前記第4の絶縁層の上に直接、前記導電ゲートを形成することと、を更に含み、
前記第3の絶縁層が、前記第4の絶縁層よりも厚い、請求項1に記載の方法。 - メモリデバイスを形成する方法であって、
メモリアレイエリア、コアデバイスエリア、及びHVデバイスエリアを有する半導体基板を提供することと、
前記メモリアレイ、コアデバイス、及びHVデバイスエリアにおいて、前記基板の上方に、かつ前記基板から絶縁されている、第1の導電層を形成することと、
前記メモリアレイ、コアデバイス、及びHVデバイスエリアにおいて、前記第1の導電層の上方に、かつ前記第1の導電層から絶縁されている、第2の導電層を形成することと、
前記メモリアレイ、コアデバイス、及びHVデバイスエリアにおいて、前記第2の導電層の上方に、第1の絶縁層を形成することと、
前記メモリアレイエリアにおいて、前記第1の絶縁層並びに前記第1及び第2の導電層の部分を通してエッチングして、スタックの対を形成することであって、前記スタックの各々が、前記第1の導電層のブロックの上方に、かつ前記第1の導電層のブロックから絶縁されている、前記第2の導電層のブロックを含む、エッチングすることと、
前記基板においてソース領域を形成することであって、前記ソース領域の各々が、前記スタックの対のうちの1つの前記スタックの間に配置される、形成することと、
前記メモリアレイ、コアデバイス、及びHVデバイスエリアにおいて、第3の導電層を形成することと、
前記コアデバイス及びHVデバイスエリアから前記第3の導電層を除去することと、
前記メモリアレイにおいて、前記第1の絶縁層及び前記第3の導電層の上方に、かつ前記コアデバイス及びHVデバイスエリアにおいて、前記第1の絶縁層の上方に、第2の絶縁層を形成することと、
前記第1及び第2の絶縁層、並びに前記第1及び第2の導電層を、前記コアデバイス及びHVデバイスエリアから除去することと、
前記コアデバイス及びHVデバイスエリアにおいて、前記基板の上方に配置され、かつ前記基板から絶縁されている、第4の導電層を形成することと、
前記メモリアレイエリアにおいて、前記第2の絶縁層を除去することと、
前記第3の導電層の部分を除去して、前記スタックの対に隣接し、かつ前記スタックの対から絶縁されている、前記第3の導電層のブロックを形成することと、
前記第4の導電層の部分を除去して、前記コアデバイス及びHVデバイスエリアにおいて、前記基板の上方に配置され、かつ前記基板から絶縁されている、導電ゲートを形成することと、
前記メモリアレイエリアにおいて、前記第3の導電層の前記ブロックに隣接する前記基板において、ドレイン領域を形成することと、
前記コアデバイス及びHVデバイスエリアにおいて、前記導電ゲートに隣接する前記基板において、第2のソース及び第2のドレイン領域を形成することと、を含む、方法。 - 前記第1の絶縁層が、酸化物、窒化物、又は酸化物と窒化物との複合物である、請求項11に記載の方法。
- 前記第2の絶縁層が、酸化物、窒化物、又は酸化物と窒化物との複合物である、請求項11に記載の方法。
- 前記第1の導電層、第2の導電層、及び第3の導電層が、ポリシリコンである、請求項11に記載の方法。
- 前記第4の導電層が、ポリシリコンである、請求項11に記載の方法。
- 前記第4の導電層が、金属である、請求項11に記載の方法。
- 前記第4の導電層が、高K材料によって前記基板から絶縁される、請求項16に記載の方法。
- 前記コアデバイス及びHVデバイスエリアから前記第3の導電層を除去することが、
前記メモリアレイエリアから前記第3の導電層の頂点部分を除去して、前記スタックの対のうちの1つの前記スタックの間に各々配置された前記第3の導電層の複数のブロックをもたらすことを更に含む、請求項11に記載の方法。 - 前記HVデバイスエリアにおける前記導電ゲートと前記基板との間の絶縁が、前記コアデバイスエリアにおける前記導電ゲートと前記基板との間の絶縁よりも厚い、請求項11に記載の方法。
- 前記導電ゲートを形成することが、
前記コアデバイス及びHVデバイスエリアにおいて、前記基板の上に直接第3の絶縁層を形成することと、
前記コアデバイスエリアにおいて、前記第3の絶縁層を除去することと、
前記コアデバイスエリアにおいて、前記基板の上に直接第4の絶縁層を形成することと、
前記HVデバイスエリアにおいて、前記第3の絶縁層の上に直接、かつ前記コアデバイスエリアにおいて、前記第4の絶縁層の上に直接、前記第4の導電層を形成することと、を更に含み、
前記第3の絶縁層が、前記第4の絶縁層よりも厚い、請求項11に記載の方法。
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