JP6800247B2 - スプリットゲート型不揮発性フラッシュメモリセルの製造方法 - Google Patents

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Description

本発明は、選択ゲートと、浮遊ゲートと、制御ゲートと、消去ゲートとを有する不揮発性フラッシュメモリセルに関する。
［関連出願］
本出願は、２０１６年５月１８日出願の中国特許出願第２０１６１０３３０７４２．Ｘ号の利益を主張するものである。
選択ゲート（ワードラインゲートとも称される）、浮遊ゲート、制御ゲート、及び消去ゲートを有するスプリットゲート型不揮発性フラッシュメモリセルは、当該技術分野において周知である。例えば、米国特許第６，７４７，３１０号及び同第７，８６８，３７５号を参照されたい。浮遊ゲートにわたってオーバーハングを有する消去ゲートも、また、当該技術分野において周知である。例えば、米国特許第５，２４２，８４８号を参照されたい。
同じ基板上に４つのゲート（選択、制御、消去、浮遊）及び論理回路を有するメモリセルを形成することも既知である。例えば、米国特許公開第２０１５−０２６３０４０号を参照されたい。しかしながら、相対寸法の制御は、困難であり得る。本発明は、選択ゲート、消去ゲート、及び論理ゲートのより簡便でよりロバストな形成のための方法論を含む。
不揮発性メモリセルを形成する方法は、メモリセル領域及び論理回路領域を有する半導体基板を提供することと、基板のメモリセル領域にわたって配置されて、かつそれから絶縁された一対の導電性浮遊ゲートを形成することと、一対の浮遊ゲートの間で基板内に第１のソース領域を形成することと、メモリセル領域及び論理回路領域内で、基板にわたって、かつそれから絶縁されたポリシリコン層を形成することであって、ポリシリコン層が、一対の導電性浮遊ゲートの上方に、及びそれにわたって延在し、かつそれから絶縁されている、形成することと、メモリセル及び論理回路領域内でポリシリコン層にわたって酸化物層を形成することと、メモリセル領域から酸化物層を除去することと、浮遊ゲートの間、かつ第１のソース領域にわたるポリシリコン層の第１のブロックが、ポリシリコン層の残りの部分から分離されるように、メモリセル区域内にポリシリコン層の化学機械研磨を実施することと、論理回路領域から酸化物層を除去することと、を含む。本方法は、ポリシリコン層の部分を選択的にエッチングして、一対の浮遊ゲートのうちの一方がポリシリコン層の第１及び第２のブロックの間に配置された状態で、基板にわたって配置されたポリシリコン層の第２のブロックと、一対の浮遊ゲートのうちの他方がポリシリコン層の第１及び第３のブロックの間に配置された状態で、基板にわたって配置されたポリシリコン層の第３のブロックと、基板の論理回路部分にわたって配置されて、かつそれから絶縁されたポリシリコン層の第４のブロックと、をもたらすことを更に含む。本発明は、ポリシリコン層の第２のブロックの側部に隣接して基板内に第１のドレイン領域を形成することと、ポリシリコン層の第３のブロックの側部に隣接して基板内に第２のドレイン領域を形成することと、ポリシリコン層の第４のブロックの第１の側部に隣接して基板内に第３のドレイン領域を形成することと、第４のブロックの第１の側部とは反対側のポリシリコン層の第４のブロックの第２の側部に隣接して基板内に第２のソース領域を形成することと、を更に含む。
不揮発性メモリセルを形成する方法は、メモリセル領域及び論理回路領域を有する半導体基板を提供することと、基板のメモリセル領域にわたって配置されて、かつそれから絶縁された一対の導電性浮遊ゲートを形成することと、一対の浮遊ゲートの間で基板内に第１のソース領域を形成することと、メモリセル領域及び論理回路領域内で、基板にわたって、かつそれから絶縁されたポリシリコン層を形成することであって、ポリシリコン層が、一対の導電性浮遊ゲートの上方に、及びそれにわたって延在し、かつそれから絶縁されている、形成することと、メモリセル領域内にポリシリコン層上に酸化物スペーサを形成することと、を含む。本方法は、ポリシリコン層の部分を選択的に除去して、基板にわたって、かつ一対の導電性浮遊ゲートの間に配置されたポリシリコン層の第１のブロックと、一対の浮遊ゲートのうちの一方がポリシリコン層の第１及び第２のブロックの間に配置された状態で、基板にわたって配置されたポリシリコン層の第２のブロックであって、ポリシリコン層の第２のブロックの側部が、酸化物スペーサのうちの一方の側部と整列される、第２のブロックと、一対の浮遊ゲートのうちの他方がポリシリコン層の第１及び第３のブロックの間に配置された状態で、基板にわたって配置されたポリシリコン層の第３のブロックであって、ポリシリコン層の第３のブロックの側部が、酸化物スペーサのうちの一方の側部と整列される、第３のブロックと、基板の論理回路部分にわたって配置されて、かつそれから絶縁されたポリシリコン層の第４のブロックと、をもたらすことを更に含む。本方法は、ポリシリコン層の第２のブロックの側部に隣接して基板内に第１のドレイン領域を形成することと、ポリシリコン層の第３のブロックの側部に隣接して基板内に第２のドレイン領域を形成することと、ポリシリコン層の第４のブロックの第１の側部に隣接して基板内に第３のドレイン領域を形成することと、第４のブロックの第１の側部とは反対側のポリシリコン層の第４のブロックの第２の側部に隣接して基板内に第２のソース領域を形成することと、を更に含む。
不揮発性メモリセルを形成する方法は、メモリセル領域及び論理回路領域を有する半導体基板を提供することと、基板のメモリセル領域にわたって配置され、かつそれから絶縁された一対の導電性浮遊ゲートを形成することと、一対の浮遊ゲートの間で基板内に第１のソース領域を形成することと、メモリセル領域及び論理回路領域内で、基板にわたって、かつそれから絶縁されたポリシリコン層を形成することであって、ポリシリコン層が、一対の導電性浮遊ゲートの上方に、及びそれにわたって延在し、かつそれから絶縁されている、形成することと、浮遊ゲートの間、かつ第１のソース領域にわたるポリシリコン層の第１のブロックが、ポリシリコン層の残りの部分から分離されるように、第１のポリシリコンエッチングを実施して、ポリシリコン層の部分を除去することと、メモリセル領域及び論理回路領域内で基板にわたって酸化物層を形成することと、論理回路領域の第１の部分内にポリシリコン層上にフォトレジストの第１のブロックを形成することと、酸化物エッチングを実施して、少なくとも、メモリセル領域内の酸化物層のスペーサ及びフォトレジストの第１のブロックの下の酸化物層のブロックを除いて、酸化物層の部分を除去することと、論理回路領域の第２の部分内にポリシリコン層上にフォトレジストの第２のブロックを形成することと、を含む。本方法は、第２のポリシリコンエッチングを実施して、ポリシリコン層の部分を除去し、一対の浮遊ゲートのうちの一方がポリシリコン層の第１及び第２のブロックの間に配置された状態で、酸化物スペーサのうちの１つの下方に、かつ基板にわたって配置されたポリシリコン層の第２のブロックと、一対の浮遊ゲートのうちの他方がポリシリコン層の第１及び第３のブロックの間に配置された状態で、酸化物スペーサのうちの１つの下方に、かつ基板にわたって配置されたポリシリコン層の第３のブロックと、論理回路領域の第１の部分内に酸化物層のブロックの下方に配置されたポリシリコン層の第４のブロックと、論理回路領域の第２の部分内にフォトレジストの第２のブロックの下方に配置されたポリシリコン層の第５のブロックと、をもたらすことを更に含む。本方法は、ポリシリコン層の第２のブロックの側部に隣接して基板内に第１のドレイン領域を形成することと、ポリシリコン層の第３のブロックの側部に隣接して基板内に第２のドレイン領域を形成することと、ポリシリコン層の第４のブロックの第１の側部に隣接して基板内に第３のドレイン領域を形成することと、第４のブロックの第１の側部とは反対側のポリシリコン層の第４のブロックの第２の側部に隣接して基板内に第２のソース領域を形成することと、ポリシリコン層の第５のブロックの第１の側部に隣接して基板内に第４のドレイン領域を形成することと、第５のブロックの第１の側部と反対側のポリシリコン層の第５のブロックの第２の側部に隣接して基板内に第３のソース領域を形成することと、を更に含む。
不揮発性メモリセルを形成する方法は、メモリセル領域及び論理回路領域を有する半導体基板を提供することと、基板のメモリセル領域にわたって配置され、かつそれから絶縁された一対の導電性浮遊ゲートを形成することと、一対の浮遊ゲートの間で基板内に第１のソース領域を形成することと、メモリセル領域及び論理回路領域内で、基板にわたって、かつそれから絶縁されたポリシリコン層を形成することであって、ポリシリコン層が、一対の導電性浮遊ゲートの上方に、及びそれにわたって延在し、かつそれから絶縁されている、形成することと、メモリセル及び論理回路領域内でポリシリコン層にわたって酸化物層を形成することと、メモリセル及び論理回路領域内に酸化物層にわたってＢＡＲＣ層を形成することと、浮遊ゲートにわたって配置されたＢＡＲＣ及び酸化物層の部分を除去する一方で、メモリセル領域内に浮遊ゲートから離間され、かつ論理回路領域内に配置されたＢＡＲＣ及び酸化物層の部分を維持することと、浮遊ゲートの間、かつ第１のソース領域にわたるポリシリコン層の第１のブロックが、ポリシリコン層の残りの部分から分離されるように、第１のポリシリコンエッチングを実施して、一対の浮遊ゲートにわたるポリシリコン層の部分を除去することと、ＢＡＲＣ及び酸化物層の残りの部分を除去することと、を含む。本方法は、ポリシリコン層の部分を選択的にエッチングして、一対の浮遊ゲートのうちの一方がポリシリコン層の第１及び第２のブロックの間に配置された状態で、基板にわたって配置されたポリシリコン層の第２のブロックと、一対の浮遊ゲートのうちの他方がポリシリコン層の第１及び第３のブロックの間に配置された状態で、基板にわたって配置されたポリシリコン層の第３のブロックと、基板の論理回路部分にわたって配置されて、かつそれから絶縁されたポリシリコン層の第４のブロックと、をもたらすことを更に含む。本発明は、ポリシリコン層の第２のブロックの側部に隣接して基板内に第１のドレイン領域を形成することと、ポリシリコン層の第３のブロックの側部に隣接して基板内に第２のドレイン領域を形成することと、ポリシリコン層の第４のブロックの第１の側部に隣接して基板内に第３のドレイン領域を形成することと、第４のブロックの第１の側部とは反対側のポリシリコン層の第４のブロックの第２の側部に隣接して基板内に第２のソース領域を形成することと、を更に含む。
不揮発性メモリセルを形成する方法は、メモリセル領域及び論理回路領域を有する半導体基板を提供することと、基板のメモリセル領域にわたって配置され、かつそれから絶縁された一対の導電性浮遊ゲートを形成することと、一対の浮遊ゲートの間で基板内に第１のソース領域を形成することと、メモリセル領域及び論理回路領域内で、基板にわたって、かつそれから絶縁されたポリシリコン層を形成することであって、ポリシリコン層が、一対の導電性浮遊ゲートの上方に、及びそれにわたって延在し、かつそれから絶縁されている、形成することと、スピンオンプロセスを実施して、メモリセル及び論理回路領域内にポリシリコン層にわたってコーティングを形成することと、を含む。本方法は、非選択的エッチングを実施して、コーティング及びポリシリコン層の上側部分を除去し、基板にわたって、かつ一対の導電性浮遊ゲートの間に配置されたポリシリコン層の第１のブロックと、一対の浮遊ゲートのうちの一方がポリシリコン層の第１及び第２のブロックの間に配置された状態で、基板にわたって配置されたポリシリコン層の第２のブロックと、一対の浮遊ゲートのうちの他方がポリシリコン層の第１及び第３のブロックの間に配置された状態で、基板にわたって配置されたポリシリコン層の第３のブロックと、基板の論理回路部分にわたって配置されて、かつそれから絶縁されたポリシリコン層の第４のブロックと、をもたらすことを更に含む。本発明は、ポリシリコン層の第２のブロックの側部に隣接して基板内に第１のドレイン領域を形成することと、ポリシリコン層の第３のブロックの側部に隣接して基板内に第２のドレイン領域を形成することと、ポリシリコン層の第４のブロックの第１の側部に隣接して基板内に第３のドレイン領域を形成することと、第４のブロックの第１の側部とは反対側のポリシリコン層の第４のブロックの第２の側部に隣接して基板内に第２のソース領域を形成することと、を更に含む。
本発明の他の目的及び特徴は、明細書、請求項、添付図面を精読することによって明らかになるであろう。
本発明のメモリセル積層体の形成におけるステップを示す断面図である。 本発明のメモリセル積層体の形成におけるステップを示す断面図である。 本発明のメモリセル積層体の形成におけるステップを示す断面図である。 本発明のメモリセル積層体の形成におけるステップを示す断面図である。 本発明のメモリセル積層体の形成におけるステップを示す断面図である。 本発明のメモリセル積層体の形成におけるステップを示す断面図である。 本発明のメモリセル積層体の形成におけるステップを示す断面図である。 本発明のメモリセル積層体の形成におけるステップを示す断面図である。 メモリセル及び論理デバイスの形成におけるステップを示す断面図である。 メモリセル及び論理デバイスの形成におけるステップを示す断面図である。 メモリセル及び論理デバイスの形成におけるステップを示す断面図である。 メモリセル及び論理デバイスの形成におけるステップを示す断面図である。 メモリセル及び論理デバイスの形成におけるステップを示す断面図である。 メモリセル及び論理デバイスの形成におけるステップを示す断面図である。 メモリセルの形成における代替の実施形態のステップを示す断面図である。 メモリセルの形成における代替の実施形態のステップを示す断面図である。 メモリセルの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル、低電圧論理デバイス、及び高電圧論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル、低電圧論理デバイス、及び高電圧論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル、低電圧論理デバイス、及び高電圧論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル、低電圧論理デバイス、及び高電圧論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル、低電圧論理デバイス、及び高電圧論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル、低電圧論理デバイス、及び高電圧論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル、低電圧論理デバイス、及び高電圧論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル、低電圧論理デバイス、及び高電圧論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル、低電圧論理デバイス、及び高電圧論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル、低電圧論理デバイス、及び高電圧論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル、低電圧論理デバイス、及び高電圧論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル、低電圧論理デバイス、及び高電圧論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル、低電圧論理デバイス、及び高電圧論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル、低電圧論理デバイス、及び高電圧論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル、低電圧論理デバイス、及び高電圧論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。 メモリセル及び論理デバイスの形成における代替の実施形態のステップを示す断面図である。
図１Ａ〜図１Ｈを参照すると、メモリセルを作製するプロセスにおける開始ステップの断面図が示される。本プロセスは、Ｐ型単結晶シリコンの基板１０の上に、二酸化（酸化）シリコン１２の層を形成することから始まる。その後、図１Ａに示すように、二酸化シリコンの層１２の上に、ポリシリコン（又はアモルファスシリコン）の第１の層１４が形成される。ポリシリコンの第１の層１４は、その後、図１Ａの図に対して垂直の方向にパターニングされる。
ポリシリコンの第１の層１４の上に、二酸化シリコン（又は、ＯＮＯ（酸化物、窒化物、酸化物）などの複合層）などの別の絶縁層１６が形成される。次に、酸化物層１６の上に、ポリシリコンの第２の層１８が形成される。ポリシリコンの第２の層１８の上に、別の絶縁層２０が形成される。これは、その後のドライエッチングにおいてハードマスクとして使用される。好ましい実施例では、層２０は、窒化ケイ素２０ａと、二酸化ケイ素２０ｂと、窒化ケイ素２０ｃとを含む複合層である。この結果得られた構造を図１Ｂに示す。代わりに、ハードマスク２０が、酸化シリコン２０ｂ及び窒化シリコン２０ｃの複合層、又は単に厚い窒化シリコン（窒化）層２０ａであり得ることに留意されたい。
フォトレジスト材料（図示せず）が構造体上に塗布され、フォトレジスト材料の選択された部分を露出させるマスキングステップが行われる。フォトレジストは現像され、そのフォトレジストをマスクとして使用して、構造体に対するエッチングが行われる。具体的には、ポリシリコンの第１の層１４が露出するまで、複合層２０、ポリシリコンの第２の層１８、及び絶縁層１６に対して異方性エッチングが行われる。この結果得られた構造体を図１Ｃに示す。２つの「積層体」Ｓ１及びＳ２のみが図示されているが、互いに分離したこのような「積層体」が多数存在することは明らかである。
構造体上に、二酸化シリコン２２が形成される。次いで、窒化ケイ素層２４が形成される。窒化ケイ素２４及び二酸化ケイ素２２は、積層体Ｓ１及びＳ２に沿って、（二酸化シリコン２２及び窒化ケイ素２４の混合である）複合スペーサ２６を残すように異方性エッチングされる。スペーサの形成は、当該技術分野において既知であり、構造体の輪郭上に材料を堆積した後、異方性エッチングプロセスが行われ、その結果、この材料は、構造体の水平面からは除去され、構造体の垂直配向面上においては（上面が丸みを帯びた状態で）大部分がそのまま残存する。この結果得られた構造体を図１Ｄに示す。
構造体にわたって酸化物の層が形成され、次いで、酸化物のスペーサ２８を残すように、積層体Ｓ１及びＳ２に沿って異方性エッチングが行われる。フォトレジスト３０が、積層体Ｓ１及びＳ２、並びに他の交互配置された対の積層体Ｓ１及びＳ２の間の領域にわたって形成される。一対の積層体Ｓ１及びＳ２の間の領域は、本明細書で「内側領域」と称され、内側領域の外側の領域（すなわち、隣接する対の積層体Ｓ１及びＳ２の間）は、「外側領域」と称される。外側領域において露出しているスペーサ２８が、等方性エッチングによって除去される。この結果得られた構造体を図１Ｅに示す。
フォトレジスト３０が除去された後、内側領域及び外側領域の第１のポリシリコン層１４の露出部分（exposed portions first polysilicon layer 14）が異方性エッチングされる。酸化物層１２の一部も、ポリオーバーエッチング中にエッチング（除去）される。好ましくは、基板１０の損傷を防止するために、残存酸化物の薄い層が基板１０上に滞留する。この結果得られた構造体を図１Ｆに示す。
構造体にわたって酸化物の層が形成され、次いで、積層体Ｓ１及びＳ２に沿って酸化物のスペーサ３１と、基板１０の上に酸化物の層３３とを残すように、異方性エッチングが行われる。任意選択的に、ＨＶ ＭＯＳゲート酸化物のための別の酸化物層は、構造体にわたって形成され、スペーサ３１及び層３３が厚化される。フォトレジスト材料３２が、次いでコーティング及びマスキングされ、積層体Ｓ１とＳ２との間の内側領域に開口を残す。ここでも、図１Ｅと同様に、フォトレジストは、他の交互配置された対の積層体の間にある。この結果得られた構造体は、内側領域における基板１０の露出部分内へのイオンインプラントに供され、ソース領域３４を形成する。次に、積層体Ｓ１及びＳ２に隣接する酸化物スペーサ３１及び内側領域の酸化物層３３が、ウェットエッチングなどによって除去される。この結果得られた構造体を図１Ｇに示す。
積層体Ｓ１及びＳ２の外側領域のフォトレジスト材料３２が除去される。高温熱アニールステップを行うことにより、イオンインプラントを活性化して、ソース接合部（すなわち、第１の、つまりソース領域３４）の形成を完了させる。二酸化ケイ素３６が全ての所に形成される。この構造体は、再度フォトレジスト材料３８によって被覆され、マスキングステップを実施して、積層体Ｓ１及びＳ２の外側領域を露出させ、かつ、積層体Ｓ１とＳ２との間の内側領域を覆うフォトレジスト材料３８を残す。酸化物異方性エッチングが行われ、次いで等方性ウェットエッチングが行われ、積層体Ｓ１及びＳ２の外側領域から酸化物３６及び酸化物３３が除去され、また、積層体Ｓ１及びＳ２の外側領域の酸化物スペーサ３１の厚さが低減されることもある。この結果得られた構造体を図１Ｈに示す。
図２Ａ〜２Ｃは、基板１０のメモリセル領域内にメモリセルを作製するためのプロセスにおける次のステップを例示する断面図であり、図３Ａ〜３Ｃは、基板１０の論理回路領域内に論理デバイスを作製するためのプロセスにおける次のステップを例示する断面図である。フォトレジスト材料３８が除去された後、絶縁層４０（例えば、酸化物）は、外側領域及び論理回路領域内の基板１０の露出部分上に形成される。次いで、ポリシリコン４２の共形層が、構造にわたって堆積される。ポリ層４２の厚さに応じて、それは、ソース領域３４にわたって、又は図示されていないように、合流し得る。次いで、バッファ酸化物４４が、両方の区域内でポリ層４２上に堆積される。結果として得られた構造体を図２Ａ及び３Ａに示す。
フォトレジストは、構造体上でコーティングされ、基板のメモリセル区域から、フォトリソグラフィプロセスを介して選択的に除去される。図２Ｂ及び３Ｂに示されるように（フォトレジスト除去後）、酸化物エッチングは、メモリセル領域からバッファ酸化物４４を除去するために使用される。ＣＭＰ（化学機械研磨）は、メモリセル積層体構造体の頂部を平坦化するために使用される。酸化物エッチングは、論理回路領域内でバッファ酸化物４４を除去するために使用される。フォトレジストは、構造体上でコーティングされ、論理回路領域及びメモリセル領域の部分から選択的に除去される。ポリエッチングは、次いで、論理回路領域（層４２のブロック４２ｃを残す）内で、及びメモリセル領域内で、ポリ層４２の露出部分を除去する（選択ゲート４２ｂの外縁を画定する）ために使用される。次いで、インプラントは、メモリセル区域内のドレイン領域４８、並びに論理回路領域内のソース及びドレイン領域５０／５２を形成するために実施される。このようにして得られた最終構造体を、図２Ｃ及び３Ｃに示す（フォトレジスト除去後）。
図２Ｃに示すように、メモリセルを、共通のソース領域３４と共通の消去ゲート４２ａとを共有する対で形成する。それぞれのメモリセルは、ソース（第１の）領域３４とドレイン（第２の）領域４８との間に延在するチャネル領域５４を含み、かつ浮遊ゲート１４の下に配置された第１の部分と、選択ゲート４２ｂの下に配置された第２の部分とを有する。制御ゲート１８は、浮遊ゲート１４にわたって配置される。図３Ｃに示されるように、論理デバイスの各々は、論理ソースとドレイン領域５０及び５２との間に延在するチャネル領域５６、並びにチャネル領域５６にわたって配置された論理ゲート４２ｃを含む。このメモリ形成プロセスの１つの利点は、１つの論理ゲートポリ層のみを使用して、ダミーポリ層又は追加のポリ堆積ステップを使用することを必要とせずに、消去ゲート４２ａ、選択ゲート４２ｂ、及び論理ゲート４２ｃを形成することである。
図４Ａ〜４Ｃは、メモリセルを形成するための代替の実施形態を例示し、それは、図２Ａに示されるものと同じ構造体から開始する。しかしながら、メモリセル領域からバッファ酸化物４４の全てを除去する代わりに、図４Ａに示されるように、異方性エッチングは、ポリ層４２上にバッファ酸化物スペーサ４４ａを残すために使用される。図４Ｂで示されるように、ＣＭＰ（化学機械研磨）は、メモリセル積層体構造体の頂部を平坦化するために使用される。図４Ｃに示されるように、ポリエッチングは、次いで、選択ゲート４２ｂの外縁を形成するために使用され、ドレイン領域４８は、上述のように形成される。本実施形態の利点は、選択ゲート４２ｂの外縁が、バッファ酸化物スペーサ４４ａに自己整列されて、バッファ酸化物スペーサ４４ａによって画定されることである。
図５Ａ〜５Ｃ及び６Ａ〜６Ｃは、メモリセル及び論理デバイスを形成するための別の代替の実施形態を例示し、それは、図２Ａ及び３Ａに示されるものと同じ構造体から開始する。異方性エッチングは、それぞれ、図５Ａ及び６Ａに示されるように、メモリセル領域内のバッファ酸化物スペーサ４４ａ以外のバッファ酸化物４４を除去するため、及び論理回路領域内のバッファ酸化物４４を除去するために使用される。フォトレジスト６０のブロックは、フォトレジストコーティング及び選択的フォトリソグラフィ除去によって論理回路領域内に形成される。図５Ｂ及び６Ｂに示されるように、次いで、ポリエッチングが実施され、論理回路領域（結果として論理ゲート４２ｃになる）内で露出部分ポリ層４２を除去し、外側領域内でポリ層４２の露出部分を除去し（選択ゲート４２ｂの外縁を画定し）、積層体Ｓ１及びＳ２上のポリ層４２の上側部分を除去する（消去ゲート４２ａ及び選択ゲート４２ｂを分離並びに画定する）。フォトレジスト除去の後、メモリドレイン領域４８、並びに論理ソース及びドレイン領域５０及び５２は、上述のように形成され、得られた構造体は、図５Ｃ及び６Ｃに示される。本実施形態の追加の利点は、ダミーポリシリコンが回避されるだけでなく、ＣＭＰ（一部の製造元では不足しているか、あまりに高価であることを見出している）も回避されることである。その上、同じポリエッチングは、メモリセル領域の消去及び選択ゲート４２ａ／４２ｂ並びに論理ゲート４２ｃを画定する。
図７Ａ〜７Ｃ及び８Ａ〜８Ｃは、メモリセル及び論理デバイスを形成するための別の代替の実施形態を例示し、それは、バッファ酸化物４４が、図７Ａ及び８Ａに示されるように、論理回路領域（例えば、論理回路領域内に形成されるフォトレジスト６４によって酸化物エッチングから保護される）内に残ったままにされることを除いて、図５Ａ及び６Ａに示されるものと同じ構造体から開始する。図７Ｂ及び８Ｂに示されるように、ポリエッチングは、次いで、実施されて、外側領域でポリ層４２内の露出部分を除去し（選択ゲート４２ｂの外縁を画定し）、積層体Ｓ１及びＳ２上のポリ層４２の上側部分を除去する（消去ゲート４２ａ及び選択ゲート４２ｂを分離並びに画定する）。図７Ｃ及び８Ｃに示されるように、フォトレジスト６４は、次いで、論理回路領域内で露出され、現像され、選択的に除去され、バッファ酸化物層４４及びポリ層４２の露出部分を除去するための酸化物及びポリエッチングが続き、バッファ酸化物４４及びフォトレジスト６４によって被覆されたポリブロック４２ｃを残す。次いで、ソース及びドレイン形成が、上述のように実施される。本実施形態の利点は、より高い高電圧接合が、より高い電圧論理デバイスのために形成され得るように、論理ゲート４２ｃ上のバッファ酸化物４４が、下にある基板をより高いインプラントエネルギーからより良好に保護し得ることである。低電圧論理デバイスについて、バッファ酸化物４４は、インプラントの前に除去され得る。
図９Ａ〜９Ｆ、１０Ａ〜１０Ｆ、１１Ａ〜１１Ｆは、メモリセル及び論理デバイスを形成するための別の代替の実施形態を例示し、それは、図９Ａ（メモリセル領域を示す）、１０Ａ（論理回路領域の低電圧部分を示す）、及び１１Ａ（論理回路領域の高電圧部分を示す）に示されるように、図２Ｂ及び３Ｂに示されるのと同じ構造体から開始する。論理回路領域の低電圧部分は、ＳＴＩ酸化物７４によって分離されるＰウェル（ＰＷＥＬ）領域７０及びＮウェル（ＮＷＥＬ）領域７２を含む。論理回路領域の高電圧部分は、ＳＴＩ酸化物７４によって分離される高電圧Ｐウェル（ＨＰＷＬ）領域７６及び高電圧Ｎウェル（ＨＮＷＬ）領域７８を含む。
ダミーポリ堆積、及びポリエッチング（例えば、ポリエッチバックが続くＣＭＰ）は、図９Ｂ、１０Ｂ、及び１１Ｂ（酸化物エッチングによるバッファ酸化物４４の除去の後）に示されるように、積層体Ｓ１及びＳ２の高さよりも十分低いポリ層４２の高さを低減させるために使用される。フォトレジストは、論理回路領域内でポリ層４２を保護するために使用され得る。酸化物は、構造体にわたって堆積される（例えば、ＴＥＯＳ堆積）。フォトレジストは、酸化物上でコーティングされて、パターニングされて、高電圧論理回路領域（それは、この領域内で論理ゲートを画定することになる）内でフォトレジストブロック８０を除いて選択的に除去される。図９Ｃ、１０Ｃ、及び１１Ｃに示されるように、異方性酸化物エッチングが実施され、メモリセル領域内のスペーサ８２、及び高電圧論理回路領域内のフォトレジストブロック８０の下のブロック８４を残す。スペーサ８２は、メモリセル領域内でワードライン臨界寸法（ＷＬ ＣＤ）を画定することになる。
フォトレジスト除去の後、追加のフォトレジストは、構造体上でコーティングされて、パターニングされて、低電圧論理回路領域（それは、この領域内で論理ゲートを画定することになる）内でフォトレジストブロック８６を除いて選択的に除去される。図９Ｄ、１０Ｄ、及び１１Ｄに示されるように、ポリエッチングは、次いで、ポリ層４２の露出部分を除去するために使用されて、メモリセル領域内のポリゲート４２ｂ、低電圧論理回路領域内のポリゲート４２ｃ、及び高電圧論理回路領域内のポリゲート４２ｄを残す。次いで、インプラントは、メモリセル区域内のドレイン領域４８、並びに論理回路領域内のソース及びドレイン領域５０／５２を形成するために使用される。次いで、フォトレジスト及び酸化物８２／８４が除去され、図９Ｅ、１０Ｅ、及び１１Ｅに示される最終構造体を残す。本実施形態の利点は、（酸化物スペーサ８２による）選択ゲート４２ｂの自己整列された形成、及び高圧論理回路領域内のより高いソース／ドレインインプラントについての酸化物ブロック８４による保護を含む。
図１２Ａ〜１２Ｄ及び１３Ａ〜１３Ｄは、メモリセル及び論理デバイスを形成するための別の代替の実施形態を例示し、それは、図２Ａ及び３Ａに示されるものと同じ構造体から開始し、酸化物４４は、ブロッキング酸化物である。図１２Ａ及び１３Ａに示されるように、ＢＡＲＣ層９０は、酸化物４４にわたって形成され、フォトレジスト９２は、酸化物４４にわたって形成され、論理回路領域からでなくメモリセル領域から除去される。ＢＡＲＣエッチバックプロセス及び酸化物エッチバックプロセス（例えば、乾式酸化物エッチング）は、メモリセル領域内の積層体Ｓ１及びＳ２の頂部にわたってＢＡＲＣ層９０並びに酸化物層４４を除去するために使用され、図１２Ｂ及び１３Ｂ（フォトレジスト９２の除去後）に示される。残りのＢＡＲＣ材料９０は、除去され、図１２Ｃ及び１３Ｃに示されるように、ポリエッチングは、ポリ層４２の上側部分を除去するために（メモリセル領域及び論理回路領域の間でステップ高さを減少させるために）実施される。次いで、酸化物エッチングは、残りのブロッキング酸化物４４を除去するために使用され、結果として図１２Ｄ及び１３Ｄに示される構造体が得られる。構造体は、上述のように処理されて、選択ゲート、論理ゲート、メモリドレイン領域、及び論理ソース／ドレイン領域の形成を完了し得る。
図１４Ａ〜１４Ｃ及び１５Ａ〜１５Ｃは、メモリセル及び論理デバイスを形成するための別の代替の実施形態を例示し、それは、図１２Ｂ及び１３Ｂに示されるものと同じ構造体から開始する。図１４Ａ及び１５Ａで示されるように、ＢＡＲＣ材料９０は、最初に除去される。図１４Ｂ及び１５Ｂに示されるように、ＣＭＰは、構造体の上側部分を除去するために使用される。ポリエッチバックは、メモリセル領域内でポリ層４２の上側表面を低下させるために使用され、酸化物エッチングは、両方の領域で酸化物４４の残りの部分を除去するために使用され、結果として図１４Ｃ及び１５Ｃに示される構造体が得られる。構造体は、上述のように処理されて、選択ゲート、論理ゲート、メモリドレイン領域、及び論理ソース／ドレイン領域の形成を完了し得る。
図１６Ａ〜１６Ｄ及び１７Ａ〜１７Ｄは、メモリセル及び論理デバイスを形成するための別の代替の実施形態を例示し、それは、酸化物４４が形成されないことを除いて、図２Ａ及び３Ａに示されるものと同じ構造体から開始する。構造体は、図１６Ａ及び１７Ａに示されるように、スピンオン誘電体コーティング又はスピンオンフォトレジストコーティングなどのスピンオンコーティング９６で被覆されている。グローバル非選択的エッチングは、時間に基づいて実施される。ポリ層４２がメモリセル領域内で露出されるとき、ポリに対して高いエッチング選択比を使用することが好ましい（図１６Ｂ及び１７Ｂを参照されたい）。グローバルエッチングは、消去ゲート及び論理ゲートについての残りのポリ厚さを監視しながら継続する（図１６Ｃ及び１７Ｃ参照されたい）。エッチング時間は、ＡＰＣ（高度プロセス制御）によって、測定結果によって判定され得る。エッチングは、コーティング９６の残りの部分を除去するために使用され、結果として図１６Ｄ及び１７Ｄに示される構造体が得られる。構造体は、上述のように処理されて、選択ゲート、論理ゲート、メモリドレイン領域、及び論理ソース／ドレイン領域の形成を完了し得る。本実施形態の利点は、ダミーポリが必要とされないことと、ポリＣＭＰが必要とされないことと、スピンオンコーティングを使用することが表面を平坦化することであることと、グローバルエッチングが、マスクがメモリセル領域を開放するために必要でないことを意味することとである。
本発明は、上で説明され、本明細書において図示した実施形態（複数可）に限定されるものではなく、添付の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、特許請求及び明細書から明らかであるように、全ての方法のステップが例示又は請求した正確な順序で実施される必要はなく、むしろ任意の順序で本発明のメモリセルの適切な形成が可能である。単一の材料層は、複数のそのような又は類似の材料層として形成することができ、そして、逆もまた同様である。制御ゲートは、いずれの制御ゲートも伴わずにメモリセルを作製するために、上述の実施形態のうちのいずれかについて省略され得る（積層体Ｓ１及びＳ２を形成するとき、ポリ層１８の形成を省略することによって）。
本明細書で使用される場合、「にわたって（over）」及び「の上に（on）」という用語は両方とも、「の上に直接」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「の上に間接的に」（中間材料、要素、又は空間がそれらの間に配設される）を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「間接的に隣接した」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「に間接的に取り付けられた」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にない）、及び「間接的に電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板にわたって」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。

Claims (1)

  1. 不揮発性メモリセルを形成する方法であって、
    メモリセル領域及び論理回路領域を有する半導体基板を提供することと、
    前記半導体基板の前記メモリセル領域にわたって配置され、かつ前記半導体基板の前記メモリセル領域から絶縁された一対の導電性浮遊ゲートを形成することと、
    それぞれが前記導電性浮遊ゲートのうち一つにわたって配置され、かつ前記導電性浮遊ゲートのうち一つから絶縁された一対の導電性制御ゲートを形成することと、
    それぞれが前記導電性制御ゲートのうち一つにわたって配置される一対の絶縁ブロックを形成することと、
    前記一対の導電性浮遊ゲートの間で前記半導体基板内に第１のソース領域を形成することと、
    単一ポリシリコン堆積プロセスを実施することにより、前記メモリセル領域及び前記論理回路領域内で、前記半導体基板にわたって、かつ前記半導体基板から絶縁された単一の共形ポリシリコン層を形成することであって、前記単一の共形ポリシリコン層が、前記一対の絶縁ブロックの上方に、及び前記一対の絶縁ブロックにわたって延在している、形成することと、
    前記メモリセル及び論理回路領域内に前記単一の共形ポリシリコン層にわたって酸化物層を形成することと、
    前記単一の共形ポリシリコン層を露出するために前記メモリセル領域から前記酸化物層を除去することと、
    前記導電性浮遊ゲートの間、かつ前記第１のソース領域にわたる前記単一の共形ポリシリコン層の第１のブロックが、前記単一の共形ポリシリコン層の残りの部分から分離され、前記一対の絶縁ブロックの上側表面と同じ高さの上側表面を有するように、前記メモリセル領域内に前記単一の共形ポリシリコン層の化学機械研磨を実施することであって、前記化学機械研磨が前記論理回路領域内の露出された前記酸化物層を残す、実施することと、
    前記論理回路領域から前記酸化物層を除去することと、
    前記単一の共形ポリシリコン層の部分を選択的にエッチングして、
    前記一対の導電性浮遊ゲートのうちの一方が前記単一の共形ポリシリコン層の第１及び第２のブロックの間に配置された状態で、前記半導体基板にわたって配置された前記単一の共形ポリシリコン層の第２のブロックと、
    前記一対の導電性浮遊ゲートのうちの他方が前記単一の共形ポリシリコン層の第１及び第３のブロックの間に配置された状態で、前記半導体基板にわたって配置された前記単一の共形ポリシリコン層の第３のブロックと、
    前記半導体基板の前記論理回路領域にわたって配置され、かつ前記半導体基板の前記論理回路領域から絶縁された前記単一の共形ポリシリコン層の第４のブロックと、をもたらすことと、
    前記単一の共形ポリシリコン層の前記第２のブロックの側部に隣接して前記半導体基板内に第１のドレイン領域を形成することと、
    前記単一の共形ポリシリコン層の前記第３のブロックの側部に隣接して前記半導体基板内に第２のドレイン領域を形成することと、
    前記単一の共形ポリシリコン層の前記第４のブロックの第１の側部に隣接して前記半導体基板内に第３のドレイン領域を形成することと、
    前記第４のブロックの前記第１の側部とは反対側の前記単一の共形ポリシリコン層の前記第４のブロックの第２の側部に隣接して前記半導体基板内に第２のソース領域を形成することと、を含む、方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107305892B (zh) * 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
WO2017200883A1 (en) 2016-05-17 2017-11-23 Silicon Storage Technology, Inc. Deep learning neural network classifier using non-volatile memory array
US10699779B2 (en) 2017-11-29 2020-06-30 Silicon Storage Technology, Inc. Neural network classifier using array of two-gate non-volatile memory cells
CN108054167B (zh) * 2017-12-08 2019-04-12 武汉新芯集成电路制造有限公司 嵌入式闪存的制作方法
US11500442B2 (en) 2019-01-18 2022-11-15 Silicon Storage Technology, Inc. System for converting neuron current into neuron current-based time pulses in an analog neural memory in a deep learning artificial neural network
US10720217B1 (en) 2019-01-29 2020-07-21 Silicon Storage Technology, Inc. Memory device and method for varying program state separation based upon frequency of use
US11423979B2 (en) 2019-04-29 2022-08-23 Silicon Storage Technology, Inc. Decoding system and physical layout for analog neural memory in deep learning artificial neural network
CN112185815A (zh) * 2019-07-04 2021-01-05 硅存储技术公司 形成具有间隔物限定的浮栅和离散地形成的多晶硅栅的分裂栅闪存存储器单元的方法
US11315636B2 (en) * 2019-10-14 2022-04-26 Silicon Storage Technology, Inc. Four gate, split-gate flash memory array with byte erase operation
US11018147B1 (en) * 2020-02-04 2021-05-25 Silicon Storage Technology, Inc. Method of forming split gate memory cells with thinned tunnel oxide
KR102559812B1 (ko) 2020-08-17 2023-07-25 실리콘 스토리지 테크놀로지 인크 전도성 블록에 규화물을 갖는 기판 상의 메모리 셀, 고전압 소자 및 논리 소자의 제조 방법

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5242848A (en) 1990-01-22 1993-09-07 Silicon Storage Technology, Inc. Self-aligned method of making a split gate single transistor non-volatile electrically alterable semiconductor memory device
US6228695B1 (en) * 1999-05-27 2001-05-08 Taiwan Semiconductor Manufacturing Company Method to fabricate split-gate with self-aligned source and self-aligned floating gate to control gate
US6436764B1 (en) * 2000-06-08 2002-08-20 United Microelectronics Corp. Method for manufacturing a flash memory with split gate cells
US6541324B1 (en) 2001-11-02 2003-04-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US7052947B2 (en) * 2003-07-30 2006-05-30 Promos Technologies Inc. Fabrication of gate dielectric in nonvolatile memories in which a memory cell has multiple floating gates
KR100667909B1 (ko) 2005-12-29 2007-01-11 매그나칩 반도체 유한회사 비휘발성 반도체 메모리 장치
US7598561B2 (en) * 2006-05-05 2009-10-06 Silicon Storage Technolgy, Inc. NOR flash memory
JP2010535410A (ja) 2007-08-01 2010-11-18 フリースケール セミコンダクター インコーポレイテッド 半導体デバイスの製造方法およびそれによって得られる半導体デバイス
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
JP5309601B2 (ja) 2008-02-22 2013-10-09 富士通セミコンダクター株式会社 半導体装置の製造方法
US8399310B2 (en) 2010-10-29 2013-03-19 Freescale Semiconductor, Inc. Non-volatile memory and logic circuit process integration
CN102956563B (zh) * 2011-08-24 2014-09-03 中芯国际集成电路制造(上海)有限公司 嵌入逻辑电路的分离栅极式存储器及存储器组的制作方法
CN102956643A (zh) * 2011-08-24 2013-03-06 硅存储技术公司 制造非易失浮栅存储单元的方法和由此制造的存储单元
CN102956554B (zh) 2011-08-30 2014-07-30 中芯国际集成电路制造(上海)有限公司 嵌入逻辑电路的分离栅极式快闪存储器及其制作方法
CN102969346B (zh) 2011-08-31 2016-08-10 硅存储技术公司 具有带改进耦合比的浮栅和耦合栅的非易失性存储器单元
KR102008738B1 (ko) 2013-03-15 2019-08-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9431256B2 (en) 2013-07-11 2016-08-30 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US9159735B2 (en) * 2013-07-18 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Architecture to improve cell size for compact array of split gate flash cell with buried common source structure
US9123822B2 (en) * 2013-08-02 2015-09-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having a silicon-metal floating gate and method of making same
JP2015130438A (ja) * 2014-01-08 2015-07-16 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US20150263040A1 (en) 2014-03-17 2015-09-17 Silicon Storage Technology, Inc. Embedded Memory Device With Silicon-On-Insulator Substrate, And Method Of Making Same
US9159842B1 (en) * 2014-03-28 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded nonvolatile memory
KR102199846B1 (ko) 2014-07-01 2021-01-08 엘지디스플레이 주식회사 표시장치
US9349741B2 (en) * 2014-07-14 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device
US10312246B2 (en) * 2014-08-08 2019-06-04 Silicon Storage Technology, Inc. Split-gate flash memory cell with improved scaling using enhanced lateral control gate to floating gate coupling
CN105575784B (zh) * 2014-10-09 2018-09-18 中芯国际集成电路制造(上海)有限公司 分离栅极式闪存的制作方法及分离栅极式闪存
US9276005B1 (en) 2014-12-04 2016-03-01 Silicon Storage Technology, Inc. Non-volatile memory array with concurrently formed low and high voltage logic devices
US9484352B2 (en) * 2014-12-17 2016-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a split-gate flash memory cell device with a low power logic device
US9343466B1 (en) * 2014-12-29 2016-05-17 Globalfoundries Singapore Pte. Ltd. Methods for fabricating flash memory cells and integrated circuits having flash memory cells embedded with logic
US9276006B1 (en) * 2015-01-05 2016-03-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal-enhanced gates and method of making same
WO2016118532A1 (en) * 2015-01-22 2016-07-28 Silicon Storage Technology, Inc. Method of forming split-gate memory cell array along with low and high voltage logic devices
JP6343721B2 (ja) * 2015-01-23 2018-06-13 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 金属ゲートを備えた自己整合型分割ゲートメモリセルアレイ及び論理デバイスの形成方法
US9646978B2 (en) * 2015-06-03 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned flash memory device with word line having reduced height at outer edge opposite to gate stack
US9793279B2 (en) 2015-07-10 2017-10-17 Silicon Storage Technology, Inc. Split gate non-volatile memory cell having a floating gate, word line, erase gate, and method of manufacturing
US9673208B2 (en) 2015-10-12 2017-06-06 Silicon Storage Technology, Inc. Method of forming memory array and logic devices

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