KR102110703B1 - 분리형 게이트 비휘발성 플래시 메모리 셀의 제조 방법 - Google Patents

분리형 게이트 비휘발성 플래시 메모리 셀의 제조 방법 Download PDF

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레오 싱
앤디 리우
멜빈 댜오
시안 리우
난 두
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Abstract

메모리 셀 영역에 전도성 플로팅 게이트들의 쌍을 형성하고, 플로팅 게이트들의 쌍 사이의 기판에 제1 소스 영역을 형성하고, 양쪽 영역들 모두에 폴리실리콘 층을 형성하고, 로직 회로 영역의 폴리실리콘 층 위에 산화물 층을 형성하고, 메모리 셀 영역의 폴리실리콘 층의 화학-기계적 폴리싱을 수행하여, 폴리실리콘 층의 나머지 부분들로부터 분리되는, 플로팅 게이트들 사이의 폴리실리콘 층의 제1 블록을 남기고, 폴리실리콘 층의 부분들을 선택적으로 에칭하여, 메모리 셀 영역의 외부 영역들에 배치되는 폴리실리콘 층의 제2 블록 및 제3 블록, 및 로직 회로 영역의 폴리실리콘 층의 제4 블록을 생성하게 함으로써, 메모리 셀 영역 및 로직 회로 영역을 갖는 기판 상에 비휘발성 메모리 셀을 형성하는 방법이 제공된다.

Description

분리형 게이트 비휘발성 플래시 메모리 셀의 제조 방법
관련 출원
본 출원은 2016년 5월 18일자로 출원된 중국 특허 출원 제201610330742.X호의 이익을 주장한다.
기술분야
본 발명은 선택 게이트, 플로팅 게이트, 제어 게이트, 및 소거 게이트를 갖는 비휘발성 플래시 메모리 셀에 관한 것이다.
선택 게이트(워드 라인 게이트로도 지칭됨), 플로팅 게이트, 제어 게이트, 및 소거 게이트를 갖는 분리형 게이트 비휘발성 플래시 메모리 셀들이 본 기술 분야에 주지되어 있다. 예를 들어 미국 특허 제6,747,310호 및 제7,868,375호를 참조한다. 플로팅 게이트 위로 돌출부를 갖는 소거 게이트가 또한 본 기술 분야에 주지되어 있다. 예를 들어 미국 특허 제5,242,848호를 참조한다.
또한, 동일한 기판 상에 4개의 게이트들(선택, 제어, 소거, 플로팅) 및 로직 회로들을 갖는 메모리 셀들을 형성하는 것이 또한 알려져 있다. 예를 들어 미국 특허 공개 제2015-0263040호를 참조한다. 그러나, 상대적인 치수들의 제어는 어려울 수 있다. 본 발명은 선택 게이트, 소거 게이트, 및 로직 게이트의 더 간단하고 더 강건한 형성을 위한 방법을 포함한다.
비휘발성 메모리 셀을 형성하는 방법은, 메모리 셀 영역 및 로직 회로 영역을 갖는 반도체 기판을 제공하는 단계, 기판의 메모리 셀 영역 위에 배치되면서 그로부터 절연되는 전도성 플로팅 게이트들의 쌍을 형성하는 단계, 플로팅 게이트들의 쌍 사이의 기판에 제1 소스 영역을 형성하는 단계, 메모리 셀 영역 및 로직 회로 영역의 기판 위에 있으면서 그로부터 절연되는 폴리실리콘 층을 형성하는 단계 - 폴리실리콘 층은 전도성 플로팅 게이트들의 쌍 위로 그리고 그 위에서 연장되면서 그로부터 절연됨 -, 메모리 셀 영역 및 로직 회로 영역의 폴리실리콘 층 위에 산화물 층을 형성하는 단계, 메모리 셀 영역으로부터 산화물 층을 제거하는 단계, 플로팅 게이트들 사이에 그리고 제1 소스 영역 위에 있는 폴리실리콘 층의 제1 블록이 폴리실리콘 층의 나머지 부분들로부터 분리되도록 메모리 셀 영역의 폴리실리콘 층의 화학-기계적 폴리싱을 수행하는 단계, 및 로직 회로 영역으로부터 산화물 층을 제거하는 단계를 포함한다. 본 방법은, 폴리실리콘 층의 부분들을 선택적으로 에칭하는 단계 - 이에 의해, 기판 위에 배치되는 폴리실리콘 층의 제2 블록으로서, 플로팅 게이트들의 쌍 중 하나의 플로팅 게이트는 폴리실리콘 층의 제1 블록과 제2 블록 사이에 배치되는, 제2 블록과, 기판 위에 배치되는 폴리실리콘 층의 제3 블록으로서, 플로팅 게이트들의 쌍 중 다른 하나의 플로팅 게이트는 폴리실리콘 층의 제1 블록과 제3 블록 사이에 배치되는, 제3 블록과, 기판의 로직 회로 부분 위에 배치되면서 그로부터 절연되는 폴리실리콘 층의 제4 블록이 생성됨 - 를 추가로 포함한다. 본 방법은, 폴리실리콘 층의 제2 블록의 측부에 인접한 기판에 제1 드레인 영역을 형성하는 단계, 폴리실리콘 층의 제3 블록의 측부에 인접한 기판에 제2 드레인 영역을 형성하는 단계, 폴리실리콘 층의 제4 블록의 제1 측부에 인접한 기판에 제3 드레인 영역을 형성하는 단계, 및 제4 블록의 제1 측부의 반대편에 있는 폴리실리콘 층의 제4 블록의 제2 측부에 인접한 기판에 제2 소스 영역을 형성하는 단계를 추가로 포함한다.
비휘발성 메모리 셀을 형성하는 방법은, 메모리 셀 영역 및 로직 회로 영역을 갖는 반도체 기판을 제공하는 단계, 기판의 메모리 셀 영역 위에 배치되면서 그로부터 절연되는 전도성 플로팅 게이트들의 쌍을 형성하는 단계, 플로팅 게이트들의 쌍 사이의 기판에 제1 소스 영역을 형성하는 단계, 메모리 셀 영역 및 로직 회로 영역의 기판 위에 있으면서 그로부터 절연되는 폴리실리콘 층을 형성하는 단계 - 폴리실리콘 층은 전도성 플로팅 게이트들의 쌍 위로 그리고 그 위에서 연장되면서 그로부터 절연됨 -, 및 메모리 셀 영역의 폴리실리콘 층 상에 산화물 스페이서들을 형성하는 단계를 포함한다. 본 방법은, 폴리실리콘 층의 부분들을 선택적으로 제거하는 단계 - 이에 의해, 기판 위에 그리고 전도성 플로팅 게이트들의 쌍 사이에 배치되는 폴리실리콘 층의 제1 블록과, 기판 위에 배치되는 폴리실리콘 층의 제2 블록으로서, 플로팅 게이트들의 쌍 중 하나의 플로팅 게이트는 폴리실리콘 층의 제1 블록과 제2 블록 사이에 배치되고, 폴리실리콘 층의 제2 블록의 측부는 산화물 스페이서들 중 하나의 산화물 스페이서의 측부와 정렬되는, 제2 블록과, 기판 위에 배치되는 폴리실리콘 층의 제3 블록으로서, 플로팅 게이트들의 쌍 중 다른 하나의 플로팅 게이트는 폴리실리콘 층의 제1 블록과 제3 블록 사이에 배치되고, 폴리실리콘 층의 제3 블록의 측부는 산화물 스페이서들 중 하나의 산화물 스페이서의 측부와 정렬되는, 제3 블록과, 기판의 로직 회로 부분 위에 배치되면서 그로부터 절연되는 폴리실리콘 층의 제4 블록이 생성됨 - 를 추가로 포함한다. 본 방법은, 폴리실리콘 층의 제2 블록의 측부에 인접한 기판에 제1 드레인 영역을 형성하는 단계, 폴리실리콘 층의 제3 블록의 측부에 인접한 기판에 제2 드레인 영역을 형성하는 단계, 폴리실리콘 층의 제4 블록의 제1 측부에 인접한 기판에 제3 드레인 영역을 형성하는 단계, 및 제4 블록의 제1 측부의 반대편에 있는 폴리실리콘 층의 제4 블록의 제2 측부에 인접한 기판에 제2 소스 영역을 형성하는 단계를 추가로 포함한다.
비휘발성 메모리 셀을 형성하는 방법은, 메모리 셀 영역 및 로직 회로 영역을 갖는 반도체 기판을 제공하는 단계, 기판의 메모리 셀 영역 위에 배치되면서 그로부터 절연되는 전도성 플로팅 게이트들의 쌍을 형성하는 단계, 플로팅 게이트들의 쌍 사이의 기판에 제1 소스 영역을 형성하는 단계, 메모리 셀 영역 및 로직 회로 영역의 기판 위에 있으면서 그로부터 절연되는 폴리실리콘 층을 형성하는 단계 - 폴리실리콘 층은 전도성 플로팅 게이트들의 쌍 위로 그리고 그 위에서 연장되면서 그로부터 절연됨 -, 플로팅 게이트들 사이에 그리고 제1 소스 영역 위에 있는 폴리실리콘 층의 제1 블록이 폴리실리콘 층의 나머지 부분들로부터 분리되도록 폴리실리콘 층의 부분들을 제거하기 위해 제1 폴리실리콘 에칭을 수행하는 단계, 메모리 셀 영역 및 로직 회로 영역의 기판 위에 산화물 층을 형성하는 단계, 로직 회로 영역의 제1 부분의 폴리실리콘 층 상에 포토레지스트의 제1 블록을 형성하는 단계, 적어도 메모리 셀 영역의 산화물 층의 스페이서들 및 포토레지스트의 제1 블록 아래의 산화물 층의 블록을 제외한 산화물 층의 부분들을 제거하도록 산화물 에칭을 수행하는 단계, 및 로직 회로 영역의 제2 부분의 폴리실리콘 층 상에 포토레지스트의 제2 블록을 형성하는 단계를 포함한다. 본 방법은, 폴리실리콘 층의 부분들을 제거하도록 제2 폴리실리콘 에칭을 수행하는 단계 - 이에 의해, 산화물 스페이서들 중 하나의 산화물 스페이서 아래에 그리고 기판 위에 배치되는 폴리실리콘 층의 제2 블록으로서, 플로팅 게이트들의 쌍 중 하나의 플로팅 게이트는 폴리실리콘 층의 제1 블록과 제2 블록 사이에 배치되는, 제2 블록과, 산화물 스페이서들 중 하나의 산화물 스페이서 아래에 그리고 기판 위에 배치되는 폴리실리콘 층의 제3 블록으로서, 플로팅 게이트들의 쌍 중 다른 하나의 플로팅 게이트는 폴리실리콘 층의 제1 블록과 제3 블록 사이에 배치되는, 제3 블록과, 로직 회로 영역의 제1 부분의 산화물 층의 블록 아래에 배치되는 폴리실리콘 층의 제4 블록과, 로직 회로 영역의 제2 부분의 포토레지스트의 제2 블록 아래에 배치되는 폴리실리콘 층의 제5 블록이 생성됨 - 를 추가로 포함한다. 본 방법은, 폴리실리콘 층의 제2 블록의 측부에 인접한 기판에 제1 드레인 영역을 형성하는 단계, 폴리실리콘 층의 제3 블록의 측부에 인접한 기판에 제2 드레인 영역을 형성하는 단계, 폴리실리콘 층의 제4 블록의 제1 측부에 인접한 기판에 제3 드레인 영역을 형성하는 단계, 제4 블록의 제1 측부의 반대편에 있는 폴리실리콘 층의 제4 블록의 제2 측부에 인접한 기판에 제2 소스 영역을 형성하는 단계, 폴리실리콘 층의 제5 블록의 제1 측부에 인접한 기판에 제4 드레인 영역을 형성하는 단계, 및 폴리실리콘 층의 제5 블록의 제1 측부의 반대편에 있는 제5 블록의 제2 측부에 인접한 기판에 제3 소스 영역을 형성하는 단계를 추가로 포함한다.
비휘발성 메모리 셀을 형성하는 방법은, 메모리 셀 영역 및 로직 회로 영역을 갖는 반도체 기판을 제공하는 단계, 기판의 메모리 셀 영역 위에 배치되면서 그로부터 절연되는 전도성 플로팅 게이트들의 쌍을 형성하는 단계, 플로팅 게이트들의 쌍 사이의 기판에 제1 소스 영역을 형성하는 단계, 메모리 셀 영역 및 로직 회로 영역의 기판 위에 있으면서 그로부터 절연되는 폴리실리콘 층을 형성하는 단계 - 폴리실리콘 층은 전도성 플로팅 게이트들의 쌍 위로 그리고 그 위에서 연장되면서 그로부터 절연됨 -, 메모리 셀 영역 및 로직 회로 영역의 폴리실리콘 층 위에 산화물 층을 형성하는 단계, 메모리 셀 영역 및 로직 회로 영역의 산화물 층 위에 BARC 층을 형성하는 단계, 메모리 셀 영역의 플로팅 게이트들로부터 이격된 BARC 층 및 산화물 층의 부분과 로직 회로 영역에 배치되는 BARC 층 및 산화물 층의 부분을 유지하면서 플로팅 게이트들 위에 배치되는 BARC 층 및 산화물 층의 부분들을 제거하는 단계, 플로팅 게이트들 사이에 그리고 제1 소스 영역 위에 있는 폴리실리콘 층의 제1 블록이 폴리실리콘 층의 나머지 부분들로부터 분리되도록, 플로팅 게이트들의 쌍 위의 폴리실리콘 층의 부분을 제거하도록 제1 폴리실리콘 에칭을 수행하는 단계, 및 BARC 층 및 산화물 층의 나머지 부분들을 제거하는 단계를 포함한다. 본 방법은, 폴리실리콘 층의 부분들을 선택적으로 에칭하는 단계 - 이에 의해, 기판 위에 배치되는 폴리실리콘 층의 제2 블록으로서, 플로팅 게이트들의 쌍 중 하나의 플로팅 게이트는 폴리실리콘 층의 제1 블록과 제2 블록 사이에 배치되는, 제2 블록과, 기판 위에 배치되는 폴리실리콘 층의 제3 블록으로서, 플로팅 게이트들의 쌍 중 다른 하나의 플로팅 게이트는 폴리실리콘 층의 제1 블록과 제3 블록 사이에 배치되는, 제3 블록과, 기판의 로직 회로 부분 위에 배치되면서 그로부터 절연되는 폴리실리콘 층의 제4 블록이 생성됨 - 를 추가로 포함한다. 본 방법은, 폴리실리콘 층의 제2 블록의 측부에 인접한 기판에 제1 드레인 영역을 형성하는 단계, 폴리실리콘 층의 제3 블록의 측부에 인접한 기판에 제2 드레인 영역을 형성하는 단계, 폴리실리콘 층의 제4 블록의 제1 측부에 인접한 기판에 제3 드레인 영역을 형성하는 단계, 및 제4 블록의 제1 측부의 반대편에 있는 폴리실리콘 층의 제4 블록의 제2 측부에 인접한 기판에 제2 소스 영역을 형성하는 단계를 추가로 포함한다.
비휘발성 메모리 셀을 형성하는 방법은, 메모리 셀 영역 및 로직 회로 영역을 갖는 반도체 기판을 제공하는 단계, 기판의 메모리 셀 영역 위에 배치되면서 그로부터 절연되는 전도성 플로팅 게이트들의 쌍을 형성하는 단계, 플로팅 게이트들의 쌍 사이의 기판에 제1 소스 영역을 형성하는 단계, 메모리 셀 영역 및 로직 회로 영역의 기판 위에 있으면서 그로부터 절연되는 폴리실리콘 층을 형성하는 단계 - 폴리실리콘 층은 전도성 플로팅 게이트들의 쌍 위로 그리고 그 위에서 연장되면서 그로부터 절연됨 -, 및 메모리 셀 영역 및 로직 회로 영역의 폴리실리콘 층 위에 코팅부를 형성하도록 스핀-온 공정을 수행하는 단계를 포함한다. 본 방법은, 코팅부 및 폴리실리콘 층의 상부 부분들을 제거하도록 비선택적 에칭을 수행하는 단계 - 이에 의해, 기판 위에 그리고 전도성 플로팅 게이트들의 쌍 사이에 배치되는 폴리실리콘 층의 제1 블록과, 기판 위에 배치되는 폴리실리콘 층의 제2 블록으로서, 플로팅 게이트들의 쌍 중 하나의 플로팅 게이트는 폴리실리콘 층의 제1 블록과 제2 블록 사이에 배치되는, 제2 블록과, 기판 위에 배치되는 폴리실리콘 층의 제3 블록으로서, 플로팅 게이트들의 쌍 중 다른 하나의 플로팅 게이트는 폴리실리콘 층의 제1 블록과 제3 블록 사이에 배치되는, 제3 블록과, 기판의 로직 회로 부분 위에 배치되면서 그로부터 절연되는 폴리실리콘 층의 제4 블록이 생성됨 - 를 추가로 포함한다. 본 방법은, 폴리실리콘 층의 제2 블록의 측부에 인접한 기판에 제1 드레인 영역을 형성하는 단계, 폴리실리콘 층의 제3 블록의 측부에 인접한 기판에 제2 드레인 영역을 형성하는 단계, 폴리실리콘 층의 제4 블록의 제1 측부에 인접한 기판에 제3 드레인 영역을 형성하는 단계, 및 제4 블록의 제1 측부의 반대편에 있는 폴리실리콘 층의 제4 블록의 제2 측부에 인접한 기판에 제2 소스 영역을 형성하는 단계를 추가로 포함한다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1a 내지 도 1h는 본 발명의 메모리 셀 스택들을 형성함에 있어서의 단계들을 도시한 단면도들이다.
도 2a 내지 도 2c, 및 도 3a 내지 도 3c는 각각 메모리 셀들 및 로직 디바이스들을 형성하는 데 있어서의 단계들을 도시한 단면도들이다.
도 4a 내지 도 4c는 메모리 셀들을 형성하는 데 있어서의 대안적인 실시예의 단계들을 도시한 단면도들이다.
도 5a 내지 도 5c 및 도 6a 내지 도 6c는 각각 메모리 셀들 및 로직 디바이스들을 형성하는 데 있어서의 대안적인 실시예의 단계들을 도시한 단면도들이다.
도 7a 내지 도 7c 및 도 8a 내지 도 8c는 각각 메모리 셀들 및 로직 디바이스들을 형성하는 데 있어서의 대안적인 실시예의 단계들을 도시한 단면도들이다.
도 9a 내지 도 9e 및 도 10a 내지 도 10e 및 도 11a 내지 도 11e는 각각 메모리 셀들, 저전압 로직 디바이스들 및 고전압 로직 디바이스들을 형성하는 데 있어서의 대안적인 실시예의 단계들을 도시한 단면도들이다.
도 12a 내지 도 12d 및 도 13a 내지 도 13d는 각각 메모리 셀들 및 로직 디바이스들을 형성하는 데 있어서의 대안적인 실시예의 단계들을 도시한 단면도들이다.
도 14a 내지 도 14c 및 도 15a 내지 도 15c는 각각 메모리 셀들 및 로직 디바이스들을 형성하는 데 있어서의 대안적인 실시예의 단계들을 도시한 단면도들이다.
도 16a 내지 도 16d 및 도 17a 내지 도 17d는 각각 메모리 셀들 및 로직 디바이스들을 형성하는 데 있어서의 대안적인 실시예의 단계들을 도시한 단면도들이다.
도 1a 내지 도 1h를 참조하면, 메모리 셀을 제조하기 위한 공정에서의 시작 단계들의 단면도들이 도시되어 있다. 공정은 P 타입 단결정 실리콘의 기판(10) 상에 실리콘 이산화물(산화물)의 층(12)을 형성함으로써 시작된다. 그 후, 도 1a에 도시된 바와 같이, 폴리실리콘(또는 비결정성 실리콘)의 제1 층(14)이 실리콘 이산화물의 층(12) 상에 형성된다. 이어서, 폴리실리콘의 제1 층(14)은 도 1a의 도면에 수직인 방향으로 패턴화된다.
실리콘 이산화물과 같은 다른 절연 층(16)(또는 심지어 ONO(산화물, 질화물, 산화물)와 같은 복합 층)이 폴리실리콘의 제1 층(14) 상에 형성된다. 이어서, 폴리실리콘의 제2 층(18)이 산화물 층(16) 상에 형성된다. 다른 절연 층(20)이 폴리실리콘의 제2 층(18) 상에 형성되고, 후속하는 건식 에칭 동안 하드 마스크로서 사용된다. 바람직한 실시예에서, 층(20)은 실리콘 질화물(20a), 실리콘 이산화물(20b), 및 실리콘 질화물(20c)을 포함하는 복합 층이다. 생성된 구조물이 도 1b에 도시되어 있다. 하드 마스크(20)는 대신에 실리콘 산화물(20b) 및 실리콘 질화물(20c)의 복합 층, 또는 단지 두꺼운 실리콘 질화물(질화물) 층(20a)일 수 있음에 유의하여야 한다.
포토레지스트 재료(도시되지 않음)가 구조물 상에 코팅되고, 마스킹 단계가 수행되어, 포토레지스트 재료의 선택된 부분들을 노출시킨다. 포토레지스트가 현상되고, 포토레지스트를 마스크로서 사용하여, 구조물이 에칭된다. 구체적으로, 폴리실리콘의 제1 층(14)이 노출될 때까지, 복합 층(20), 폴리실리콘의 제2 층(18), 및 절연 층(16)이 이방성으로 에칭된다. 생성된 구조물이 도 1c에 도시되어 있다. 단지 2개의 "스택들"(S1, S2)만이 도시되어 있지만, 서로로부터 이격되어 있는 다수의 그러한 "스택들"이 있다는 것은 명백할 것이다.
실리콘 이산화물(22)이 구조물 상에 형성된다. 다음으로, 실리콘 질화물 층(24)의 형성이 이어진다. 실리콘 질화물(24) 및 실리콘 이산화물(22)이 이방성으로 에칭되어, 스택들(S1, S2) 옆에 (실리콘 이산화물(22)과 실리콘 질화물(24)의 결합물인) 복합 스페이서들(26)을 남긴다. 스페이서들의 형성은 본 기술 분야에 주지되어 있고, 구조물의 윤곽 위에 재료를 증착시키고, 뒤이어 이방성 에칭 공정이 이어지는 것을 수반하는데, 이에 의해 재료가 구조물의 수평 표면들로부터 제거되는 한편, 재료는 구조물의 (둥근 상부 표면을 갖는) 수직 배향 표면들 상에 크게 변형되지 않은 상태로 남아 있게 된다. 생성된 구조물이 도 1d에 도시되어 있다.
산화물의 층이 구조물 위에 형성되고, 뒤이어 이방성 에칭이 이어져서, 스택들(S1, S2) 옆에 산화물의 스페이서들(28)을 남긴다. 포토레지스트(30)가 스택(S1)과 스택(S2) 사이의 영역, 및 다른 교호하는 쌍들의 스택(S1)과 스택(S2) 사이의 영역 위에 형성된다. 그 쌍의 스택(S1)과 스택(S2) 사이의 영역은 본 명세서에서 "내부 영역"으로 지칭되고, 내부 영역의 외측에 있는(즉, 인접한 쌍들의 스택(S1)과 스택(S2) 사이의) 영역들은 "외부 영역"으로 지칭된다. 외부 영역들의 노출된 스페이서들(28)은 등방성 에칭에 의해 제거된다. 생성된 구조물이 도 1e에 도시되어 있다.
포토레지스트(30)가 제거된 후, 내부 및 외부 영역들의 제1 폴리실리콘 층(14)의 노출된 부분들이 이방성으로 에칭된다. 산화물 층(12)의 일부가, 또한, 폴리 오버-에칭 동안 에칭(제거)될 것이다. 바람직하게는, 기판(10)에 대한 손상을 방지하기 위해, 남아 있는 산화물의 더 얇은 층이 기판(10) 상에 잔존할 것이다. 생성된 구조물이 도 1f에 도시되어 있다.
산화물의 층이 구조물 위에 형성되고, 뒤이어 이방성 에칭이 이어져서, 스택들(S1, S2) 옆에 산화물의 스페이서들(31)을 남기고, 기판(10) 상에 산화물의 층(33)을 남긴다. 선택적으로, HV MOS 게이트 산화물의 다른 산화물 층이 구조물 위에 형성되어, 스페이서들(31) 및 층(33)을 두껍게 한다. 이어서, 포토레지스트 재료(32)가 코팅되고 마스킹되어, 스택(S1)과 스택(S2) 사이의 내부 영역들에 개구들을 남긴다. 또한, 도 1e에 도시된 도면과 유사하게, 포토레지스트는 다른 교호하는 쌍들의 스택들 사이에 있다. 생성된 구조물은 내부 영역들에서 기판(10)의 노출된 부분들 내로 이온 주입되어, 소스 영역(34)을 형성한다. 이어서, 스택들(S1, S2)에 인접한 산화물 스페이서들(31), 및 내부 영역의 산화물 층(33)이, 예컨대 습식 에칭에 의해 제거된다. 생성된 구조물이 도 1g에 도시되어 있다.
스택들(S1, S2)의 외부 영역들의 포토레지스트 재료(32)가 제거된다. 고온 열 어닐링 단계가 적용되어, 이온 주입을 활성화시켜서 소스 접합부(즉, 제1 또는 소스 영역(34))의 형성을 완료한다. 실리콘 이산화물(36)이 모든 곳에 형성된다. 구조물은 포토레지스트 재료(38)에 의해 다시 한번 커버되며, 마스킹 단계가 수행되어, 스택들(S1, S2)의 외부 영역들을 노출시키고, 스택(S1)과 스택(S2) 사이의 내부 영역을 커버하는 포토레지스트 재료(38)를 남긴다. 산화물 이방성 에칭, 그리고 뒤이어 등방성 습식 에칭이 수행되어, 스택들(S1, S2)의 외부 영역들로부터 산화물(36) 및 산화물(33)을 제거하고, 가능하게는, 스택들(S1, S2)의 외부 영역들의 산화물 스페이서들(31)의 두께를 감소시킨다. 생성된 구조물이 도 1h에 도시되어 있다.
도 2a 내지 도 2c는 기판(10)의 메모리 셀 영역에서 메모리 셀을 제조하는 공정에서의 다음 단계들을 도시한 단면도들이고, 도 3a 내지 도 3c는 기판(10)의 로직 회로 영역에서 로직 디바이스들을 제조하는 공정에서의 다음 단계들을 도시한 단면도들이다. 포토레지스트 재료(38)가 제거된 후에, 절연 층(40)(예컨대, 산화물)이 외부 영역들 및 로직 회로 영역의 기판(10)의 노출된 부분들 상에 형성된다. 이어서, 폴리실리콘의 컨포멀(conformal) 층(42)이 구조물 위에 증착된다. 폴리 층(42)의 두께에 따라, 그것은 소스 영역(34) 위에 병합될 수 있거나, 도시된 바와 같이 그렇지 않을 수도 있다. 이어서, 버퍼 산화물(44)이 양쪽 영역 모두에서 폴리 층(42) 상에 증착된다. 생성된 구조물이 도 2a 및 도 3a에 도시되어 있다.
포토레지스트가 구조물 상에 코팅되고, 기판의 메모리 셀 영역으로부터 포토리소그래피 공정을 통해 선택적으로 제거된다. (포토레지스트 제거 후의) 도 2b 및 도 3b에 도시된 바와 같이, 산화물 에칭을 이용하여, 메모리 셀 영역으로부터 버퍼 산화물(44)을 제거한다. CMP(chemical-mechanical polish)를 이용하여, 메모리 셀 스택 구조체의 상부를 평탄화한다. 산화물 에칭을 이용하여, 로직 회로 영역의 버퍼 산화물(44)을 제거한다. 포토레지스트가 구조물 상에 코팅되고, 로직 회로 영역 및 메모리 셀 영역의 부분들로부터 선택적으로 제거된다. 이어서, 폴리 에칭을 이용하여, (층(42)의 블록(42c)을 남기도록) 로직 회로 영역에서 그리고 (선택 게이트들(42b)의 외부 에지들을 한정하도록) 메모리 셀 영역에서 폴리 층(42)의 노출된 부분들을 제거한다. 이어서, 주입이 수행되어, 메모리 셀 영역에 드레인 영역들(48)을, 그리고 로직 회로 영역에 소스 및 드레인 영역들(50/52)을 형성한다. 최종 생성된 구조물이 (포토레지스트 제거 후의) 도 2c 및 도 3c에 도시되어 있다.
도 2c에 도시된 바와 같이, 메모리 셀들이 공통의 소스 영역(34) 및 공통의 소거 게이트(42a)를 공유하는 쌍들로 형성된다. 각각의 메모리 셀은, 소스(제1) 및 드레인(제2) 영역들(34, 48) 사이에서 연장되고 플로팅 게이트(14) 아래에 배치되는 제1 부분 및 선택 게이트(42b) 아래에 배치되는 제2 부분을 갖는 채널 영역(54)을 포함한다. 제어 게이트(18)는 플로팅 게이트(14) 위에 배치된다. 도 3c에 도시된 바와 같이, 로직 디바이스들 각각은 로직 소스 및 드레인 영역들(50, 52) 사이에서 연장되는 채널 영역(56), 및 채널 영역(56) 위에 배치되는 로직 게이트(42c)를 포함한다. 이러한 메모리 형성 공정의 하나의 이점은, 더미(dummy) 폴리 층 또는 추가적인 폴리 증착 단계를 이용할 필요 없이, 하나의 로직 게이트 폴리 층만을 사용하여 소거 게이트(42a), 선택 게이트(42b) 및 로직 게이트(42c)를 형성한다는 것이다.
도 4a 내지 도 4c는 도 2a에 도시된 것과 동일한 구조물로 시작되는 메모리 셀들을 형성하기 위한 대안적인 실시예를 도시한다. 그러나, 메모리 셀 영역으로부터 모든 버퍼 산화물(44)을 제거하는 대신에, 도 4a에 도시된 바와 같이, 이방성 에칭을 이용하여, 폴리 층(42) 상에 버퍼 산화물 스페이서들(44a)을 남긴다. 도 4b에 도시된 바와 같이, CMP를 이용하여, 메모리 셀 스택 구조물의 상부를 평탄화한다. 이어서, 도 4c에 도시된 바와 같이, 폴리 에칭을 이용하여 선택 게이트들(42b)의 외부 에지들을 형성하고, 드레인 영역들(48)은 전술된 바와 같이 형성된다. 이러한 실시예의 이점은 선택 게이트들(42b)의 외부 에지들이 버퍼 산화물 스페이서들(44a)에 자가-정렬되고 그에 의해 한정된다는 것이다.
도 5a 내지 도 5c 및 도 6a 내지 도 6c는, 도 2a 및 도 3a에 도시된 것과 동일한 구조물들로 시작되는 메모리 셀들 및 로직 디바이스들을 형성하기 위한 다른 대안적인 실시예를 도시한다. 도 5a 및 도 6a에 도시된 바와 같이, 이방성 에칭을 이용하여, 각각, 메모리 셀 영역의 버퍼 산화물 스페이서들(44a)을 제외한 버퍼 산화물(44)을 제거하고, 로직 회로 영역의 버퍼 산화물(44)을 제거한다. 포토레지스트(60)의 블록이 포토레지스트 코팅 및 선택적 포토리소그래피 제거에 의해 로직 회로 영역에 형성된다. 이어서, 도 5b 및 도 6b에 도시된 바와 같이, 폴리 에칭이 수행되어, 로직 회로 영역의 폴리 층(42)의 노출된 부분들을 제거하고(로직 게이트(42c)를 생성하게 됨), 외부 영역들의 폴리 층(42)의 노출된 부분을 제거하고(선택 게이트들(42b)의 외부 에지들을 한정하게 함), 스택들(S1, S2) 상의 폴리 층(42)의 상부 부분들을 제거한다(소거 게이트(42a) 및 선택 게이트들(42b)을 분리 및 한정하게 함). 포토레지스트 제거 후, 메모리 드레인 영역들(48), 및 로직 소스 및 드레인 영역들(50, 52)은 전술된 바와 같이 형성되는데, 생성된 구조물은 도 5c 및 도 6c에 도시되어 있다. 이러한 실시예의 추가적인 이점은, 더미 폴리실리콘이 회피될 뿐만 아니라, 또한 CMP(일부 제조자는 CMP를 갖추지 못하거나 너무 고가라는 것을 알고 있음) 역시 그러하다는 것이다. 게다가, 동일한 폴리 에칭이 로직 게이트(42c)뿐만 아니라 메모리 셀 영역의 소거 및 선택 게이트들(42a/42b)을 한정한다.
도 7a 내지 도 7c 및 도 8a 내지 도 8c는 메모리 셀들 및 로직 디바이스들을 형성하기 위한 다른 대안적인 실시예를 도시하는데, 이는 버퍼 산화물(44)이 남겨져서 로직 회로 영역에 남아 있다(예컨대, 로직 회로 영역에 형성된 포토레지스트(64)에 의해 산화물 에칭으로부터 보호됨)는 것을 제외하면 도 5a 및 도 6a에 도시된 것과 동일한 구조물들로 시작되고, 도 7a 및 도 8a에 도시된 바와 같다. 이어서, 도 7b 및 도 8b에 도시된 바와 같이, 폴리 에칭이 수행되어, (선택 게이트들(42b)의 외부 에지들을 한정하기 위해) 외부 영역들의 폴리 층(42)의 노출된 부분들을 제거하고, (소거 게이트(42a) 및 선택 게이트들(42b)을 분리 및 한정하기 위해) 스택들(S1, S2) 상의 폴리 층(42)의 상부 부분들을 제거한다. 이어서, 도 7c 및 도 8c에 도시된 바와 같이, 포토레지스트(64)가 로직 회로 영역에서 노출되고, 현상되고, 선택적으로 제거되고, 뒤이어 산화물 에칭 및 폴리 에칭이 이어져서 버퍼 산화물 층(44) 및 폴리 층(42)의 노출된 부분들을 제거하여, 폴리 블록(42c)을 버퍼 산화물(44) 및 포토레지스트(64)에 의해 커버된 상태로 남긴다. 이어서, 소스 및 드레인 형성이 전술된 바와 같이 수행된다. 이러한 실시예의 이점은 로직 게이트(42c) 상의 버퍼 산화물(44)이 더 높은 주입 에너지들로부터 하부 기판을 더 잘 보호할 수 있어서 더 높은 고전압 접합부들이 더 높은 고전압 로직 디바이스들을 위해 형성될 수 있다는 것이다. 저전압 로직 디바이스들의 경우, 버퍼 산화물(44)이 주입 전에 제거될 수 있다.
도 9a 내지 도 9f, 도 10a 내지 도 10f, 및 도 11a 내지 도 11f는 메모리 셀들 및 로직 디바이스들을 형성하기 위한 다른 대안적인 실시예를 도시하는데, 이는 도 2b 및 도 3b에 도시된 것과 동일한 구조물들로 시작되고, 도 9a(메모리 셀 영역을 도시함), 도 10a(논리 회로 영역의 저전압 부분을 도시함) 및 도 11a(논리 회로 영역의 고전압 부분을 도시함)에 도시된 바와 같다. 로직 회로 영역의 저전압 부분은 STI 산화물(74)에 의해 분리된 P-웰(PWEL) 영역(70) 및 N-웰(NWEL) 영역(72)을 포함한다. 로직 회로 영역의 고전압 부분은 STI 산화물(74)에 의해 분리된, 고전압 P-웰(HPWL) 영역(76) 및 고전압 N-웰(HNWL) 영역(78)을 포함한다.
(산화물 에칭에 의한 버퍼 산화물(44)의 제거 후의) 도 9b, 도 10b, 및 도 11b에 도시된 바와 같이, 더미 폴리 증착 및 폴리 에칭(예컨대, CMP에 뒤이어 폴리 에칭백이 이어짐)을 이용하여, 스택들(S1, S2)의 높이 훨씬 아래로 폴리 층(42)의 높이를 감소시킨다. 포토레지스트를 사용하여 로직 회로 영역의 폴리 층(42)을 보호할 수 있다. 산화물이 구조물 위에 증착된다(예컨대, TEOS 증착). 포토레지스트가 산화물 상에 코팅되고, 패턴화되고, 고전압 로직 회로 영역의 포토레지스트 블록들(80)(이 영역에서 로직 게이트들을 한정할 것임)을 제외하고 선택적으로 제거된다. 도 9c, 도 10c, 및 도 11c에 도시된 바와 같이, 이방성 산화물 에칭이 수행되어, 메모리 셀 영역에 스페이서들(82)을, 그리고 고전압 로직 회로 영역의 포토레지스트 블록들(80) 아래에 블록들(84)을 남긴다. 스페이서들(82)은 메모리 셀 영역에서 워드 라인 임계 치수(WL CD)를 한정할 것이다.
포토레지스트 제거 후, 추가적인 포토레지스트가 구조물 상에 코팅되고, 패턴화되고, 저전압 로직 회로 영역의 포토레지스트 블록들(86)(이러한 영역에서 로직 게이트들을 한정할 것임)을 제외하고 선택적으로 제거된다. 이어서, 도 9d, 도 10d 및 도 11d에 도시된 바와 같이, 폴리 에칭을 이용하여, 폴리 층(42)의 노출된 부분들을 제거하여, 메모리 셀 영역에 폴리 게이트들(42b)을 남기고, 저전압 로직 회로 영역에 폴리 게이트(42c)를 남기며, 그리고 고전압 로직 회로 영역에 폴리 게이트(42d)를 남긴다. 이어서, 주입을 이용하여, 메모리 셀 영역에 드레인 영역들(48)을 형성하고, 그리고 로직 회로 영역에 소스 및 드레인 영역들(50/52)을 형성한다. 이어서, 포토레지스트 및 산화물(82/84)이 제거되어, 도 9e, 도 10e 및 도 11e에 도시된 최종 구조물을 남긴다. 이러한 실시예의 이점들은 (산화물 스페이서들(82)에 의한) 선택 게이트들(42b)의 자가-정렬 형성, 및 고전압 로직 회로 영역의 더 높은 소스/드레인 주입들에 대한 산화물 블록들(84)에 의한 보호를 포함한다.
도 12a 내지 도 12d 및 도 13a 내지 도 13d는 메모리 셀들 및 로직 디바이스들을 형성하기 위한 다른 대안적인 실시예를 도시하는데, 이는 도 2a 및 도 3a에 도시된 것과 동일한 구조물들로 시작되고, 산화물(44)이 블로킹 산화물이다. 도 12a 및 도 13a에 도시된 바와 같이, BARC 층(90)이 산화물(44) 위에 형성되고, 포토레지스트(92)가 산화물(44) 위에 형성되어, 메모리 셀 영역으로부터 제거되지만, 로직 회로 영역으로부터는 제거되지 않는다. (포토레지스트(92)의 제거 후의) 도 12b 및 도 13b에 도시된 바와 같이, BARC 에칭백 공정 및 산화물 에칭백 공정(예컨대, 건식 산화물 에칭)을 이용하여, 메모리 셀 영역의 스택들(S1, S2)의 상부들 위의 BARC 층(90) 및 산화물 층(44)을 제거한다. 도 12c 및 도 13c에 도시된 바와 같이, (메모리 셀 영역과 로직 회로 영역 사이의 단차 높이를 감소시키기 위해) 남아 있는 BARC 재료(90)가 제거되고, 폴리 에칭이 수행되어, 폴리 층(42)의 상부 부분을 제거한다. 이어서, 산화물 에칭을 이용하여, 남아 있는 블로킹 산화물(44)을 제거하여, 도 12d 및 도 13d에 도시된 구조물을 생성한다. 구조물은 선택 게이트들, 로직 게이트들, 메모리 드레인 영역들, 및 로직 소스/드레인 영역들의 형성을 완료하기 위해 전술된 바와 같이 처리될 수 있다.
도 14a 내지 도 14c 및 도 15a 내지 도 15c는 메모리 셀들 및 로직 디바이스들을 형성하기 위한 다른 대안적인 실시예를 도시하는데, 이는 도 12b 및 도 13b에 도시된 것과 동일한 구조물들로 시작된다. 도 14a 및 도 15a에 도시된 바와 같이, 우선, BARC 재료(90)가 제거된다. 도 14b 및 도 15b에 도시된 바와 같이, CMP를 이용하여, 구조물의 상부 부분들을 제거한다. 폴리 에칭백을 이용하여, 메모리 셀 영역의 폴리 층(42)의 상부 표면들을 낮추고, 산화물 에칭을 이용하여, 양쪽 영역들 모두에서 산화물(44)의 남아 있는 부분들을 제거하여, 도 14c 및 도 15c에 도시된 구조물을 생성한다. 구조물은 선택 게이트들, 로직 게이트들, 메모리 드레인 영역들, 및 로직 소스/드레인 영역들의 형성을 완료하도록 전술된 바와 같이 처리될 수 있다.
도 16a 내지 도 16d 및 도 17a 내지 도 17d는 메모리 셀들 및 로직 디바이스들을 형성하기 위한 다른 대안적인 실시예를 도시하는데, 이는 산화물(44)이 형성되지 않는다는 것을 제외하면 도 2a 및 도 3a에 도시된 것과 동일한 구조물들로 시작된다. 도 16a 및 도 17a에 도시된 바와 같이, 구조물은 스핀-온(spin-on) 유전체 코팅부 또는 스핀-온 포토레지스트 코팅부와 같은 스핀-온 코팅부(96)로 커버된다. 전역적 비-선택적 에칭이 시간에 기초하여 수행된다. 폴리 층(42)이 메모리 셀 영역에서 노출되는 경우, 폴리에 대해 높은 에칭 선택성을 이용하는 것이 바람직하다(도 16b 및 도 17b 참조). 소거 게이트 및 로직 게이트에 대한 남아 있는 폴리 두께를 모니터링하면서 전역적 에칭이 계속된다(도 16c 및 도 17c 참조). 에칭 시간은 APC(advanced process control)에 의한 측정 결과들에 의해 결정될 수 있다. 에칭을 이용하여 코팅부(96)의 남아 있는 부분들을 제거하여, 도 16d 및 도 17d에 도시된 구조물을 생성한다. 구조물은 선택 게이트들, 로직 게이트들, 메모리 드레인 영역들, 및 로직 소스/드레인 영역들의 형성을 완료하도록 전술된 바와 같이 처리될 수 있다. 이러한 실시예의 이점들은, 어떠한 더미 폴리도 요구되지 않고, 어떠한 폴리 CMP도 요구되지 않으며, 스핀-온 코팅을 사용하여 표면을 평탄화하고, 전역적 에칭이 메모리 셀 영역을 개방하기 위한 어떠한 마스크도 필요하지 않음을 의미한다는 것이다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 첨부된 청구범위의 범주에 있는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해될 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법 단계들이 도시되거나 청구되는 정확한 순서로 수행되어야 하는 것이 아니라, 보다 정확히 말해서, 본 발명의 메모리 셀의 적절한 형성을 허용하는 임의의 순서로 수행되면 된다. 재료의 단일 층이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 가능하다. 제어 게이트는 임의의 제어 게이트 없이 메모리 셀들을 제조하기 위해 전술된 실시예들 중 임의의 것에 대해 (스택들(S1, S2)을 형성할 때 폴리 층(18)의 형성을 생략함으로써) 생략될 수 있다.
본 명세서에 사용되는 바와 같이, "~ 위에" 및 "~ 상에"라는 용어들 양쪽 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 실장되는"이라는 용어는 "~에 직접적으로 실장되는"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 실장되는"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 커플링되는"이라는 용어는 "~에 전기적으로 직접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중간의 재료들 또는 요소들도 없음)과 "~에 전기적으로 간접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 중간의 재료들 또는 요소들이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두고 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (14)

  1. 비휘발성 메모리 셀을 형성하는 방법으로서,
    메모리 셀 영역 및 로직 회로 영역을 갖는 반도체 기판을 제공하는 단계;
    상기 기판의 상기 메모리 셀 영역 위에 배치되면서 그로부터 절연되는 전도성 플로팅 게이트들의 쌍을 형성하는 단계;
    상기 플로팅 게이트들 중 하나 위에 각각 배치되면서 그로부터 절연되는 전도성 제어 게이트들의 쌍을 형성하는 단계;
    상기 제어 게이트들 중 하나 위에 각각 배치되는 절연 블록들의 쌍을 형성하는 단계;
    상기 플로팅 게이트들의 쌍 사이의 상기 기판에 제1 소스 영역을 형성하는 단계;
    단일 폴리실리콘 증착 공정을 수행함으로써 상기 메모리 셀 영역 및 상기 로직 회로 영역의 상기 기판 위에 있으면서 그로부터 절연되는 단일 컨포멀(conformal) 폴리실리콘 층을 형성하는 단계 - 상기 단일 컨포멀 폴리실리콘 층은 상기 절연 블록들의 쌍 위로 그리고 그 위에서 연장됨 -;
    상기 메모리 셀 영역 및 상기 로직 회로 영역의 상기 단일 컨포멀 폴리실리콘 층 위에 산화물 층을 형성하는 단계;
    상기 단일 컨포멀 폴리실리콘 층을 노출시키기 위해 상기 메모리 셀 영역으로부터 상기 산화물 층을 제거하는 단계;
    상기 플로팅 게이트들 사이에 그리고 상기 제1 소스 영역 위에 있는 상기 단일 컨포멀 폴리실리콘 층의 제1 블록이 상기 단일 컨포멀 폴리실리콘 층의 나머지 부분들로부터 분리되고 상기 절연 블록들의 쌍의 상부 표면들과 평평한 상부 표면을 갖도록 상기 메모리 셀 영역의 상기 단일 컨포멀 폴리실리콘 층의 화학-기계적 폴리싱(chemical-mechanical polish)을 수행하는 단계 - 상기 화학-기계적 폴리싱은 상기 로직 회로 영역의 산화물 층이 노출된 채로 남겨둠 -;
    상기 로직 회로 영역으로부터 상기 산화물 층을 제거하는 단계;
    상기 단일 컨포멀 폴리실리콘 층의 부분들을 선택적으로 에칭하는 단계 - 이에 의해,
    상기 기판 위에 배치되는 상기 단일 컨포멀 폴리실리콘 층의 제2 블록으로서, 상기 플로팅 게이트들의 쌍 중 하나의 플로팅 게이트는 상기 단일 컨포멀 폴리실리콘 층의 제1 블록과 제2 블록 사이에 배치되는, 상기 제2 블록과,
    상기 기판 위에 배치되는 상기 단일 컨포멀 폴리실리콘 층의 제3 블록으로서, 상기 플로팅 게이트들의 쌍 중 다른 하나의 플로팅 게이트는 상기 단일 컨포멀 폴리실리콘 층의 제1 블록과 제3 블록 사이에 배치되는, 상기 제3 블록과, 그리고
    상기 기판의 상기 로직 회로 영역 위에 배치되면서 그로부터 절연되는 상기 단일 컨포멀 폴리실리콘 층의 제4 블록이 생성됨 -;
    상기 단일 컨포멀 폴리실리콘 층의 제2 블록의 측부에 인접한 상기 기판에 제1 드레인 영역을 형성하는 단계;
    상기 단일 컨포멀 폴리실리콘 층의 제3 블록의 측부에 인접한 상기 기판에 제2 드레인 영역을 형성하는 단계;
    상기 단일 컨포멀 폴리실리콘 층의 제4 블록의 제1 측부에 인접한 상기 기판에 제3 드레인 영역을 형성하는 단계; 및
    상기 제4 블록의 제1 측부의 반대편에 있는 상기 단일 컨포멀 폴리실리콘 층의 제4 블록의 제2 측부에 인접한 상기 기판에 제2 소스 영역을 형성하는 단계를 포함하는, 방법.
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