JP2009212216A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】第１のゲート絶縁膜のエッジ部へのダメージを抑制する。
【解決手段】基板と、前記基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成されたゲート電極であって、前記第２のゲート絶縁膜の側面間の幅が、前記ゲート電極の側面間の幅よりも狭いようなゲート電極とを備えることを特徴とする半導体装置。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。
不揮発性メモリの一種として、絶縁膜中に電荷をトラップさせてデータを記憶するチャージトラップ型の不揮発性メモリが知られている。チャージトラップ型の不揮発性メモリの例としては、ＭＯＮＯＳ（金属−酸化膜−シリコン窒化膜−酸化膜−半導体）型のフラッシュメモリ（以下「ＭＯＮＯＳメモリ」と呼ぶ）が挙げられる（特許文献１等）。
ＭＯＮＯＳメモリのセルトランジスタは一般に、シリコン基板等の基板、トンネル絶縁膜と呼ばれる第１のゲート絶縁膜、シリコン窒化膜等の電荷蓄積絶縁膜、ブロッキング絶縁膜と呼ばれる第２のゲート絶縁膜、コントロールゲートと呼ばれるゲート電極等により構成される。ＭＯＮＯＳメモリは、基板内の電荷をトンネル絶縁膜を介して電荷蓄積絶縁膜に注入し、電荷捕獲位置に電荷をトラップさせることで、セルトランジスタの閾値電圧を制御し、データを記憶する。
ＭＯＮＯＳメモリは、書き込み時には、コントロールゲートに書き込み電圧を印加し、基板を接地する。これにより、電子が、ＦＮ（Fowler-Nordheim）トンネリングにより、基板からトンネル絶縁膜を介して電荷蓄積絶縁膜に注入され、電荷蓄積絶縁膜内に捕獲される。その結果、セルトランジスタの閾値電圧は、高いレベルに設定される。閾値電圧の値は、電子の注入量をコントロールゲート電圧や書き込み時間により調節することで制御可能である。
ＭＯＮＯＳメモリは、消去時には、コントロールゲートを接地し、基板に消去電圧を印加する。これにより、正孔が、ＦＮ（Fowler-Nordheim）トンネリングにより、基板からトンネル絶縁膜を介して電荷蓄積絶縁膜に注入され、電荷蓄積絶縁膜内に捕獲されていた電子と結合する、又は、電荷蓄積絶縁膜内に捕獲されていた電子を基板に引き戻す。その結果、セルトランジスタの閾値電圧は、再び低いレベルに戻る。
ＭＯＮＯＳメモリでは、書き込み時の電界により、トンネル絶縁膜のエッジ部にダメージが生じることが問題となる。このようなダメージは、エンデュランス特性や電荷保持特性を劣化させるおそれがある。
特開２００７−２５１１３２号公報
本発明は、第１のゲート絶縁膜のエッジ部へのダメージを抑制することを課題とする。
本発明の実施例は例えば、基板と、前記基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成されたゲート電極であって、前記第２のゲート絶縁膜の側面間の幅が、前記ゲート電極の側面間の幅よりも狭いようなゲート電極とを備えることを特徴とする半導体装置である。
本発明の実施例は例えば、基板と、前記基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成されたゲート電極であって、前記第２のゲート絶縁膜の上面における側面間の幅が、前記ゲート電極の下面における側面間の幅よりも狭いようなゲート電極とを備えることを特徴とする半導体装置である。
本発明の実施例は例えば、基板上に、第１のゲート絶縁膜と電荷蓄積絶縁膜と第２のゲート絶縁膜とゲート電極層とを順に堆積し、前記ゲート電極層と前記第２のゲート絶縁膜と前記電荷蓄積絶縁膜とを加工して、前記ゲート電極層からゲート電極を形成し、前記第２のゲート絶縁膜の側面を後退させて、前記第２のゲート絶縁膜の側面間の幅を前記ゲート電極の側面間の幅よりも狭くすることを特徴とする半導体装置の製造方法である。
本発明は、第１のゲート絶縁膜のエッジ部へのダメージを抑制することを可能にする。
本発明の実施例を、図面に基づいて説明する。
（第１実施例）
図１Ａ及びＢは、第１実施例の半導体装置１０１の側方断面図である。当該半導体装置１０１はここでは、チャージトラップ型の不揮発性メモリ、詳細には、ＭＯＮＯＳ型のフラッシュメモリである。図１Ａ及びＢには、当該半導体装置１０１を構成するセルトランジスタの断面が示されている。
上記半導体装置１０１は、複数本のビット線と複数本のワード線とを有する。図１Ａの矢印αは、ビット線に平行な方向（ビット線方向）を表す。図１Ｂの矢印βは、ワード線に平行な方向（ワード線方向）を表す。即ち、図１Ａは、ワード線に垂直な断面となっており、図１Ｂは、ビット線に垂直な断面となっている。
上記半導体装置１０１は、基板１１１と、第１のゲート絶縁膜１２１と、電荷蓄積絶縁膜１２２と、第２のゲート絶縁膜１２３と、ゲート電極１２４と、層間絶縁膜１３１とを備える。
基板１１１はここでは、半導体基板、詳細には、シリコン基板である。基板１１１は、ＳＯＩ（Semiconductor On Insulator）基板でもよい。基板１１１には、Ｎウェル１４１と、Ｐウェル１４２と、ソース拡散層１４３と、ドレイン拡散層１４４と、素子分離層１４５とが設けられている。ソース拡散層１４３は、ソース線に接続されており、ドレイン拡散層１４４は、ビット線に接続されている。ソース拡散層１４３とドレイン拡散層１４４との間には、チャネル領域Ｒが存在する。チャネル領域Ｒ上には、第１のゲート絶縁膜１２１と電荷蓄積絶縁膜１２２と第２のゲート絶縁膜１２３とゲート電極１２４とが順に形成されている。素子分離層１４５はここでは、ＳＴＩ（Shallow Trench Isolation）層である。
第１のゲート絶縁膜１２１は、基板１１１上に形成されている。第１のゲート絶縁膜１２１は一般に、トンネル絶縁膜とも呼ばれる。第１のゲート絶縁膜１２１はここでは、シリコン酸化膜である。第１のゲート絶縁膜１２１の膜厚はここでは、５ｎｍである。
電荷蓄積絶縁膜１２２は、第１のゲート絶縁膜１２１上に形成されている。上記半導体装置１０１は、電荷蓄積絶縁膜１２２中に電荷をトラップさせてデータを記憶する。電荷蓄積絶縁膜１２２はここでは、シリコン窒化膜である。電荷蓄積絶縁膜１２２の膜厚はここでは、５ｎｍである。図１Ａでは、ビット線に垂直な電荷蓄積絶縁膜１２２の側面が、Ｓ１で示されている。
第２のゲート絶縁膜１２３は、電荷蓄積絶縁膜１２２上に形成されている。第２のゲート絶縁膜１２３は一般に、ブロッキング絶縁膜とも呼ばれる。第２のゲート絶縁膜１２３はここでは、ｈｉｇｈ−ｋ絶縁膜、詳細には、Ａｌ２Ｏ３層である。第２のゲート絶縁膜１２３は、ＨｆＡｌＯＸ層又はＨｆＯ２層でもよい。第２のゲート絶縁膜１２３の膜厚はここでは、１５ｎｍである。図１Ａでは、ビット線に垂直な第２のゲート絶縁膜１２３の側面が、Ｓ２で示されている。第２のゲート絶縁膜１２３は、図１Ｂのように、ワード線方向に伸びる帯状の絶縁層である。
ゲート電極１２４は、第２のゲート絶縁膜１２３上に形成されている。ゲート電極１２４は一般に、コントロールゲートとも呼ばれる。ゲート電極１２４はここでは、ポリシリコン層から形成されたＮｉＳｉ層である。ゲート電極１２４は、ＴａＮ層とＷＮ層とＷ層とを含む積層膜でもよい。ゲート電極１２４の膜厚はここでは、７０ｎｍである。図１Ａでは、ビット線に垂直なゲート電極１２４の側面が、Ｓ３で示されている。ゲート電極１２４は、図１Ｂのように、ワード線方向に伸びる帯状の導電層である。ゲート電極１２４は、ワード線に接続されている。
層間絶縁膜１３１は、ゲート電極１２４上に形成されている。層間絶縁膜１３１は、電荷蓄積絶縁膜１２２、第２のゲート絶縁膜１２３、及びゲート電極１２４の側面（Ｓ１、Ｓ２、及びＳ３）を覆っている。層間絶縁膜１３１はここでは、シリコン酸化膜である。
図２は、第１実施例の半導体装置１０１の更なる側方断面図である。図２は、図１Ａの拡大図に相当する。
図２では、第２のゲート絶縁膜１２３の側面Ｓ２間の幅がＷ２で、ゲート電極１２４の側面Ｓ３間の幅がＷ３で示されている。本実施例では、第２のゲート絶縁膜１２３の側面Ｓ２間の幅Ｗ２が、ゲート電極１２４の側面Ｓ３間の幅Ｗ３よりも狭くなっている（即ちＷ２＜Ｗ３）。これにより、Ｗ２＝Ｗ３の場合に比べて、書き込み時に、第１のゲート絶縁膜１２１のエッジ部にかかる電界が低下する。その結果、第１のゲート絶縁膜１２１のエッジ部へのダメージが抑制され、エンデュランス特性や電荷保持特性の劣化が抑制される。図２では、第１のゲート絶縁膜１２１のエッジ部（ゲートエッジ部）がＧｅで、第１のゲート絶縁膜１２１の中央部（ゲート中央部）がＧｃで示されている。
図２では更に、電荷蓄積絶縁膜１２２の側面Ｓ１間の幅がＷ１で示されている。本実施例では、第２のゲート絶縁膜１２３の側面Ｓ２間の幅Ｗ２が、電荷蓄積絶縁膜１２２の側面Ｓ１間の幅Ｗ１よりも狭くなっている（即ちＷ２＜Ｗ１）。本実施例では更に、電荷蓄積絶縁膜１２２の側面Ｓ１間の幅Ｗ１が、ゲート電極１２４の側面Ｓ３間の幅Ｗ３と等しくなっている（即ちＷ１＝Ｗ３）。
本実施例では、側面Ｓ２間の幅Ｗ２が、側面Ｓ３間の幅Ｗ３よりも狭く、側面Ｓ２が、側面Ｓ３に比べ後退している。本実施例では、後述するように、側面Ｓ２が、側面Ｓ３に比べ、一側面あたり、側面Ｓ３間の幅Ｗ３の５％から２５％分、好ましくは、１５％から２５％分だけ後退している。以下、このパーセンテージを側面Ｓ２の後退量と呼ぶ。図２では、側面Ｓ２の後退量がＸで示されている。なお、後退量Ｘと幅Ｗ２と幅Ｗ３との間には、Ｘ＝｛（Ｗ３−Ｗ２）／Ｗ３／２｝×１００［％］の関係が成り立つ。
図３Ａ及びＢは、側面Ｓ２の後退量Ｘと第１のゲート絶縁膜１２１の電界強度との関係を示したグラフである。各グラフの横軸は、側面Ｓ２の後退量Ｘを表す。各グラフの縦軸は、書き込み時における、第１のゲート絶縁膜１２１のゲートエッジ部Ｇｅの電界強度と第１のゲート絶縁膜１２１のゲート中央部Ｇｃの電界強度との比を表す。図３Ａには、第２のゲート絶縁膜１２３の比誘電率が１０，１１，１２，１３，１４，１５の場合の結果が示されている。図３Ｂには、第２のゲート絶縁膜１２３の膜厚が１０，１１，１２，１３，１４，１５ｎｍの場合の結果が示されている。図３Ａ及びＢは、シミュレーションにより得られたグラフである。
図３Ａ及びＢから、Ｘ＞０％の場合には、Ｘ＝０％の場合に比べ、第１のゲート絶縁膜１２１のゲートエッジ部Ｇｅにかかる電界が低くなる事が解る。よって、本実施例では、Ｗ２をＷ３よりも狭くする。即ち、後退量Ｘを０％よりも大きい値に設定する。
しかしながら、Ｗ２を狭くすると、電荷蓄積絶縁膜１２２とゲート電極１２４との間に第２のゲート絶縁膜１２３と層間絶縁膜１３１とが介在することになる。通常、第２のゲート絶縁膜１２３は層間絶縁膜１３１よりも比誘電率が大きいため、Ｗ２を狭くしすぎると、書き込み消去が難しくなる。また、Ｗ２を狭くしすぎると、パターン崩れが生じやすくなってしまう。そこで、本実施例では、第２のゲート絶縁膜１２３の幅Ｗ２がゲート電極１２４の幅Ｗ３の２分の１未満にならないよう、即ち、Ｗ２≧Ｗ３／２の関係が成り立つよう、後退量Ｘを２５％以下に設定する。
また、図３Ａ及びＢによれば、第１のゲート絶縁膜１２１のゲートエッジ部Ｇｅにかかる電界が最も低くなるのは、Ｘ＝１５％から３０％付近であることが解る。よって、上記の理由により後退量Ｘを２５％以下に設定する場合、後退量Ｘは１５％から２５％に設定する事が特に好ましく、次善策としては、後退量Ｘは５％から２５％に設定する事が好ましい。
図３Ａには、第２のゲート絶縁膜１２３の比誘電率が１０から１５の場合のシミュレーション結果が示されている。本実施例では、第２のゲート絶縁膜１２３の具体例として、Ａｌ２Ｏ３層、ＨｆＡｌＯＸ層、ＨｆＯ２層を例示した。Ａｌ２Ｏ３（アルミニウム酸化物）、ＨｆＡｌＯＸ（ハフニウムアルミネート）、ＨｆＯ２（ハフニウム酸化物）の比誘電率は、９、１６（Ｈｆ＝２９％の場合）、２５である。従って、図３Ａに示した比誘電率の値は、現実的に妥当な値である。従って、１５％から２５％（又は５％から１５％）という後退量Ｘの条件は、現実的に妥当な条件であるといえる。
また、図３Ｂによれば、第１のゲート絶縁膜１２１のゲートエッジ部Ｇｅにかかる電界の値は、第２のゲート絶縁膜１２３の膜厚にはほぼ依存しない事が解る。従って、上述した後退量Ｘの条件は、第２のゲート絶縁膜１２３の膜厚によらず妥当性がある。
本実施例では、層間絶縁膜１３１は、シリコン酸化膜であり、第２のゲート絶縁膜１２３は、シリコン酸化膜よりも比誘電率の高いｈｉｇｈ−ｋ絶縁膜である。第２ゲート絶縁膜１２３の比誘電率は例えば、９から２５である。
本実施例では、図２の左側の側面Ｓ２の後退量Ｘと、図２の右側の側面Ｓ２の後退量Ｘは、同じであるとする。しかしながら、図２の左側の側面Ｓ２の後退量Ｘと、図２の右側の側面Ｓ２の後退量Ｘは、異なっていてもよい。
図４乃至図１３は、第１実施例の半導体装置１０１に関する製造工程図である。各図の図Ａは、セルトランジスタの断面（ワード線に垂直な断面）を表す。各図の図Ｂは、セルトランジスタの断面（ビット線に垂直な断面）を表す。各図の図Ｃは、低電圧周辺トランジスタの断面（ビット線に垂直な断面）を表す。各図の図Ｄは、高電圧周辺トランジスタの断面（ビット線に垂直な断面）を表す。
先ず、Ｐ型シリコン基板である基板１１１を酸化する。これにより、基板１１１上に、膜厚１０ｎｍの犠牲酸化膜２０１が形成される（図４）。次に、リソグラフィ及びイオン注入により、セルトランジスタ領域の基板１１１内に、Ｎウェル１４１を形成する（図４）。当該イオン注入では例えば、リンを注入する。当該イオン注入は、異なる加速電圧及び異なる注入量で複数回行ってもよい。次に、リソグラフィ及びイオン注入により、周辺トランジスタ領域の基板１１１内に、Ｐウェル１４２を形成する（図４）。当該イオン注入では例えば、ボロンを注入する。当該イオン注入は、異なる加速電圧及び異なる注入量で複数回行ってもよい。次に、リソグラフィ及びイオン注入により、セルトランジスタ領域の基板１１１内に、Ｐウェル１４２を形成する（図４）。当該イオン注入では例えば、ボロンを注入する。当該イオン注入は、異なる加速電圧及び異なる注入量で複数回行ってもよい。更に、低電圧周辺トランジスタ領域のチャネル濃度と高電圧周辺トランジスタ領域のチャネル濃度とを異ならせるためのリソグラフィ及びイオン注入を行ってもよい。
次に、犠牲酸化膜２０１を除去する（図５）。次に、基板１１１を酸化して、基板１１１上にシリコン酸化膜１２１Ａを堆積する。シリコン酸化膜１２１Ａは、高電圧周辺トランジスタ用のゲート絶縁膜である。次に、リソグラフィ及びエッチングにより、高電圧周辺トランジスタ領域以外のシリコン酸化膜１２１Ａを除去する（図５）。
次に、基板１１１を酸化して、基板１１１上に、膜厚５ｎｍのシリコン酸化膜１２１Ｂを堆積する（図６）。シリコン酸化膜１２１Ｂは、セルトランジスタ用の第１のゲート絶縁膜である。以下、シリコン酸化膜１２１Ａ及びＢをまとめて、ゲート絶縁膜１２１（または第１のゲート絶縁膜１２１）と表記する。次に、ゲート絶縁膜１２１上に、膜厚５ｎｍのシリコン窒化膜１２２を堆積する（図６）。シリコン窒化膜１２２は、セルトランジスタ用の電荷蓄積絶縁膜である。次に、ＣＶＤ（Chemical Vapor Deposition）により、電荷蓄積絶縁膜１２２上に、膜厚１０ｎｍのシリコン酸化膜２１１を形成する（図６）。次に、シリコン酸化膜２１１上に、膜厚５０ｎｍのシリコン窒化膜２１２を形成する（図６）。次に、シリコン窒化膜２１２上に、ＢＳＧ（Boron doped Silicate Glass）層であるマスク層２１３を形成する（図６）。
次に、リソグラフィ及び異方性ドライエッチングにより、マスク層２１３のパターニングを行う。次に、エッチングにより、シリコン窒化膜２１２、シリコン酸化膜２１１、電荷蓄積絶縁膜１２２、ゲート絶縁膜１２１、及び基板１１１（Ｐウェル１４２）のパターニングを行う。これにより、ビット線方向に伸びる素子分離溝Ｔが、基板１１１上に形成される（図７）。次に、マスク層２１３を除去する。次に、素子分離溝Ｔにシリコン酸化膜１４５を埋め込む。次に、ＣＭＰ（Chemical Mechanical Polishing）により、シリコン窒化膜２１２をストッパとしてシリコン酸化膜１４５を平坦化する。これにより、ビット線方向に伸びる素子分離層１４５が、基板１１１上に形成される（図７）。
次に、ドライエッチングにより、素子分離層１４５の落とし込みを行う。当該ドライエッチングの際、セルトランジスタについては、素子分離層１４５の上面の高さが電荷蓄積絶縁膜１２２の上面の高さとほぼ同じになるようエッチング量を調整する必要がある。一方、周辺トランジスタについては、基板１１１と後述のゲート電極１２４との耐圧不良が発生しないよう素子分離層１４５の上面の高さを調整する必要がある。次に、ウェットエッチングにより、シリコン窒化膜２１２を除去する。次に、ウェットエッチングにより、シリコン酸化膜２１１を除去する。次に、電荷蓄積絶縁膜１２２及び素子分離層１４５上に、膜厚１５ｎｍのＡｌ２Ｏ３層１２３を堆積する（図８）。Ａｌ２Ｏ３層１２３は、セルトランジスタ用の第２のゲート絶縁膜である。次に、第２のゲート絶縁膜１２３を部分的又は完全に結晶化するための熱処理を行う。
次に、第２のゲート絶縁膜１２３上にシリコン窒化膜を形成する。次に、リソグラフィ及びドライエッチング（又はウェットエッチング）により、セルトランジスタ領域以外の第２のゲート絶縁膜１２３及び電荷蓄積絶縁膜１２２を除去する。次に、ウェットエッチングにより、セルトランジスタ領域以外のシリコン酸化膜１２１Ｂを除去する（図９）。
次に、酸化により、低電圧周辺トランジスタ領域の基板１１１、及び高電圧周辺トランジスタ領域のシリコン酸化膜１２１Ａ上に、膜厚８ｎｍのシリコン酸化膜１２１Ｃを堆積する（図１０）。シリコン酸化膜１２１Ｃは、低電圧周辺トランジスタ用のゲート絶縁膜である。以下、シリコン酸化膜１２１Ａ，Ｂ，及びＣをまとめて、ゲート絶縁膜１２１（または第１のゲート絶縁膜１２１）と表記する。次に、セルトランジスタ領域の第２のゲート絶縁膜１２３、及び周辺トランジスタ領域のゲート絶縁膜１２１上に、膜厚７０ｎｍのポリシリコン層１２４を堆積する（図１０）。ポリシリコン層１２４は、セルトランジスタ用、低電圧周辺トランジスタ用、及び高電圧周辺トランジスタ用のゲート電極層である。次に、ゲート電極層１２４上に、ゲート加工用のマスク層２２１を形成する（図１０）。マスク層２２１はここでは、シリコン窒化膜である。
以上の工程により、セルトランジスタ領域には、第１のゲート絶縁膜１２１と電荷蓄積絶縁膜１２２と第２のゲート絶縁膜１２３とゲート電極層１２４とを含む積層構造が形成される。また、低電圧周辺トランジスタ領域には、低電圧周辺トランジスタに適した薄いゲート絶縁膜１２１とゲート電極層１２４とを含む積層構造が形成される。また、高電圧周辺トランジスタ領域には、高電圧周辺トランジスタに適した厚いゲート絶縁膜１２１とゲート電極層１２４とを含む積層構造が形成される。これらの積層構造を形成する方法については、上記の工程に限定されるものではない。
本実施例の第１のゲート絶縁膜１２１及び電荷蓄積絶縁膜１２２は、素子分離層１４５の形成前に堆積されるため、素子分離層１４５上には形成されず、素子分離層１４５間に形成される。一方、本実施例の第２のゲート絶縁膜１２３及びゲート電極層１２４は、素子分離層１４５の形成後に堆積されるため、素子分離層１４５で分断されることなく、素子分離層１４５上に形成される。
次に、リソグラフィ及びドライエッチングにより、ゲート加工を行う。即ち、マスク層２２１をマスクとして、ゲート電極層１２４と第２のゲート絶縁膜１２３と電荷蓄積絶縁膜１２２とを加工する。これにより、共通のゲート電極層１２４から、セルトランジスタ用のゲート電極１２４と、低電圧周辺トランジスタ用のゲート電極１２４と、高電圧周辺トランジスタ用のゲート電極１２４とが形成される（図１１）。図１１Ａには、電荷蓄積絶縁膜１２２の側面Ｓ１と、第２のゲート絶縁膜１２３の側面Ｓ２と、ゲート電極１２４の側面Ｓ３とが図示されている。
次に、ウェットエッチングにより、ゲート加工の後処理を行い、これにより、第２のゲート絶縁膜１２３の側面Ｓ２を後退させる（図１２）。当該ウェットエッチングにより、エッチングレートの高い第２のゲート絶縁膜１２３がエッチングされ、第２のゲート絶縁膜１２３の側面Ｓ２が後退する。これにより、第２のゲート絶縁膜１２３の側面Ｓ２間の幅Ｗ２が、ゲート電極１２４の側面Ｓ３間の幅Ｗ３よりも狭くなる。なお、第２のゲート絶縁膜１２３のエッチングレートは、熱処理（図８）の際の結晶化の程度により変化させることが可能である。
次に、リソグラフィ及びイオン注入により、セルトランジスタ領域、低電圧周辺トランジスタ領域、及び高電圧周辺トランジスタ領域の基板１１１内に、ソース拡散層１４３とドレイン拡散層１４４とを形成する（図１３）。当該イオン注入の際のイオン種、注入量、加速電圧については、各トランジスタ領域毎に適切に設定する。不純物の活性化のためのアニールは、例えば９５０℃で行う。次に、層間絶縁膜１３１を全面に堆積し、層間絶縁膜１３１をＣＭＰで平坦化する。これにより、側面Ｓ１、Ｓ２、及びＳ３を覆う層間絶縁膜１３１が形成される（図１３）。層間絶縁膜１３１はここでは、シリコン酸化膜である。次に、ドライエッチングにより、マスク層２２１を除去する（図１３）。次に、セルトランジスタ領域、低電圧周辺トランジスタ領域、及び高電圧周辺トランジスタ領域のゲート電極１２４上にＮｉ（ニッケル）層を形成し、適切な温度でアニールを行う。これにより、これらのゲート電極１２４がシリサイド化されて、ＮｉＳｉ（ニッケルシリサイド）層となる。
その後、これらのゲート電極１２４上には、シリコン酸化膜からなる層間絶縁膜が形成される。更には、コンタクトプラグ、ビアプラグ、配線層、ボンディングパッド、パッシベーション層等が形成される。このようにして、半導体装置１０１が製造される。
図１４は、ゲート加工の後処理（図１２）におけるＡｌ２Ｏ３堆積層１２３のエッチングレートを示したグラフである。図１４には、エッチング溶液としてＨ２ＳＯ４とＨ２Ｏ２との混合溶液を用いる場合と、エッチング溶液として希フッ酸を用いる場合の、エッチング結果が示されている。図１４の縦軸は、Ａｌ２Ｏ３堆積層１２３のエッチング量［ｎｍ］を表す。図１４の横軸は、熱処理（図８）の処理温度［℃］を表す。このように、Ａｌ２Ｏ３堆積層１２３のエッチングレートは、熱処理温度に依存する。よって、第２のゲート絶縁膜１２３のエッチングレートは、熱処理温度によって変化させることができる。本実施例では、図８における熱処理の処理温度は、１０００〜１０５０℃、例えば、１０３５℃に設定する。
本実施例では、図１２におけるゲート加工の後処理は、上記の２種類のエッチング溶液のように、後処理の際に第２のゲート絶縁膜（ここではＡｌ２Ｏ３層）１２３がエッチングされるようなエッチング溶液を用いて行われる。後処理で用いるエッチング溶液は、このようなエッチング特性を有するエッチング溶液であれば、上記の２種類のエッチング溶液以外のエッチング溶液でも構わない。
以下、第２及び第３実施例の半導体装置１０１について説明する。第２及び第３実施例は第１実施例の変形実施例であり、第２及び第３実施例については第１実施例との相違点を中心に説明する。
（第２実施例）
図１５Ａ及びＢは、第２実施例の半導体装置１０１の側方断面図である。図１Ｂでは、第１のゲート絶縁膜１２１及び電荷蓄積絶縁膜１２２が素子分離層１４５間に形成されている。これに対し、図１５Ｂでは、第１のゲート絶縁膜１２１及び電荷蓄積絶縁膜１２２が素子分離層１４５上に形成されている。
第２実施例の半導体装置１０１は、第１実施例の半導体装置１０１と同様の工程により製造可能である。ただし、シリコン酸化膜１２１Ａ、シリコン酸化膜１２１Ｂ、シリコン窒化膜１２２の形成工程は、図７の工程と図８の工程との間に行う。
半導体装置１０１の構造は、第１実施例のような構造でも第２実施例のような構造でも構わない。
（第３実施例）
図１６Ａ及びＢは、第３実施例の半導体装置１０１の側方断面図である。図１６Ａ及び図１６Ｂではそれぞれ、第２のゲート絶縁膜１２３の上面における、側面Ｓ２間の幅Ｗ２が、ゲート電極１２４の下面における、側面Ｓ３間の幅Ｗ３よりも狭くなっている。第２のゲート絶縁膜１２３及びゲート電極１２４の構造は、図１６Ａや図１６Ｂに示すような構造でも構わない。即ち、Ｗ２＜Ｗ３の関係は、少なくとも第２のゲート絶縁膜１２３の上面とゲート電極１２４の下面との間で成立していれば十分である。図３Ａ及びＢで説明したような効果は、このような構造でも発揮される。
また、第２のゲート絶縁膜１２３及びゲート電極１２４の構造は、図１７Ａや図１７Ｂに示すような構造でも構わない。
第３実施例の半導体装置１０１は、第１実施例の半導体装置１０１と同様の工程により製造可能である。ただし、図１２の工程で、側面Ｓ２を上記のように後退させる。
図１６Ｂや図１７Ｂの場合、第２のゲート絶縁膜１２３は２層膜とする。そして、上位層のエッチングレートを、下位層のエッチングレートよりも高く設定する。これにより、図１２の工程で、側面Ｓ２が上記のように後退する。第２のゲート絶縁膜１２３は、３層以上を含む多層膜としてもよい。これにより、図１６Ｂや図１７Ｂの場合より段差の多い側面Ｓ２が形成される。
なお、本発明は、上述した実施例に限定されるものではなく、その目的を脱しない範囲で変更して実施することができる。第１のゲート絶縁膜１２１、電荷蓄積絶縁膜１２２、第２のゲート絶縁膜１２３、ゲート電極１２４の材質及び膜厚は、その効果が発揮できる範囲で変更して設定することができる。セルトランジスタ及び周辺トランジスタの構造についても、上述した構造に限定されるものではない。
第１実施例の半導体装置の側方断面図である。 第１実施例の半導体装置の更なる側方断面図である。 側面Ｓ２の後退量Ｘと第１のゲート絶縁膜の電界強度との関係を示したグラフである。 第１実施例の半導体装置に関する製造工程図（１／１０）である。 第１実施例の半導体装置に関する製造工程図（２／１０）である。 第１実施例の半導体装置に関する製造工程図（３／１０）である。 第１実施例の半導体装置に関する製造工程図（４／１０）である。 第１実施例の半導体装置に関する製造工程図（５／１０）である。 第１実施例の半導体装置に関する製造工程図（６／１０）である。 第１実施例の半導体装置に関する製造工程図（７／１０）である。 第１実施例の半導体装置に関する製造工程図（８／１０）である。 第１実施例の半導体装置に関する製造工程図（９／１０）である。 第１実施例の半導体装置に関する製造工程図（１０／１０）である。 Ａｌ２Ｏ３堆積層のエッチングレートを示したグラフである。 第２実施例の半導体装置の側方断面図である。 第３実施例の半導体装置の側方断面図である。 第３実施例の半導体装置の側方断面図である。
符号の説明
１０１ 半導体装置
１１１ 基板
１２１ 第１のゲート絶縁膜
１２２ 電荷蓄積絶縁膜
１２３ 第２のゲート絶縁膜
１２４ ゲート電極
１３１ 層間絶縁膜
１４１ Ｎウェル
１４２ Ｐウェル
１４３ ソース拡散層
１４４ ドレイン拡散層
１４５ 素子分離層
２０１ 犠牲酸化膜
２１１ シリコン酸化膜
２１２ シリコン窒化膜
２１３ マスク層
２２１ マスク層

Claims (5)

  1. 基板と、
    前記基板上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された電荷蓄積絶縁膜と、
    前記電荷蓄積絶縁膜上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成されたゲート電極であって、前記第２のゲート絶縁膜の側面間の幅が、前記ゲート電極の側面間の幅よりも狭いようなゲート電極と、
    を備えることを特徴とする半導体装置。
  2. 前記第２のゲート絶縁膜の側面は、前記ゲート電極の側面に比べ、一側面あたり、前記ゲート電極の側面間の幅の５％から２５％分だけ後退していることを特徴とする請求項１に記載の半導体装置。
  3. 前記電荷蓄積絶縁膜、前記第２のゲート絶縁膜、及び前記ゲート電極の側面を覆う層間絶縁膜を更に備え、
    前記第２のゲート絶縁膜の比誘電率は、前記層間絶縁膜の比誘電率よりも大きいことを特徴とする請求項１又は２に記載の半導体装置。
  4. 基板と、
    前記基板上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された電荷蓄積絶縁膜と、
    前記電荷蓄積絶縁膜上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成されたゲート電極であって、前記第２のゲート絶縁膜の上面における側面間の幅が、前記ゲート電極の下面における側面間の幅よりも狭いようなゲート電極と、
    を備えることを特徴とする半導体装置。
  5. 基板上に、第１のゲート絶縁膜と電荷蓄積絶縁膜と第２のゲート絶縁膜とゲート電極層とを順に堆積し、
    前記ゲート電極層と前記第２のゲート絶縁膜と前記電荷蓄積絶縁膜とを加工して、前記ゲート電極層からゲート電極を形成し、
    前記第２のゲート絶縁膜の側面を後退させて、前記第２のゲート絶縁膜の側面間の幅を前記ゲート電極の側面間の幅よりも狭くすることを特徴とする半導体装置の製造方法。
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