JP2013153064A

JP2013153064A - 半導体装置の製造方法

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Publication number: JP2013153064A
Application number: JP2012013147A
Authority: JP
Inventors: Masahiro Kiyotoshi; 正弘清利
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-01-25
Filing date: 2012-01-25
Publication date: 2013-08-08

Abstract

【課題】著しい工程数の増加を招くことなく、微細化が容易な半導体装置の製造方法を提供する。
【解決手段】製造方法は、半導体基板１０１上に、下層部分１０４ａの導電形がｐ形であり、上層部分１０４ｄの導電形がｎ形であり、ドナーとなる不純物の総量がアクセプタとなる不純物の総量よりも多い半導体膜１０４を形成する工程と、領域Ｒｃで、半導体膜１０４の上部を除去することにより、領域Ｒｃで、半導体膜１０４に含まれるドナーとなる不純物の総量をアクセプタとなる不純物の総量よりも少なくする工程と、半導体膜１０４の上部を除去した後、ドナーとなる不純物及びアクセプタとなる不純物を半導体膜１０４内で拡散させる工程と、領域Ｒｃで半導体膜１０４を選択的に除去することによりｐ形電極を形成すると共に、領域Ｒｃとは異なる領域Ｒｐで半導体膜１０４を選択的に除去することによりｎ形電極を形成する工程と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置の製造方法に関する。

不揮発性半導体記憶装置については、高集積化によるストレージ用途の拡大及び製造コストの低減を目的として、メモリセルの微細化が積極的に進められている。また、メモリセルの微細化に伴う消費電力の低減により、ハードディスクドライブの置き換えも進んでいる。特に、ＮＡＮＤフラッシュメモリにおいては、１年毎にビット密度が約２倍に増大する急速な微細化が進んでいる。

このようなメモリセルの微細化に伴い、閾値が低下したり、トンネル絶縁膜の耐圧が低下するという問題が生じている。その対策として、メモリセルのフローティングゲート電極の材料を、従来のｎ形半導体からｐ形半導体に変更することが考えられる。これにより、メモリセルを微細化しても、メモリセルの閾値及びトンネル絶縁膜の耐圧を確保することが容易になる。一方、周辺回路のトランジスタについては、従来の設計資産を活用するために、ゲート電極はｎ形半導体によって形成することが好ましい。しかしながら、メモリセルのフローティングゲート電極と周辺回路のゲート電極とを別々に形成すると、工程数が増加し、製造コストが増大してしまう。

"P-Type Floating Gate for Retention and P/E Window Improvement of Flash Memory Devices" Chen Shen, Student Member, IEEE, Jing Pu, Ming-Fu Li, Senior Member, IEEE, and Byung Jin Cho, Senior Member, IEEE; IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 54, NO. 8, AUGUST 2007 p1910-1917

本発明の目的は、著しい工程数の増加を招くことなく、微細化が容易な半導体装置の製造方法を提供することである。

実施形態に係る半導体装置の製造方法は、半導体基板上に、下層部分の導電形がｐ形であり、上層部分の導電形がｎ形であり、ドナーとなる不純物の総量がアクセプタとなる不純物の総量よりも多い半導体膜を形成する工程と、一部の領域で、前記半導体膜の上部を除去することにより、前記一部の領域で、前記半導体膜に含まれるドナーとなる不純物の総量をアクセプタとなる不純物の総量よりも少なくする工程と、前記半導体膜の上部を除去した後、前記ドナーとなる不純物及び前記アクセプタとなる不純物を前記半導体膜内で拡散させる工程と、前記一部の領域で前記半導体膜を選択的に除去することによりｐ形電極を形成すると共に、前記一部の領域とは異なる他の領域で前記半導体膜を選択的に除去することによりｎ形電極を形成する工程と、を備える。

第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１〜図４は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図であり、各図の（ａ）はセル領域のＡＡ方向に垂直な断面を示し、（ｂ）はセル領域のＧＣ方向に垂直な断面を示し、（ｃ）は周辺回路領域の断面を示す。

本実施形態は、不揮発性半導体記憶装置の製造方法であり、より具体的には、平面ＮＡＮＤ型フラッシュメモリの製造方法である。
本実施形態においては、下層部分がｐ形、上層部分がｎ形のシリコン膜を形成し、セル領域においてはｎ形の上層部分を除去しｐ形の下層部分を残留させ、周辺回路領域においてはシリコン膜全体を残留させる。その後、熱処理を行ってシリコン膜中の不純物を拡散させることにより、セル領域においてはｐ形のフローティングゲート電極を形成し、周辺回路領域においてはｎ形のゲート電極を形成する。また、熱処理前における不純物の拡散を抑制するために、下層部分と上層部分の間に、窒素ドープシリコンからなる分断層及びノンドープシリコン層を挿入する。

先ず、図１（ａ）〜（ｃ）に示すように、シリコン基板１０１を用意する。シリコン基板１０１においては、メモリセルが形成されるセル領域Ｒ_Ｃ、及び、周辺回路が形成される周辺回路領域Ｒ_Ｐが設定されている。周辺回路領域Ｒ_ｐにおいては、高電圧回路が形成される高電圧領域Ｒ_Ｈ、及び、低電圧回路が形成される低電圧領域Ｒ_Ｌが設定されている。

シリコン基板１０１に対して不純物をイオン注入することにより、シリコン基板１０１の上層部分にウェル（図示せず）及びチャネル領域（図示せず）を形成する。次に、リソグラフィ技術及び反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）技術により、シリコン基板１０１の上面を選択的にリセスする。これにより、高電圧領域Ｒ_Ｈにおいて、シリコン基板１０１の上面を例えば３０ｎｍ後退させる。

次に、熱酸化処理を施すことにより、シリコン基板１０１の上面全体に、膜厚が例えば３５ｎｍのシリコン熱酸化膜１０２を形成する。シリコン熱酸化膜１０２は、装置の完成後に、高電圧領域Ｒ_Ｈにおいて高電圧回路のゲート絶縁膜となる膜である。次に、リソグラフィ技術及びウェットエッチング技術により、シリコン熱酸化膜１０２のうち、高電圧領域Ｒ_Ｈ以外の領域に形成された部分を除去すると共に、高電圧領域Ｒ_Ｈに形成された部分を残留させる。

次に、熱酸化処理又は高温の酸素ラジカル酸化処理を施すことにより、セル領域Ｒ_Ｃ及び低電圧領域Ｒ_Ｌにおいて、シリコン基板１０１の上面に膜厚が例えば６．０ｎｍのシリコン熱酸化膜を形成する。次に、一酸化窒素（ＮＯ）中で熱処理を施すことにより、シリコン熱酸化膜とシリコン基板１０１との界面を窒化する。また、プラズマ窒化処理を施すことにより、シリコン熱酸化膜の上面を窒化する。これにより、膜厚が例えば６．５ｎｍのシリコン酸窒化膜１０３が形成される。シリコン酸窒化膜１０３は、装置の完成後に、セル領域Ｒ_Ｃにおいてメモリセルのトンネル絶縁膜になると共に、低電圧領域Ｒ_Ｌにおいて低電圧回路のゲート絶縁膜となる膜である。

次に、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長法）法により、ボロン（Ｂ）が３×１０^１９ａｔｏｍｓ／ｃｍ^３の濃度でドープされたシリコンを堆積させることにより、導電形がｐ形であり、膜厚が例えば５０ｎｍであるｐ形シリコン層１０４ａを形成する。引き続き、ｐ形シリコン層１０４ａをアンモニア（ＮＨ_３）雰囲気に暴露することにより、ｐ形シリコン層１０４ａの上層部分に窒素（Ｎ）を例えば１×１０^２１ａｔｏｍｓ／ｃｍ^３の濃度でドーピングして、膜厚が例えば１ｎｍの窒素ドープシリコン層１０４ｂを形成する。次に、ノンドープのシリコンを堆積させて、膜厚が例えば１０ｎｍのノンドープシリコン層１０４ｃを形成する。次に、例えばリン（Ｐ）が５×１０^２０ａｔｏｍｓ／ｃｍ^３の濃度でドープされたシリコンを堆積させることにより、導電形がｎ形であり、膜厚が例えば３０ｎｍであるｎ形シリコン層１０４ｄを形成する。

このように、ＣＶＤ法により、ｐ形シリコン層１０４ａ、窒素ドープシリコン層１０４ｂ、ノンドープシリコン層１０４ｃ及びｎ形シリコン層１０４ｄを連続的に成膜することによって、下層部分の導電形がｐ形であり、上層部分の導電形がｎ形であり、膜厚が例えば９０ｎｍのシリコン膜１０４が形成される。シリコン膜１０４は、装置の完成後に、セル領域Ｒ_Ｃにおいてメモリセルのフローティングゲート電極になると共に、周辺回路領域Ｒ_Ｐにおいて周辺回路のゲート電極の下層部分となる膜である。また、ｎ形シリコン層１０４ｄにドープされたドナーとなる不純物、例えばリンの総量は、ｐ形シリコン層１０４ａにドープされたアクセプタとなる不純物、例えばボロンの総量よりも多い。

次に、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition：プラズマ化学気相成長法）法によってシリコン窒化物を堆積させることにより、全面に膜厚が例えば１５ｎｍのシリコン窒化膜１０５を形成する。次に、リソグラフィ技術及びＲＩＥ技術によりハードマスク（図示せず）を形成し、このハードマスクを用いてＲＩＥ等のエッチングを施すことにより、シリコン窒化膜１０５、シリコン膜１０４、シリコン酸窒化膜１０３又はシリコン熱酸化膜１０２、及び、シリコン基板１０１の上層部分を選択的に除去する。これにより、トレンチ１０６ａが形成される。このとき、セル領域Ｒ_Ｃにおいては、複数本のトレンチ１０６ａを相互に平行に形成する。セル領域Ｒ_Ｃにおいてトレンチ１０６ａが延びる方向を「ＡＡ方向」という。

次に、ＴＥＯＳ（Tetraethoxysilane：Si(OC₂H₅)₄）及びオゾン（Ｏ_３）を原料としたＣＶＤ法によりシリコン酸化物を堆積させ、このシリコン酸化物に対して、シリコン窒化膜１０５をストッパとしたＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）を施して上面を平坦化することにより、トレンチ１０６ａの内部にシリコン酸化部材１０６を埋め込み、ＳＴＩ（Shallow Trench Isolation）を形成する。このとき、セル領域Ｒ_Ｃにおいては、シリコン基板１０１におけるＳＴＩ間の部分が、アクティブエリア（ＡＡ）となる。

次に、図２（ａ）〜（ｃ）に示すように、リソグラフィ技術及びＲＩＥ技術により、セル領域Ｒ_Ｃにおいてシリコン窒化膜１０５（図１参照）を除去すると共に、シリコン酸化部材１０６の上部を除去して、シリコン酸化部材１０６の上面を例えば８０ｎｍ後退させる。次に、ハロゲンガスを用いたガスエッチングにより、セル領域Ｒ_Ｃから、シリコン膜１０４の上部、例えば、ｎ形シリコン層１０４ｄ（図１参照）及びノンドープシリコン層１０４ｃ（図１参照）を除去する。このガスエッチングは、例えば、温度が１００〜３００℃、例えば２００℃の塩素ガス中に基板を曝露することによって行う。このとき、ｐ形のシリコンのエッチングレートは、ｎ形又はノンドープのシリコンのエッチング速度の１０分の１以下であるため、ｐ形シリコン層１０４ａは残留させることができる。なお、窒素ドープシリコン層１０４ｂは除去されてもよく、残留していてもよい。

このように、セル領域Ｒ_Ｃにおいてシリコン膜１０４の上部を除去することにより、セル領域Ｒ_Ｃにおいては、シリコン膜１０４に含まれるドナーとなる不純物（リン）の総量が、アクセプタとなる不純物（ボロン）の総量よりも少なくなる。この段階において、シリコン酸化部材１０６の上面はｐ形シリコン層１０４ａの下面と上面の間の高さにある。一方、周辺回路領域Ｒ_ｐにおいては、シリコン膜１０４全体が残留している。次に、ＲＩＥ技術により、周辺回路領域Ｒ_ｐにおいて、シリコン窒化膜１０５（図１参照）を除去すると共に、基板全面において、シリコン酸化部材１０６の上面を１０ｎｍ後退させる。

次に、温度が例えば１０００℃のＲＴＡ（Rapid Thermal Anneal：高速熱アニール）処理を施す。これにより、ｎ形シリコン層１０４ｄに含まれるリンをｐ形シリコン層１０４ａまで拡散させると共に、ｐ形シリコン層１０４ａに含まれるボロンをｎ形シリコン層１０４ｄまで拡散させて、シリコン膜１０４中の不純物を、シリコン膜１０４内全体に拡散させる。このとき、周辺回路領域Ｒ_ｐにおいては、シリコン膜１０４内におけるリンの総量がボロンの総量よりも多いため、シリコン膜１０４の導電形は全体としてｎ形になる。一方、セル領域Ｒ_Ｃにおいては、既にｎ形シリコン層１０４ｄが除去されており、シリコン膜１０４内におけるリンの総量がボロンの総量よりも少ないため、シリコン膜１０４の導電形は全体としてｐ形になる。このようにして、セル領域Ｒ_Ｃ及び周辺回路領域Ｒ_ｐのそれぞれにおいて、単一の導電形を持つシリコン膜１０４が形成される。なお、このＲＴＡ処理の前までは、プロセス温度を６００℃以下に保って不純物の相互拡散を抑制する。

次に、図３（ａ）〜（ｃ）に示すように、基板全面にシリコン酸化膜１０７を形成する。シリコン酸化膜１０７は、完成後の装置においてＩＰＤ（Inter Poly Dielectric）膜となる膜である。次に、基板全面に膜厚が例えば１０ｎｍのリンドープ多結晶シリコン膜１０８を形成する。次に、リソグラフィ技術及びＲＩＥ技術により、セル領域Ｒ_Ｃにおける選択ゲート電極が形成される予定の領域の一部、及び周辺回路領域Ｒ_ｐにおけるゲート電極が形成される予定の領域の一部において、リンドープ多結晶シリコン膜１０８及びシリコン酸化膜１０７を部分的に除去して、貫通孔１０７ａを形成する。次に、基板全面に膜厚が例えば２０ｎｍのリンドープ多結晶シリコン膜１０９を形成する。このとき、セル領域Ｒ_Ｃにおける選択ゲート電極が形成される予定の領域、及び、周辺回路領域Ｒ_ｐにおけるゲート電極が形成される予定の領域においては、リンドープ多結晶シリコン膜１０９が貫通孔１０７ａを介してシリコン膜１０４に接続される。次に、スパッタ法により、タングステン層及びタングステン窒化層を積層し、膜厚が例えば５０ｎｍのＷ／ＷＮ膜１１０を形成する。

次に、図４（ａ）〜（ｃ）に示すように、基板全面にシリコン窒化膜（図示せず）を成膜し、リソグラフィ技術及びＲＩＥ技術によって選択的に除去することにより、ハードマスク（図示せず）を形成する。なお、このハードマスクの形成においては、ダブルパターニング（double patterning）技術又はクワドラプルパターニング（quadruple patterning）技術を適用してもよい。次に、このハードマスクを用いてＲＩＥ等のエッチングを施すことにより、Ｗ／ＷＮ膜１１０、リンドープ多結晶シリコン膜１０９、リンドープ多結晶シリコン膜１０８、シリコン酸化膜１０７、シリコン膜１０４、シリコン酸窒化膜１０３及びシリコン熱酸化膜１０２を選択的に除去する。

これにより、セル領域Ｒ_Ｃにおいては、リンドープ多結晶シリコン膜１０８、リンドープ多結晶シリコン膜１０９及びＷ／ＷＮ膜１１０がこの順に積層され、ＡＡ方向に対して直交したＧＣ方向に延びる制御ゲート電極ＣＧが形成されると共に、シリコン膜１０４がマトリクス状に分断されてｐ形のフローティングゲート電極ＦＧが形成される。また、シリコン膜１０４とリンドープ多結晶シリコン膜１０９とが相互に接続された部分は選択ゲート電極ＳＧとなる。一方、周辺回路領域Ｒ_ｐにおいては、ｎ形のシリコン膜１０４、リンドープ多結晶シリコン膜１０８、リンドープ多結晶シリコン膜１０９及びＷ／ＷＮ膜１１０がこの順に積層されて、周辺回路を構成するＭＯＳＦＥＴのゲート電極Ｇが形成される。このようにして、フローティングゲート電極ＦＧが少なくとも一部分の導電形がｐ形であるｐ形電極として形成されると共に、ゲート電極Ｇが少なくとも一部分の導電形がｎ形であるｎ形電極として形成される。また、これにより、シリコン酸窒化膜１０３は、メモリセルのトンネル絶縁膜及び低電圧回路のＭＯＳＦＥＴのゲート絶縁膜となる。一方、シリコン熱酸化膜１０２は、高電圧回路のＭＯＳＦＥＴのゲート絶縁膜となる。

次に、サイドウォールスペーサ（図示せず）、拡散層（図示せず）、ＰＭＤ（Pre-Metal Dielectric）（図示せず）、コンタクトプラグ（図示せず）及び多層配線（図示せず）等を形成する。これにより、本実施形態に係る半導体装置が製造される。

次に、本実施形態の効果について説明する。
本実施形態においては、下層部分がｐ形シリコン層１０４ａからなり、上層部分がｎ形シリコン層１０４ｄからなり、リンの総量がボロンの総量よりも多いシリコン膜１０４を形成し、セル領域Ｒ_Ｃにおいてｎ形シリコン層１０４ｄを除去し、その後、ＲＴＡ処理を行って不純物を均一化することにより、セル領域Ｒ_Ｃにフローティングゲート電極となるｐ形のシリコン膜１０４を形成すると共に、周辺回路領域Ｒ_ｐにゲート電極の下部となるｎ形のシリコン膜１０４を形成することができる。これにより、導電形がｐ形のメモリセルのフローティングゲート電極と、導電形がｎ形の周辺回路のゲート電極の下部とを、共通の工程によって作り分けることができる。

このように、メモリセルのフローティングゲート電極の導電形をｐ形とすることにより、メモリセルトランジスタの閾値を増加させることができる。また、トンネル絶縁膜の耐圧を向上させることができる。これにより、トンネル絶縁膜を薄くすることができ、動作電圧を低減することができる。また、制御ゲート電極に正の電位を印加したときに、フローティングゲート電極におけるトンネル絶縁膜側の部分に空乏層が形成されないため、低いカップリング比でフローティングゲート電極に電荷を出し入れすることができる。このため、フローティングゲート電極を薄くすることができ、加工が容易になる。これらの効果により、メモリセルの微細化が容易になる。一方、周辺回路のトランジスタのゲート電極の導電形をｎ形とすることにより、従来の設計資産を活かすことができる。また、工程を共通化することにより、工程数を削減し、半導体装置の製造コストを低減することができる。

また、セル領域Ｒ_Ｃのフローティングゲート電極と周辺回路領域Ｒ_ｐのゲート電極とを共通の工程によって形成することにより、セル領域Ｒ_Ｃのトンネル絶縁膜及び低電圧領域Ｒ_Ｌのゲート絶縁膜も、共通のシリコン酸窒化膜１０３をパターニングして形成することができる。上述の如く、シリコン酸窒化膜１０３は、信頼性を確保するために複雑な熱工程によって形成されている。このため、仮に、セル領域Ｒ_Ｃのトンネル絶縁膜及び低電圧領域Ｒ_Ｌのゲート絶縁膜を別々の工程によって形成すると、上述の複雑な熱工程を繰り返すことになり、工程数が増大する。また、後に成膜する絶縁膜を形成するための熱工程により、先に成膜した絶縁膜が劣化する可能性がある。これに対して、本実施形態によれば、セル領域Ｒ_Ｃのトンネル絶縁膜及び低電圧領域Ｒ_Ｌのゲート絶縁膜を同じ工程で形成しているため、工程数を低減できると共に、熱工程に起因する絶縁膜の劣化を回避できる。

更に、本実施形態においては、シリコン膜１０４中にノンドープシリコン層１０４ｃを形成しているため、ｎ形シリコン層１０４ｄを形成した後、セル領域Ｒ_Ｃからｎ形シリコン層１０４ｄを除去する工程までの間に、ｐ形シリコン層１０４ａとｎ形シリコン層１０４ｄとの間で不純物が拡散することを抑制できる。これにより、セル領域Ｒ_Ｃからｎ形シリコン層１０４ｄを除去することにより、セル領域Ｒ_Ｃにおいて、シリコン膜１０４中のリンの総量をボロンの総量よりも確実に少なくすることができる。この結果、セル領域Ｒ_Ｃにおいて、シリコン膜１０４の導電形を確実にｐ形とすることができる。

更にまた、本実施形態においては、シリコン膜１０４中に窒素ドープシリコン層１０４ｂを設けているため、この窒素ドープシリコン層１０４ｂが分断層となり、不純物の拡散をより効果的に抑制することができる。これによっても、セル領域Ｒ_Ｃにおいて、シリコン膜１０４の導電形を確実にｐ形とすることができる。

なお、本実施形態においては、ｐ形シリコン層１０４ａ、窒素ドープシリコン層１０４ｂ、ノンドープシリコン層１０４ｃ及びｎ形シリコン層１０４ｄをこの順に形成する例を示したが、窒素ドープシリコン層１０４ｂ及びノンドープシリコン層１０４ｃの形成順序は逆にしてもよい。すなわち、ｐ形シリコン層１０４ａ上にノンドープシリコン層１０４ｃを形成した後、窒素ドープシリコン層１０４ｂを形成し、その後、ｎ形シリコン層１０４ｄを形成してもよい。

更にまた、本実施形態によれば、セル領域Ｒ_Ｃにおいてのみｎ形シリコン層１０４ｄ及びノンドープシリコン層１０４ｃを除去しているため、フローティングゲート電極を相対的に薄く形成すると共に、ゲート電極を相対的に厚く形成することができる。これにより、セル領域Ｒ_Ｃにおいては、アクティブエリアに対する制御ゲート電極の支配力を高めることができる。一方、周辺回路領域Ｒ_ｐにおいては、リンドープ多結晶シリコン膜１０９をシリコン膜１０４に接続するための貫通孔１０７ａの形成が容易になる。

なお、本実施形態においては、ｐ形シリコン層１０４ａをアンモニア雰囲気に曝すことによって窒素ドープシリコン層１０４ｂを形成したが、窒素ドープシリコン層１０４ｂの形成方法はこれには限定されない。例えば、一酸化窒素（ＮＯ）を用いたｉｎ−ｓｉｔｕｄｏｐｉｎｇによって、窒素ドープシリコン層１０４ｂを形成してもよい。

また、本実施形態においては、不純物の拡散を抑制する分断層として窒素ドープシリコン層１０４ｂを形成する例を示したが、分断層はこれには限定されない。例えば、後述する第２及び第３の実施形態において説明するように、分断層を酸素ドープシリコン層又は炭素ドープシリコン層としてもよい。酸素ドープシリコン層は、例えば、一酸化二窒素（Ｎ_２Ｏ）を用いたｉｎ−ｓｉｔｕｄｏｐｉｎｇ、シリコン層の成膜中における一酸化二窒素（Ｎ_２Ｏ）若しくは希釈酸素（Ｏ_２）への曝露、又は、シリコン層の成膜を中断して大気に曝すことにより、形成することができる。また、炭素ドープシリコン層は、例えば、エチレン（Ｃ_２Ｈ_４）を用いたｉｎ−ｓｉｔｕｄｏｐｉｎｇによって形成することができる。

更に、分断層の厚さは、（１／２）原子層以上とすることが好ましい。これにより、不純物の拡散を確実に抑制することができる。例えば、面密度が低いシリコンの＜１００＞面の５０％以上の格子点を被覆するためには、窒素（Ｎ）、酸素（Ｏ）又は炭素（Ｃ）の面密度を、３．４×１０^１４ａｔｏｍｓ／ｃｍ^２以上とすればよい。

一方、分断層の厚さは、２ｎｍ以下とすることが好ましい。これにより、分断層を意図的に破壊又は除去しなくても、上下の導通を確保できる。この結果、薄いｐ形シリコン層１０４ａにダメージを与えることなく分断層を破壊又は除去する工程が不要となり、製造が容易になる。分断層の厚さを２ｎｍ以下とするためには、窒素（Ｎ）、酸素（Ｏ）又は炭素（Ｃ）の面密度を、１．１×１０^１６ａｔｏｍｓ／ｃｍ^２以下とすればよい。

以上より、分断層の厚さは、（１／２）原子層以上２ｎｍ以下とすることが好ましい。分断層のより好適な厚さは例えば１ｎｍである。分断層の厚さを１ｎｍとする場合、窒素のドーズ量は例えば５．３×１０^１５ａｔｏｍｓ／ｃｍ^２とし、酸素のドーズ量は例えば４．７×１０^１５ａｔｏｍｓ／ｃｍ^２とし、炭素のドーズ量は例えば４．８×１０^１５ａｔｏｍｓ／ｃｍ^２とする。

なお、分断層には、窒素（Ｎ）、酸素（Ｏ）及び炭素（Ｃ）のうち２種以上の元素を導入してもよい。また、分断層を形成せずに、ノンドープシリコン層１０４ｃのみにより、不純物の拡散を防止してもよい。

更にまた、本実施形態においては、シリコン膜１０４を形成する際に、ｐ形シリコン層１０４ａからｎ形シリコン層１０４ｄまでを連続的にＣＶＤ法によって成膜する例を示したが、シリコン膜１０４の形成方法はこれには限定されない。例えば、ｐ形シリコン層１０４ａ、窒素ドープシリコン層１０４ｂ及びノンドープシリコン層１０４ｃをＣＶＤ法によって成膜した後、ノンドープシリコン層１０４ｃの上部に対してリンをイオン注入法又はプラズマドーピング法によって注入することにより、ノンドープシリコン層１０４ｃの上部をｎ形シリコン層１０４ｄに変化させてもよい。

更にまた、本実施形態においては、セル領域Ｒ_Ｃにおけるｎ形シリコン層１０４ｄの除去を、ハロゲンガスを用いたガスエッチングによって行う例を示したが、ｎ形シリコン層１０４ｄのエッチャントはこれには限定されない。例えば、後述する第２及び第３の実施形態において説明するように、アルカリ溶液を用いたウェットエッチングを、ハロゲンガスを用いたガスエッチングに替えて、又は、ハロゲンガスを用いたガスエッチングと併せて、行ってもよい。

更にまた、本実施形態においては、ゲート電極をＷポリメタル電極とする例を示したが、ゲート電極の電極構造はこれには限定されず、ゲート電極をコバルトシリサイド又はニッケルシリサイド等のシリサイドを含むシリサイド電極とすることも可能である。更にまた、ｐ形シリコン層１０４ａに導入するアクセプタはボロンには限定されず、ｎ形シリコン層１０４ｄに導入するドナーはリンには限定されない。また、半導体はシリコンには限定されない。

次に、第２の実施形態について説明する。
図５〜図１２は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図であり、各図の（ａ）はセル領域のＡＡ方向に垂直な断面を示し、（ｂ）はセル領域のＧＣ方向に垂直な断面を示し、（ｃ）は周辺回路領域の断面を示す。

本実施形態も、平面ＮＡＮＤ型フラッシュメモリの製造方法である。本実施形態においては、前述の第１の実施形態と同様な方法により、共通の工程によってｐ形のフローティングゲート電極とｎ形のゲート電極とを作り分ける。また、熱処理前の不純物拡散を抑制するために、酸素ドープシリコンからなる分断層を挿入する。これらに加えて、本実施形態においては、フローティングゲート電極上に、チャージトラップ膜としてジルコニア膜を形成する。また、周辺回路領域においてＩＰＤ膜を除去することにより、ＩＰＤ膜に貫通孔を形成することなく、ゲート電極を形成する。

先ず、図５（ａ）〜（ｃ）に示すように、シリコン基板２０１を用意する。シリコン基板２０１においては、前述の第１の実施形態におけるシリコン基板１０１と同様に、セル領域Ｒ_Ｃ及び周辺回路領域Ｒ_Ｐが設定されている。また、周辺回路領域Ｒ_ｐには、高電圧領域Ｒ_Ｈ及び低電圧領域Ｒ_Ｌが設定されている。
次に、シリコン基板２０１に対して不純物をイオン注入することにより、ウェル（図示せず）及びチャネル領域（図示せず）を形成する。次に、リソグラフィ技術及びＲＩＥ技術により、高電圧領域Ｒ_Ｈにおいて、シリコン基板２０１の上面を例えば３０ｎｍ後退させる。

次に、熱酸化処理を施すことにより、シリコン基板２０１の上面全体に、膜厚が例えば３０ｎｍのシリコン熱酸化膜２０２を形成する。シリコン熱酸化膜２０２は、装置の完成後に、高電圧領域Ｒ_Ｈにおいて高電圧回路のゲート絶縁膜となる膜である。次に、リソグラフィ技術及びウェットエッチング技術により、シリコン熱酸化膜２０２のうち、高電圧領域Ｒ_Ｈ以外の領域に形成された部分を除去すると共に、高電圧領域Ｒ_Ｈに形成された部分を残留させる。

次に、熱酸化処理又は高温の酸素ラジカル酸化処理を施すことにより、セル領域Ｒ_Ｃ及び低電圧領域Ｒ_Ｌにおいて、シリコン基板２０１の上面に膜厚が例えば５．０ｎｍのシリコン熱酸化膜を形成する。次に、一酸化窒素（ＮＯ）中で熱処理を施すことにより、シリコン熱酸化膜とシリコン基板２０１との界面を窒化する。また、プラズマ窒化処理を施すことにより、シリコン熱酸化膜の上面を窒化する。これにより、膜厚が例えば５．５ｎｍのシリコン酸窒化膜２０３が形成される。シリコン酸窒化膜２０３は、記憶装置の完成後に、セル領域Ｒ_Ｃにおいてメモリセルのトンネル絶縁膜になると共に、低電圧領域Ｒ_Ｌにおいて低電圧回路のゲート絶縁膜となる膜である。

次に、例えばＣＶＤ法により、ボロン（Ｂ）が３×１０^１９ａｔｏｍｓ／ｃｍ^３の濃度でドープされたシリコンを堆積させることにより、導電形がｐ形であり、膜厚が例えば７ｎｍであるｐ形シリコン層２０４ａを形成する。引き続き、ｐ形シリコン層２０４ａを、窒素を５％混入した酸素雰囲気に暴露することにより、ｐ形シリコン層２０４ａの上層部分に酸素（Ｏ）を例えば５×１０^２１ａｔｏｍｓ／ｃｍ^３の濃度でドーピングする。これにより、膜厚が例えば１ｎｍの酸素ドープシリコン層２０４ｂが形成される。次に、例えばリン（Ｐ）が５×１０^２０ａｔｏｍｓ／ｃｍ^３の濃度でドープされたシリコンを堆積させることにより、導電形がｎ形であり、膜厚が例えば２８ｎｍであるｎ形シリコン層２０４ｃを形成する。

このように、ＣＶＤ法によりｐ形シリコン層２０４ａ、酸素ドープシリコン層２０４ｂ及びｎ形シリコン層２０４ｃを連続的に成膜することにより、下層部分の導電形がｐ形であり、上層部分の導電形がｎ形であり、膜厚が例えば３５ｎｍであるシリコン膜２０４が形成される。シリコン膜２０４は、装置の完成後に、セル領域Ｒ_Ｃにおいてメモリセルのフローティングゲート電極になると共に、周辺回路領域Ｒ_Ｐにおいて周辺回路のゲート電極の下層部分となる膜である。また、ｎ形シリコン層２０４ｃにドープされるドナーとなる不純物、例えばリンの総量は、ｐ形シリコン層２０４ａにドープされるアクセプタとなる不純物、例えばボロンの総量よりも多い。

次に、図６（ａ）〜（ｃ）に示すように、リソグラフィ技術及びＲＩＥ技術により、セル領域Ｒ_Ｃにおいてシリコン膜２０４の上部を３０ｎｍ、ハロゲンガスを用いてエッチバックする。次に、アルカリ溶液、例えば、ＴＭＡＨ（Tetramethyl ammonium hydroxide：水酸化テトラメチルアンモニウム水溶液）を用いたウェットエッチングにより、セル領域Ｒ_Ｃからｎ形シリコン層２０４ｃを完全に除去する。このとき、ｐ形シリコンのエッチングレートは、ｎ形又はノンドープのシリコンのエッチング速度よりも低いため、ｐ形シリコン層２０４ａは残留させることができる。これにより、セル領域Ｒ_Ｃにおいては、シリコン膜２０４に含まれるリンの総量がボロンの総量よりも少なくなる。なお、酸素ドープシリコン層２０４ｂは除去されてもよく、残留していてもよいが、図には除去された例を示している。一方、周辺回路領域Ｒ_ｐにおいては、シリコン膜２０４全体が残留しており、シリコン膜２０４に含まれるリンの総量がボロンの総量よりも多い。

次に、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法により、基板全面に膜厚が例えば１０ｎｍのジルコニア膜２０５を成膜する。次に、ＡＬＤ法により、基板全面に膜厚が例えば１５ｎｍのシリコン膜２０６を成膜する。シリコン膜２０６は、後の工程においてＣＭＰのストッパとなる膜である。ジルコニア膜２０５は、完成後の記憶装置において、チャージトラップ膜となる膜である。
次に、図７（ａ）〜（ｃ）に示すように、リソグラフィ技術及びＲＩＥ技術により、周辺回路領域Ｒ_Ｐにおいて、シリコン膜２０６及びジルコニア膜２０５を除去する。

次に、図８（ａ）〜（ｃ）に示すように、リソグラフィ技術及びＲＩＥ技術により、ハードマスク（図示せず）を形成する。なお、このハードマスクの形成においては、ダブルパターニング（double patterning）技術又はクワドラプルパターニング（quadruple patterning）技術を適用してもよい。次に、このハードマスクを用いてＲＩＥ等のエッチングを施すことにより、シリコン膜２０６、ジルコニア膜２０５、シリコン膜２０４、シリコン酸窒化膜２０３、シリコン熱酸化膜２０２、及び、シリコン基板２０１の上層部分を選択的に除去する。これにより、トレンチ２０７ａが形成される。このとき、セル領域Ｒ_Ｃにおいては、複数本のトレンチ２０７ａをＡＡ方向に沿って延びるように形成する。

次に、ＴＥＯＳ及びオゾン（Ｏ_３）を原料としたＣＶＤ法によりシリコン酸化物を堆積させ、このシリコン酸化物に対してＣＭＰを施して上面を平坦化することにより、トレンチ２０７ａの内部にシリコン酸化部材２０７を埋め込む。これにより、ＳＴＩが形成される。セル領域Ｒ_Ｃにおいては、シリコン基板２０１におけるＳＴＩ間の部分が、アクティブエリア（ＡＡ）となる。

次に、図９（ａ）〜（ｃ）に示すように、リソグラフィ技術及びＲＩＥ技術により、セル領域Ｒ_Ｃにおいてシリコン膜２０６を除去すると共に、シリコン酸化部材２０７の上部を除去して、シリコン酸化部材２０７の上面を例えば１５ｎｍ後退させる。この段階において、シリコン酸化部材２０７の上面の高さは、ジルコニア膜２０５の上面の高さとほぼ同じになる。

次に、温度が例えば１０００℃のＲＴＡ処理を施すことにより、シリコン膜２０４中の不純物を、シリコン膜２０４内全体に拡散させる。これにより、前述の第１の実施形態と同様に、セル領域Ｒ_Ｃにおいてはシリコン膜２０４の導電形がｐ形となり、周辺回路領域Ｒ_ｐにおいてはシリコン膜２０４の導電形がｎ形となる。なお、このＲＴＡ処理の前までは、プロセス温度を６００℃以下に保って不純物の相互拡散を抑制する。

次に、図１０（ａ）〜（ｃ）に示すように、基板全面に膜厚が例えば５ｎｍのシリコン酸化膜２０８を形成する。次に、基板全面に膜厚が例えば１０ｎｍのアルミナ膜２０９を形成する。シリコン酸化膜２０８及びアルミナ膜２０９により、ＩＰＤ膜が構成される。次に、膜厚が例えば１０ｎｍのタンタル窒化膜（ＴａＮ膜）２１０を形成する。次に、リソグラフィ技術及びＲＩＥ技術により、周辺回路領域Ｒ_Ｐにおいて、タンタル窒化膜２１０、アルミナ膜２０９及びシリコン酸化膜２０８を除去する。これにより、シリコン膜２０４の上面が露出する。

次に、図１１（ａ）〜（ｃ）に示すように、スパッタ法により、基板全面にタングステン層及びタングステン窒化層を積層し、膜厚が例えば５０ｎｍのＷ／ＷＮ膜２１１を形成する。次に、基板全面に、膜厚が例えば１００ｎｍのシリコン窒化膜２１２を形成する。

次に、図１２（ａ）〜（ｃ）に示すように、リソグラフィ技術及びＲＩＥ技術により、シリコン窒化膜２１２、Ｗ／ＷＮ膜２１１、タンタル窒化膜２１０、アルミナ膜２０９、シリコン酸化膜２０８、ジルコニア膜２０５、シリコン膜２０４、シリコン酸窒化膜２０３及びシリコン熱酸化膜２０２を選択的に除去する。なお、このとき、ダブルパターニング（double patterning）技術又はクワドラプルパターニング（quadruple patterning）技術を適用してもよい。

これにより、セル領域Ｒ_Ｃにおいては、タンタル窒化膜２１０及びＷ／ＷＮ膜２１１が積層され、ＧＣ方向に延びる制御ゲート電極ＣＧが形成される。また、ジルコニア膜２０５がマトリクス状に分断されて、チャージトラップ膜ＣＴが形成される。更に、シリコン膜２０４がマトリクス状に分断されて、フローティングゲート電極ＦＧが形成される。一方、周辺回路領域Ｒ_ｐにおいては、シリコン膜２０４及びＷ／ＷＮ膜２１１が積層されたゲート電極Ｇが形成される。また、上記フローにより、シリコン酸窒化膜２０３は、メモリセルのトンネル絶縁膜及び低電圧回路のＭＯＳＦＥＴのゲート絶縁膜となる。一方、シリコン熱酸化膜２０２は、高電圧回路のＭＯＳＦＥＴのゲート絶縁膜となる。

次に、本実施形態の効果について説明する。
本実施形態においては、ｐ形のフローティングゲート電極上に、チャージトラップ膜としてジルコニア膜２０５を形成している。これにより、フローティングゲート電極によって捕捉しきれなかった電荷がジルコニア膜に捕捉されることになり、捕捉された電荷が動きにくくなる。この結果、メモリセルにおけるデータの保持特性が向上する。

また、本実施形態においては、周辺回路領域Ｒ_Ｐにおいて、シリコン膜２０４上のＩＰＤ膜、すなわち、アルミナ膜２０９及びシリコン酸化膜２０８を除去した後、Ｗ／ＷＮ膜２１１を成膜することにより、Ｗ／ＷＮ膜２１１をシリコン膜２０４に直接接触させている。これにより、ＩＰＤ膜に貫通孔を形成することなく、Ｗ／ＷＮ膜２１１をシリコン膜２０４に接続して、ゲート電極を形成することができる。この結果、ＩＰＤ膜に貫通孔を形成しようとする際に、下層の薄いシリコン膜２０４にも貫通孔が形成されてしまい、ゲート電極が破壊されてしまうことがない。従って、周辺回路領域Ｒ_Ｐにおけるゲート電極の形成が容易である。

本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。例えば、本実施形態においても、第１の実施形態と同様に、導電形がｐ形のフローティングゲート電極と、導電形がｎ形のゲート電極とを、共通の工程によって作り分けることができる。これにより、不揮発性半導体記憶装置の製造コストを低減することができる。また、分断層として酸素ドープシリコン層２０４ｂを形成することにより、ＲＴＡ処理の前に不純物が拡散してしまうことを抑制できる。

なお、本実施形態においては、チャージトラップ膜として、ジルコニア膜２０５を形成する例を示したが、チャージトラップ膜はジルコニア膜には限定されず、例えば、ハフニア膜、アルミナ膜、シリコン窒化膜等の電子トラップを豊富に含む膜であってもよい。また、本実施形態においては、ＩＰＤ膜をシリコン酸化膜２０８及びアルミナ膜１０９の積層膜とする例を示したが、ＩＰＤ膜の膜構成はこれには限定されず、シリコン酸化膜２０８の替わりにシリコン酸窒化膜（ＳｉＯＮ膜）若しくはＯＮＯ膜（Oxide-Nitride-Oxide膜：酸化物−窒化物−酸化物膜）を用いてもよく、アルミナ膜２０９の替わりにハフニア膜、ハフニウムシリケイト膜、ジルコニア膜、ジルコニウムシリケイト膜、ランタン酸化膜（Ｌａ_２Ｏ_３膜）若しくはプラセオジム酸化膜（Ｐｒ_２Ｏ_３膜）を用いてもよく、又は、これらの膜を組み合わせて用いてもよい。

次に、第３の実施形態について説明する。
図１３〜図１８は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図であり、各図の（ａ）はセル領域のＡＡ方向に垂直な断面を示し、（ｂ）はセル領域のＧＣ方向に垂直な断面を示し、（ｃ）は周辺回路領域の断面を示す。

本実施形態も、平面ＮＡＮＤ型フラッシュメモリの製造方法である。本実施形態においては、セル領域におけるフローティングゲート電極の層構造を、ｐ形のシリコン膜とタンタル窒化膜との２層構造とする。また、前述の第１の実施形態と同様の方法により、共通の工程によって下層部分がｐ形のフローティングゲート電極と、下層部分がｎ形のゲート電極とを作り分ける。また、熱処理前の不純物拡散を抑制するために、炭素ドープシリコンからなる分断層を挿入する。更に、前述の第２の実施形態と同様に、周辺回路領域において、ＩＰＤ膜を除去することにより、ＩＰＤ膜に貫通孔を形成することなく、ゲート電極を形成する。

先ず、図１３（ａ）〜（ｃ）に示すように、シリコン基板３０１を用意する。シリコン基板３０１においては、前述の第１の実施形態におけるシリコン基板１０１と同様に、セル領域Ｒ_Ｃ及び周辺回路領域Ｒ_Ｐが設定されている。また、周辺回路領域Ｒ_ｐには、高電圧領域Ｒ_Ｈ及び低電圧領域Ｒ_Ｌが設定されている。
次に、シリコン基板３０１に対して不純物をイオン注入することにより、ウェル（図示せず）及びチャネル領域（図示せず）を形成する。次に、リソグラフィ技術及びＲＩＥ技術により、高電圧領域Ｒ_Ｈにおいて、シリコン基板３０１の上面を例えば３０ｎｍ後退させる。

次に、熱酸化処理を施すことにより、シリコン基板３０１の上面全体に、膜厚が例えば３０ｎｍのシリコン熱酸化膜３０２を形成する。次に、リソグラフィ技術及びウェットエッチング技術により、シリコン熱酸化膜３０２のうち、高電圧領域Ｒ_Ｈ以外の領域に形成された部分を除去すると共に、高電圧領域Ｒ_Ｈに形成された部分を残留させる。

次に、熱酸化処理又は高温の酸素ラジカル酸化処理を施すことにより、セル領域Ｒ_Ｃ及び低電圧領域Ｒ_Ｌにおいて、シリコン基板３０１の上面に膜厚が例えば６．０ｎｍのシリコン熱酸化膜を形成する。次に、一酸化窒素（ＮＯ）中で熱処理を施すことにより、シリコン熱酸化膜とシリコン基板３０１との界面を窒化する。また、プラズマ窒化処理を施すことにより、シリコン熱酸化膜の上面を窒化する。これにより、膜厚が例えば６．５ｎｍのシリコン酸窒化膜３０３が形成される。

次に、例えばＣＶＤ法により、ボロン（Ｂ）が３×１０^１９ａｔｏｍｓ／ｃｍ^３の濃度でドープされたシリコンを堆積させる。これにより、導電形がｐ形であり、膜厚が例えば７ｎｍであるｐ形シリコン層３０４ａが形成される。引き続き、このｐ形シリコン層３０４ａをエチレン（Ｃ_２Ｈ_４）及びシラン（ＳｉＨ_４）を含む雰囲気に暴露することにより、ｐ形シリコン層３０４ａの上層部分に炭素（Ｃ）を例えば７×１０^２０ａｔｏｍｓ／ｃｍ^３の濃度でドーピングする。これにより、膜厚が例えば１ｎｍの炭素ドープシリコン層３０４ｂが形成される。次に、例えばリン（Ｐ）が５×１０^２０ａｔｏｍｓ／ｃｍ^３の濃度でドープされたシリコンを堆積させることにより、導電形がｎ形であり、膜厚が例えば２８ｎｍであるｎ形シリコン層３０４ｃを形成する。

このように、ＣＶＤ法によりｐ形シリコン層３０４ａ、炭素ドープシリコン層３０４ｂ及びｎ形シリコン層３０４ｃを連続的に成膜することにより、下層部分の導電形がｐ形であり、上層部分の導電形がｎ形であり、膜厚が例えば３５ｎｍであるシリコン膜３０４が形成される。シリコン膜３０４は、記憶装置の完成後に、セル領域Ｒ_Ｃにおいてフローティングゲート電極の下層部分になると共に、周辺回路領域Ｒ_Ｐにおいてゲート電極の下層部分となる膜である。また、ｎ形シリコン層３０４ｃにドープされるドナーとなる不純物、例えばリンの総量は、ｐ形シリコン層３０４ａにドープされるアクセプタとなる不純物、例えばボロンの総量よりも多い。

次に、図１４（ａ）〜（ｃ）に示すように、リソグラフィ技術及びＲＩＥ技術により、ハードマスク（図示せず）を形成する。なお、このハードマスクの形成においては、ダブルパターニング（double patterning）技術又はクワドラプルパターニング（quadruple patterning）技術を適用してもよい。次に、このハードマスクを用いてＲＩＥ等のエッチングを施すことにより、シリコン膜３０４、シリコン酸窒化膜３０３、シリコン熱酸化膜３０２、及び、シリコン基板３０１の上層部分を選択的に除去する。これにより、トレンチ３０５ａが形成される。このとき、セル領域Ｒ_Ｃにおいては、複数本のトレンチ３０５ａをＡＡ方向に沿って延びるように形成する。

次に、ＴＥＯＳ及びオゾン（Ｏ_３）を原料としたＣＶＤ法によりシリコン酸化物を堆積させる。これにより、トレンチ３０５ａの内面上に、ＴＥＯＳ／Ｏ_３膜３０５が形成される。次に、ＳＯＧ（Spin on Glass：スピン・オン・ガラス）法により、シリコン酸化膜を形成する。これにより、トレンチ３０５ａの内部に、ＳＯＧ部材３０６が埋め込まれる。次に、シリコン膜３０４をストッパとしたＣＭＰを施して上面を平坦化する。これにより、トレンチ３０５ａの内部に、ＴＥＯＳ／Ｏ_３膜３０５及びＳＯＧ部材３０６からなるＳＴＩが形成される。

次に、図１５（ａ）〜（ｃ）に示すように、リソグラフィ技術及びＲＩＥ技術により、セル領域Ｒ_Ｃにおいてシリコン膜３０４の上部を３０ｎｍ、ハロゲンガスを用いてエッチバックする。次に、アルカリ溶液、例えば、コリン（Trimethy-2-hidoroxyethyl ammonium hydroxide：トリメチル−２−ヒドロキシエチルアンモニウムハイドロオキサイド水溶液）を用いたウェットエッチングにより、セル領域Ｒ_Ｃからｎ形シリコン層３０４ｃを完全に除去する。これにより、セル領域Ｒ_Ｃにおいて、シリコン膜３０４に含まれるリンの総量がボロンの総量よりも少なくなる。このとき、炭素ドープシリコン層３０４ｂは除去されてもよく、残留していてもよい。一方、周辺回路領域Ｒ_ｐにおいては、シリコン膜３０４全体が残留している。

次に、温度が例えば１０００℃のＲＴＡ処理を施すことにより、シリコン膜３０４中の不純物を、シリコン膜３０４内全体に拡散させる。これにより、セル領域Ｒ_Ｃにおいては、シリコン膜３０４の導電形がｐ形となり、周辺回路領域Ｒ_ｐにおいては、シリコン膜３０４の導電形がｎ形となる。

次に、図１６（ａ）〜（ｃ）に示すように、ＡＬＤ法により、基板全面に膜厚が１５ｎｍのタンタル窒化膜（ＴａＮ膜）３０７を形成する。タンタル窒化膜３０７は、完成後の装置においてフローティングゲート電極の上層部分となる膜である。次に、三フッ化塩素（ＣｌＦ_３）ガスを用いたエッチングにより、タンタル窒化膜３０７を１５ｎｍエッチバックする。これにより、タンタル窒化膜３０７が、セル領域Ｒ_Ｃにおけるｎ形シリコン層３０４ｃが除去されたあとの空隙にのみ残留する。次に、基板全面に膜厚が例えば１０ｎｍのアルミナ膜３０８を形成する。アルミナ膜３０８は、完成後の記憶装置においてＩＰＤ膜となる膜である。次に、ＡＬＤ法により、基板全面に膜厚が例えば１０ｎｍのタンタル窒化膜（ＴａＮ膜）３０９を形成する。タンタル窒化膜３０９は、完成後の記憶装置において、セル領域Ｒ_Ｃの制御ゲート電極の下層部分となる膜である。次に、リソグラフィ技術及びＲＩＥ技術により、周辺回路領域Ｒ_Ｐにおいて、タンタル窒化膜３０９及びアルミナ膜３０８を除去する。これにより、シリコン膜３０４の上面が露出する。

次に、図１７（ａ）〜（ｃ）に示すように、スパッタ法により、タングステン層及びタングステン窒化層を積層し、膜厚が例えば５０ｎｍのＷ／ＷＮ膜３１０を形成する。次に、基板全面に、膜厚が例えば１００ｎｍのシリコン窒化膜３１１を形成する。

次に、図１８（ａ）〜（ｃ）に示すように、リソグラフィ技術及びＲＩＥ技術により、シリコン窒化膜３１１をパターニングしてハードマスクを形成する。このとき、ダブルパターニング（double patterning）技術又はクワドラプルパターニング（quadruple patterning）技術を適用してもよい。次に、このハードマスクをマスクとしてＲＩＥ等のエッチングを施して、Ｗ／ＷＮ膜３１０、タンタル窒化膜３０９、アルミナ膜３０８、タンタル窒化膜３０７、シリコン膜３０４、シリコン酸窒化膜３０３及びシリコン熱酸化膜３０２を選択的に除去する。

これにより、セル領域Ｒ_Ｃにおいては、タンタル窒化膜３０９及びＷ／ＷＮ膜３１０が積層され、ＧＣ方向に延びる制御ゲート電極ＣＧが形成される。また、タンタル窒化膜３０７及びシリコン膜３０４がマトリクス状に分断されて、フローティングゲート電極ＦＧが形成される。一方、周辺回路領域Ｒ_ｐにおいては、シリコン膜３０４及びＷ／ＷＮ膜３１０が積層されたゲート電極Ｇが形成される。このようにして、フローティングゲート電極ＦＧが、少なくとも一部分の導電形がｐ形であるｐ形電極として形成されると共に、ゲート電極Ｇが、少なくとも一部分の導電形がｎ形であるｎ形電極として形成される。また、上記フローにより、シリコン酸窒化膜３０３からメモリセルのトンネル絶縁膜及び低電圧回路のＭＯＳＦＥＴのゲート絶縁膜が形成される。一方、シリコン熱酸化膜３０２から高電圧回路のＭＯＳＦＥＴのゲート絶縁膜が形成される。

次に、本実施形態の効果について説明する。
本実施形態においては、フローティングゲート電極の層構造を、ｐ形のシリコン膜３０４及びタンタル窒化膜３０７が積層された２層構造としている。フローティングゲート電極の上層となるタンタル窒化膜３０７はバリアハイトが高いため、蓄積された電荷が制御ゲート電極にリークすることを抑制できる。また、フローティングゲート電極の下層をシリコン膜３０４とすることにより、トンネル絶縁膜であるシリコン酸窒化膜３０３の膜質が劣化しにくい。この結果、メモリセルのデータ保持特性が向上すると共に、信頼性が向上する。

本実施形態における上記以外の効果は、前述の第２の実施形態と同様である。例えば、本実施形態においても、第２の実施形態と同様に、フローティングゲート電極の下層を構成するｐ形のシリコン膜と、ゲート電極の下層を構成するｎ形のシリコン膜とを、共通の工程によって作り分けることができる。これにより、半導体装置の製造コストを低減することができる。また、分断層として炭素ドープシリコン層３０４ｂを形成することにより、シリコン膜３０４内において、ＲＴＡ処理の前に不純物が拡散してしまうことを抑制できる。更に、周辺回路領域Ｒ_Ｐにおいて、シリコン膜３０４上のＩＰＤ膜、すなわち、アルミナ膜３０８を除去した後、Ｗ／ＷＮ膜３１０を成膜することにより、Ｗ／ＷＮ膜３１０をシリコン膜３０４に直接接触させている。これにより、ＩＰＤ膜に貫通孔を形成することなく、Ｗ／ＷＮ膜３１０をシリコン膜３０４に接続して、ゲート電極を形成することができる。従って、ゲート電極の形成が容易である。

なお、本実施形態においては、ＩＰＤ膜をアルミナ膜３０８によって構成する例を示したが、ＩＰＤ膜はアルミナ膜には限定されず、ハフニア膜、ハフニウムシリケイト膜、ジルコニア膜、ジルコニウムシリケイト膜、ランタン酸化膜（Ｌａ_２Ｏ_３膜）若しくはプラセオジム酸化膜（Ｐｒ_２Ｏ_３膜）でもよく、又は、これらの膜を組み合わせてもよい。

以上説明した実施形態によれば、著しい工程数の増加を招くことなく、微細化が容易な半導体装置の製造方法を実現することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１０１：シリコン基板、１０２：シリコン熱酸化膜、１０３：シリコン酸窒化膜、１０４：シリコン膜、１０４ａ：ｐ形シリコン層、１０４ｂ：窒素ドープシリコン層、１０４ｃ：ノンドープシリコン層、１０４ｄ：ｎ形シリコン層、１０５：シリコン窒化膜、１０６：シリコン酸化部材、１０６ａ：トレンチ、１０７：シリコン酸化膜、１０８：リンドープ多結晶シリコン膜、１０９：リンドープ多結晶シリコン膜、１１０：Ｗ／ＷＮ膜、２０１：シリコン基板、２０２：シリコン熱酸化膜、２０３：シリコン酸窒化膜、２０４：シリコン膜、２０４ａ：ｐ形シリコン層、２０４ｂ：酸素ドープシリコン層、２０４ｃ：ｎ形シリコン層、２０５：ジルコニア膜、２０６：シリコン膜、２０７：シリコン酸化部材、２０７ａ：トレンチ、２０８：シリコン酸化膜、２０９：アルミナ膜、２１０：タンタル窒化膜、２１１：Ｗ／ＷＮ膜、２１２：シリコン窒化膜、３０１：シリコン基板、３０２：シリコン熱酸化膜、３０３：シリコン酸窒化膜、３０４：シリコン膜、３０４ａ：ｐ形シリコン層、３０４ｂ：炭素ドープシリコン層、３０４ｃ：ｎ形シリコン層、３０５：ＴＥＯＳ／Ｏ_３膜、３０５ａ：トレンチ、３０６：ＳＯＧ部材、３０７：タンタル窒化膜、３０８：アルミナ膜、３０９：タンタル窒化膜、３１０：Ｗ／ＷＮ膜、３１１：シリコン窒化膜、ＣＧ：制御ゲート電極、ＣＴ：チャージトラップ膜、ＦＧ：フローティングゲート電極、Ｇ：ゲート電極、ＳＧ：選択ゲート電極、Ｒ_Ｃ：セル領域、Ｒ_Ｐ：周辺回路領域、Ｒ_Ｈ：高電圧領域、Ｒ_Ｌ：低電圧領域

Claims

セル領域及び周辺回路領域が設定された半導体装置の製造方法であって、
半導体基板上にｐ形半導体層を形成する工程と、
前記ｐ形半導体層上に、窒素、酸素及び炭素からなる群より選択された一種以上の元素が、３．４×１０^１４ａｔｏｍｓ／ｃｍ^２以上１．１×１０^１６ａｔｏｍｓ／ｃｍ^２以下の範囲で導入された分断層を形成する工程と、
前記分断層上に、ノンドープの半導体層を形成する工程と、
前記ノンドープの半導体層上に、ドナーとなる不純物の総量が前記ｐ形半導体層に含まれるアクセプタとなる不純物の総量よりも多いｎ形半導体層を形成する工程と、
ハロゲンガスを用いたガスエッチング及びアルカリ溶液を用いたウェットエッチングの少なくともいずれかを行うことにより、前記セル領域から前記ｎ形半導体層を除去する工程と、
前記ｎ形半導体層を除去した後、前記ドナーとなる不純物を前記ｐ形半導体層内に拡散させると共に、前記アクセプタとなる不純物を前記ｎ形半導体層内に拡散させることにより、セル領域及び周辺回路領域のそれぞれで、単一の導電形を持つ半導体膜を形成する工程と、
前記セル領域で前記半導体膜を選択的に除去することによりｐ形のフローティングゲート電極を形成すると共に、前記周辺回路領域で前記半導体膜を選択的に除去することによりｎ形のゲート電極を形成する工程と、
を備えた半導体装置の製造方法。
半導体基板上に、下層部分の導電形がｐ形であり、上層部分の導電形がｎ形であり、ドナーとなる不純物の総量がアクセプタとなる不純物の総量よりも多い半導体膜を形成する工程と、
一部の領域で、前記半導体膜の上部を除去することにより、前記一部の領域で、前記半導体膜に含まれるドナーとなる不純物の総量をアクセプタとなる不純物の総量よりも少なくする工程と、
前記半導体膜の上部を除去した後、前記ドナーとなる不純物及び前記アクセプタとなる不純物を前記半導体膜内で拡散させる工程と、
前記一部の領域で前記半導体膜を選択的に除去することによりｐ形電極を形成すると共に、前記一部の領域とは異なる他の領域で前記半導体膜を選択的に除去することによりｎ形電極を形成する工程と、
を備えた半導体装置の製造方法。
前記半導体膜を形成する工程は、
ｐ形半導体層を形成する工程と、
前記ｐ形半導体層上に、窒素、酸素及び炭素からなる群より選択された一種以上の元素が導入された分断層を形成する工程と、
前記分断層上に、ドナーとなる不純物の総量が前記ｐ形半導体層に含まれるアクセプタとなる不純物の総量よりも多いｎ形半導体層を形成する工程と、
を有する請求項２記載の半導体装置の製造方法。
前記半導体膜の上部を除去する工程は、ハロゲンガスを用いたガスエッチングを行う工程を有する請求項２または３に記載の半導体装置の製造方法。
前記半導体膜の上部を除去する工程は、アルカリ溶液を用いたウェットエッチングを行う工程を有する請求項２または３に記載の半導体装置の製造方法。