JP2015035547A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Takashi Sonehara
岳志 曽根原
威史 村田
Takeshi Murata
威史 村田
淳也 藤田
Junya Fujita
淳也 藤田
史記 相宗
Fumiki Aiso
史記 相宗
朔 橋浦
Hajime Hashiura
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Abstract

【課題】フローティングゲートの構成及び製造方法を最適化することで、メモリ領域と周辺回路領域の特性の最適化を可能にする不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】フローティングゲートとコントロールゲートを具備する複数のメモリセルトランジスタと、下部電極部及び上部電極部を具備する複数の周辺回路トランジスタを有する。フローティングゲートは第１のポリシリコンを有し、下部電極は第２のポリシリコンを有する。第１のポリシリコンはボロンがドープされたｐ型半導体であり、第２のポリシリコンはリン及びボロンがドープされたｎ型半導体である。【選択図】図４

Description

本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
不揮発性半導体記憶装置として、例えばＮＡＮＤ型フラッシュメモリのセル構造には、ＦＧ（フローティングゲート）型構造が採用されている。ＦＧ型構造は、メモリ動作の動作ウィンドウが広く、電荷保持特性に優れている。
しかし、近年、セルの微細化が進み、メモリセルトランジスタの特性と周辺回路のトランジスタの特性を同時に調整することが難しくなってきている。
特開２００５―２３５９８７号公報
メモリ領域と周辺回路領域の特性を同時に調整することを容易にする不揮発性半導体記憶装置及びその製造方法を提供する。
本実施形態の不揮発性半導体記憶装置は、フローティングゲートとコントロールゲートを具備する複数のメモリセルトランジスタと、下部電極部及び上部電極部を具備する複数の周辺回路トランジスタを有する。フローティングゲートは第１のポリシリコンを有し、下部電極は第２のポリシリコンを有する。第１のポリシリコンはボロンがドープされたｐ型半導体であり、第２のポリシリコンはリン及びボロンがドープされたｎ型半導体である。
本実施形態の不揮発性半導体装置の製造方法は、フローティングゲートとコントロールゲートを具備する複数のメモリセルトランジスタと、下部電極部及び上部電極部を具備する複数の周辺回路トランジスタを有する。フローティングゲートは第１のポリシリコンを有し、下部電極は第２のポリシリコンを有する。第１のポリシリコンと第２のポリシリコンにｐ型不純物をドープする工程の前に、第２のポリシリコンにｎ型不純物をドープする工程を含む。
実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域における電気的構成を概略的に示す図の一例である。 メモリセル領域の一部の平面レイアウトパターンを模式的に示す平面図の一例である。 周辺回路トランジスタの平面レイアウトパターンを模式的に示す平面図の一例である。 図４（ａ）はメモリセルトランジスタＭＴの断面構造を模式的に示す縦断面図の一例であり、図２の４Ａ−４Ａ線における断面構造を示している。図４（ｂ）は、周辺回路トランジスタＰＴの断面構造を模式的に示す縦断面図の一例であり、図３の４Ｂ−４Ｂ線における断面構造を示している。図５〜図１１の各図（ａ）及び（ｂ）について同じ。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。 浮遊ゲート電極における不純物プロファイルを示す図の一例である。 ポリシリコンの酸化レートを示す図の一例である。 図１４（ａ）はメモリセルトランジスタＭＴの断面構造を模式的に示す縦断面図の一例であり、図２の４Ａ−４Ａ線における断面構造を示している。図１４（ｃ）は、周辺回路トランジスタＰＴの断面構造を模式的に示す縦断面図の一例であり、図３の４Ｂ−４Ｂ線における断面構造を示している。図１４（ｂ）は、境界領域の断面構造を模式的に示す縦断面図の一例である。図１５〜図２６の各図（ａ）、（ｂ）及び（ｃ）について同じ。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。 第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。 第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。 第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。 第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す縦断面図の一例である。
（第１の実施形態）
以下、第１の実施形態について、不揮発性半導体記憶装置としてＮＡＮＤ型のフラッシュメモリ装置に適用したものを図１〜図１３を参照して説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。なお、以下の説明において、説明の便宜上、ＸＹＺ直交座標系を使用することがある。この座標系においては、半導体基板１０の表面（主平面）に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
図１は、ＮＡＮＤ型フラッシュメモリ装置１のセルアレイＡｒの等価回路を示す図の一例である。図１に示すように、セルアレイＡｒは、互いに交差する複数のデータ選択線ＷＬ１〜ＷＬｎ（ｎは１以上の整数）、及び複数のデータ転送線ＢＬ１〜ＢＬｍ（ｍは１以上の整数）を備える。データ選択線ＷＬ１〜ＷＬｎは、それぞれが図中Ｙ方向（行方向）に延伸し、複数がＸ方向に並行に配置されている。データ転送線ＢＬ１〜ＢＬｍは、それぞれが図中Ｘ方向（列方向）に延伸し、複数がＹ方向に並行に配置されている。セルアレイＡｒは、データ選択線ＷＬ１〜ＷＬｎに並行な方向、すなわち、図中Ｙ方向（行方向）に延伸するソース線ＳＬ、ソース側選択ゲート線ＳＧＳ、及びドレイン側選択ゲート線ＳＧＤを有する。セルアレイＡｒは、直列接続された複数のメモリセルトランジスタＭＴ１〜ＭＴｎを有する複数のメモリストリングＭＳ１〜ＭＳｍを備える。メモリセルトランジスタＭＴｉ（ｉは１〜ｎの整数）は、コントロールゲート電極及びフローティングゲート電極を有するＦＧ型構造のトランジスタとなっている。各メモリストリングＭＳｊ（ｊは１〜ｍの整数）に属する各メモリセルトランジスタＭＴ１〜ＭＴｎのコントロールゲート電極は、各データ選択線ＷＬｉに共通接続されている。データ選択線ＷＬｉには、ｍ個のメモリセルトランジスタＭＴｉが共通接続されている。各メモリストリングＭＳｊの一端には、選択トランジスタＳＴＳが接続される。メモリストリングＭＳｊは、選択トランジスタＳＴＳを介してソース線ＳＬに接続される。各メモリストリングＭＳｊの他端には、選択トランジスタＳＴＤが接続される。メモリストリングＭＳｊは、選択トランジスタＳＴＤを介してデータ転送線ＢＬｊに接続される。選択トランジスタＳＴＳ及びＳＴＤのゲート電極は、それぞれソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤに共通接続される。ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤには、それぞれｍ個の選択トランジスタＳＴＳ及びＳＴＤが共通接続されている。
図２は、セルアレイＡｒの一部の平面レイアウトパターンを模式的に示す図の一例である。なお、以下、個々のデータ転送線ＢＬ１〜ＢＬｍをデータ転送線ＢＬと、個々のデータ選択線ＷＬ１〜ＷＬｎをデータ選択線ＷＬと、個々のメモリセルトランジスタＭＴ１〜ＭＴｎをメモリセルトランジスタＭＴと称する。
図２において、複数のデータ転送線ＢＬがＸ方向に延伸し、Ｙ方向に所定の間隔で離間して並列に配置されている。半導体基板１０には、トレンチ内に絶縁膜を埋め込むＳＴＩ（shallow trench isolation）構造の素子分離領域Ｓｂが図中Ｘ方向に沿って延伸して形成されている。この素子分離領域Ｓｂは、図中Ｙ方向に所定間隔で複数形成されている。これにより、素子領域ＳａがＸ方向に沿って延伸形成されることになり、半導体基板１０の表層部に複数の素子領域ＳａがＹ方向に所定間隔で分離して形成される。すなわち、素子領域Ｓａ間には素子分離領域Ｓｂが設けられており、半導体基板１０は素子分離領域Ｓｂによって複数の素子領域Ｓａに分離されている。
データ選択線ＷＬは、素子領域Ｓａと直交する方向（図２中Ｙ方向）に沿って延伸形成されている。データ選択線ＷＬは、図中Ｘ方向に所定間隔で離間し複数本形成されている。データ選択線ＷＬと素子領域Ｓａの交点部分にはメモリセルトランジスタＭＴが配置されている。
以上が、第１の実施形態が適用されるＮＡＮＤ型フラッシュメモリ装置１のセルアレイＡｒの基本的な構成である。
図３は、周辺回路トランジスタＰＴの断面構造を模式的に示す図の一例である。周辺回路領域において、図３に示すように、半導体基板１０の主平面上に、矩形状に区画された２つの素子領域Ｓａが、素子分離領域Ｓｂ中に島状に隣接して形成されている。ここでは、Ｘ方向において周辺ゲート電極ＰＧが２つの素子領域Ｓａの中央部に跨るように形成され、その端部は素子分離領域Ｓｂ上に形成される一例を示している。Ｙ方向において周辺ゲート電極ＰＧの両側の素子領域Ｓａ上には、コンタクト５０が接続されている。２つの素子領域Ｓａ間の周辺ゲート電極ＰＧ上にはコンタクト５４が接続されている。２つの周辺回路トランジスタＰＴは周辺ゲート電極ＰＧと素子領域Ｓａの交点部分に形成されている。２つの周辺回路トランジスタＰＴは共通の周辺ゲート電極ＰＧを有している。
次に、図４〜図１３を参照して、第１の実施形態におけるＮＡＮＤ型フラッシュメモリ装置１の具体的な構成について説明する。
図４（ａ）はメモリセルトランジスタＭＴの断面構造を模式的に示す図の一例であり、図２の４Ａ−４Ａ線における断面構造を示している。図４（ｂ）は、周辺回路トランジスタＰＴの断面構造を模式的に示す図の一例であり、図３の４Ｂ−４Ｂ線における断面構造を示している。図４（ｂ）は、隣接する２つの周辺回路トランジスタＰＴのゲート長方向における断面構造を示している。
図４（ａ）において、半導体基板１０表面（主平面）に、素子分離領域Ｓｂが複数形成されている。素子分離領域Ｓｂには所定の幅及び深さを有する素子分離溝６２が形成されている。素子分離溝６２内には素子分離絶縁膜６０が充填されている。素子領域Ｓａは素子分離領域Ｓｂにより図中Ｘ方向に複数に分断されている。半導体基板１０上にはメモリセルゲート電極ＭＧが設けられている。メモリセルゲート電極ＭＧは、半導体基板１０上に設けられたゲート絶縁膜１２上に、フローティングゲート電極２０、電極間絶縁膜２４及びコントロールゲート電極３２を有している。
半導体基板１０としては例えばｐ型のシリコン基板を用いることができる。また、ｐウェルを設けたシリコン基板を用いても良い。ゲート絶縁膜１２は例えばシリコン酸化膜又はオキシナイトライド膜により形成されており、トンネル絶縁膜として用いられる。フローティングゲート電極２０は、第１ポリシリコン膜２２を有している。コントロールゲート電極３２は第２ポリシリコン膜２６、バリアメタル２８及び金属膜３０を有している。フローティングゲート電極２０とコントロールゲート電極３２の間には電極間絶縁膜２４が設けられている。金属膜３０上には第１絶縁膜４０が設けられている。
第１ポリシリコン膜２２は、例えば不純物がドープされたポリシリコン膜により形成されている。不純物としては例えば１×１０２０〜１０２２ａｔｍｓ／ｃｍ３程度の濃度でボロン（Ｂ）がドープされている。不純物としてリン（Ｐ）が僅かにドープされていても良い。この場合のリンの濃度は、例えば１×１０１５〜１０１７ａｔｍｓ／ｃｍ３程度である。電極間絶縁膜２４は例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜によるＯＮＯ（Oxide Nitride Oxide）膜により形成されている。バリアメタル２８は、例えば窒化タングステン（ＷＮ）により形成されている。金属膜３０は例えばタングステン（Ｗ）により形成されている。第１絶縁膜４０は、例えばシリコン窒化膜により形成されている。
第１絶縁膜４０上には、第２絶縁膜４２、第３絶縁膜４４及び層間絶縁膜４６が設けられている。第２絶縁膜４２は例えばシリコン酸化膜により形成されている。第３絶縁膜４４は例えばシリコン窒化膜により形成されている。層間絶縁膜４６は例えばシリコン酸化膜により形成されている。
図４（ｂ）において、図の中央部に素子領域Ｓａを分離する素子分離領域Ｓｂが形成されている。半導体基板１０上にゲート絶縁膜１２を介して周辺ゲート電極ＰＧが形成されている。周辺ゲート電極ＰＧは第３ポリシリコン膜３４、電極間絶縁膜２４、第４ポリシリコン膜３６、バリアメタル２８、金属膜３０を有している。第３ポリシリコン膜３４は周辺ゲート電極ＰＧの下部電極を構成する。第４ポリシリコン膜３６、バリアメタル２８及び金属膜３０は周辺ゲート電極ＰＧの上部電極を構成する。第３ポリシリコン膜３４には、ｎ型不純物とｐ型不純物の両者がドープされている。第３ポリシリコン膜３４には、不純物として例えばリン又はヒ素、及びボロンがドープされている。第３ポリシリコン膜３４には、リン又はヒ素が例えば１×１０２０〜１０２２ａｔｍｓ／ｃｍ３程度の濃度でドープされている。また、第３ポリシリコン膜３４には、ボロンが例えば１×１０１９ａｔｍｓ／ｃｍ３程度の濃度でドープされている。従って、第３ポリシリコン膜３４は、導電型としてはｎ型となっている。第４ポリシリコン膜３６には、例えばリン又はヒ素がドープされており、ｎ型となっている。
なお、ポリシリコン中の不純物濃度は、ＳＩＭＳ（Secondary Ion Mass Spectrometry）分析などにより測定することが可能である。
電極間絶縁膜２４には開口部３８が設けられている。開口部３８においては電極間絶縁膜２４が除去されており、上部電極の第３ポリシリコン膜３４と下部電極の第４ポリシリコン膜３６が接触し、導通している。これにより、周辺回路トランジスタＰＴはフローティングゲート電極２０と同じ層に位置する電極をフローティング状態にすることなく電極として用いるトランジスタとなる。金属膜３０上には第１絶縁膜４０、第２絶縁膜４２、第３絶縁膜４４及び層間絶縁膜４６が設けられている。
このように、第１の実施形態では、メモリセルゲート電極ＭＧのフローティングゲート電極２０（第１ポリシリコン膜２２）はｐ型となっている。従って、フローティングゲート電極２０に電子を注入した場合、電子の捕獲特性が向上し、データリテンション特性が向上する。また、これにより、メモリセルゲート電極ＭＧの閾値のバラつき幅を小さくできる。従って、書き込んだデータの誤読み出しを防止することができる。
また、周辺ゲート電極ＰＧにおいては、第３ポリシリコン膜３４及び第４ポリシリコン膜３６の導電型はｎ型となっている。従って、周辺回路トランジスタＰＴをサーフェース型に維持しつつ、フローティングゲート電極２０をｐ型にすることができる。その結果、フローティングゲート電極２０の特性に合わせて周辺回路トランジスタをベリード型に変更する必要がなく、メモリ領域と周辺回路領域の特性を同時に調整することが容易になる。
[第１の実施形態の製造方法]
次に、図４〜図１３を参照して、第１の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図４〜図１１は第１の実施形態による不揮発性半導体記憶装置の製造方法を示すための図の一例である。図４〜図１１の各図（ａ）は、図２の４Ａ−４Ａ線における断面構造を示しており、メモリセル領域の断面構造を示している。図４〜図１１の各図（ｂ）は、図３の４Ｂ−４Ｂ線における断面構造を示しており、各図（ａ）と同一工程での周辺回路トランジスタＰＴの断面構造を示している。
まず、図５（ａ）及び（ｂ）に示すように、半導体基板１０上にゲート絶縁膜１２を形成する。ゲート絶縁膜１２としてはシリコン酸化膜を用いることができる。ゲート絶縁膜１２は、例えば７５０℃〜１０００℃程度の温度で、ドライＯ２雰囲気中で半導体基板１０を熱酸化することによって形成することができる。ゲート絶縁膜１２としては、シリコン酸化膜に代えてオキシナイトライド膜を形成しても良い。次に、ゲート絶縁膜１２上に、ポリシリコン膜を形成する。ポリシリコンはＣＶＤ法により成膜することができる。次いで、リソグラフィ法及びイオン注入法を用いて、周辺回路トランジスタＰＴ形成領域（図５（ｂ）に示す領域）に選択的にｎ型不純物をドープする。不純物としては例えばリン又はヒ素を用いることができる。その後、ドープしたｎ型不純物を活性化するための熱処理を施す。熱処理は、例えば温度８００℃〜１１００℃で、Ｏ２及びＮ２を含む雰囲気中で施される。この工程により、メモリセルトランジスタＭＴ形成領域（図５（ａ）に示す領域）に、不純物がドープされていない第１ポリシリコン膜２２が形成され、周辺回路トランジスタＰＴ形成領域（図５（ｂ）に示す領域）にはｎ型不純物がドープされた第３ポリシリコン膜３４が形成される。不純物がドープされていない第１ポリシリコン膜２２に代えて、例えばボロンがドープされた第１ポリシリコン膜２２を形成しても良い。
次に、図６（ａ）及び（ｂ）に示すように、全面にマスク絶縁膜７０を形成する。マスク絶縁膜７０は例えばシリコン窒化膜を用いることができる。シリコン窒化膜は例えばＣＶＤ法を用いて成膜することができる。
次に、図７（ａ）及び（ｂ）に示すように、リソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いて、マスク絶縁膜７０、第１ポリシリコン膜２２、第３ポリシリコン膜３４、及びゲート絶縁膜１２を順次エッチングする。さらに半導体基板１０をエッチングし、ゲート絶縁膜１２の下面よりも深い素子分離溝６２を形成する。素子分離溝６２が形成された領域は素子分離領域Ｓｂとなり、素子分離領域Ｓｂにより分離された領域は素子領域Ｓａとなる。
次に、図８（ａ）及び（ｂ）に示すように、素子分離絶縁膜６０を形成する。素子分離絶縁膜６０は素子分離溝６２を埋設し、さらにマスク絶縁膜７０上部を覆うように形成される。素子分離絶縁膜６０としては例えばシリコン酸化膜が用いられる。素子分離絶縁膜６０は、例えば、ＣＶＤ法によりライナー膜となるシリコン酸化膜を形成し、次いで、ポリシラザン溶液をスピンコート法により塗布し、水蒸気雰囲気中で熱処理を施すことにより形成できる。ポリシラザンは−ＳｉＨ２−ＮＨ−の基本構造を有するポリマーであり、水蒸気雰囲気でアニールすることによってシリコン酸化膜に転換される。次いで、ＣＭＰ（Chemical Mechanical Polishing）法を用いて素子分離絶縁膜６０を研磨する。素子分離絶縁膜６０の研磨はマスク絶縁膜７０をストッパとして用い、マスク絶縁膜７０上面高さにてストップさせる。
続いて、図９（ａ）及び（ｂ）に示すように、素子分離絶縁膜６０をエッチバックし、素子分離絶縁膜６０表面高さが、マスク絶縁膜７０下面高さ（第１ポリシリコン膜２２及び第３ポリシリコン膜３４上面高さ）と同じになるように設定する。エッチバックは例えば希釈フッ酸溶液を用いたエッチングにより行うことができる。素子分離絶縁膜６０のエッチバック量は、希釈フッ酸溶液によるエッチング処理時間を調整することにより制御する。この希釈フッ酸溶液によるエッチングに代えて、ＲＩＥ法によるエッチングを用いても良い。
次に、図１０（ａ）及び（ｂ）に示すように、リソグラフィ法及びＲＩＥ法を用いて、メモリセルトランジスタＭＴ形成領域（図１０（ａ）に示す領域）の素子分離絶縁膜６０をエッチングし、素子分離絶縁膜６０の上面高さを、第１ポリシリコン膜２２上面よりも低く、第１ポリシリコン膜２２下面よりも高い所定の位置となるように調整する。続いて、マスク絶縁膜７０を除去する。マスク絶縁膜７０の除去は、例えば１４０℃程度に加熱したリン酸（ホットリン酸）を用いたエッチングにより行うことができる。この工程により、第１ポリシリコン膜２２の上面及び側面の一部が露出する。また第３ポリシリコン膜３４の表面が露出する。
続いて、上面及び側面のおよそ上半分が露出した第１ポリシリコン膜２２、及び表面が露出した第３ポリシリコン膜３４が形成された半導体基板１０を、温度５００℃〜１０００℃程度で、不純物ソースガスを含む雰囲気中に暴露する。これにより、ポリシリコン中に熱平衡的に不純物をドープすることができる（以下、ガスによる不純物ドープ法という）。不純物ソースガスとしてはボロンを含むソースガスを用いることができ、例えばＢＣｌ３、ＢＨ３、Ｂ２Ｈ６、又はＢＦ系ガスを用いることができる。
ここで、ガスによる不純物ドープ法によってポリシリコン中にボロンをドープする場合、発明者らは以下の現象を発見した。
すなわち、発明者らは、あらかじめリン又はヒ素をドープしたポリシリコンにガスによる不純物ドープ法によってボロンをドープする場合、ボロンが高々１×１０１９ａｔｍｓ／ｃｍ３程度しかドープされないことを発見した。そして、これを利用すると、あらかじめリン又はヒ素をドープしたポリシリコンと、ノンドープのポリシリコンを形成しておくことで、自己整合的に、ｎ型／ｐ型のポリシリコンを作り分けることができることを着想した。その詳細は以下のとおりである。
ノンドープ・ポリシリコンに、ガスによる不純物ドープ法によってボロンをドープする場合、ポリシリコンには固溶限程度の濃度までボロンをドープすることができる。この場合、ボロンの濃度は１×１０２０〜１×１０２２ａｔｍｓ／ｃｍ３程度である。また、この場合、ポリシリコン中に僅かにリン又はヒ素が混入していても同様の結果となる。僅かなリン又はヒ素の濃度はおよそ１×１０１５〜１×１０１７ａｔｍｓ／ｃｍ３程度である。従って、この場合、ボロンの濃度がリン又はヒ素濃度よりも３ケタ以上高いため、ポリシリコンはｐ型となる。
一方、あらかじめ、リン又はヒ素が固溶限程度にドープされたポリシリコンに、ガスによる不純物ドープ法によってボロンをドープすると、ボロンがあまりドープされない。この場合、リン又はヒ素の濃度はおよそ１×１０２０〜１×１０２２ａｔｍｓ／ｃｍ３程度である。また、ボロンの濃度はおよそ１×１０１９ａｔｍｓ／ｃｍ３程度以下である。従って、この場合、リン又はヒ素の濃度は、ボロンの濃度よりも少なくとも１桁以上高いため、ポリシリコンはｎ型となる。
このように、ガスによる不純物ドープ法によってボロンをドープする場合、ノンドープのポリシリコンはボロンが十分にドープされてｐ型となる。あらかじめリン又はヒ素を固溶限程度にドープした部分のポリシリコンにおいては、ガスによる不純物ドープ法を用いたボロンのドープが抑制され、ｎ型となる。すなわち、ポリシリコンにあらかじめリン又はヒ素をドープした領域と、ノンドープの領域を形成しておくことで、ｐ型となる領域とｎ型となる領域を、リソグラフィ法を用いず、自己整合的に形成することが可能となる。
なお、ノンドープのポリシリコンに代えて、あらかじめボロンがドープされたポリシリコンを用いても同様の結果が得られる。
第１の実施形態では、あらかじめ、第１ポリシリコン膜２２をノンドープ若しくはボロンをドープしたポリシリコンとし、第３ポリシリコン膜３４にはリン又はヒ素を固溶限程度の濃度までドープしておく。次に、ボロンを含むガスによって、熱平衡的にボロンをポリシリコン中にドープする。これにより、第１ポリシリコン膜２２にはボロンが高濃度にドープされてｐ型となる。一方、第３ポリシリコン膜３４にはボロンがあまりドープされることがなく、ｎ型となる。
また、ポリシリコン中に拡散したボロンは熱により外部拡散してしまい、ポリシリコン中のボロン濃度が低くなる場合がある（アウトディフュージョン）。ここで、あらかじめ、第１ポリシリコン膜２２の形成時（図５に示す工程）にてボロンをドープしていたとしても、素子分離絶縁膜６０をエッチバックする工程（図９に示す工程）の間にアウトディフュージョンにより第１ポリシリコン膜２２のｐ型の不純物濃度が低くなる場合がある。この場合、ガスによる不純物ドープ法により第１ポリシリコン膜２２にボロンを追加ドープすることが有効である。よって、工程省略をしつつ、周辺回路トランジスタをサーフェース型に維持しつつ、かつ、メモリセルトランジスタＭＴの特性を向上させることができる。
図１２は、上記の場合の第１ポリシリコン膜２２及び第３ポリシリコン膜３４の不純物濃度プロファイルを説明するためのグラフである。図１２において、縦軸は不純物濃度（ａｔｍｓ／ｃｍ３）であり、横軸はポリシリコン表面からの距離（μｍ）である。なお、縦軸はログスケールであり、横軸はリニアスケールである。図１２は、上述の不純物ドープを行った後に十分な熱処理を加え、不純物の活性化を行った状態での不純物濃度プロファイルを示している。図１２では、ｐ型不純物としてボロンを用いた場合を例示し、ｎ型不純物としてリンを用いた場合を例示している。
濃度Ｂ１はメモリセルトランジスタＭＴ形成領域のフローティングゲート電極２０（第１ポリシリコン膜２２）におけるボロンの不純物濃度プロファイルを示している。濃度Ｐ２及びＢ２は周辺回路トランジスタＰＴ形成領域の第３ポリシリコン膜３４における不純物濃度プロファイルを示しており、濃度Ｐ２はリンの濃度プロファイルを、濃度Ｂ２はボロンの濃度プロファイルを示している。なお、メモリセルトランジスタＭＴ形成領域の第１ポリシリコン膜２２中のリン濃度プロファイルは、上述のように僅かな濃度であるため示していない。
図１２において、濃度Ｂ１、Ｐ２及びＢ２は、ポリシリコン表面から内部に向かうに従って漸減し、ポリシリコン内部ではほぼフラットなプロファイルとなっている。
第１ポリシリコン膜２２のボロン濃度Ｂ１は、ポリシリコン表面から内部に向かうに従って、ほぼ固溶限程度の濃度範囲（１×１０２０〜１×１０２２ａｔｍｓ／ｃｍ３）で漸減している。第１ポリシリコン膜２２におけるリンの濃度範囲は１×１０１５〜１×１０１７ａｔｍｓ／ｃｍ３である。第１ポリシリコン膜２２ではボロン濃度がリン濃度に比較して３ケタ以上濃いため、ｐ型となっている。
第３ポリシリコン膜３４におけるリン濃度Ｐ２は、ポリシリコン表面から内部に向かうに従って、ほぼ固溶限程度の濃度範囲（１×１０２０〜１×１０２２ａｔｍｓ／ｃｍ３）で漸減している。ボロン濃度Ｂ２は、ポリシリコン表面から内部に向かうに従って、１×１０１９ａｔｍｓ／ｃｍ３程度の濃度で漸減している。リンの濃度はボロンの濃度に比較し、１桁以上濃いため、ｎ型となっている。リン濃度Ｐ２とボロン濃度Ｂ２の濃度差は、内部に向かうほど大きくなっている。
上記のように、リンが固溶限程度の濃度範囲でドープされているポリシリコンに対して、ガスによる不純物ドープ法によってボロンをドープする場合、ボロンの濃度はリンの濃度に比較して１ケタ以上少なくドープされる。これにより、ｎ型／ｐ型のポリシリコンをリソグラフィ法を用いることなく自己整合的に形成することができる。
従って、例えばイオン注入法によってｎ型／ｐ型のポリシリコンを形成する場合に比較して、不純物種を打ち分けるためのリソグラフィ工程が不要となり、工程数が削減され、ひいては製造コストが削減される。
また、発明者らは、ガスによる不純物ドープ法を施した場合、この処理によって、あらかじめリン又はヒ素をドープしたポリシリコンに形成されるシリコン酸化膜厚が、ノンドープのポリシリコンに形成されるシリコン酸化膜厚よりも厚いことを発見した。そして、これを利用すると、あらかじめリン又はヒ素をドープしたポリシリコンと、ノンドープのポリシリコンを形成しておくことで、形成されるシリコン酸化膜厚の相違によって、自己整合的に、ｎ型／ｐ型のポリシリコンを作り分けることができることを着想した。その詳細は以下のとおりである。
図１３は、ガスによる不純物ドープ法による場合の、シリコン酸化膜による不純物ドープ阻害効果について説明するための図である。図１３において、縦軸はシリコン酸化膜厚（ｎｍ）であり、横軸は酸化時間（分）である。なお、縦軸はリニアスケールであり、横軸はログスケールである。ガスによる不純物ドープ法を用いる場合、室温若しくは処理温度による熱によって、ポリシリコン表面にシリコン酸化膜が形成される。図１３において、不純物としてリンがドープされたポリシリコンの酸化レートＴｐと、ノンドープ・ポリシリコンの酸化レートＴｎｏが示されている。図１３には、酸化レートＴｐは酸化レートＴｎｏよりも大きいことが示されている。ガスによる不純物ドープ法を用いて処理をする場合、リンがドープされたポリシリコンにおけるシリコン酸化膜厚は、ノンドープのポリシリコンにおけるシリコン酸化膜厚よりも厚くなる。不純物のポリシリコン中へのドーピングは、厚いシリコン酸化膜が形成される領域において、より阻害されることになる。第３ポリシリコン膜３４にはリンが固溶限程度に高濃度にドープされているため、シリコン酸化膜はノンドープの領域に比較して、より厚く形成される。従って、ガスによる不純物ドープ法において、ボロンのドープは、このシリコン酸化膜によって阻止され、第３ポリシリコン膜３４中にボロンがドープされにくくなる。従って、第３ポリシリコン膜３４中のボロン濃度は、第１ポリシリコン膜２２中のボロン濃度よりも低くすることができる。
このように、ガスによる不純物ドープ法によってボロンをドープする場合、ノンドープのポリシリコンに形成されるシリコン酸化膜は薄いためボロンが十分にドープされてｐ型となる。リンがドープされた領域のポリシリコンに形成されるシリコン酸化膜は厚いため、これによってボロンのドープが阻害され、ボロンがあまりドープされず、ｎ型となる。すなわち、ポリシリコンにあらかじめリン又はヒ素をドープした領域と、ノンドープの領域を形成しておくことで、ｐ型となる領域とｎ型となる領域を、リソグラフィ法を用いず、自己整合的に形成することが可能となる。
また、メモリセルトランジスタＭＴ形成領域において、第１ポリシリコン膜２２の上面及び側面の一部が露出しているため、第１ポリシリコン膜２２にコンフォーマルにボロンをドープすることができる。これにより、フローティングゲート電極２０の電子の捕獲特性が向上し、データリテンション特性が向上する。
以上の工程により、第１ポリシリコン膜２２はｐ型に、第３ポリシリコン膜３４はｎ型に形成される。
次に、図１１（ａ）及び（ｂ）に示すように、電極間絶縁膜２４、第２ポリシリコン膜２６（図１１（ｂ）においては第４ポリシリコン膜３６）、バリアメタル２８、金属膜３０及び第１絶縁膜４０を成膜する。電極間絶縁膜２４としては、例えばＣＶＤ法で成膜したＯＮＯ膜を用いることができる。第２ポリシリコン膜２６及び第４ポリシリコン膜３６としてはＣＶＤ法で形成したポリシリコン膜を用いることができる。メモリセルトランジスタＭＴ形成領域においては例えばボロンをドープしてｐ型の第２ポリシリコン膜２６を形成し、周辺回路トランジスタＰＴ形成領域にはリン又はヒ素をドープしてｎ型の第３ポリシリコン膜３４を形成する。バリアメタル２８としては例えばＣＶＤ法により形成した窒化タングステン（ＷＮ）を用いることができる。金属膜３０としては例えばＣＶＤ法で形成したタングステンを用いることができる。第１絶縁膜４０としては例えばＣＶＤ法で形成したシリコン窒化膜を用いることができる。次いで、図１１(ａ)及び（ｂ）に示す断面には表示されないが、リソグラフィ法及びＲＩＥ法を用いて、これらの膜をパターニングし、メモリセルゲート電極ＭＧ及び周辺ゲート電極ＰＧを形成する。続いて、第２絶縁膜４２、第３絶縁膜４４及び層間絶縁膜４６を順次成膜する。第２絶縁膜４２としては例えばＣＶＤ法によって形成したシリコン酸化膜を用いることができる。第３絶縁膜４４としては例えばＣＶＤ法によって形成したシリコン窒化膜を用いることができる。層間絶縁膜４６としては例えばＴＥＯＳ（Tetraethyl orthosilicate、テトラエトキシシラン）をソースガスとして用いたＣＶＤ法によって形成されたシリコン酸化膜を用いることができる。
次に、図４（ａ）及び（ｂ）に示すように、層間絶縁膜４６表面から周辺ゲート電極ＰＧの金属膜３０に達するコンタクト５４を形成する。コンタクト５４はリソグラフィ法及びＲＩＥ法を用いて形成される。コンタクト５４内には、例えばＣＶＤ法によって成膜されたタングステンを埋設することができる。コンタクト５４上には例えばタングステンによって形成された配線５６が設けられる。
以上により、第１の実施形態によるＮＡＮＤ型フラッシュメモリ装置１を形成することができる。
第１の実施形態においては以下の変形が可能である。ガスによる不純物ドープ法によってポリシリコン中にボロンをドープする工程を、図５に示す工程の後に行うことができる。すなわち、周辺回路トランジスタＰＴ形成領域に選択的にｎ型不純物（例えばリン）をドープし、不純物を活性化するための熱処理を施した後に、ガスによる不純物ドープ法による不純物（ボロン）のドープを施すことができる。ガスによる不純物ドープ法による不純物ドープの前に、自然酸化膜を除去するための希フッ酸処理を行っても良い。
また、ガスによる不純物ドープ法に代えて、不純物を含むプラズマ雰囲気中で処理することにより、ポリシリコン中にボロンをドープしても同様の結果を得ることができる。
また、周辺回路トランジスタＰＴ形成領域に選択的にｎ型不純物（例えばリン）をドープし、活性化するための熱処理を施す工程を、図１０に示す工程において、ホットリン酸を用いたエッチングの後、ガスによる不純物ドープ法による不純物（ボロン）ドープの前に行っても良い。
このように、第１の実施形態による製造方法によれば、あらかじめリン又はヒ素をドープしたポリシリコンと、ノンドープのポリシリコンを形成しておくことで、自己整合的に、ｎ型／ｐ型のポリシリコンを作り分けることができる。従って、リソグラフィ工程を削減できるため、工程を削減することができ、ひいては製造コストを削減することができる。
また、ガスによる不純物ドープ法によれば、ポリシリコン中にボロンが固溶限を越えて余分にドープされないため、活性化されない余剰のボロンの発生を抑制することができ、クラスター化を抑制することができる。従って、メモリセルトランジスタＭＴの閾値バラツキを抑制することができる。
（第２の実施形態）
次に、図１４〜図２２を参照して、第２の実施形態におけるＮＡＮＤ型フラッシュメモリ装置１の具体的な構成について説明する。第２の実施形態におけるＮＡＮＤ型フラッシュメモリ装置１の基本的な構成については、図１〜図２において説明した第１の実施形態における基本構成と同じである。また、周辺回路トランジスタＰＴの平面レイアウトパターンは、図３において説明したものと同じである。以下の説明において、第１の実施形態と共通する部分については同一の符号を使用し、その説明については適宜省略する。
図１４（ａ）はメモリセルトランジスタＭＴの断面構造を模式的に示す図の一例であり、図２の４Ａ−４Ａ線における断面構造を示している。図１４（ｃ）は、周辺回路トランジスタＰＴの断面構造を模式的に示す図の一例であり、図３の４Ｂ−４Ｂ線における断面構造を示している。隣接する２つの周辺回路トランジスタＰＴのゲート長方向における断面構造を示している。図１４（ｂ）は、図１４（ａ）に示す領域と図１４（ｃ）に示す領域との境界部分を模式的に示した図の一例である。
図１４（ａ）におけるメモリセルトランジスタＭＴ形成領域の構成及び図１４（ｃ）における周辺回路トランジスタＰＴ形成領域の構成において、第１の実施形態と異なる点は、フローティングゲート電極２０を構成する第１ポリシリコン膜２２には、炭素（Ｃ）、窒素（Ｎ）の何れか、若しくはその両方が含まれていることである。そして、第３ポリシリコン膜３４にはこれら元素が含まれていないことである。
第１ポリシリコン膜２２にはｐ型不純物がドープされてｐ型になっている点と、第３ポリシリコン膜３４にはｎ型不純物及びｐ型不純物の両者がドープされており、ｎ型になっている点については、第１の実施形態と同様である。
第１ポリシリコン膜２２に炭素又は窒素、若しくはその両方がドープされることにより、フローティングゲート電極２０（第１ポリシリコン膜２２）において、ＧＲセンター（generation-recombination center；生成再結合中心）を形成することができる。フローティングゲート電極２０に対し、コントロールゲート電極３２からの容量カップリングにより電圧が印加された場合に、フローティングゲート電極２０には空乏層が生じる。しかし、形成されたＧＲセンターから電子−正孔対が発生しやすくなり、これによって電圧印加によって形成された空乏層が広がりにくくなる。従って、空乏層の広がりによるカップリング比の低下を抑制することができる。なお、ポリシリコン中の炭素及び窒素の濃度は、例えば赤外線分光法を用いて測定することができる。
また、第１ポリシリコン膜２２は、酸素ドープ層を含むようにしても良い。酸素ドープ層は、第１ポリシリコン膜２２の成膜途中に少量の酸素を流すことによって第１ポリシリコン膜２２に形成された、少量の酸素を含む層である。酸素ドープ層は、シリコンリッチな層であり、シリコン酸化膜のような絶縁性を有してはいない。酸素ドープ層は、ポリシリコンの結晶粒界を分断する結晶分断層となっている場合がある。この酸素ドープ層によって、第１ポリシリコン膜２２中にＧＲセンターを形成することができる。従って、これにより、空乏層が広がりにくくなるという効果を有する。酸素ドープ層と、上述の炭素、窒素のドープは併用しても良い。
また、第３ポリシリコン膜３４には炭素（Ｃ）及び窒素（Ｎ）はドープされていない方が良い。また、第３ポリシリコン膜３４には酸素ドープ層も有していない方が良い。言い換えれば、第３ポリシリコン膜３４の炭素（Ｃ）及び窒素（Ｎ）の不純物濃度は第１ポリシリコン膜２２のそれよりも低いと言える。このように、第３ポリシリコン膜３４に炭素（Ｃ）等をドープしないことにより、第３ポリシリコン膜３４の抵抗率を低くすることができる。その結果、周辺回路トランジスタの動作を遅くすることなく、メモリセルトランジスタＭＴの特性を向上させることができる。
上述のように、第２の実施形態によれば、第１の実施形態と同様に第１ポリシリコン膜２２はｐ型であり、第３ポリシリコン膜３４はｎ型となっている。従って、第１の実施形態と同様の効果を有する。さらに、上述のように、第１ポリシリコン膜２２において、炭素又は窒素のドープ、若しくは酸素ドープ層の形成がなされているため、ＧＲセンターが形成される。従って、電圧印加によって形成された空乏層が広がりにくくなり、空乏層の広がりによるカップリング比の低下を抑制することができる。
［第２の実施形態の製造方法］
次に、図１４〜図２２を参照して、第２の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図１４〜図２２は、第２の実施形態による不揮発性半導体装置の製造方法を示すための図の一例である。図１４〜図２２の各図（ａ）は、図２の４Ａ−４Ａ線における断面構造を示しており、メモリセル領域の断面構造を示している。図１４〜図２２の各図（ｃ）は、図３の４Ｂ−４Ｂ線における断面構造を示しており、各図（ａ）と同一工程の周辺回路トランジスタＰＴの断面構造を示している。図１４〜図２２の各図（ｂ）は、各図（ａ）と各図（ｂ）の境界領域の構成を示す図の一例である。
まず、図１５（ａ）、（ｂ）及び（ｃ）に示すように、半導体基板１０上にゲート絶縁膜１２、第１ポリシリコン膜２２及び第４絶縁膜７２を順次形成する。ゲート絶縁膜１２としては例えば熱酸化法により形成したシリコン酸化膜を用いることができる。第１ポリシリコン膜２２は例えばＣＶＤ法により成膜することができる。第１ポリシリコン膜２２は、ＣＶＤ法による成膜中に、成膜ガス中に炭素を含むガスを導入ことにより、ポリシリコン中に炭素をドープすることができる。炭素を含むガスに代えて、窒素を含むガスを導入すれば、ポリシリコン中に窒素をドープすることができる。また、成膜ガスに、炭素を含むガスと窒素を含むガスの両者を導入すれば、成膜するポリシリコン中に炭素及び窒素をドープすることができる。炭素を含むガスと窒素を含むガスを導入する時期を異ならせて、成膜するポリシリコン中の異なる部位に炭素と窒素をドープするようにしても良い。炭素若しくは窒素は、例えば第１ポリシリコン膜２２の上面（表面）から５ｎｍ〜３５ｎｍの範囲に含まれるように形成する。また、第１ポリシリコン膜２２に含まれる炭素又は窒素の濃度は５×１０１９〜５×１０２１ａｔｍｓ／ｃｍ３である。
また、酸素ドープ層を形成する場合は、ポリシリコンの成膜途中の所定時間、成膜ガス中に酸素ガスを導入する。これにより、ポリシリコンの途中に酸素ドープ層を形成することができる。これによりポリシリコンの結晶粒界の成長が一旦ストップし、結晶を分断する酸素ドープ層（結晶分断層）が形成される。従って、酸素ドープ層（結晶分断層）は、メモリセルトランジスタＭＴが有するフローティングゲート電極２０において、第１ポリシリコン膜２２の同じ位置に形成されている。第１ポリシリコン膜２２は、不純物をドープしないノンドープ・ポリシリコンとして形成しても良いし、成膜中に不純物をドープしながら成膜したポリシリコンを形成しても良い。不純物としては例えばボロンを用いることができる。第４絶縁膜７２としては例えばＣＶＤ法により形成したシリコン酸化膜又はシリコン窒化膜を用いることができる。
次に、図１６（ａ）、（ｂ）及び（ｃ）に示すように、リソグラフィ法及びＲＩＥ法を用いて、図１６（ｃ）の周辺回路トランジスタＰＴ形成領域から、図１６（ｂ）に示す境界領域のＢ領域（周辺回路トランジスタＰＴ形成領域に隣接する領域）に至る領域の第４絶縁膜７２及び第１ポリシリコン膜２２をエッチング除去する。このエッチングは異方性条件にて行われる。エッチングはゲート絶縁膜１２をストッパとして利用し、ゲート絶縁膜１２上にてストップさせる。
次に、図１７（ａ）、（ｂ）及び（ｃ）に示すように、全面に第３ポリシリコン膜３４を形成する。第３ポリシリコン膜３４はＣＶＤ法を用いて形成したポリシリコンを用いることができる。第３ポリシリコン膜３４においては、炭素又は窒素のドープ、若しくは酸素ドープ層の形成は行わない。第３ポリシリコン膜３４としては、不純物がドープされていないノンドープ・ポリシリコンを形成しても良いし、成膜中に不純物をドープしながら成膜したポリシリコンを形成しても良い。ノンドープ・ポリシリコンとして第３ポリシリコン膜３４を形成した場合には、成膜後にイオン注入法によって不純物をドープする。この場合不純物としてはリン又はヒ素を用いることができる。次いで、不純物活性化のための熱処理を施す。これにより第３ポリシリコン膜３４はｎ型となる。次いで、図１７（ｃ）に示す周辺回路トランジスタＰＴ形成領域、及び図１７（ｂ）に示す境界領域のＢ領域（周辺回路トランジスタＰＴ形成領域に隣接する領域）までを覆うレジスト８０を形成する。
次に、図１８（ａ）、（ｂ）及び（ｃ）に示すように、レジスト８０をマスクとして、ＲＩＥ法により、メモリセルトランジスタＭＴ形成領域及び境界領域のＡ領域（メモリセルトランジスタＭＴ形成領域に隣接する領域）上の第３ポリシリコン膜３４をエッチング除去する。このエッチングでは等方性条件を用い、第４絶縁膜７２をストッパとしてエッチングをストップさせる。これにより、メモリセルトランジスタＭＴ形成領域及び境界領域のＡ領域には第１ポリシリコン膜２２が形成される。一方、周辺回路トランジスタＰＴ形成領域及び境界領域のＢ領域には第３ポリシリコン膜３４が形成される。なお、図１８（ｂ）に示す境界領域の第１ポリシリコン膜２２及び第３ポリシリコン膜３４は、後の工程で全面的に除去されるため、この工程で若干の凹凸が形成されていても良い。
次に、図１９（ａ）、（ｂ）及び（ｃ）に示すように、第４絶縁膜７２をエッチング除去する。第４絶縁膜７２のエッチング除去は、例えば希釈フッ酸溶液により行うことができる。これにより、第１ポリシリコン膜２２表面及び第３ポリシリコン膜３４表面が露出する。
次に、図２０（ａ）、（ｂ）及び（ｃ）に示すように、全面にマスク絶縁膜７０を形成する。マスク絶縁膜７０としては、シリコン窒化膜を用いることができる。シリコン窒化膜はＣＶＤ法により形成することができる。
次に、図２１（ａ）、（ｂ）及び（ｃ）に示すように、リソグラフィ法及びＲＩＥ法を用いて、マスク絶縁膜７０、第１ポリシリコン膜２２、第３ポリシリコン膜３４、及びゲート絶縁膜１２を順次エッチングする。さらに半導体基板１０をエッチングし、ゲート絶縁膜１２の下面よりも深い素子分離溝６２を形成する。図２１（ｂ）に示す境界領域においては、この領域の全面において、第１ポリシリコン膜２２及び第３ポリシリコン膜３４がエッチング除去され、さらに、半導体基板１０がエッチングされて素子分離溝６２となっている。
次に、第１の実施形態の製造方法における図８〜図１０で説明した工程を経ることにより、図２２（ａ）、（ｂ）及び（ｃ）に示す構造が形成される。図２２（ａ）においては、第１ポリシリコン膜２２の上面及び側面のおよそ上半分が露出している。図２２（ｂ）においては、全面が素子分離領域Ｓｂとなっており、素子分離溝６２に素子分離絶縁膜６０が埋設されている。図２２（ｃ）においては、第３ポリシリコン膜３４の上面が露出している。この状態で、ガスによる不純物ドープ法によって不純物ドープを行う。ガスによる不純物ドープ法においては、温度５００℃〜１０００℃程度で、不純物ソースガスを含む雰囲気中に半導体基板１０を暴露する。これにより、ポリシリコン中に熱平衡的に不純物をドープすることができる。不純物ソースガスとしてはボロンを含むソースガスを用いることができ、例えばＢＣｌ３、ＢＨ３、Ｂ２Ｈ６、及びＢＦ系ガスを用いることができる。これにより、第１の実施形態の場合と同様に、第１ポリシリコン膜２２にはボロンが固溶限程度の濃度程度、すなわち１×１０２０〜１０２２ａｔｍｓ／ｃｍ３程度でドープされ、第１ポリシリコン膜２２はｐ型となる。この場合、ポリシリコン中に僅かにリン又はヒ素が混入していても良い。
一方、第３ポリシリコン膜３４にはあらかじめリン又はヒ素がドープされている。ここにガスによる不純物ドープ法によってボロンをドープすると、ボロンがあまりドープされない。この場合、リン又はヒ素の濃度はおよそ１×１０２０〜１０２２ａｔｍｓ／ｃｍ３程度である。また、ボロンの濃度はおよそ１×１０１９ａｔｍｓ／ｃｍ３程度以下である。従って、この場合、リン又はヒ素の濃度は、ボロンの濃度よりも少なくとも１桁以上高いため、ポリシリコンはｎ型となる。
次いで、第１の実施形態の製造方法における図１１及び図４にて説明した工程を経ると、図１４（ａ）、（ｂ）及び（ｃ）に示す構造が形成される。
以上により、第２の実施形態によるＮＡＮＤ型フラッシュメモリ装置１を形成することができる。
第２の実施形態においては以下の変形が可能である。ガスによる不純物ドープ法によってポリシリコン中にボロンをドープする工程を、図１９に示す工程の後に行うことができる。すなわち、周辺回路トランジスタＰＴ形成領域に選択的にｎ型不純物（例えばリン又はヒ素）をドープし、不純物を活性化するための熱処理を施した後に、ガスによる不純物ドープ法による不純物（例えばボロン）のドープを施すことができる。ガスによる不純物ドープ法による不純物ドープの前に、自然酸化膜を除去するための希フッ酸処理を行っても良い。
また、ガスによる不純物ドープ法に代えて、不純物を含むプラズマ雰囲気中で処理することにより、ポリシリコン中にボロンをドープしても同様の結果を得ることができる。
また、周辺回路トランジスタＰＴ形成領域に選択的にｎ型不純物（例えばリン又はヒ素）をドープし、活性化するための熱処理を施す工程を、図２２に示す工程において、ホットリン酸を用いたエッチングの後、ガスによる不純物ドープ法による不純物（例えばボロン）ドープの前に行っても良い。
第２の実施形態による製造方法によれば、実施形態１の製造方法と同様の効果を有する。さらに、メモリセルゲート電極ＭＧのフローティングゲート電極２０を構成する第１ポリシリコン膜２２に、炭素又は窒素のドープ、若しくは酸素ドープ層の形成がなされているため、ＧＲセンターが形成される。従って、電圧印加によって形成された空乏層が広がりにくくなり、空乏層の広がりによるカップリング比の低下を抑制することができる。このように、フローティングゲート電極２０に好適な第１ポリシリコン膜２２を形成しつつ、周辺回路トランジスタＰＴ形成領域においては、周辺回路トランジスタＰＴに適したｎ型の第３ポリシリコン膜３４を形成することができる。
（第３の実施形態）
次に、図２３〜図２６を参照して、第３の実施形態におけるＮＡＮＤ型フラッシュメモリ装置１の具体的な構成について説明する。以下の説明において、第１及び第２の実施形態と共通する部分については同一の符号を使用し、その説明については適宜省略する。
第３の実施形態におけるＮＡＮＤ型フラッシュメモリ装置１の基本的な構成については、図１〜図２において説明した第１の実施形態における基本構成と同じである。また、周辺回路トランジスタＰＴの平面レイアウトパターンは、図３において説明したものと同じである。第３の実施形態におけるＮＡＮＤ型フラッシュメモリ装置１の断面構造については、第２の実施形態における図１４（ａ）、（ｂ）及び（ｃ）に示す構造と同じである。
第３の実施形態は、その製造方法において、第２の実施形態の製造方法の図１５〜図１８における工程を、図２３〜図２６に示す工程に変更したものである。以下、図２３〜図２６を参照して具体的に説明する。
まず、図２３（ａ）、（ｂ）及び（ｃ）に示すように、半導体基板１０上にゲート絶縁膜１２、第３ポリシリコン膜３４及び第４絶縁膜７２を順次形成する。ゲート絶縁膜１２としては例えば熱酸化法により形成したシリコン酸化膜を用いることができる。第３ポリシリコン膜３４はＣＶＤ法を用いて形成したポリシリコンを用いることができる。第３ポリシリコン膜３４には、炭素又は窒素、若しくは酸素ドープ層はドープされていない。第３ポリシリコン膜３４は不純物がドープされていないノンドープ・ポリシリコンを形成しても良いし、成膜中に不純物をドープしながら成膜したポリシリコンを形成しても良い。ノンドープ・ポリシリコンとして第３ポリシリコン膜３４を形成した場合には、成膜後にイオン注入法によって不純物（例えばリン又はヒ素）をドープする。次いで、不純物活性化のための熱処理を施す。これにより第３ポリシリコン膜３４はｎ型となる。第４絶縁膜７２としては例えばＣＶＤ法により形成したシリコン酸化膜またはシリコン窒化膜を用いることができる。
次に、図２４（ａ）、（ｂ）及び（ｃ）に示すように、リソグラフィ法及びＲＩＥ法を用いて、図２４（ａ）のメモリセルトランジスタＭＴ形成領域から、図２４（ｂ）に示す境界領域のＡ領域（メモリセルトランジスタＭＴ形成領域に隣接する領域）に至る領域の第４絶縁膜７２及び第３ポリシリコン膜３４をエッチング除去する。このエッチングは異方性条件にて行われる。エッチングはゲート絶縁膜１２をストッパとして利用し、ゲート絶縁膜１２上にてストップする。
次に、図２５（ａ）、（ｂ）及び（ｃ）に示すように、全面に第１ポリシリコン膜２２を形成する。第１ポリシリコン膜２２は例えばＣＶＤ法により成膜することができる。第１ポリシリコン膜２２は、ＣＶＤ法による成膜中に、成膜ガス中に炭素、又は窒素、若しくはその両者を含むガスを導入して、ポリシリコン中に炭素、窒素、又はその両者をドープすることができる。また、第１ポリシリコン膜２２の成膜途中に酸素ガスを導入することにより、酸素ドープ層を形成しても良い。第１ポリシリコン膜２２は、不純物をドープしないノンドープ・ポリシリコンとして形成しても良いし、成膜中に不純物（例えばボロン）をドープしながら成膜したポリシリコンを形成しても良い。次いで、図２５（ａ）に示すメモリセルトランジスタＭＴ形成領域、及び図２５（ｂ）に示す境界領域のＡ領域までを覆うレジスト８０を形成する。
次に、図２６（ａ）、（ｂ）及び（ｃ）に示すように、ＲＩＥ法により、レジスト８０をマスクとして周辺回路トランジスタＰＴ形成領域および境界領域のＢ領域上の第１ポリシリコン膜２２をエッチング除去する。このエッチングでは異方性条件を用い、第４絶縁膜７２をストッパとしてエッチングをストップさせる。これにより、メモリセルトランジスタＭＴ形成領域及び境界領域のＡ領域には第１ポリシリコン膜２２が形成される。一方、周辺回路トランジスタＰＴ形成領域及び境界領域のＢ領域には第３ポリシリコン膜３４が形成される。
続いて、実施形態１の、図１９〜図２２及び図１４において説明した工程を経ると、第３の実施形態に係るＮＡＮＤ型フラッシュメモリ装置１が形成される。
第２の実施形態に係る製造方法においては、第１ポリシリコン膜２２を先に成膜してから第３ポリシリコン膜３４を成膜するプロセスの一例を示した。これに対し、第３の実施形態に係る製造方法においては、第３ポリシリコン膜３４を先に成膜し、後に第１ポリシリコン膜２２を成膜するプロセスの一例を示した。
以上説明したように、第３の実施形態に係る製造方法によれば、第２の実施形態と同様の効果を得ることができる。
（他の実施形態）
上記に説明した実施形態では、不揮発性半導体記憶装置の一例としてＮＡＮＤ型のフラッシュメモリ装置に適用した例を示したが、その他、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置に適用しても良い。
半導体基板１０としては、ｐ型のシリコン半導体基板、ｐウェルが形成されたシリコン基板の他、ｐ型のシリコン領域を有するＳＯＩ（Silicon on Insulator）基板を用いても良い。
ゲート絶縁膜１２として、シリコン酸化膜を適用した一例を示したが、ＳｉＮ／ＳｉＯ２、ＳｉＮ／ＳｉＯ２／ＳｉＮ、ＳｉＯＮ／ＳｉＯ２／ＳｉＯＮ、ＳｉＯ２／ＳｉＮ／ＳｉＯ２、ＳｉＯ２／高誘電率膜／ＳｉＯ２、又は高誘電率膜／ＳｉＯ２のような積層構造を適用しても良い。
メモリセルゲート電極ＭＧ若しくは周辺ゲート電極ＰＧの膜構成としては、多結晶シリコン、シリコンの金属化合物（シリサイド）、金属酸化物、金属（Ｗ、ＷＳｉｘ、ＷＮ、Ｎｉ、ＮｉＳｉｘ、Ｃｏ、ＣｏＳｉｘ、ＴａＳｉＮ、Ｔａ、ＴａＳｉｘ、ＴｉＳｉｘ、ＴｉＮ、Ｐｔ、ＰｔＳｉｘ、を含む)、若しくはこれら材料の積層構造を適用しても良い。
電極間絶縁膜２４として、ＯＮＯ膜を適用した一例を示したが、ＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜あるいはその他の高誘電率を有する絶縁膜等を適用しても良い。また、この他に、シリコン酸化膜、シリコン窒化膜、ハフニウムアルミネート膜（ＨｆＡｌＯ）、アルミナ膜（Ａｌ２Ｏ３）、酸化マグネシウム膜（ＭｇＯ）、酸化ストロンチウム膜（ＳｒＯ）、酸化バリウム膜（ＢａＯ）、酸化チタン膜（ＴｉＯ２）、酸化タンタル膜（Ｔａ２Ｏ５）、チタン酸バリウム膜（ＢａＴｉＯ３）、ジルコニウム酸バリウム膜（ＢａＺｒＯ）、酸化ジルコニウム膜（ＺｒＯ２）、酸化ハフニウム膜（ＨｆＯ２）、酸化イットリウム膜（Ｙ２Ｏ３）、ジルコニウムシリケート膜（ＺｒＳｉＯ）、ハフニウムシリケート膜（ＨｆＳｉＯ）、又はランタンアルミネート膜（ＬａＡｌＯ）等の高誘電率膜を含む積層膜、または単層膜を適用しても良い。
また、素子分離絶縁膜６０として、ＮＳＧ（Non Doped Silicate Glass）、ＰＳＧ(Phosphorous Silicon Glass）、ＢＳＧ（Boron Silicon Glass）、ＰＳＺ（Polysilazane）、ＢＰＳＧ（Boron Phosphorous Silicon Glass）、又はＨＴＯ（High Temperature Oxide）などを含む絶縁膜を用いても良い。
上述のように、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、１はＮＡＮＤ型フラッシュメモリ装置、１０は半導体基板、２０はフローティングゲート電極、２２は第１ポリシリコン膜、３２はコントロールゲート電極、３４は第３ポリシリコン膜である。

Claims (13)

  1. フローティングゲートとコントロールゲートを具備する複数のメモリセルトランジスタと、下部電極部及び上部電極部を具備する複数の周辺回路トランジスタを有し、
    前記フローティングゲートは第１のポリシリコンを有し、
    前記下部電極は第２のポリシリコンを有し、
    前記第１のポリシリコンはボロンがドープされたｐ型半導体であり、
    前記第２のポリシリコンはリン及びボロンがドープされたｎ型半導体であることを特徴とする不揮発性半導体記憶装置。
  2. 前記第２のポリシリコンにドープされたリンの濃度は、１×１０２０〜１×１０２２ａｔｍｓ/ｃｍ３であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記第２のポリシリコンには、リンとボロンが共にドープされており、リンの濃度は１×１０２０〜１×１０２２ａｔｍｓ/ｃｍ３であり、ボロンの濃度が１×１０１９ａｔｍｓ／ｃｍ３以下であることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
  4. 前記第２のポリシリコンには、リンとボロンが共にドープされており、前記第２のポリシリコンの内部に向かうほど、ボロンの濃度とリンの濃度の差が大きくなることを特徴とする請求項１から３の何れか一項に記載の不揮発性半導体記憶装置。
  5. 前記第１のポリシリコンは炭素、窒素、及び酸素から選択される１、２又はすべての元素を含むことを特徴とする請求項１から４の何れか一項に記載の不揮発性半導体記憶装置。
  6. 前記第１のポリシリコンに含まれる炭素又は窒素の濃度は５×１０１９〜５×１０２１ａｔｍｓ／ｃｍ３であり、前記第１のポリシリコンの下面から５ｎｍ〜３５ｎｍの範囲に含まれていることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
  7. 前記第１のポリシリコンに含まれる炭素又は窒素の濃度は５×１０１９〜５×１０２１ａｔｍｓ／ｃｍ３であり、前記第１のポリシリコンの上面から５ｎｍ〜３５ｎｍの範囲に含まれていることを特徴とする請求項５又は６に記載の不揮発性半導体記憶装置。
  8. 前記第１のポリシリコンは酸素を含む分断層を含み、前記半導体基板の主平面に垂直な方向において、それぞれの前記複数のメモリセルトランジスタが有する前記第１のポリシリコンの前記分断層は同じ位置に形成されていることを特徴とする請求項１から７の何れか一項に記載の不揮発性半導体記憶装置。
  9. フローティングゲートとコントロールゲートを具備する複数のメモリセルトランジスタと、下部電極部及び上部電極部を具備する複数の周辺回路トランジスタを有し、前記フローティングゲートは第１のポリシリコンを有し、前記下部電極は第２のポリシリコンを有し、
    前記第１のポリシリコンと、ｎ型不純物がドープされた前記第２のポリシリコンを形成するポリシリコン形成工程と、
    前記ポリシリコン形成工程の後に、前記第１のポリシリコンと前記第２のポリシリコンにｐ型不純物をドープする工程と、
    を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
  10. 前記第１のポリシリコンと前記第２のポリシリコンにｐ型不純物をドープする工程は、雰囲気中にボロンを含むガス又はプラズマを用いておこなうことを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
  11. 前記第１のポリシリコンと前記第２のポリシリコンにｐ型不純物をドープする工程において、前記第１のポリシリコンは前記第２のポリシリコンよりもｐ型不純物が多くドープされることを特徴とする請求項９又は１０に記載の不揮発性半導体記憶装置の製造方法。
  12. 前記第１のポリシリコンと前記第２のポリシリコンを成膜する工程は別工程であることを特徴とする請求項９から１１の何れか一項に記載の不揮発性半導体記憶装置の製造方法。
  13. 前記第１のポリシリコンには、成膜中に炭素又は窒素、又はその両方がドープされることを特徴とする請求項９から１２の何れか一項に記載の不揮発性半導体記憶装置の製造方法。
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