JPH08306888A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 同一半導体装置内に形成する異なる特性を持
つ二つのトランジスタの駆動能力を等しくし、またソー
ス／ドレイン電極形成のための不純物イオン注入による
ボロンの突き抜け等に起因するしきい値の変動を抑制す
る。 【構成】 フラッシュメモリのメモリセルと同様に一つ
のトランジスタのゲート電極をスタックゲート型に形成
し、このトランジスタと別のトランジスタのゲート酸化
膜の厚さを調整し、二つのトランジスタの駆動能力の差
が生じることを抑制し、またスタックゲート型トランジ
スタを形成したことでゲート電極上部とチャネル領域ま
での距離を十分大きくし、ゲート電極上部に不純物イオ
ンが注入されてもチャネル領域不純物濃度を変化させな
い構造とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置、特に不
揮発性半導体装置の構造、及び製造方法に関するもので
ある。

【０００２】

【従来の技術】次に、一般的な不揮発性半導体装置の構
造と、その製造方法について説明する。図１７は、信学
技報Ｖｏｌ．９３Ｎｏ．７６Ｐ１５ないし２０，小野田
ｅｔａｌ．に記載の３Ｖ単一電源ＤＩＮＯＲ（DIVIDED
BIT LINE NOR）フラッシュメモリを簡略化した図であ
り、同一半導体基板の一主面に形成された一般的な構造
のスタックゲート型メモリセル１（図左側）と、周辺回
路の構成要素として形成されるＰチャネルトランジスタ
２（図面中央）、同じく周辺回路の構成要素として形成
されるＮチャネルトランジスタ３（図面右側）のトラン
ジスタのゲート長方向に沿って切断した断面図を示して
いる。

【０００３】図１７において、符号４は半導体基板、５
ａ及び５ｂは半導体基板４内に形成されたＰウェル及び
Ｎウェル、６はメモリセル領域に形成されたトンネル酸
化膜、７は多結晶シリコンで形成されたフローティング
ゲート、８は２層のシリコン酸化膜とその層間に形成さ
れたシリコン窒化膜からなる一般にＯＮＯ膜と呼ばれる
絶縁膜、９は多結晶シリコンで形成されたコントロール
ゲート、１０はメモリセル１のソース／ドレイン電極と
なる不純物領域、１１はフローティングゲート７及びコ
ントロールゲート９の側面に付着して形成されたシリコ
ン酸化膜等の絶縁膜からなるサイドウォール、１２、１
８はシリコン酸化膜からなる周辺回路トランジスタのゲ
ート酸化膜、１３、１９はソース若しくはドレイン電極
をそれぞれ示している。また、１５、２１はゲート電極
１３、１９の側面に付着して形成されたシリコン酸化膜
等の絶縁膜からなるサイドウォール、１４はＰ型低濃度
不純物領域、１６はＰ型高濃度不純物領域、１７はＰ型
低濃度、高濃度不純物領域１４、１６からなるソース／
ドレイン電極、２０はＮ型低濃度不純物領域、２２はＮ
型高濃度不純物領域、２３はＮ型低濃度、高濃度不純物
領域２０、２２からなるソース／ドレイン電極をそれぞ
れ示している。

【０００４】次に、図１７の不揮発性半導体装置（１６
Ｍフラッシュメモリ ＤＩＮＯＲ）の製造工程を説明す
る。まず、図１８（ａ）に示すように半導体基板４内
に、メモリセル１を形成する領域についてはＰウェル５
ａを、周辺回路領域のＰチャネルトランジスタ２を形成
する領域にはＮウェル５ｂを、また、Ｎチャネルトラン
ジスタを形成する領域にはＰウェル５ａをそれぞれ形成
し、その後、半導体基板４の表面を酸化させることでメ
モリセル１のトンネル酸化膜６となるシリコン酸化膜を
９０オングストローム程度の厚さに形成する。また、こ
こでは図示していないがメモリセル１と周辺回路のトラ
ンジスタ２、３を形成した領域のそれぞれの素子間に
は、フィールド酸化を行うなどして、部分的に厚い酸化
膜を形成し、各素子を電気的に分離した状態としてい
る。

【０００５】次に、半導体基板４の表面全面に、メモリ
セル１のフローティングゲート７を形成するためにＣＶ
Ｄ（CHEMICAL VAPOR DEPOSITION）技術若しくはスパッ
タ法を用いて多結晶シリコン膜を５００〜１５００オン
グストロームの厚さとなるように積層し、その後、メモ
リセル１上にレジスト膜を形成し、これをマスクとして
エッチングを行い、メモリセル１以外の領域に形成され
た多結晶シリコン膜を除去し、さらにエッチングマスク
としていたレジスト膜を除去する（図１８（ｂ））。そ
の後、さらに、半導体装置の表面全面にシリコン酸化
膜、シリコン窒化膜、シリコン酸化膜からなる絶縁膜
（ＯＮＯ膜）８を積層する（この絶縁膜８は、シリコン
酸化膜に換算して１５０〜２５０オングストローム程度
の膜厚となるように、その膜厚を調整する）。その後、
メモリセル１上にのみレジスト膜を形成し、これをマス
クとしてエッチングを行い、周辺回路のトランジスタ
２、３上の絶縁膜８を除去する。ここでエッチングマス
クとしていたレジスト膜はこの時点で除去する。その
後、周辺回路のトランジスタ２、３の領域に対し、半導
体基板４の表面を酸化するか、若しくはＣＶＤ技術また
はスパッタ法によってゲート酸化膜となるシリコン酸化
膜１２、１８を膜厚が１５０オングストローム程度とな
るように形成する（図１８（ｃ））。

【０００６】その後、さらに半導体装置の表面全面にＣ
ＶＤ技術若しくはスパッタ法によってメモリセル１のコ
ントロールゲート９、トランジスタ２、３のゲート電極
１３、１９となる多結晶シリコン膜を２０００オングス
トローム程度の厚さとなるように積層する。また、この
ゲート電極１３、１９は膜厚１０００オングストローム
の多結晶シリコン膜と膜厚１０００オングストロームの
タングステンシリサイド膜の２層からなる層で形成する
ことで、低抵抗化を図ることが可能である。その後、コ
ントロールゲート９、ゲート電極１３、１９となる領域
上にレジスト膜を形成し、これをマスクとし、絶縁膜
８、ゲート酸化膜１２、１８をエッチングストッパーと
して異方性エッチングを行い、それぞれのゲート電極１
３、１９をパターニングし、その後、エッチングマスク
としていた半導体基板４上のレジスト膜を除去する（図
１９（ａ））。次に、メモリセル１のコントロールゲー
ト９上及び周辺回路の領域全面にレジスト膜をパターニ
ングし、まずフローティングゲート７をエッチングスト
ッパーとして異方性エッチングを行い、絶縁層８のパタ
ーニングを行う。続いてトンネル酸化膜６をエッチング
ストッパーとしてフローティングゲート７をエッチング
し、コントロールゲート９とフローティングゲート７の
ゲート長が同じ長さになるようにパターニングを行う。
また、ゲート長はメモリセルのゲート長が５０００オン
グストローム程度、トランジスタのゲート長が６０００
オングストローム程度となるように形成する。その後、
エッチングマスクとしていた半導体基板４上のレジスト
膜は除去する（図１９（ｂ））。

【０００７】次に、メモリセル１以外の全ての領域にレ
ジスト膜２４を形成し、これをマスクとしてリン等のＮ
型不純物イオン注入を矢印２５の方向から行い、ソース
／ドレイン電極１０の形成を行う（図２０（ａ））。そ
の後、先述のイオン注入と同じ要領で、周辺回路のＰチ
ャネルトランジスタ２の形成領域以外の全ての領域にレ
ジスト膜２６をパターニングし、ボロン等の不純物イオ
ン注入を矢印２７の方向から行い、Ｐ型低濃度不純物領
域１４を形成し、その後、レジスト膜２７は除去する
（図２０（ｂ））。また、これと同じ要領でＮチャネル
トランジスタ３の形成領域にも、Ｎ型低濃度不純物領域
２０を不純物イオン注入により形成する。

【０００８】その後、半導体装置の全面にシリコン酸化
膜等の絶縁膜をＣＶＤ技術によって積層し、次に異方性
エッチングを行うことで、既に形成したフローティング
ゲート７、コントロールゲート９、ゲート電極１３、１
９の側面にサイドウォール１１、１５、２１をそれぞれ
形成する（図２１（ａ））。さらに、周辺回路のＰチャ
ネルトランジスタ２以外の全ての領域にレジスト膜２８
を形成し、これをマスクとしてＰ型不純物イオン注入を
矢印２９の方向から行い、Ｐ型高濃度不純物領域１６を
形成する。これによってＬＤＤ（LIGHT DOPED DRAIN）
構造のソース／ドレイン電極１７が形成できる（図２１
（ｂ））。また、このソース／ドレイン電極１７の半導
体基板４表面近傍の不純物濃度は１０²⁰〜１０²¹ｃｍ^-3
程度となるように注入量、注入エネルギー等を調整す
る。同様に周辺回路のＮチャネルトランジスタ３の領域
についても同様に、Ｎ型高濃度不純物領域２２を不純物
イオン注入を行うことによって形成する。これによって
ＬＤＤ構造のソース／ドレイン電極２３を形成でき、図
１７に示すような半導体装置を得ることができる。

【０００９】このように、従来の不揮発性半導体装置の
構造において、トンネル酸化膜６とゲート酸化膜１５、
２１の厚さを比較すると、トンネル酸化膜６よりもゲー
ト酸化膜１２、１８の方が厚い膜で構成され、また、Ｐ
チャネルトランジスタのゲート酸化膜１５とＮチャネル
トランジスタのゲート酸化膜２１は全く同じ厚さの酸化
膜を形成しているものであった。さらに、周辺回路のト
ランジスタのゲート電極１３、１９は同一の物質で構成
されているものであった。

【００１０】

【発明が解決しようとする課題】一般的に、Ｎチャネル
トランジスタとＰチャネルトランジスタはそのキャリア
の違いによって、全く同じサイズのスイッチングトラン
ジスタを形成した場合に、その駆動能力はＮチャネルト
ランジスタの方がかなり大きいものとなることが知られ
ている。このＮチャネルトランジスタとＰチャネルトラ
ンジスタのゲート電極のサイズの調節のみで駆動能力を
同程度にしようとすると、Ｐチャネルトランジスタのゲ
ート幅をＮチャネルトランジスタのゲート幅の２倍の大
きさにするか、若しくはＰチャネルトランジスタのゲー
ト長をＮチャネルトランジスタのゲート長の１／２の大
きさにする必要がある。しかし、ゲート幅を大きくする
場合、素子の高集積化の妨げとなり、一方ゲート長を小
さくする場合は狭チャネル効果、パンチスルー等の問題
が生じる。

【００１１】また、従来では図２１（ａ）、（ｂ）の不
純物イオン注入工程で、Ｐチャネルトランジスタ２のゲ
ート電極１３の上部にレジストパターン等のマスクをせ
ずにイオン注入を行っていたため、図２２に示すよう
に、ゲート電極１３内にもボロンイオン２９ａが注入さ
れ、その後の工程において、常温に長時間置いた場合、
また熱処理を加えたりした場合に、ゲート電極１３内に
注入されたボロンイオン２９ａは、その拡散係数が大き
いこともあり、ゲート酸化膜１２及びチャネル領域へと
拡散し、この拡散したボロンイオン２９ｂによってチャ
ネル領域の不純物濃度が変化し、トランジスタのしきい
値が変動するという、一般にボロンの突き抜けと呼ばれ
る問題があった。従来の不揮発性半導体装置は上記のよ
うな構造であり、以上のような工程で形成されていたの
で、個々のトランジスタの駆動能力、しきい値の制御が
難しかった。

【００１２】また、従来の技術では価格低減のため、Ｐ
チャネルトランジスタとＮチャネルトランジスタのゲー
ト電極は同一の物質で同時に形成していたが、このゲー
ト電極をＮ型の不純物を含む多結晶シリコンで形成する
と、Ｐチャネルトランジスタは埋め込み型トランジスタ
となり、チャネル領域のＰ型とＮ型の不純物領域の境界
におけるパンチスルーの問題がより一層深刻化している
という問題があった。

【００１３】

【課題を解決するための手段】この発明に係る半導体装
置は、メモリセルのトンネル酸化膜と周辺回路に形成し
た一つのゲート酸化膜とを同時に形成し、周辺回路に形
成したトランジスタのゲート電極は、不揮発性半導体記
憶装置のメモリセルトランジスタと同様のスタックゲー
ト型の電極とする。

【００１４】この発明に係る半導体装置は、メモリセル
のトンネル酸化膜と周辺回路に形成した一つのゲート酸
化膜とを同時に形成し、周辺回路に異なる２種類の厚さ
のゲート酸化膜を形成する場合に、ゲート酸化膜の薄い
ほうのトランジスタのゲート電極は、不揮発性半導体記
憶装置のメモリセルトランジスタと同様のスタックゲー
ト型の電極とする。

【００１５】さらに、この発明に係る半導体装置は、周
辺回路に異なる２種類の厚さのゲート酸化膜を持つトラ
ンジスタをそれぞれ形成し、Ｎチャネルトランジスタに
厚いゲート酸化膜を形成し、Ｐチャネルトランジスタに
薄いゲート酸化膜を形成するというものである。

【００１６】また、この発明に係る半導体装置は、メモ
リセルのトンネル酸化膜と周辺回路に形成した一つのゲ
ート酸化膜とを同時に形成し、周辺回路に異なる２種類
の厚さのゲート酸化膜を持つトランジスタをそれぞれ形
成し、厚いゲート酸化膜をＮチャネルトランジスタの形
成に用い、薄いゲート酸化膜をＰチャネルトランジスタ
の形成に用いるものである。

【００１７】また、この発明に係る半導体装置は、周辺
回路に異なる２種類の厚さのゲート酸化膜を持つトラン
ジスタをそれぞれ形成し、さらに、薄いゲート酸化膜を
持つトランジスタのゲート電極をＰ型不純物を含む多結
晶シリコンで構成するものである。

【００１８】さらに、この発明に係る半導体装置は、メ
モリセルのトンネル酸化膜と周辺回路に形成した一方の
ゲート酸化膜とを同時に形成し、周辺回路に異なる２種
類の厚さのゲート酸化膜を持つトランジスタをそれぞれ
形成し、書き込み、消去を行う際に内部昇圧電位によっ
て駆動するトランジスタは厚いゲート酸化膜を用いて形
成し、電源電位によって駆動するトランジスタは薄いゲ
ート酸化膜を用いて形成するものである。

【００１９】また、この発明に係る半導体装置は、その
構成要素である絶縁膜をシリコン窒化膜、シリコン酸化
膜、シリコン窒化膜が順次積層されて形成された三層構
造の絶縁膜としたものである。

【００２０】さらに、この発明に係る半導体装置の製造
方法は、メモリセルトランジスタのコントロールゲート
及び周辺回路の一方のトランジスタのスタックゲートの
上層の導電層と他のトランジスタのゲート電極をマスク
として半導体基板全面に対してイオン注入を行う工程を
含むものである。

【００２１】また、この発明に係る半導体装置の製造方
法は、周辺回路の一方のトランジスタはＰチャネルトラ
ンジスタ若しくは電源電位によって駆動するトランジス
タであり、他方のトランジスタはＮチャネルトランジス
タ若しくは内部昇圧電位によって駆動するトランジスタ
とする製造方法である。

【００２２】

【作用】この発明における半導体装置は、周辺回路に形
成したスタックゲート型トランジスタを形成したため、
ソース／ドレイン電極形成のイオン注入工程においてス
タックゲートの上部に不純物イオンが注入される構造と
するものである。

【００２３】この発明における半導体装置は、周辺回路
に異なる２種類の厚さのゲート酸化膜のトランジスタを
それぞれ形成し、ゲート電極の薄い方のトランジスタの
ゲート電極の構造をスタックゲート型としたことによっ
て、ソース／ドレイン電極形成のイオン注入工程におい
てスタックゲートの上部に不純物イオンが注入される構
造とするものである。

【００２４】さらに、この発明における半導体装置は、
周辺回路に異なる２種類の厚さのゲート酸化膜のトラン
ジスタをそれぞれ形成し、ゲート電極の薄い方のトラン
ジスタのゲート電極の構造をスタックゲート型としたこ
とによって、イオン注入過程における不純物イオンの半
導体基板への拡散を抑制するとともに、厚いゲート酸化
膜を持つＮチャネルトランジスタと薄いゲート酸化膜を
持つＰチャネルトランジスタを形成することにより、キ
ャリアの相違による移動度の違いを調整し、Ｐチャネル
トランジスタとＮチャネルトランジスタの駆動能力を等
しいものとする。

【００２５】また、この発明における半導体装置は、周
辺回路に異なる２種類の厚さのゲート酸化膜のトランジ
スタをそれぞれ形成し、厚いゲート酸化膜を持つＮチャ
ネルトランジスタと薄いゲート酸化膜を持つＰチャネル
トランジスタを形成することにより、キャリアの相違に
よる移動度の違いを調整し、Ｐチャネルトランジスタと
Ｎチャネルトランジスタの駆動能力を等しいものとす
る。

【００２６】また、この発明における半導体装置は、周
辺回路に異なる２種類の厚さのゲート酸化膜を持つトラ
ンジスタをそれぞれ形成し、さらに、薄いゲート酸化膜
を持つトランジスタのゲート電極をＰ型不純物を含む多
結晶シリコンで構成することによって、埋め込みチャネ
ル型のトランジスタの形成を抑制する。

【００２７】さらに、この発明における半導体装置は、
周辺回路に異なる２種類の厚さのゲート酸化膜を持つト
ランジスタをそれぞれ形成し、書き込み、消去を行う際
に内部昇圧電位によって駆動するトランジスタは厚いゲ
ート酸化膜を用いて形成し、電源電位によって駆動する
トランジスタは薄いゲート酸化膜を用いて形成すること
によって、内部昇圧電位が印加されることによってゲー
ト酸化膜に生じる膜質の劣化を抑制し、またトランジス
タの駆動能力の平均化を図るものである。

【００２８】また、この発明における半導体装置は、そ
の構成要素である絶縁膜をシリコン窒化膜、シリコン酸
化膜、シリコン窒化膜が順次積層されて形成された三層
構造の絶縁膜とすることによって絶縁性をさらに向上さ
せるものである。

【００２９】さらに、この発明における半導体装置の製
造方法は、メモリセルトランジスタのコントロールゲー
ト及び周辺回路の一方のトランジスタのスタックゲート
の上層の導電層をそれぞれマスクとして半導体基板に対
して不純物イオン注入を行う工程を含むものとすること
によってマスクの形成をすることなくイオン注入を行う
ことができるものである。

【００３０】また、この発明における半導体装置の製造
方法は、周辺回路の一方のトランジスタはＰチャネルト
ランジスタ若しくは電源電位によって駆動するトランジ
スタであり、他方のトランジスタはＮチャネルトランジ
スタ若しくは内部昇圧電位によって駆動するトランジス
タとする製造方法を用いることによって、個々のトラン
ジスタの駆動能力、しきい値の制御をするものである。

【００３１】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の不揮発性半導体装置の構造を示
すものであり、従来の説明に用いた図と同様に、図面左
側はメモリセル１を、図面中央はＰチャネルトランジス
タ２を、図面右側はＮチャネルトランジスタ３の領域の
トランジスタのゲート長方向に沿って切断した断面図を
示している。また、図において３０はメモリセル１のト
ンネル酸化膜、３１はフローティングゲート、３２はＯ
ＮＯ膜からなる絶縁膜、３３はコントロールゲート、３
４は上記トンネル酸化膜３０の形成と同時に形成された
Ｐチャネルトランジスタ２のゲート酸化膜、３５は上記
フローティングゲート３１の形成と同時に形成されたＰ
チャネルトランジスタ２の第一のゲート電極、３６は上
記絶縁膜３２の形成と同時に形成されたＯＮＯ膜からな
る絶縁膜、３７は上記コントロールゲート３３の形成と
同時に形成されたＰチャネルトランジスタ２の第二のゲ
ート電極、３８はトンネル酸化膜３０及びゲート酸化膜
３４よりも厚いシリコン酸化膜で形成されたＮチャネル
トランジスタ３のゲート酸化膜、３９はコントロールゲ
ート３３及び第二のゲート電極３７の形成と同時に形成
されたＮチャネルトランジスタのゲート電極をそれぞれ
示しており、その他、従来の技術の説明において用いた
符号と同一符号は同一、若しくは相当部分を示すもので
ある。

【００３２】次に図１の不揮発性半導体装置の製造方法
について説明する。まず、従来の技術の図１８（ａ）で
示した場合と同様に半導体基板４にＰウェル５ａ及びＮ
ウェル５ｂを形成し、その後、半導体基板４の表面を酸
化することでトンネル酸化膜３０とゲート酸化膜３４と
なるシリコン酸化膜を８０〜１１０オングストロームの
厚さに形成する。このときに、半導体基板４の表面全面
を酸化させるため、Ｎチャネルトランジスタ３の形成領
域上にもシリコン酸化膜４０が形成される。次に、ＣＶ
Ｄ技術若しくはスパッタ法をもちいて半導体装置の全面
にＰ型不純物イオンを含む多結晶シリコン膜を５００〜
１５００オングストローム程度の厚さになるように積層
し、その後、メモリセル１の領域とＮチャネルトランジ
スタ２の領域上にレジスト膜を形成し、これをマスクと
してエッチングを行い、メモリセル１の領域とＮチャネ
ルトランジスタ２の領域以外の多結晶シリコン膜を除去
する。ここで形成した多結晶シリコン膜はメモリセル１
のフローティングゲート３１となり、また、Ｐチャネル
トランジスタ２の第一のゲート電極３５となる（図
２）。

【００３３】その後、さらに、半導体装置の表面全面に
シリコン酸化膜、シリコン窒化膜、シリコン酸化膜から
なる３層構造の絶縁膜（ＯＮＯ膜）をシリコン酸化膜換
算膜厚が１５０〜２５０オングストロームとなるように
積層する。その後、メモリセル１領域上及びＰチャネル
トランジスタ２領域上にレジスト膜を形成し、これをマ
スクとしてエッチングを行い、メモリセル１上の絶縁膜
３２とＰチャネルトランジスタ２上の絶縁膜３６を残し
た状態とし、少なくともＮチャネルトランジスタ３上の
絶縁膜を除去する。また、このエッチングの際にＮチャ
ネルトランジスタ３領域上に形成されていたシリコン酸
化膜４０は全て除去される。また、マスクとして形成し
たレジスト膜についても、その後、ウェットエッチング
を行う。その後、周辺回路領域のＮチャネルトランジス
タ３の領域上に、半導体基板４の表面を酸化するか、若
しくはＣＶＤ技術またはスパッタ法によって厚さが１２
０〜２００オングストロームのシリコン酸化膜を形成
し、ゲート酸化膜３８を積層する（図３）。

【００３４】その後、さらに半導体装置の表面全面にＣ
ＶＤ技術若しくはスパッタ法によってコントロールゲー
ト３３、第二のゲート電極３７、ゲート電極３９となる
Ｎ型不純物イオンを含む多結晶シリコン膜を２０００オ
ングストローム程度の厚さに積層する。ここで、第二の
ゲート電極３７とゲート電極３９については、その膜を
１０００オングストローム程度の厚さのＮ型不純物イオ
ンを含む多結晶シリコンとタングステンシリサイドを積
層して形成した膜としてもよい。次に、写真製版工程に
よってコントロールゲート３３、第二のゲート電極３
７、ゲート電極３９上に、各ゲートのそれぞれの寸法通
りのレジスト膜を形成し、このレジスト膜をマスクとし
て絶縁膜３２、３６、３８をエッチングストッパーとし
て異方性エッチングを行い、コントロールゲート３３、
第２のゲート電極３７、ゲート電極３９をパターニング
し、エッチングマスクとして形成していたレジスト膜は
除去する（図４）。

【００３５】次に、周辺回路のＮチャネルトランジスタ
３の領域上とフローティングゲート３３及び第二のゲー
ト電極３７上にレジスト膜を写真製版によって形成し、
多結晶シリコンからなるフローティングゲート３１と第
一のゲート電極３５をエッチングストッパーとして絶縁
膜３２、３６をエッチングする。また、次に同様にトン
ネル酸化膜３０とゲート酸化膜３４をエッチングストッ
パーとしてフローティングゲート３１と第一のゲート電
極３５をパターニングし、エッチングマスクとしていた
レジスト膜は除去する（図５）。

【００３６】その後、従来例の図２０（ａ）の場合と同
様に、メモリセル１に対して不純物イオン注入を行い、
ソース／ドレイン電極１０を形成する（図６）。さら
に、図２０（ｂ）の場合と同様に、Ｐチャネルトランジ
スタ２に対して不純物イオン注入を行い、Ｐ型低濃度不
純物領域１４を形成し（図７）、Ｎチャネルトランジス
タ３に対しても同様の処理を行ってＮ型低濃度不純物領
域２０を形成する。不純物イオン注入の際のマスクとし
て形成していたレジスト膜を除去した後、図８に示すよ
うにＣＶＤ技術によってシリコン酸化膜４１を半導体装
置全面に積層し、次に異方性エッチングを行い、各ゲー
ト電極の側面に付着させてシリコン酸化膜を残し、サイ
ドウォール１１、１５、２１を形成する（図９）。次
に、従来例の図２１（ｂ）の場合と同様に、Ｐチャネル
トランジスタ２に対して不純物イオン注入を行い、Ｐ型
高濃度不純物領域１６を形成する。これによってＰチャ
ネルトランジスタ２のＬＤＤ構造のソース／ドレイン電
極１７が形成でき（図１０）、また、同様にＮチャネル
トランジスタ３に対してもマスクとなるレジスト膜を形
成し、不純物イオン注入を行うことによって、Ｎ型高濃
度不純物領域２２を形成し、ソース／ドレイン電極２３
を形成し、マスクとして形成していたレジスト膜を除去
することで図１に示した構造の不揮発性半導体装置が形
成できる。

【００３７】この図１の断面図から分かるように、上記
のような方法で不揮発性半導体装置を形成した場合、メ
モリセル１のトンネル酸化膜３０とＰチャネルトランジ
スタ２のゲート酸化膜を同時に、さらにＮチャネルトラ
ンジスタ３のゲート酸化膜３８よりも薄く形成すること
ができる。従って、Ｐチャネルトランジスタ２の構造
を、従来よりも薄いゲート酸化膜をもつ構造にしたた
め、Ｐチャネルトランジスタ２の駆動能力を増大させる
ことができ、Ｎチャネルトランジスタ３との駆動能力差
による諸問題を解決することが、工程数を増やすことな
く可能となる。

【００３８】また、従来では図２０（ｂ）、図２１
（ｂ）の不純物イオン注入工程で、Ｐチャネルトランジ
スタ２のゲート電極１３の上部にレジスト膜等のマスク
をせずにイオン注入を行っていたため、図１８に示すよ
うに、ゲート電極１３の内部にも電極となり得る領域と
同量のボロンイオン２９ａが注入され、その後の工程に
おいて、熱処理を加えたりした場合に、また常温におい
ても、ゲート電極１３内に注入されたボロンイオン２９
ａはゲート酸化膜１２及びゲート酸化膜１２の下部のチ
ャネル領域へと拡散し、この拡散したボロンイオン２９
ｂによってチャネル領域の不純物濃度が変化し、トラン
ジスタのしきい値が変動するという問題があったが、こ
の発明によるＰチャネルトランジスタ２はメモリセル１
と同様のスタックゲート型のトランジスタという構造で
あるため、図１１に示すように、第二のゲート電極３７
内にボロンイオン２９ｃが注入されたとしても、さらに
下層に絶縁膜３６、第一のゲート電極３５、ゲート酸化
膜３４が形成されているため、この不純物は２９ｄに示
す位置までしか拡散せず、チャネル領域まで不純物イオ
ンが拡散することはなく、トランジスタのしきい値に変
動を及ぼすことを抑制できる。

【００３９】また、周辺回路に形成するＭＯＳＦＥＴ
（METAL OXIDE SEMICONDUCTOR EFFECTTRANSISTOR）をス
タックゲート型トランジスタとした場合、下層に形成さ
れたゲート電極上にゲートコンタクトを形成することが
困難であると考えられるが、図１２の平面図（ａ）及び
断面図（ｂ）に示すように、Ｐチャネルトランジスタ２
では、実質的なゲート電極である第一のゲート電極３５
のゲート幅をその上部に形成した第二のゲート電極３７
のゲート幅よりも大きくなるように形成することで、つ
まりフィールド酸化膜４ａ上に第一のゲート電極のゲー
ト幅を長めに形成することでゲートコンタクトを形成す
ることができる。また、第二のゲート電極に配線とコン
タクトを取る場合は第二のゲート電極の直上にコンタク
トを形成することが可能であり、このような構造を取り
入れることで発明の実施が可能になると考えられる。

【００４０】さらに、従来では、周辺回路のＰチャネル
トランジスタ２とＮチャネルトランジスタ３のゲート電
極を同時に同じ物質で形成しており、その物質は一般的
にはＮ型不純物イオンを含む物質であった為に、Ｐチャ
ネルトランジスタ２は埋め込みチャネル型トランジスタ
となっていた。このため、Ｐチャネルトランジスタの不
純物濃度は図１３に示すようになっており、半導体基板
４表面に近い深さ点Ｓの部分での不純物濃度が非常に小
さくなってしまい、ソース／ドレイン電極からの空乏層
が広がり易く、これに伴って反転領域も生じやすく、従
ってパンチスルーし易い構造になってしまっていた。し
かし、この発明ではＰチャネルトランジスタ２とＮチャ
ネルトランジスタ３とで、ゲート電極３５、３９に含ま
せる不純物をそれぞれＰ型、Ｎ型の不純物とすることが
工程数を増やすことなく、いずれのトランジスタも表面
チャネル型のトランジスタとすることが可能となり、パ
ンチスルー耐性を向上させることができる。

【００４１】実施例２．次に、この発明の一実施例につ
いて図１４を用いて説明する。図において、２ａは周辺
回路領域に形成されたＰチャネルトランジスタを示して
おり、その他、実施例１において示した図と同一記号は
同一若しくは相当部分を示しているものである。この実
施例の構造は同一半導体装置上に形成されたＮチャネル
トランジスタ３のゲート酸化膜３８とＰチャネルトラン
ジスタ２ａのゲート酸化膜３４を比較するとＰチャネル
トランジスタ２ａのゲート電極３４の方が薄い膜で形成
されており、このゲート電極３４はメモリセル１のトン
ネル酸化膜３０と同時に同一の物質で形成されている。
またＰチャネルトランジスタ２ａは実施例１との相違点
としてゲート電極が実施例１ではスタックゲート型であ
ったのに対し、この発明では通常のトランジスタと同
様、ゲート電極が一層の導電膜によって構成されたトラ
ンジスタとなっている。

【００４２】このように構成された半導体装置の製造方
法を、実施例１の断面工程図（図２ないし図１０）を参
照して説明する。この実施例による半導体装置の製造方
法と実施例１の半導体装置の製造方法で異なる点は、図
３において、周辺回路領域のＰチャネルトランジスタ２
の領域にシリコン酸化膜、シリコン窒化膜、シリコン酸
化膜からなる３層構造の絶縁層３６を積層しているが、
本実施例ではこれを形成しない。また、図４において、
Ｐチャネルトランジスタ２の領域に多結晶シリコンから
なる導電膜３７を形成したが、本実施例ではこれを形成
しないという点である。その他は実施例１の製造方法に
相当する方法を用いることによって図１４の半導体装置
を形成することが可能である。

【００４３】この図１４の断面図から分かるように、上
記のような方法で不揮発性半導体装置を形成した場合、
メモリセル１のトンネル酸化膜３０とＰチャネルトラン
ジスタ２ａのゲート酸化膜３４を同時に、さらにＮチャ
ネルトランジスタ３のゲート酸化膜３８よりも薄く形成
することができる。従って、Ｐチャネルトランジスタ２
ａの構造を、従来よりも薄いゲート酸化膜３４を持つ構
造にしたため、Ｐチャネルトランジスタ２ａの駆動能力
を増大させることができ、Ｎチャネルトランジスタ３と
の駆動能力差による諸問題を解決することが、工程数を
増やすことなく可能となる。

【００４４】さらに、従来では、周辺回路のＰチャネル
トランジスタ２のゲート電極１３とＮチャネルトランジ
スタ３のゲート電極１９を同時に同じ物質で形成してお
り、その物質は一般的にはＮ型不純物イオンを含む物質
であった為に、Ｐチャネルトランジスタ２は埋め込みチ
ャネル型トランジスタとなっていた。このため、Ｐチャ
ネルトランジスタ２のチャネル領域における不純物濃度
は図１３に示すようになっており、半導体基板４表面に
近い深さ点Ｓの部分での不純物濃度が非常に小さくなっ
ていた。これによって、ソース／ドレイン電極からの空
乏層が広がり易く、反転領域が生じ易くなり、従ってパ
ンチスルーし易い構造になってしまっていた。しかし、
この発明では実施例１と同様にＰチャネルトランジスタ
２とＮチャネルトランジスタ３とで、ゲート電極３５、
３９に含ませる不純物をそれぞれＰ型、Ｎ型の不純物と
することが工程数を増やすことなく、いずれのトランジ
スタも表面チャネル型のトランジスタとすることが可能
となり、パンチスルー耐性を向上させることができる。

【００４５】実施例３．次に、この発明の実施例３につ
いて図１５を用いて説明する。図において、４２は周辺
回路に形成され、電源電位Ｖｃｃがゲート電極に印加さ
れるＶｃｃ系トランジスタ、４３は周辺回路に形成さ
れ、メモリセル１へのデータの書き込み、消去の際に必
要とされるチャージアップされた電位、内部昇圧電位Ｖ
ｐｐがゲート電極に印加されるＶｐｐ系トランジスタ、
３０ａ、３０ｂはメモリセル１及びＶｃｃ系トランジス
タ４２のトンネル酸化膜及びゲート酸化膜、３１ａ、３
１ｂはそれぞれ同一物質（多結晶シリコンを主成分とす
る）によって同時に形成されたフローティングゲート及
び第一のゲート電極、３２ａ及び３２ｂはシリコン酸化
膜、シリコン窒化膜、シリコン酸化膜の順で積層された
３層構造の絶縁膜（ＯＮＯ膜）、３３ａ、３３ｂ、３３
ｃはそれぞれ同一物質（多結晶シリコンを主成分とす
る）によって同時に形成されたコントロールゲート、第
二のゲート電極、ゲート電極をそれぞれ示している。ま
た、符号４４はＶｃｃ系トランジスタ４２のソース／ド
レイン電極を示しており、このソース／ドレイン電極４
４は低濃度不純物領域４４ａと高濃度不純物領域４４ｂ
から構成されている。また、同様に符号４５はＶｐｐ系
トランジスタ４３のソース／ドレイン電極を示してお
り、このソース／ドレイン電極４５は低濃度不純物領域
４５ａと高濃度不純物領域４５ｂから構成されている。
その他、従来の技術の説明において用いた符号と同一符
号は同一若しくは相当部分を示している。

【００４６】この実施例３と先述の実施例１との相違
は、実施例１では周辺回路のトランジスタをＰチャネル
トランジスタとＮチャネルトランジスタに大きく分類し
ていたが、この実施例２では周辺回路のトランジスタを
ゲート電極に受ける電位が電源電位ＶｃｃであるＶｃｃ
系トランジスタ４２と、ゲート電極に受ける電位が内部
昇圧電位ＶｐｐであるＶｐｐ系トランジスタ４３とに分
類しているという点である。また、この発明による半導
体装置の特徴はＶｃｃ系トランジスタ４２のゲート電極
がメモリセル１と同様にスタックゲート構造となってい
るという点と、Ｖｃｃ系トランジスタ４２の構成要素で
あるゲート酸化膜３０ｂとメモリセル１のトンネル酸化
膜３０ａが同時に同じ物質によって形成されたシリコン
酸化膜であり、このシリコン酸化膜がＶｐｐ系のトラン
ジスタ４３のゲート電極３８よりも薄く形成されている
という点である。

【００４７】このように形成された半導体装置にあって
は、実施例１で図１１を用いて説明した場合と同様で、
Ｖｃｃ系トランジスタ４２のソース／ドレイン電極４４
形成のための不純物イオン注入の際に第二のゲート電極
３３ｂの上にレジスト膜等のマスクを形成する必要はな
く、不純物イオン注入によって第二のゲート電極に不純
物イオンが注入されても、不純物イオンが注入された位
置から半導体基板４表面のチャネル領域までの距離が十
分大きいため、不純物イオンの拡散によってトランジス
タのしきい値が変動することはない。

【００４８】また、電源電位が３．３Ｖである不揮発性
半導体装置において、周辺回路のＶｃｃ系トランジスタ
４２の第一のゲート電極３１ｂには３．３Ｖ程度の大き
さの電位が印加され、一方、周辺回路のＶｐｐ系のトラ
ンジスタのゲート電極３３ｃにはデータの書き込み、消
去のために必要となる１０Ｖ程度の大きさの電位が印加
された場合、ゲート酸化膜３０ｂ、３８の厚さが同程度
であった場合、Ｖｃｃ系トランジスタ４２のスイッチン
グ動作はＶｐｐ系トランジスタ４３と比較して非常に遅
いものになってしまう。しかし、この発明のようにＶｃ
ｃ系トランジスタ４２のゲート酸化膜３０ｂをＶｐｐ系
トランジスタ４３のゲート酸化膜３８よりも薄く形成し
たことで、工程数を増加させることなくＶｃｃ系トラン
ジスタ４２の駆動能力の向上を図ることができる。さら
に、一般的にゲート電極に高電圧が印加されるとそのゲ
ート酸化膜が絶縁破壊するという問題があるが、上記の
ように、Ｖｃｃ系トランジスタ４２のゲート酸化膜３０
ｂよりも高電圧がかかるＶｐｐ系トランジスタ４３のゲ
ート酸化膜３８を厚く構成していることで、ゲート酸化
膜耐圧向上も可能となり、精度の高い半導体装置を形成
できるというものである。

【００４９】実施例４．実施例１、３で示した、スタッ
クゲート型トランジスタと通常のＭＯＳＦＥＴとを含む
周辺回路を持つ半導体装置については、次のような例を
挙げることができる。ゲート電極３１ｂ、３３ｃに印加
される電位の種類（Ｖｐｐ、Ｖｃｃ）とＮチャネルトラ
ンジスタ、Ｐチャネルトランジスタの区別によるスタッ
クゲート型トランジスタ４２と、通常のＭＯＳＦＥＴと
の組み合わせを図１６の下部の表に示す。この表には同
一半導体基板４上に形成され得るトランジスタの７通り
の組み合わせを示し、表の左欄にスタックゲート型トラ
ンジスタ４２の構造の内容を、右欄に通常のＭＯＳＦＥ
Ｔ４３の構造の内容を示すものである。この表におい
て、記号ＮｃｈはＮチャネルトランジスタを、Ｐｃｈは
Ｐチャネルトランジスタを、またＶｃｃは電源電位を、
Ｖｐｐは内部昇圧電位をそれぞれ示しており、それぞれ
のゲート電極３１ｂ、３３ｃに印加される電位の種類と
ソース／ドレイン電極４４、４５に含まれる不純物イオ
ンの種類（Ｎ型、Ｐ型）を各欄の括弧内に記している。

【００５０】例えば例１では、スタックゲート型トラン
ジスタ４２にはゲート電極３１ｂに電源電位Ｖｃｃを印
加されるＮチャネルトランジスタとゲート電極３１ｂに
電源電位Ｖｃｃを印加されるＰチャネルトランジスタが
形成され、通常のＭＯＳＦＥＴ４３にはゲート電極３３
ｃに内部昇圧電位Ｖｐｐを印加されるＮチャネルトラン
ジスタと、ゲート電極３３ｃに内部昇圧電位Ｖｐｐを印
加されるＰチャネルトランジスタが形成され得る。この
ときのスタックゲート型トランジスタ４２と通常のＭＯ
ＳＦＥＴ４３のゲート酸化膜３０ｂ、３８についてはト
ランジスタ４３のゲート酸化膜３８はトランジスタ４２
のゲート酸化膜３０ｂ以上の厚さとすることで駆動能力
の均等化を図ることができる。また、その他、スタック
ゲート型トランジスタ４３を一つの特性を持つトランジ
スタに特定した場合、例２ないし７のような組み合わせ
のトランジスタが形成され得る。

【００５１】このうち、例えば例６ではスタックゲート
型トランジスタ４２のゲート酸化膜３０ｂよりも通常の
ＭＯＳＦＥＴ４３のゲート酸化膜３８の膜を薄く形成
し、ＮチャネルトランジスタとＰチャネルトランジスタ
のキャリアの違いに起因する駆動能力の差の拡大を抑制
することも考えられる。このように、駆動能力、ゲート
電極印加電圧等の影響を考慮して、異なる特性のトラン
ジスタを同一半導体装置上に形成でき、これによって性
能の良い半導体装置を形成することができる。

【００５２】

【発明の効果】以上のように、この発明によれば、周辺
回路領域に形成するトランジスタにスタックゲート型ト
ランジスタを構成することにようにしたので、工程数を
増加させることなくしきい値が安定したトランジスタを
有する半導体装置を得ることができる。

【００５３】また、この発明によれば、周辺回路領域に
形成するトランジスタにスタックゲート型のトランジス
タとスタックゲート型のトランジスタの構成要素である
ゲート酸化膜よりも薄いゲート酸化膜を持つトランジス
タを構成することにようにしたので、工程数を増加させ
ることなく精度の高い半導体装置を得ることができる。

【００５４】さらに、この発明によれば、周辺回路領域
に形成するスタックゲート型のトランジスタをＰチャネ
ルトランジスタとし、このスタックゲート型のトランジ
スタのゲート酸化膜よりも薄いゲート酸化膜を持つトラ
ンジスタをＮチャネルトランジスタとすることで、工程
数を増やすことなく精度の高い半導体装置を得ることが
できる。

【００５５】また、この発明によれば、周辺回路領域に
形成するＰチャネルトランジスタのゲート酸化膜はＮチ
ャネルトランジスタのゲート酸化膜よりも薄い構造とす
ることで、工程数を増やすことなく精度の高い半導体装
置を得ることができる。

【００５６】さらに、この発明によれば、周辺回路領域
に形成するスタックゲート型のトランジスタ若しくはＰ
チャネルトランジスタの構成要素である第一のゲート電
極はＰ型不純物を含む多結晶シリコンで構成することに
より、パンチスルー耐性を向上させた精度の高い半導体
装置を得ることができる。

【００５７】また、この発明によれば、周辺回路領域に
形成するトランジスタの構造をゲート電極に印加される
電位によって異なるものとしたことによって駆動能力の
調整が可能となり、ゲート酸化膜耐性を向上させること
ができるような精度の高い半導体装置を得ることができ
る。

【００５８】さらに、この発明によれば、スタックゲー
ト型のメモリセル及びトランジスタの構成要素である二
つのゲート電極間にシリコン酸化膜、シリコン窒化膜、
シリコン酸化膜の３層構造からなる絶縁膜を形成するこ
とで、電極間の絶縁性を高めることが可能であり、精度
の高い半導体装置を得ることができる。

【００５９】また、この発明によれば、周辺回路領域の
トランジスタをメモリセルと同じスタックゲート型トラ
ンジスタとし、メモリセルのトンネル酸化膜とスタック
ゲート型トランジスタのゲート酸化膜を同時に形成する
工程を含む半導体装置の製造方法とすることによって、
工程数を増加させることなく精度の高い半導体装置を得
ることができる。

【００６０】さらに、この発明によれば、周辺回路領域
のトランジスタの内、スタックゲート型トランジスタは
Ｐチャネルトランジスタとするか電源電位によって駆動
するトランジスタとし、一方、このスタックゲート型の
トランジスタのゲート酸化膜よりも薄いゲート酸化膜を
持つトランジスタをＮチャネルトランジスタとするか内
部電源電位によって駆動するトランジスタとする工程を
含む半導体装置の製造方法とすることで、工程数を増加
させることなく精度の高い半導体装置を得ることができ
る。

【図面の簡単な説明】

【図１】 この発明の一実施例による半導体装置を示す
断面図。

【図２】 この発明の一実施例の工程断面図。

【図３】 この発明の一実施例の工程断面図。

【図４】 この発明の一実施例の工程断面図。

【図５】 この発明の一実施例の工程断面図。

【図６】 この発明の一実施例の工程断面図。

【図７】 この発明の一実施例の工程断面図。

【図８】 この発明の一実施例の工程断面図。

【図９】 この発明の一実施例の工程断面図。

【図１０】 この発明の一実施例の工程断面図。

【図１１】 この発明の一実施例の説明のために必要な
断面図。

【図１２】 この発明の一実施例の説明のために必要な
断面図。

【図１３】 この発明の一実施例の説明のために必要な
断面図。

【図１４】 この発明の他の実施例による半導体装置を
示す断面図。

【図１５】 この発明の別の実施例による半導体装置を
示す断面図。

【図１６】 この発明の他の実施例による半導体装置を
説明するために必要な断面図及び表。

【図１７】 従来の技術による半導体装置の断面図。

【図１８】 従来の技術による半導体装置の断面図。

【図１９】 従来の技術による半導体装置の断面図。

【図２０】 従来の技術による半導体装置の断面図。

【図２１】 従来の技術による半導体装置の断面図。

【図２２】 従来の技術の説明に必要な断面図。

【符号の説明】

１．メモリセル、 ２、２ａ．Ｐチャ
ネルトランジスタ、３．Ｎチャネルトランジスタ、
４．半導体基板、４ａ．フィールド酸化膜、
５ａ、５ｂ．Ｎウェル、Ｐウェル、６．トンネル酸化
膜、 ７．フローティングゲート、８．絶
縁膜、 ９．コントロールゲート、 １０．ソース／
ドレイン電極、１１、１５、２１．サイドウォール、１
２、１８．ゲート絶縁膜、１３、１９．ゲート電極、
１４、２０．Ｐ型、Ｎ型低濃度不純物領域、１６、２
２．Ｐ型、Ｎ型高濃度不純物領域、１７、２３．ソース
／ドレイン電極、１７ａ、１７ｂ．ソース／ドレインコ
ントクト、２４、２６、２８．レジスト膜、 ２５、
２７、２９．イオン注入方向、２９ａ、２９ｂ．ボロン
イオン、 ３０．トンネル酸化膜、３１．フローティ
ングゲート、 ３２．絶縁膜、３３．コントロール
ゲート、 ３４、３８．ゲート酸化膜、３５．第
一のゲート電極、 ３５ａ．ゲートコンタク
ト、３６．絶縁膜、 ３７．第二のゲート電極、 ３
９．ゲート電極、４０、４１．シリコン酸化膜、
４２．Ｖｃｃ系トランジスタ、４３．Ｖｐｐ系トランジ
スタ、 ４４、４５．ソース／ドレイン電極

【手続補正書】

【提出日】平成７年７月１０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図１６

【補正方法】変更

【補正内容】

【図１６】 この発明の他の実施例による半導体装置を
説明するために必要な断面図及び図表。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板、上記半導体基板上に形成さ
   れたスタックゲート型メモリセルと第一のトランジスタ
   及び第二のトランジスタを含む周辺回路を備え、 上記メモリセルは半導体基板上に形成されたトンネル酸
   化膜、上記トンネル酸化膜上に形成されたフローティン
   グゲート、上記フローティングゲート上に形成された第
   一の絶縁膜、上記第一の絶縁膜上に形成されたコントロ
   ールゲートを有し、 上記周辺回路内に形成される第一のトランジスタは、半
   導体基板上に形成された第一のゲート酸化膜、上記第一
   のゲート酸化膜上に形成された第一のゲート電極、上記
   第一のゲート電極上に形成された第二の絶縁膜、上記第
   二の絶縁膜上に形成された第一の導電膜を有し、 上記周辺回路内に形成される第二のトランジスタは、半
   導体基板上に形成された第二のゲート酸化膜、上記第二
   のゲート酸化膜上に形成された第二の導電膜を有し、 上記メモリセルの構成要素であるトンネル酸化膜と上記
   第一のトランジスタの構成要素である第一のゲート酸化
   膜とは同時に形成されたものであることを特徴とする半
   導体装置。
2. 【請求項２】 第二のゲート酸化膜はトンネル酸化膜及
   び第一のゲート酸化膜よりも厚い膜で構成されたことを
   特徴とする請求項１記載の半導体装置。
3. 【請求項３】 第一のトランジスタはＰチャネルトラン
   ジスタであり、第二のトランジスタはＮチャネルトラン
   ジスタであることを特徴とする請求項１または請求項２
   記載の半導体装置。
4. 【請求項４】 半導体基板、上記半導体基板上に形成さ
   れたスタックゲート型メモリセルと周辺回路を構成する
   Ｐチャネルトランジスタ及びＮチャネルトランジスタ、 上記メモリセルは半導体基板上に形成されたトンネル酸
   化膜、上記トンネル酸化膜上に形成されたフローティン
   グゲート、上記フローティングゲート上に形成された絶
   縁膜、上記絶縁膜上に形成されたコントロールゲートを
   有し、 上記周辺回路内に形成されるＰチャネルトランジスタ
   は、半導体基板上に形成された第一のゲート酸化膜、上
   記第一のゲート酸化膜上に形成された第一のゲート電極
   を有し、 上記周辺回路内に形成されるＮチャネルトランジスタ
   は、半導体基板上に形成された第二のゲート酸化膜、上
   記第二のゲート酸化膜上に形成された第二のゲート電極
   を有し、 上記メモリセルの構成要素であるトンネル酸化膜と上記
   第一のトランジスタの構成要素である第一のゲート酸化
   膜は同時に形成され、上記第二のゲート電極はトンネル
   酸化膜と第一のゲート酸化膜よりも厚い膜で構成された
   ことを特徴とする半導体装置。
5. 【請求項５】 第一のトランジスタ若しくはＰチャネル
   トランジスタの構成要素である第一のゲート電極はＰ型
   不純物を含む多結晶シリコンで構成されたものであるこ
   とを特徴とする請求項１〜請求項４のいずれか一項記載
   の半導体装置。
6. 【請求項６】 第一のトランジスタは電源電位によって
   駆動するトランジスタであり、第二のトランジスタはメ
   モリセルへのデータの書き込み、消去を行う際に内部昇
   圧電位によって駆動するトランジスタであることを特徴
   とする請求項１または請求項２記載の半導体装置。
7. 【請求項７】 絶縁膜は、シリコン酸化膜、シリコン窒
   化膜、シリコン酸化膜が順次積層されて形成された三層
   構造の絶縁膜であることを特徴とする請求項１〜請求項
   ６のいずれか一項記載の半導体装置。
8. 【請求項８】 半導体基板内のメモリセル形成領域にト
   ンネル酸化膜を形成するとともに半導体基板内の第一の
   トランジスタ形成領域に第一のゲート絶縁膜を形成する
   第一の工程、 上記メモリセル形成領域の上記トンネル酸化膜上にフロ
   ーティングゲートを形成するとともに第一のトランジス
   タ形成領域の上記第一のゲート酸化膜上に第一のゲート
   電極を形成する第二の工程、 上記メモリセル形成領域の上記フローティングゲート上
   に第一の絶縁膜を形成するとともに第一のトランジスタ
   形成領域の上記第一のゲート電極上に第二の絶縁膜を形
   成する形成する第三の工程、 上記半導体基板内の第二のトランジスタ形成領域にフロ
   ーティングゲート若しくは第一のゲート酸化膜よりも厚
   い第二のゲート酸化膜を形成する第四の工程、 上記メモリセル形成領域の上記第一の絶縁膜上にコント
   ロールゲートを形成するとともに第一のトランジスタ形
   成領域の上記第二の絶縁膜上に導電膜を形成し、第二の
   トランジスタ形成領域の第二のゲート酸化膜上に第二の
   ゲート電極を形成する第五の工程、 上記第四の工程において形成した第一の絶縁膜、第二の
   絶縁膜及び上記第五の工程において形成したコントロー
   ルゲート、導電膜、第二のゲート電極をマスクとして半
   導体基板全面に対してイオン注入を行う第六の工程を含
   むことを特徴とする半導体装置の製造方法。
9. 【請求項９】 第一、第二のトランジスタはＰチャネル
   トランジスタ及びＮチャネルトランジスタであるか、電
   源電位によって駆動するトランジスタ及び内部昇圧電位
   によって駆動するトランジスタであることを特徴とする
   請求項８記載の半導体装置の製造方法。