KR19990060607A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다. 본 발명에서는, 고전압 및 저전압 트랜지스터 영역의 게이트 절연막의 두께의 차이를 이용하여 저전압 트랜지스터 영역에 고농도의 n-이온영역을 형성함으로써 사진공정과 열처리 공정이 추가되지 않는다. 또한 저전압 및 고전압 트랜지스터 영역의 게이트 절연막의 식각량을 모두 저전압 트랜지스터의 게이트 절연막의 두께로 일치시켜 에치백시 필드 절연막의 손실을 최소화하여 필드 분리의 특성을 개선시킨다. 또한, 저전압 트랜지스터의 게이트 절연막 형성시 이미 소정의 게이트 절연막이 형성되어 있는 고전압 트랜지스터에 동시에 형성시킨 후, 이온주입공정을 실시함으로써 게이트 절연막을 두께를 두껍게 하지 않고도 높은 수준의 GIBV 및 펀치스루 특성을 향상시킬 수 있는 고전압 트랜지스터를 제조할 수 있다.
Description
본 발명은 비휘발성 메모리 장치의 트랜지스터 구조 및 그 제조 방법에 관한 것으로서, 특히 고전압용 트랜지스터의 보다 개선된 구조 및 그 제조 방법에 관한 것이다.
메모리 장치에 있어, 롬(Read Only Memory ; 이하 ROM 이라 칭함), 이피롬(Erasable and Programmable ROM ; 이하 EPROM 이라 칭함), 이이피롬(Electrically Erasable and Programmable ROM ; 이하 EEPROM 이라 칭함) 그리고 플레쉬 메모리(flash memory) 장치는 전원(power)의 오프(off)시에도 데이터가 보존되는 특성으로 인하여 비휘발성 메모리 장치라 불리운다. 그 중에서에 플레쉬 메모리(flash memory) 장치는, F-N 터널링이나 고온전자를 이용하여 플로팅 게이트내에 전하를 충전시키거나 방전시킴으로써 데이터의 저장 및 소거동작을 수행한다. 그러나 이러한 F-N 터널링이나 고온전자를 플로팅 게이트로 유기시키기 위해서는 약 20V 내지 25V의 고전압을 반도체 기판상에 형성시켜야 하므로 고전압에서도 견딜 수 있는 고전압용 트랜지스터의 제조가 필수적이라 하겠다.
종래에는 이러한 고전압에 적합한 트랜지스터를 제조하기 위해 DDD(Double Diffused Drain)구조 및 MLDD(Mask Lightly Doped Drain)구조를 이용한 고전압용 트랜지스터를 통상적으로 제조하였다.
상기 DDD구조의 고전압용 트랜지스터는, 반도체 기판상에 텅스텐 실리사이드가 적층된 구조의 게이트 전극을 형성하고, 상기 게이트 전극을 이온주입 마스크로 이용하여 상기 반도체 기판에 고농도 불순물의 확산영역인 n-영역을 형성한다. 그리고 나서, 상기 n-영역을 감싸는 동시에 상기 게이트 전극과 오버랩(overlap)되는 위치에 저농도 불순물의 확산영역인 n+영역을 형성시킴으로써 완성한다. 이러한 n-영역을 형성시킴으로 인하여 n+영역과 게이트 전극 사이에 형성되는 전계가 완화되어 높은 수준의 GIBV(Gate Induced Breakdown Voltage) 와 펀치스루(punchthrough)의 특성을 향상시킬 수 있게 된다. 그러나 상기한 DDD구조에서는, 상기 n+영역을 감싸는 n-영역을 형성하기 위해서, 저농도의 이온주입공정 및 주입된 이온을 반도체 기판내부로 확산시키기 위한 장시간에 걸친 고온 열처리 공정이 필수적인데 이러한 열처리 공정에 의해 반도체 장치에 좋지 않은 영향을 미치게 된다. 또한 높은 GIBV을 얻기 위해 형성된 두꺼운 게이트 절연막으로 인해 트랜지스터의 성능이 저하되는 문제점이 있다.
그리고, 고전압에 적합한 또 다른 고전압용 트랜지스터인 MLDD구조의 트랜지스터는, 반도체 기판상에 형성된 게이트 전극을 이온주입 마스크로 이용하여 상기 반도체 기판의 하부로 저농도 불순물의 확산영역인 n-영역을 길게 형성시킨다. 그리고 상기 게이트 전극으로부터 다소 거리를 두고 n-영역의 일부에 고농도 불순물의 확산영역인 n+영역을 형성시킨다. 이러한 MLDD구조에서는, 게이트 전극 주변으로 길게 형성된 n-영역으로 인하여 상기 n+영역과 게이트 전극 사이에 형성되는 전계를 완화시킴으로써 높은 수준의 GIBV를 얻을 수 있게 된다. 그러나 상기한 고전압용 MLDD구조에서는, 반도체 기판내에 게이트 전극 주위로 길게 형성된 n-영역으로 인하여 저전압용 트랜지스터의 전류구동 능력이 저하되기 때문에 이를 해결하기 위해 저전압용 트랜지스터의 n-영역의 불순물 농도를 높이기 위해 사진공정이 추가되는 단점이 있다. 또한 MLDD구조의 트랜지스터 제조 방법에서는, 고전압용 트랜지스터와 저전압용 트랜지스터의 소오스 및 드레인 영역인 n+영역의 게이트 절연막의 두께가 다른 상태에서 보다 두꺼운 고전압 영역의 게이트 절연막을 기준으로 하여 에치백을 실시함으로써 저전압 영역의 필드 절연막이 손실되는 문제점이 있다.
따라서 본 발명의 목적은, 장시간에 걸친 고온 열처리 공정을 수행하지 않고 n-영역을 형성시킬 수 있는 비휘발성 메모리 장치의 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은, 게이트 절연막의 두께를 두껍게 형성하지 않고 고전압을 얻을 수 있는 비휘발성 메모리 장치의 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은, 사진공정을 추가하지 않고 저전압용 트랜지스터의 n-영역의 불순물 농도를 높일 수 있는 비휘발성 메모리 장치의 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은, 고전압용 트랜지스터와 저전압용 트랜지스터의 소오스 및 드레인 영역인 n+영역의 게이트 절연막의 두께를 동일하게 하여 에치백시, 필드 절연막이 손실되는 문제점을 최소화할 수 있는 비휘발성 메모리 장치의 제조 방법을 제공함에 있다.
상기의 목적을 달성하기 위해서 본 발명은, 제1도전형 반도체 기판의 고전압 및 저전압 트랜지스터 영역에 제1게이트 절연막을 형성하는 단계와; 상기 저전압 트랜지스터 영역에 존재하는 제1게이트 절연막을 제거한 뒤, 상기 고전압 및 저전압 트랜지스터 영역에 제2게이트 절연막을 형성하는 단계와; 상기 고전압 및 저전압 트랜지스터에 게이트 전극을 형성하고, 상기 게이트 전극을 이온주입 마스크로 이용하여 저전압 트랜지스터 영역의 반도체 기판 내로 제2도전형의 저농도 불순물 이온을 주입하는 제1이온주입 단계와; 상기 저전압 트랜지스터 영역에만 이온주입 영역이 형성되어 있는 반도체 기판에 보다 높은 에너지로 제2도전형의 저농도 불순물 이온을 주입하여 상기 고전압 및 저전압 트랜지스터 영역에 이온주입 영역을 형성하는 제2이온주입 단계와; 상기 고전압 트랜지스터의 소오스 및 드레인의 일부 영역과 상기 저전압 트랜지스터 영역의 전체 트랜지스터 영역을 노출시키도록 감광막을 형성하여 제2도전형의 고농도 불순물 이온을 주입하는 제3이온주입 단계를 포함함을 특징으로 하는 비휘발성 메모리 장치의 트랜지스터 제조 방법을 제공한다.
바람직하게는, 상기 고전압 트랜지스터 영역의 게이트 절연막의 두께를 저전압 트랜지스터 영역의 게이트 절연막 두께에 보다 두껍게 형성하여, 그 두께의 차이를 이용하여 사진공정의 추가없이도 선택적인 이온주입이 가능하도록 한다. 또한 바람직하게는, 상기 제1이온주입은 낮은 에너지를 이용하여 게이트 절연막의 두께가 보다 얇은 저전압 트랜지스터 영역에만 이온주입 영역을 형성하고, 제2이온주입은 보다 높은 에너지로 이온주입을 실시하여 상기 저전압 트랜지스터 및 게이트 절연막이 두꺼운 고전압 트랜지스터 영역에 이온주입 영역을 형성한다.
상기의 목적을 달성하기 위해서 본 발명은, 제1도전형 반도체 기판의 고전압 및 저전압 트랜지스터 영역에 제1게이트 절연막을 형성하는 단계와; 상기 저전압 트랜지스터 영역에 존재하는 제1게이트 절연막을 제거한 뒤, 상기 고전압 트랜지스터 영역의 제1게이트 절연막에 소오스 및 드레인 영역을 형성하기 위한 패턴을 형성하는 단계와; 상기 고전압 및 저전압 트랜지스터 영역에 제2게이트 절연막을 형성하는 단계와; 상기 고전압 및 저전압 트랜지스터에 게이트 전극을 형성하고, 상기 게이트 전극을 이온주입 마스크로 이용하여 반도체 기판 내로 제2도전형의 저농도 불순물 이온을 주입하는 제1이온주입 단계와; 상기 이온주입 영역이 형성되어 있는 반도체 기판에 보다 높은 에너지로 제2도전형의 저농도 불순물 이온을 주입하여 이온주입 영역을 형성하는 제2이온주입 단계와; 상기 게이트 전극 및 제2게이트 절연막 상에 산화막을 형성한 뒤, 전면 에치백을 실시하여 상기 게이트 전극 양 측벽에는 스페이서를 형성하고, 상기 저전압 트랜지스터 영역에는 게이트 전극 하부에만 제2게이트 절연막을 남기고, 상기 고전압 트랜지스터 영역에는 소오스 및 드레인 영역 이외의 영역에만 상기 제1게이트 절연막이 존재하도록 하는 단계와; 상기 저전압 및 고전압 트랜지스터 영역에 감광막을 코팅하여 상기 저전압 트랜지스터의 전체 영역과 상기 고전압 트랜지스터의 소오스 및 드레인 영역만을 노출시키는 단계와; 상기 감광막을 이온주입 마스크로 이용하여 제2도전형의 고농도 불순물 이온을 주입하는 제3이온주입 단계를 포함함을 특징으로 하는 비휘발성 메모리 장치의 트랜지스터 제조 방법을 제공한다.
바람직하게는, 상기 고전압 트랜지스터 영역에 있어서, 소오스 및 드레인 영역만의 게이트 절연막의 두께를 보다 얇게 형성하여 제1이온주입 공정에서 소오스및 드레인 영역에만 저농도 이온주입 영역이 형성되도록 한다.
도 1a 내지 도 1f는 본 발명의 바람직한 제1실시예에 따라 비휘발성 메모리 장치의 트랜지스터를 제조하기 위하여 나타낸 제조 수순도
도 2a 내지 도 2f는 본 발명의 또 다른 바람직한 제2실시예에 따라 비휘발성 메모리 장치의 트랜지스터를 제조하기 위하여 나타낸 제조 수순도
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 1a 내지 도 1g는 본 발명의 바람직한 제1실시예에 따라 비휘발성 메모리 장치의 트랜지스터를 제조하기 위하여 나타낸 제조 수순도이다.
도 1a 내지 도 1b는 비휘발성 메모리 장치의 저전압 트랜지스터 영역 10 및 고전압 트랜지스터 영역 20에 게이트 절연막을 각각 형성하는 단계이다. 먼저 도 1a를 참조하면, 제1도전형, 예컨대 P형의 반도체 기판 100에 필드 절연막 102가 형성되어 활성 영역 및 필드 영역이 구분되어 있다. 상기 저전압 트랜지스터 영역 10 및 고전압 트랜지스터 영역 20에 동일한 두께의 제1게이트 절연막 104을 성장시킨다. 그리고 나서, 도 1b에 나타난 것과 같이, 상기 저전압 트랜지스터 영역 10의 제1게이트 절연막 104을 제거한다. 그리고 나서, 상기 제1게이트 절연막 104을 제거한 상기 저전압 트랜지스터 영역 10과 고전압 트랜지스터 영역 20에 다시한번 산화공정을 실시하여 제2게이트 절연막 106을 성장시킨다. 여기서, 상기 제2게이트 절연막 106은 제1게이트 절연막 104에 비해 보다 얇게 성장시킨다. 그 결과, 상기 저전압 트랜지스터 영역 10에는 얇은 제2게이트 절연막 106이, 고전압 트랜지스터 영역 20에는 제1게이트 절연막 104상에 제2게이트 절연막 106이 적층되어 전체 게이트 절연막의 두께는 104+106이 된다. 이와 같이, 고전압 트랜지스터 영역 20과 저전압 트랜지스터 영역 10의 게이트 절연막의 두께를 동일하지 않게 형성시키는 것은 본 발명을 구현하기 위한 중요 아이디어로서, 후속의 이온주입 공정에서 별도의 사진공정 없이 고농도의 n-이온영역을 형성할 수 있는 결정적인 수단으로 기능한다.
도 1c는 저전압 트랜지스터 영역 10 및 고전압 트랜지스터 영역 20에 제1이온주입 공정 110을 실시하는 단계이다. 상기 고전압 10 및 저전압 트랜지스터 영역 20에 텅스텐 실리사이드(WSiX)가 적층된 게이트 전극 108을 각각 형성하고, 상기 게이트 전극 108을 이온주입 마스크로 이용하여 낮은 에너지로 상기 반도체 기판 100에 이온주입 공정 110을 실시한다. 바람직하게는, 상기 이온주입 공정 110에 사용되는 이온은 반도체 기판 100과 반대의 도전형을 가지는 제2도전형, 예컨대 n-형의 이온으로 주입한다. 그러나 상기 저전압 트랜지스터 영역 10의 게이트 절연막 106은 얇은 반면, 고전압 트랜지스터 영역 20의 게이트 절연막 104+106은 보다 두껍게 형성되어 있다. 또한 이온주입에 사용되는 에너지가 상기 얇은 절연막 106을 통과할 수 있는 낮은 에너지이므로, 상기 고전압 트랜지스터 영역 20에 이온주입영역이 형성되지 못하고 게이트 절연막 104+106내에 이온들 111이 박히게 된다. 반면, 상기 저전압 트랜지스터 영역 10의 소오스 및 드레인 영역에는 저농도의 n-이온주입 영역 112이 형성된다.
도 1d는 상기 저전압 트랜지스터 영역 10 및 고전압 트랜지스터 영역 20에 제2이온주입 공정 114을 실시하는 단계이다. 상기 저전압 트랜지스터 영역 10에만 이온주입 영역 112이 형성된 결과물에 높은 에너지로 n-형의 이온을 주입시키는 제2이온주입 공정 114을 실시한다. 상기 제2이온주입공정 114에는 게이트 절연막 104+106을 통과할 수 있는 보다 높은 에너지를 사용하여 상기 고전압 트랜지스터 영역 20의 소오스 및 드레인 영역에 고농도의 n-이온주입 영역 116을 형성한다. 그리고 상기 저전압 트랜지스터 영역 10의 소오스 및 드레인 영역에는 상기 제1이온주입 공정 110의 결과로 형성된 저농도 n-이온주입 영역 112하부로 동일한 제2도전형인 고농도의 n-이온주입 영역 116이 형성된다. 종래의 MLDD공정에 있어서 본 공정단계, 즉 제2이온주입 공정 114을 실시하여 저전압 트랜지스터 영역 10에 고농도의 n-이온주입 영역 116을 형성함에 있어 불가피하게도 사진공정을 실시하지 않으면 안되었다. 또한 n-이온의 확산을 위해 고온의 열처리 공정이 불가피 하였다. 그러나 본 발명에서는 저전압 트랜지스터 영역 10과 고전압 트랜지스터 영역 20의 각각의 게이트 절연막의 두께 차이를 이용하여 선택적인 이온주입을 실시함으로써 복잡한 사진공정의 추가없이 고농도의 n-이온영역을 형성할 수 있게 된다.
도 1e는 상기 게이트 전극 108의 양측벽에 스페이서 118를 형성하고, 또 제3이온주입 공정을 실시하기 위한 마스크 패턴을 형성시키는 단계이다. 바람직하게는, 상기 스페이서 118을 형성하기 위한 에치백 과정에서, 저전압 10 및 고전압 트랜지스터 영역 20의 게이트 전극하부에 존재하는 게이트 절연막 외에는 모두 제거하여 상기 이온주입 영역들을 노출시킨다. 그리고 나서, 상기 저전압 트랜지스터 영역 10은 모두 노출되도록 필드 절연막 102상에만 감광막 120을 코팅한다. 그리고 상기 고전압 트랜지스터 영역 20에는, 소오스 및 드레인 영역의 일부가 노출되는 개구부 122가 형성될 수 있도록 감광막 120을 코팅한다.
도 1f는 상기 저전압 10 및 고전압 트랜지스터 영역 20에 제3이온주입공정 124을 실시하는 단계이다. 상기 감광막 120이 형성된 저전압 10 및 고전압 트랜지스터 영역 20에 n+이온을 주입한다. 이때, 상기 감광막 120은 이온주입 마스크로서 기능한다. 그 결과 상기 저전압 트랜지스터 영역 10의 소오스 및 드레인 영역의 표면에 n+이온주입 영역 126이 형성된다. 그리고 상기 고전압 트랜지스터 영역 20에는 상기 감광막 120에 의해 노출되었던 일부 소오스 및 드레인 영역의 표면에 n+이온주입 영역 126이 형성된다.
도 1g는 저전압 및 고전압 트랜지스터 영역을 완성시키는 단계이다. 상기 이온주입 마스크로서 사용되었던 감광막 120을 제거하여 저전압 트랜지스터 10 및 고전압 트랜지스터 20을 완성한다.
이어서, 본 발명의 또 다른 바람직한 제2실시예를 도면을 참조하여 상세히 설명하고자 한다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따라 비휘발성 메모리 장치의 트랜지스터를 제조하기 위하여 나타낸 제조 수순도이다.
도 2a는 고전압 트랜지스터 영역 20에 게이트 절연막 204을 형성하는 단계이다. 먼저, P형의 반도체 기판 200에 필드 절연막 202을 형성하여 필드 영역 및 활성 영역을 정의한 뒤, 저전압 10 및 고전압 트랜지스터 영역 20에 산화공정을 실시하여 제1게이트 절연막 204을 전면 성장시킨다. 그리고 나서, 상기 저전압 트랜지스터 영역 10의 제1게이트 절연막은 모두 제거하고, 고전압 트랜지스터 영역 20에는 제1감광막 206을 형성한 뒤 패턴닝하여 소오스 및 드레인의 일부만 노출되도록 개구부 208을 형성한다. 그리고 나서, 상기 제1감광막 206의 개구부 208을 통해 상기 제1게이트 절연막 204을 식각한다. 그 결과 상기 고전압 트랜지스터영역 20의 소오스 및 드레인 영역의 일부만이 노출된다.
도 2b는 저전압 10 및 고전압 트랜지스터 영역 20에 제2게이트 절연막을 형성하는 단계이다. 상기 제1감광막 206을 제거하고, 저전압 10 및 고전압 트랜지스터 영역 20에 다시한번 산화공정을 실시하여 제2게이트 산화막 210을 성장시킨다. 바람직하게는, 상기 제2게이트 절연막 210은 상기 제1게이트 절연막 204에 보다 얇게 형성시킨다. 그 결과, 상기 저전압 트랜지스터 영역 10에는 얇은 제2게이트 절연막 210이 형성된다. 그리고, 고전압 트랜지스터 영역 20의 일부 소오스 및 드레인 영역에는 제2게이트 절연막 210만이 형성되고 그 이외의 부분에는 제1게이트 절연막 204과 제2게이트 절연막이 동시에 존재하게 되어 단차가 형성된다. 이러한 고전압 트랜지스터 영역 20의 게이트 절연막의 단차로 인하여 후속의 공정에서 사진공정의 추가없이 고농도의 n-이온영역을 형성할 수 있게 된다.
도 2c는 저전압 10 및 고전압 트랜지스터 영역 20에 제1이온주입공정 214을 실시하는 단계이다. 상기 저전압 10 및 고전압 트랜지스터 영역 20에 텅스텐 실리사이드가 적층된 구조의 게이트 전극 212을 각각 형성한다. 그리고 나서, 상기 게이트 전극 212을 이온주입 마스크로 이용하여 낮은 에너지로 n-이온을 주입하여 저전압 트랜지스터 영역 10의 소오스 및 드레인 영역에 저농도의 n-이온영역 216을 형성하고, 고전압 트랜지스터 영역 20에는 일부 소오스 및 드레인 영역에 저농도의 n-이온영역 216을 형성한다. 그리고 상기 고전압 트랜지스터 영역 20의 제1게이트 절연막 204 및 제2게이트 절연막 210이 적층되어 있는 영역은 이온영역이 형성되지 못하고 게이트 절연막 204+210내에 이온들 215이 박혀있게 된다.
도 2d는 저전압 10 및 고전압 트랜지스터 영역 20에 제2이온주입공정 218을 실시하는 단계이다. 상기 저농도의 n-이온영역 216이 형성되어 있는 저전압 10 및 고전압 트래지스터 영역 20에 높은 에너지로 n-이온을 주입한다. 바람직하게는, 상기 이온주입 에너지는 고전압 트랜지스터 영역 20의 두꺼운 게이트 절연막 204+210을 통과할 수 있는 높은 에너지를 사용한다. 그 결과, 상기 저전압 트래지스터 영역 10의 저농도의 n-이온영역 하부에 고농도의 n-이온영역 220이 형성된다. 그리고, 상기 고전압 트랜지스터 영역 20의 전체 소오스 및 드레인 영역에 고농도의 n-이온영역 220이 형성된다. 이와 같이 본 발명에서는 사진공정을 추가함이 없이 게이트 게이트 절연막의 두께차이와 높거나 낮은 이온주입 에너지를 이용하여 저전압 트랜지스터 영역 10의 소오스 및 드레인 영역에 고농도의 n-이온영역을 형성시킨다.
도 2e는 상기 저전압 10 및 고전압 트랜지스터 영역 20에 제3이온주입공정 228을 실시하는 단계이다. 상기 저전압 10 및 고전압 트랜지스터 영역 20의 게이트 전극 212의 양 측벽에 스페이서 222를 각각 형성시킨다. 이때, 상기 제2게이트 절연막이 완전히 제거되도록 에치백을 실시함으로써 상기 저전압 트랜지스터 영역 10의 게이트 전극 212의 하부를 제외한 나머지 영역의 제2게이트 절연막 210은 완전히 제거된다. 그리고 고전압 트랜지스터 영역 20은 게이트 전극 212의 하부에는 상기 제1게이트 절연막 및 제2게이트 절연막이 모두 남게 되지만 일부 소오스 및 드레인 영역에 형성되었던 제2게이트 절연막 210은 완전히 제거되고, 그 외의 영역에는 상기 제1게이트 절연막 204이 남게 된다. 이와 같이 저전압 10 및 고전압 트랜지스터 영역 20의 게이트 절연막의 식각량을 모두 저전압 트랜지스터 10의 게이트 절연막 210의 두께로 일치시켜 에치백시 필드 절연막 202의 손실을 최소화하여 필드 분리의 특성을 개선할 수 있다. 이어서, 상기 저전압 10 및 고전압 트랜지스터 영역 20에 제2감광막 224을 코팅한다. 바람직하게는, 상기 저전압 트랜지스터 영역 10은 모두 노출되도록 필드 절연막 202상에만 코팅하고, 고전압 트랜지스터 영역 20에는 상기 제2절연막이 모두 식각되었던 일부 소오스 및 드레인 영역이 노출되는 개구부 226가 형성되도록 제2감광막 224을 코팅한다. 그리고 나서, 상기 저전압 10 및 고전압 트랜지스터 영역 20에 상기 제2감광막 224을 이온주입 마스크로 이용하여 n+이온으로 제3이온주입공정 228을 실시한다. 따라서, 상기 저전압 트랜지스터 영역 10의 전체 소오스 및 드레인 영역과, 고전압 트랜지스터 영역 20의 일부 소오스 및 드레인 영역에 n+이온영역 230이 형성된다.
도 2f는 저전압 10 및 고전압 트랜지스터 20를 완성시키는 단계이다. 상기 이온주입 마스크로서 사용되었던 감광막 224를 제거하여 저전압 트랜지스터 10 및 고전압 트랜지스터 20을 완성한다.
상술한 바와 같이 본 발명의 제1실시예에 의하면, 상기 저전압 트랜지스터 영역에 고농도의 n-이온영역을 형성하는 단계에 있어서, 상기 고전압 및 저전압 트랜지스터 영역의 게이트 절연막의 두께의 차이를 이용하여 n-이온영역을 형성함으로써 복잡한 사진공정과 열처리 공정이 추가되지 않는다.
또한 본 발명의 제2실시예에 의하면, 상기 저전압 트랜지스터 영역에 고농도의 n-이온영역을 형성하는 단계에 있어서, 상기 고전압 및 저전압 트랜지스터 영역의 게이트 절연막의 두께의 차이를 이용하여 n-이온영역을 형성함으로써 사진공정과 열처리 공정이 불필요해질 뿐만 아니라, 저전압 및 고전압 트랜지스터 영역의 게이트 절연막의 식각량을 모두 저전압 트랜지스터의 게이트 절연막의 두께로 일치시켜 에치백시 필드 절연막의 손실을 최소화하여 필드 분리의 특성이 개선된다. 또한, 저전압 트랜지스터의 게이트 절연막 형성시 이미 소정의 게이트 절연막이 형성되어 있는 고전압 트랜지스터에 동시에 형성시킨 후, 이온주입공정을 실시함으로써 게이트 절연막을 두께를 두껍게 하지 않고도 높은 수준의 GIBV 및 펀치스루 특성을 향상시킬 수 있는 고전압 트랜지스터를 제조할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예를 참조하여 설명하였지만 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (8)
- 모오스 트랜지스터의 구조에 있어서,필드 산화막에 의해 활성 영역과 필드 영역이 정의된 제1도전형의 반도체 기판;상기 반도체 기판 상부에 게이트 절연막을 개재하여 형성된 게이트 전극;상기 게이트 전극 및 필드 영역으로부터 일정한 거리를 두고 형성되어 있는 제2도전형의 제1불순물 영역; 그리고상기 제2도전형의 제1불순물 영역을 완전히 포함하며, 상기 게이트 전극 하부의 채널 영역을 사이에 두고 형성되어 있는 제2도전형의 제2불순물 영역을 포함함을 특징으로 하는 모오스 트랜지스터.
- 제 1항에 있어서, 상기 제1불순물 영역과 제2불순물 영역이 형성되어 있는 불순물 영역 상에 존재하는 게이트 절연막은 국부적으로 단차를 가짐을 특징으로 하는 모오스 트랜지스터.
- 제 1항에 있어서, 상기 제2불순물 영역은 상기 제1불순물 영역에 비해 보다 낮은 불순물 농도를 가짐을 특징으로 하는 모오스 트랜지스터.
- 제 1항에 있어서, 상기 반도체 기판 상에는, 상기 게이트 전극 하부에 존재하는 게이트 절연막 이외에 게이트 전극과 일정한 거리를 두고 필드 영역쪽으로 형성되어 있는 절연막을 가짐을 특징으로 하는 모오스 트랜지스터.
- 모오스 트랜지스터의 제조 방법에 있어서,제1도전형의 반도체 기판상에 절연막을 형성하는 단계;소오스 및 드레인 영역으로의 이온확산을 용이하게 하기 위해 상기 게이트 절연막의 일부분을 하부로 일부 식각하는 단계;상기 하부로 일부 식각된 절연막으로 이온을 주입하여 반도체 기판의 일부에 제2도전형의 제1불순물 영역을 형성하는 단계;상기 게이트 전극 하부의 채널 영역과 필드 영역 사이에 제2도전형의 제2불순물 영역을 형성하는 단계를 포함함을 특징으로 하는 모오스 트랜지스터의 제조 방법.
- 제 5항에 있어서, 상기 제1불순물 영역과 제2불순물 영역이 형성되어 있는 불순물 영역 상에 존재하는 게이트 절연막은 국부적으로 단차를 가짐을 특징으로 하는 모오스 트랜지스터의 제조 방법.
- 제 5항에 있어서, 상기 제2불순물 영역은 상기 제1불순물 영역에 비해 보다 낮은 불순물 농도를 가짐을 특징으로 하는 모오스 트랜지스터의 제조 방법.
- 제 5항에 있어서, 상기 반도체 기판 상에는, 상기 게이트 전극 하부에 존재하는 게이트 절연막 이외에 게이트 전극과 일정한 거리를 두고 필드 영역쪽으로 형성되어 있는 절연막을 가짐을 특징으로 하는 모오스 트랜지스터의 제조 방법.
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Applications Claiming Priority (1)
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020017725A (ko) * | 2000-08-31 | 2002-03-07 | 박종섭 | 고전압 반도체 소자 및 그의 제조방법 |
| KR100414211B1 (ko) * | 2001-03-17 | 2004-01-07 | 삼성전자주식회사 | 모노스 게이트 구조를 갖는 비휘발성 메모리소자 및 그제조방법 |
| KR100718772B1 (ko) * | 2005-12-29 | 2007-05-16 | 매그나칩 반도체 유한회사 | 반도체 소자 제조방법 |
| CN116959993A (zh) * | 2023-09-21 | 2023-10-27 | 联和存储科技(江苏)有限公司 | Nand闪存器件、高压运算晶体管及其制作方法 |
-
1997
- 1997-12-31 KR KR1019970080849A patent/KR19990060607A/ko not_active Application Discontinuation
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| CN116959993B (zh) * | 2023-09-21 | 2024-01-02 | 联和存储科技(江苏)有限公司 | Nand闪存器件、高压运算晶体管及其制作方法 |
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