KR100299595B1 - 분할게이트플레쉬메모리셀구조 - Google Patents

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Abstract

본 발명의 분할된 게이트를 갖는 플래시 메모리 셀 구조는, 상부에 미리 형성된 게이트 산화막을 갖는 반도체 기판을 포함한다. 상기 게이트 산화막 위에 제 1 게이트가 형성되고, 상기 제 1 게이트 단면은 두 개의 모서리들을 포함하며, 그들 중 하나는 뾰족한 모서리이다. 절연 유전체 막이 상기 제 1 게이트 산화막 위에 형성된다. 상기 절연 유전체막은 상기 뾰족한 모서리 위에 위치하는 렌즈 형태의 단면을 갖는다. 다음으로, 제 2 게이트가 상기 절연 유전체막 위에 형성되고, 상기 제 1 게이트를 둘러싸고 있다. 제 1 도핑 영역이 상기 뾰족한 모서리 아래 상기 기판내에 형성된다. 다음에 제 2 도핑 영역이 상기 제 1 도핑 영역의 반대편 상기 제 1 게이트의 다른 측면에 위치하는 반도체 기판내에 형성된다. 더 나아가, 상기 제 2 도핑 영역은 상기 제 1 게이트와 멀리 떨어져 있다. 상기 제 1 도핑 영역과 제 2 도핑 영역 사이에 채널 영역이 있고, 본 발명의 상기 뾰족한 모서리는 상기 채널 영역 바깥쪽 기판 상에 위치된다.

Description

분할 게이트 플래시 메모리 셀 구조(SPLIT GATE FLASH MEMORY CELL STRUCTURE)
본 발명은 플래시 메모리 셀 구조(flash memory cell structure)에 관한 것이다. 더 구제적으로는 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate) 사이에 뾰족한 모서리(sharp corner)를 갖고, 이는 채널 영역 외곽에 형성되는 분할 게이트 플래시 메모리 셀(split gate flash memory cell)에 관한 것이다.
플래시 메모리는 전기적으로 소거와 프로그램이 가능한 EEPROM(electrical erasable programmable read only memory)의 일종으로, 불 휘발성 반도체 메모리 장치의 한 종류이다. 일반적으로 EEPROM 셀은 두 개의 게이트들을 포함한다. 알려진 바와 같이 게이트들 중 하나는 플로팅 게이트로서 폴리 실리콘으로 제조되며, 챠지 저장을 위해 사용된다. 두 번째 게이트는 잘 알려진 바와 같이 콘트롤 게이트로서, 데이터의 입출력을 제어하기 위해 이용된다.
상술한 바와 같은 플로팅 게이트는 콘트롤 게이트 아래에 위치하고, 일반적으로 플로팅 게이트는 외부 회로와 연결되지 않기 때문에 플로팅 상대(floating gate)를 유지한다. 정상적인 경우 상기 콘트롤 게이트는 워드 라인과 접속된다. 플래시 메모리 특성중 하나는 블록 단위로 메모리 소거가 이루어지는 것이다. 게다가, 플래시 메모리는 메모리 블록 전체를 완전히 소거하는데 1 내지 2초밖에 걸리기 않아 메모리 소거 속도가 빠르다. 대부분의 다른 EEPROM은 메모리 소거가 비트더 비트 단위로 이루어기기 때문에 수분이 걸릴 수도 있다. 플래시 메모리에 관한 자료는 많으며, 그들중 향상된 플래시 메모리 구조가 예를 들면, U.S patent No. 5,045,488에 기술되어 있다.
도 1은 상기 U. S patent No. 5,045,488에 따른 플래시 메모리 셀의 구조를 보여주는 단면도이다. 도 1을 참조하면, 제 1 게이트(11)와 제 2 게이트(12)는 반도체 기판(semiconductor substrate)위에 형성된다. 예를 들어, 상기 제 1 및 제 2 게이트는 폴리 실리콘 막들(polisilicon layers)이다. 상기 제 1 게이트(11)와 제 2 게이트(12)사이에 절연막(13)이 있다. 상기 제 1 게이트(11), 절연막(13)과 제 2 게이트(12)들은 적층된 게이트 구조(stacked-gate structure, 14)를 이루고 있다. 상기 적층된 게이트 구조(14)의 양 측면에는 상기 기판에 이온 도프된(ion-doped) 영역 즉, 소오스 영역(15)과 드레인 영역(l6)이 있다. 플래시 메모리 셀 구조의 특징은 상기 적층된 게이트(14)를 분할 게이트로 설계한다는 것이다. 다시 말해, 상기 제 1 게이트(11)와 제 2 게이트(12)는 상기 기판(10) 상부를 따라 수평하게 분포된다. 상기 제 1 게이트(l1)와 상기 제 2 게이트(12)의 특정 중앙부분만이 오버랩(overlap)되어서, 하나의 게이트가 다른 하나의 상부에 적층된다. 더 나아가, 상기 제 1 게이트(11)는 고전계(high electrical field)를 제공하기 위한 뾰족한 모서리(sharp corner)를 가지며, 이는 플래시 메모리의 소거 속도를 보다 빠르게 한다.
그러나, 상술한 바와 같은 뾰족한 모서리는 채널 영역 내에 위치한다. 플래시 메모리 셀이 많은 주기를 거쳐 반복적으로 이용될 때, 전자들은 모서리 영역 주위어 산화 유전체막(oxide dielectric layer)에 포획될(trapped) 것이다. 포획된 전자의 양은 반복되는 챠지/디스챠지 사이들 수에 따라 달라질 것이다. 이렇게 호획된 전자들의 상당수는 상기 제 1 게이트와 제 2 게이트 사이에 존재하기 때문에 디바이스의 도전율(electrical conductivity)에 영향을 미칠 것이다. 그로 인한 영향들 중 하나는 예를 들면, 디바이스 문턱 전압(threshold voltage)의 증가가 있는데, 이는 채널 전류(channel current)의 감소를 불러온다. 전기적인 특성에서 상시와 같은 전자들의 이동은 디바이스 동작에 손상을 입힌다. 이상을 고려할 때, 이 기술 분야에서 플래시 메모리 셀 구조를 향상시키는 것이 필요하다.
따라서, 본 발명의 목적은 채널 영역과 떨어진 뾰족한 모서리를 갖는 게이트를 갖는 분할 게이트 플래시 메모리 셀 구조를 제공하기 위함이다.
제1도는 종래 기술에 따른 플래시 메모리 셀 구조를 보여주는 단면도:
제2a 내지 2g도는 본 발명의 실시예에 따른 분할 게이트 플래시 메모리 셀 구조의 제조 단계를 순차적으로 보여주는 단면도:
* 도면에 주요부분에 대한 부호의 설명
20 : 반도체 기핀 21 : 게이트 산화막
22 : 제 1 게이트 23 : 제 1 절연 유전체막
24 : 포토 레지스트막 25 : 스페이서
26 : 제 1 도핑 영역 27 : 산화막
28 : 제 2 절연 유전체막 29 : 제 2 도핑영역
31 : 제 2 게이트 32 : 채널 영역
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 분할 게이트 플래시 메모리 셀 구조는 상부에 미리 형성된 게이트 산화막을 갖는 반도체 기판과; 상기 게이트 산화막 위에 형성되는 제 1 게이트와, 상기 제 1 게이트의 단면은 두개의 모서리들을 포함하고, 상기 모서리들 중 하나는 뾰족한 모서리이며; 상기 제1 게이트 위에 위치하고, 상기 제 1 게이트를 둘러싸며, 상기 뾰족한 모서리 상부에 배치된 렌즈 형태의 단면을 갖는 절연 유전체막과; 상기 절연막 위에 형성되고, 상기 제 1 게이트를 둘러싸는 제 2 게이트와; 상기 뾰족한 모서리 하부 기판내에 위치하는 제 1 도핑 영역과; 그리고 상기 제 1 도핑 영역의 반대편 상기 제 1 게이트 한 측면의 반도체 기판내이 제 2 도핑 영역을 포함하되, 상기 제 2 도핑 영역은 상기 제 1 게이트와는 떨어져 있고; 상기 제 1 도핑 영역과 상기 제 2 도핑 영역사이의 채널 영역을 포함한다. 본 발명의 상기 뾰족한 모서리는 반도체 기판상의 상기 채널 영역 바깥쪽에 위치한다.
채널 영역 근처의 뾰족한 모서리에 의해 발생되는 문제들을 해결할 수 있고, 그것에 의해 종래 제조 방법에서 전기적인 변화를 막을 수 있다.
(실시예)
다음에는 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에 설명되는 실시예는 본 발명에 대한 이해를 돕기 위한 것이지, 본 발명을 거기에 한정하려는 것은 아님을 유의해야 한다. 첨부된 도면들에 있어서, 동일거나 유사한 구성 요소들에 대해서는 동일하거나 유사한 참조 번호를 명시한다.
본 발명은 향상된 분할 게이트 플래시 메모리 셀 구조를 제공한다. 상기 메모리 셀은 플로팅 게이트와 콘트롤 게이트 사이에 메모리 소거 속도를 향상시키기 위한 뾰족한 모서리를 갖는다. 콘트롤 게이트로 바이어스된 전압(biased voltage)이 인가될 때, 상기 뾰족한 모서리는 고전계를 제공하기 때문에 메모리 소거를 증가시킬 수 있다. 고전계는 전자들이 플로팅 게이트에서 콘트롤 게이트로의 갭을 빠르게 통과할 수 있도록 한다. 더욱이, 본 발명의 상기 뾰족한 모서리는 반도체 기판위의 임의의 영역 내에 채널로부터 멀리 떨어져 형성된다. 상기 뾰족한 모서리가 채널 영역위에 위치하지 않음에 따라 전기적인 챠지들의 포획으로 인한 전기적인 특성의 변화, 예를 들어 문턱 전압의 변화를 막을 수 있다.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 분할 게이트 플래시 메모리 셀 구조의 제조 단계를 순차적으로 보여주는 단면도이다. 먼저 도 2a를 참고하면, 반도체 기판(20)이 제공된다. 기판(20)위에는 100Å∼250Å의 두께를 갖는 게이트 산화막(21)이 형성된다. 계속해서, 상기 게이트 산화막 (21)위에 제 1 도선막(conductive layer)이 형성된다. 이때, 상기 제 1 도전막은 제 1 게이트 산화막 형태로 형성된다. 상기 제 1 게이트(22)는 플로팅 게이트로 역할한다. 상기 제 1 게이트(22)는 1000Å∼2000Å의 두께를 갖는 폴리 실리콘막으로 형성하는 것이 바람직하다.
다음으로, 도 2b를 참조하면, 제1 절연 유전체막(insulating dielectric layer)이 상기 제 1 게이트(22) 상부에 형성된다. 상기 제 1 절연 유전체막은 실리콘 질화막(silicon nitride layer, Si3N4)으로 형성될 수 있으며, 이는 1000Å∼2000Å의 두께를 갖는다.
계속해서, 도 2c를 참조하면, 포토레지스터 막(photoresist layer, 24)이 상기 제 1 게이트(22) 위의 상기 제 1절연 유전체막 상부의 일부분에 형성된다. 다음 단계로 상기 포토레지스터 막(24)을 마스크(mask)로 사용하여 상기 제 1 절연 유전체막(23) 일부분을 식각하면, 노출되는 제 1 게이트(22)의 측벽(sidewall)에 스페이서(spacer, 25)가 형성된다. 이 스페이서(25)의 폭은 0.1㎛∼0.2㎛가 되어야 한다. 상기 스페이서(25)는 실리콘 질화막으로하는 것이 바람직하며, 이는 상기 제 1 절연 유전체막(23)과 동일한 재질이다.
다음으로, 도 2d를 참조하면, 상기 스페이서(25), 제 1 게이트(22), 그리고 상기 제 1 절연 유전체막(23)을 마스크로 이용하여 이온 도핑 공정을 수행한다. 상기 도핑 공정에 있어서, 약 50KeV∼80KeV의 에너지 레벨을 갖고, 약 1E15 ∼5E15의 도즈 레벨(dosage level)을 갖는 인(phosphorus)을 노출된 상기 제 1 게이트(22)의 한 측면의 반도체 기판으로 주입한다. 그것에 의해 제 1 도핑 영역(26)이 형성된다. 그런 다음, 상기 포토 레지스터막(24)을 제거한다.
다음으로 도 2e를 참조하면, 열 산화(therma1 oxidation)가 수행되어서 노출된 상기 제 1 게이트에 렌즈 형태(lens-shaped) 단면을 갖는 산화막을 형성한다. 상기 산화막(27)은 중앙부분(mid-section)이 두껍고, 가장자리 영역(peripheral region)은 얇다. 상기 중앙부분은 약 1000Å∼2000Å의 두께를 갖고, 반면에 주변 영역은 약 200Å∼400Å의 두께를 갖는 것이 바람직하다. 양 스페이서(25)와 상기 제 1 절연 유전체막(23)은 실리콘 질화막이다. 상기 양 스페이서(25)와 제 1 절연 유전체막(23)들은 실리콘 질화막들이다. 산화막은 실리콘 질화막의 산화에 의해 형성될 수 없기 때문에, 상기 산화막(27)은 폴리 실리콘으로서 상기 제 1 게이트(22) 위에만 형성할 수 있다. 따라서, 뾰족한 모서리(33)는 상기 제 1 게이트(22)에 형성된다. 그 외에 열 산화 공정에 의해 제공되는 열은 이온 확산을 일으킬 수 있다. 그 결과, 제 1 도핑된 영역(26)은 조금더 확장될 것이다. 또, 상기 게이트 산화막(21)은 도 2e에 나타난 바와같이 열 산화 공정을 통해 더 두껍게 성장할 것이다.
다음으로, 도 2f를 참조하면, 상기 제 1 절연 유전체막(23)은 H3PO4를 이용하여 제거된다. 그런 후, 제 2 도핑 영역(29)이 상기 제 1 도핑 영역(26)과는 반대편의 상기 제 1 게이트(22)의 한 측면에 반도체 기판내로 비소 이온들(arsenic ions)을 주입하므로서 형성된다. 상기 구입된 비소 이온들은 약 40KeV∼100KeV의 에너기 레벨을 갖고, 도즈 레벨(dosage level)이 약 1E15∼ 5E15이다.
상기 제 2 도핑 영역(29)은 인접하는 대신에 상기 제 1 게이트(22)와 멀리 떨어져 분리되어 있다. 상기 제 1 도핑 영역(26)과 상기 제 2 도핑 영역(29)사이에는 채널 영역(32)이 있다(점선으로 도시됨). 이어서, 반도체 기판(20) 상부, 상기 제 1 게이트(22), 그리고 렌즈 형태의 산화막(27) 상부에 약 150Å∼300Å의 두께를 갖는 제 2 유전체막(28)을 형성하기 위한 제 2 열산화가 수행된다.
다음으로, 도 2g를 참조하면, 앞서 서술한 바와 같은 렌즈 형태의 산화막(27)과 상기 제 2 유전체막(28)은 중간의 게이트 유전체막(30)을 구성한다. 제 2 도전막은 상기 게이트 막(30) 상부에 형성되고, 이때 약 1500Å∼3000Å 두께를 갖는 제 2 게이트 막(31)을 형성하기 위한 패턴이 형성된다. 상기 제 2 게이트(31) 플래시 메모리의 플로팅 케이트로서 기능을 수행하는 폴리 실리콘막이다. 그러므로 본 발명의 플래시 메모리 셀 구조는 마침내 완성되었다. 상기 뾰족한 모서리는 채널 영역(32) 위에 바로 위치하지 않음에 유의해야 한다.
간략하게 말해, 본 발명의 상기 분할 게이트 플래시 메모리 셀 구조는 종래 구조에 비해 몇가지 이점들을 더 갖고 있다. 즉, 메모리 셀은 플로팅 게이트(제 1 게이트 22)와 콘트롤 게이트(제 2 게이트 31) 사이에 뾰족한 모서리가 있어 메모리 소거 동작시 속도를 향상시킬 수 있다. 콘트롤 게이트로 바이어스된 전압이 인가될 때, 뾰족한 모서리는 매우 고전계를 제공하기 때문에 메모리 소거를 증가시킬 수 있다. 고전계는 전자들이 플로팅 게이트에서 콘트롤 게이트로 갭을 보다 빠르게 통과할 수 있도록 한다. 또 하나의 이점은, 본 발명의 뾰족한 모서리(33)가 채널과는 떨어진 반도체 기판 상에 형성된다. 상기 뾰족한 모서리가 채널 영역(32)상에 직접적으로 형성되지 않음으로써, 전기적인 챠지들의 트랩핑(trapping)으로 인한 전기적인 특성의 변화, 예를 들어 문턱 전압(threshold voltage)의 변화를 막을 수 있다.
이상에서, 본 발명에 따른 예를 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며, 이 기술 분야에 대한 통상적인 지식을 가진자들에게는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변형 및 변경이 가능하다는 것이 자명할 것이다.
따라서, 본 발명은 채널 영역과 멀리 떨어진 뾰족한 모서리를 갖는 분할 게이트 메모리 셀 구조를 제공함으로써, 메모리 소거 동작시 속도를 향상시킬 수 있다. 또한, 전기적인 챠지들의 트랩핑으로 인한 전기적인 특성이 변화되는 것을 방지할 수 있다.

Claims (5)

  1. 상부에 미리 형성된 게이트 산화막을 갖는 반도체 기판과;
    상기 게이트 산화막 위에 형성되는 제 1 게이트와, 상기 제 1 게이트의 단면은 두 개의 모서리들을 포함하고, 상기 모서리들 중 하나는 뾰족한 모서리이며;
    상기 제 1 게이트 위에 위치하고, 상기 제 1 게이트를 둘러싸며, 상기 뾰족한 모서리 상부에 배치된 렌즈 형태의 단면을 갖는 절연 유전체막과;
    상기 절연막 위에 형성되고, 상기 제 1 게이트를 둘러싸는 제 2 게이트와;
    상기 뾰족한 모서리 하부 기판내에 위치하는 제 1 도핑 영역과; 그리고
    상기 제 1 도핑 영역의 반대편, 상기 제 1 게이트의 다른 측면의 반도체 기판 내에 위치하는 제 2 도핑 영역을 포함하되, 상기 제 2 도핑 영역은 상기 제 1 게이트와는 떨어진 분할 게이트 플래시 메모리 셀 구조.
  2. 제 1 항에 있어서,
    상기 렌즈 형태의 구조는 중앙부분이 두껍고, 주변부는 얇은 분할 게이트 플래시 메모리 셀 구조
  3. 제 1항에 있어서,
    상기 플래시 메모리 셀 구조는 채널 영역을 부가적으로 포함하며, 상기 채널 영역은 상기 제 1 도핑 영역과 상기 제 2 도핑 영역 사이에 위치하고, 상기 뾰족한 모서리는 상기 기판위에 형성되며, 상기 채널 영역 외곽의 기판 위에 형성되는 분할 게이트 플래시 메모리 셀 구조.
  4. 제 3 항에 있어서,
    상기 뾰족한 모서리는 디바이스의 전기적인 특성의 변화를 막기 위하여 채널 영역 바깥쪽 반도체 기판 상부에 형성되는 분할 게이트 플래시 메모리 셀 구조.
  5. 제 4 항에 있어서,
    상기 뾰족한 모서리는 디바이스의 문턱 전압 변화를 막기 위하여 채널영역 바깥쪽 반도체 기판 상부에 형성되는 분할 게이트 플래시 메모리 셀 구조.
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