KR100261996B1 - 플래쉬 메모리 셀 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀에 관한 것으로서 제 1 도전형의 반도체기판과, 상기 반도체기판 상의 소정 부분에 형성된 제 1 게이트절연막과, 상기 반도체기판 상의 소정 부분에 상기 제 1 게이트절연막과 연결되게 형성된 매립절연막과, 상기 제 1 게이트절연막 상에 상기 매립절연막으로 연장되어 소정 부분 중첩되게 형성된 플로팅게이트와, 상기 플로팅게이트 상면 및 측면에 형성된 제 2 및 제 3 게이트절연막과, 상기 제 2 게이트절연막 상에 상기 플로팅게이트와 일측이 일치되고 타측이 일치되지 않지만 상기 매립산화막과 중첩되게 형성된 플로팅게이트와, 상기 플로팅게이트 측면에 형성된 절연측벽과, 상기 매립산화막 상에 상기 제 3 게이트절연막 및 상기 절연측벽에 의해 상기 플로팅게이트 및 콘트롤게이트와 전기적으로 이격되게 형성된 소거게이트와, 상기 반도체기판의 상기 매립절연막의 하부와 상기 플로팅게이트의 일측에 각각 형성된 제 2 도전형의 소오스영역을 포함한다.
Description
본 발명은 플래쉬 메모리 셀(Flash Memory Cell) 및 그의 제조방법에 관한 것으로, 특히, 플로팅게이트(floating gate)에 저장된 전자를 소거 게이트(erase gate)로 터넬링시켜 소거할 수 있는 플래쉬 메모리 셀 및 그의 제조방법에 관한 것이다.
플래쉬 메모리 셀은 플로팅게이트(floating gate)와 콘트롤게이트(control gate)가 적층된 구조를 가지며 메모리 어레이 셀들을 동시에 소거(erase)시킬 수 있으므로 소거 속도가 빠른 비활성 메모리 소자이다.
플래쉬 메모리 셀은 콘트롤게이트에 높은 전압을 인가하여 채널에서 형성되는 고온 열전자(hot-electron)가 플로팅게이트로 주입되어 프로그램 동작이 이루어 진다. 이 때, 콘트롤게이트에 인가되는 전압에 대해 플로팅게이트에 인가되는 전압의 비를 커플링 비(coupling ratio)라 하는 데, 이 커플링 비가 증대될수록 프로그램의 효율이 증가된다.
소거 동작은 깊은 접합을 가지는 소오스영역에 고전압을 인가하여 파울러-노드하임(Fowler-Nordheim) 터널링의 메카니즘에 의해 플로팅게이트의 전자가 소오스영역 또는 반도체기판으로 주입되도록 하므로써 이루어진다. 또한, 별도의 소거 게이트를 추가하여 플로팅게이트에 저장된 전자를 소거 게이트로 터넬링시키는 것에 의해 소거 동작이 이루어질 수도 있다.
소거 동작시 효율을 향상시키기 위해서는 플로팅게이트 하부의 게이트절연막의 두께를 감소시키는 데, 이는 커플링 비를 작게하여 플로팅게이트에 인가되는 전압을 낮게한다. 그러므로, 커플링 비가 감소되지 않도록 하여 프로그램의 효율이 증가시키면서 소거 효율을 향상시켜야 한다.
도 1은 종래 기술에 따른 플래쉬 메모리 셀의 단면도이다.
종래 기술에 따른 플래쉬 메모리 셀은 P형의 반도체기판(11)의 소정 부분에 제 1 게이트절연막(13)을 개재시켜 불순물이 도핑된 다결정실리콘으로 이루어진 플로팅게이트(15)가 형성된다. 그리고, 플로팅게이트(15) 상에 제 2 게이트절연막(17)을 개재시켜 콘트롤게이트(19)가 형성된다. 상기에서 콘트롤게이트(19)는 채널의 길이 방향과 교차되는 줄무늬 형태(도시되지 않음)로 패턴닝되어 형성된다. 그리고, 제 1 게이트절연막(13), 플로팅게이트(15), 제 2 게이트절연막(17) 및 콘트롤게이트(19)의 측면에 측벽(25)이 형성된다.
반도체기판(11)의 플로팅게이트(15)의 양측에 N형의 불순물이 고농도로 도핑된 소오스영역(27)과 드레인영역(29)이 형성되며, N형의 불순물이 저농도로 소오스영역(27)을 에워싸도록 도핑된 저농도영역(23)이 형성된다.
상술한 구조의 플레쉬 메모리 셀은 프로그램 동작시 소오스영역(27)을 접지시킨 상태에서 콘트롤게이트(19)에 12V 정도의 게이트전압(Vg)을 인가하고 드레인영역(29)에 5∼6V 정도의 드레인전압(Vd)을 인가한다. 이에, 콘트롤게이트(19)에 인가되는 게이트전압(Vg)에 의해 플로팅게이트(15) 하부의 반도체기판(11)에 채널이 형성되며, 드레인영역(29)에 인가되는 드레인전압(Vd)에 의해 가속되는 전자가 제 1 게이트절연막(13)의 에너지 장벽을 뛰어 넘어 플로팅게이트(15)로 주입된다. 그러므로, 셀은 문턱 전압이 높아지게 되어 프로그램된다.
상기에서 프로그래밍 효율은 콘트롤게이트(19)에 인가되는 게이트전압(Vg)에 대해 플로팅게이트(15)에 유도되는 전압의 크기에 따라 좌우된다. 즉, 콘트롤게이트(19)에 인가되는 게이트전압(Vg)에 대해 플로팅게이트(15)에 유도되는 전압의 크기를 나타내는 커플링 비(coupling ratio)가 클수록 프로그래밍 효율이 향상된다. 커플링 비는 제 1 게이트절연막(13)의 정전 용량이 작거나, 또는, 제 2 게이트절연막(17)의 정전 용량이 증가될수록 크게된다. 그러므로, 제 2 게이트절연막(17)의 정전 용량을 증가시키기 위해 산화막-질화막-산화막(Oxide -Nitride-Oxide : 이하, ONO라 칭함) 구조로 형성한다.
플레쉬 메모리 셀에 프로그램된 데이터를 소거할 때에는 콘트롤게이트(19)를 접지시키거나, 또는, ''전압으로 인가한 상태에서 소오스영역(23)에 15V 이상의 소오스전압(Vs)을 인가하여 플로팅게이트(15) 내의 전자를 소오스영역(27)으로 터널링시킨다. 상기에서 전자는 제 1 게이트절연막(13)을 통해 F-N 터넬링(Fowler -Nordheim tunneling) 메카니즘에 의해 플로팅게이트(15)에서 소오스영역(27)으로 전자가 이동되며, 이에 의해 셀은 문턱전압이 낮아져 소거된다. 상기에서, 저농도영역(23)은 소오스영역(27)에 높은 전압이 인가될 때 접합을 깊게 확산시켜 접합 파괴(junction breakdown)가 일어나는 것을 방지한다.
상기에서 플레쉬 메모리 셀은 소거 동작시 전자가 제 1 게이트절연막(13)을 통해 플로팅게이트(15)에서 소오스영역(27)으로 이동되므로 소거 효율을 향상시키기 위해 제 1 게이트절연막(13)을 얇게 형성하여야 한다.
도 2a 내지 도 2d는 종래 기술에 따른 플래쉬 메모리 셀의 제조공정도이다.
도 2a를 참조하면, P형의 반도체기판(11)의 표면을 열산화하여 제 1 게이트절연막(13)을 형성한다. 그리고, 제 1 게이트절연막(13) 상에 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 후 포토리쏘그래피 방법에 의해 채널의 길이 방향인 제 1 방향으로 줄무늬 형태로 패턴닝(도시되지 않음)하여 플로팅게이트(15)를 형성한다.
도 2b를 참조하면, 반도체기판(11) 상에 제 1 방향의 줄무늬 형태로 패턴닝된 플로팅게이트(15)를 덮도록 산화막-질화막-산화막(Oxide-Nitride-Oxide : 이하, ONO라 칭함) 구조를 갖는 제 2 게이트절연막(17)을 형성한다. 그리고, 제 2 게이트절연막(17) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착하여 컨트롤게이트(19)를 형성한다.
도 2c를 참조하면, 콘트롤게이트(19), 제 2 게이트절연막(17), 플로팅게이트(15) 및 제 1 게이트절연막(13)을 포토리쏘그래피 방법으로 제 1 방향과 수직하는 제 2 방향으로 순차적으로 패터닝한다.
반도체기판(11)의 소정 부분을 노출시키는 포토레지스트 패턴(21)을 형성한다. 그리고, 포토레지스트 패턴(21)을 마스크로 사용하여 반도체기판(11)의 노출된 부분에 N형의 불순물을 저농도로 이온 주입하여 저농도영역(23)을 형성한다. 이 때, 저농도영역(23)을 플로팅게이트(15)와 소정 부분이 중첩되도록 형성한다.
도 2d를 참조하면, 포토레지스트 패턴(21)을 제거한다. 그리고, 반도체기판(11) 상에 콘트롤게이트(19)를 덮도록 산화실리콘을 CVD 방법으로 증착하고 에치백하여 제 1 게이트절연막(13), 플로팅게이트(15), 제 2 게이트절연막(17) 및 콘트를게이트(19)의 측면에 측벽(25)을 형성한다.
콘트롤게이트(19) 및 측벽(25)을 마스크로 사용하여 반도체기판(11)에 N형의 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역(27)(29)을 형성한다. 상기에서 소오스영역(27)을 저농도영역(23)에 에워싸이도록 형성한다.
그러나, 상술한 종래 기술은 소거 효율을 향상시키기 위해 제 1 게이트절연막을 얇게 형성하여야 하므로 제 1 게이트절연막의 정전 용량이 크게되어 커플링 비의 감소에 의해 프로그램의 효율이 감소되는 문제점이 있었다.
또한, 제 1 게이트산화막이 얇으므로 형성하기 어려울 뿐만 아니라 플로팅게이트에 프로그램된 데이터가 드레인전압에 의해 소거될 수 있으므로 신뢰성이 저하되는 문제점이 있었다.
그리고, 소거 동작시 소오스영역에 인가되는 고전압에 의해 소오스 접합이 파괴되는 것을 방지하기 위한 저농도영역이 형성되어야 하므로 소자의 크기가 증가될 뿐만 아니라 공정이 복잡해지는 문제점이 있었다.
따라서, 본 발명의 목적은 소거 효율이 저하되는 것을 방지하면서 커플링 비를 증대시켜 프래그램 효율을 향상할 수 있는 플래쉬 메모리 셀을 제공함에 있다.
본 발명의 다른 목적은 소자 크기를 감소시킬 수 있는 플래쉬 메모리 셀을 제공함에 있다.
본 발명의 또 다른 목적은 소오스영역의 접합 파괴를 방지하기 위한 별도의 영역을 형성하지 않으므로 공정 수를 줄일 수 있는 플래쉬 메모리 셀의 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은 제 1 게이트산화막을 두껍게 형성하므로 공정이 용이한 플래쉬 메모리 셀의 제조 방법을 제공함에 있다.
이를 위해, 청구항 1의 발명에 따른 플래쉬 메모리 셀은 제 1 도전형의 반도체기판과, 상기 반도체기판 상의 소정 부분에 형성된 제 1 게이트절연막과, 상기 반도체기판 상의 소정 부분에 상기 제 1 게이트절연막과 연결되게 형성된 매립절연막과, 상기 제 1 게이트절연막 상에 상기 매립절연막으로 연장되어 소정 부분 중첩되게 형성된 플로팅게이트와, 상기 플로팅게이트 상면 및 측면에 형성된 제 2 및 제 3 게이트절연막과, 상기 제 2 게이트절연막 상에 상기 플로팅게이트와 일측이 일치되고 타측이 일치되지 않지만 상기 매립산화막과 중첩되게 형성된 플로팅게이트와, 상기 플로팅게이트 측면에 형성된 절연측벽과, 상기 매립산화막 상에 상기 제 3 게이트절연막 및 상기 절연측벽에 의해 상기 플로팅게이트 및 콘트롤게이트와 전기적으로 이격되게 형성된 소거게이트와, 상기 반도체기판의 상기 매립절연막의 하부와 상기 플로팅게이트의 일측에 각각 형성된 제 2 도전형의 소오스영역을 포함한다.
이러한 구성은 소오스 접합 파괴를 방지하는 저농도영역이 필요하지 않으므로 소자 크기를 감소시킬 수 있다.
청구항 2의 발명에 따른 플래쉬 메모리 셀은 상기 제 1 게이트절연막이 200∼400Å의 두께로 형성된다.
이러한 구성은 제 1 게이트절연막이 두껍게 형성되므로 커플링 비를 증대시켜 프래그램 효율을 향상시킬 수 있다.
청구항 3의 발명에 따른 플래쉬 메모리 셀의 제조방법은 제 1 도전형의 반도체기판 상의 소정 부분에 제 2 도전형의 불순물을 고농도로 이온 주입하는 공정과, 상기 불순물이 고농도로 주입된 부분을 포함하는 상기 반도체기판의 표면을 산화하여 제 1 게이트절연막 및 매립절연막을 형성함과 동시에 상기 이온 주입된 불순물을 확산시켜 소오스영역을 형성하는 공정과, 상기 제 1 게이트산화막 상에 제 1 방향으로 줄무늬 형상을 이루는 플로팅게이트를 형성하는 공정과, 상기 플로팅게이트와 직교하는 제 2 방향으로 줄무늬 형상을 이루는 제 2 게이트절연막, 콘트롤게이트 및 캡산화막을 형성하는 공정과, 상기 콘트롤게이트 및 캡산화막의 상기 매립절연막과 대응하는 측면에 절연측벽을 형성하는 공정과, 상기 캡산화막 및 절연측벽을 마스크로 사용하여 상기 콘트롤게이트 및 상기 제 1 게이트절연을 패터닝하는 공정과, 상기 플로팅게이트의 측면에 제 3 게이트절연막을 형성하는 공정과, 상기 반도체기판의 노출된 부분에 제 2 도전형의 드레인영역과 상기 매립산화막 상에 소거게이트를 형성하는 공정을 구비한다.
이러한 구성은 소오스 접합 파괴를 방지하는 저농도영역을 형성하지 않으므로 공정이 간단해진다.
청구항 4의 발명에 따른 플래쉬 메모리 셀의 제조방법은 제 1 게이트절연막을 200∼400Å의 두께로 형성한다.
이러한 구성은 제 1 게이트산화막을 두껍게 형성하므로 공정이 용이하다.
도 1는 종래 기술에 따른 플래쉬 메모리 셀의 단면도
도 2a 내지 도 2d는 종래 기술에 따른 플래쉬 메모리 셀의 제조공정도
도 3은 본 발명에 따른 플래쉬 메모리 셀의 단면도
도 4a 내지 도 4e는 본 발명에 따른 플래쉬 메모리 셀의 제조공정도
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 반도체기판 33 : 패드산화막
35 : 포토레지스트 패턴 37 : 이온주입영역
39 : 제 1 게이트절연막 41 : 매립절연막
43 : 소오스영역 45 : 플로팅게이트
47 : 제 2 게이트절연막 49 : 콘트롤게이트
51 : 캡산화막 53 : 측벽
55 : 포토레지스트 패턴 57 : 제 3 게이트절연막
59 : 소거게이트 61 : 드레인영역
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3은 본 발명에 따른 플래쉬 메모리 셀의 단면도이다.
본 발명에 따른 플래쉬 메모리 셀은 반도체기판(31), 제 1, 제 2 및 제 3 게이트절연막(39)(47)(57), 매립절연막(41), 플로팅게이트(45), 콘트롤게이트(49), 소거게이트(59)와 소오스 및 드레인영역(43)(61)을 포함한다.
P형의 반도체기판(31) 내의 소정 부분에 N형의 불순물이 고농도로 도핑된 소오스 및 드레인영역(43)(61)이 형성된다. 상기에서 소오스 및 드레인영역(43)(61)의 사이는 채널이 된다.
제 1 게이트절연막(39)은 반도체기판(31)의 채널 상에 형성되며, 매립절연막(41)은 반도체기판(31)의 소오스영역(43) 상에 형성된다. 제 1 게이트절연막(39)과 매립절연막(41)은 열산화 방법에 의해 동시에 형성되는 것으로 각각 200∼400Å과 1000∼2000Å 정도의 두께로 형성된다.
플로팅게이트(45)는 제 1 게이트절연막(39) 상에 매립절연막(41)과 소정 부분 중첩되게 형성된다. 플로팅게이트(45)는 불순물이 도핑된 다결정실리콘으로 1500∼3000Å 정도의 두께로 형성된다.
제 2 게이트절연막(47)은 플로팅게이트(45) 상에 형성되며, 콘트롤게이트(49)는 제 2 게이트절연막(47) 상에 형성된다. 제 2 게이트절연막(47)은 산화막 또는 산화막-질화막-산화막(Oxide-Nitride-Oxide : 이하, ONO라 칭함) 구조를 가지며 200∼300Å 정도의 두께로 형성되며, 플로팅게이트(45)는 불순물이 도핑된 다결정실리콘으로 2000∼3000Å 정도의 두께를 가지며 채널의 길이 방향과 교차되는 줄무늬 형태(도시되지 않음)로 형성된다. 상기에서 콘트롤게이트(49)는 드레인영역(61) 쪽의 일측면이 플로팅게이트(45)의 일측면과 일치되고, 소오스영역(43) 쪽의 타측면이 플로팅게이트(45)의 타측면과 일치되지 않지만 매립산화막(41)과 중첩되게 형성된다.
콘트롤게이트(49) 상에 캡산화막(51)이 형성되며, 플로팅게이트(45) 및 콘트롤게이트(49) 각각의 일측면에 제 3 절연막(57) 및 측벽(53)이 형성된다.
소거게이트(59)는 매립산화막(41) 상에 제 3 게이트절연막(57)에 의해 플로팅게이트(45)와 캡산화막(51) 및 측벽(53)에 의해 콘트롤게이트(49)와 각각 전기적으로 이격되게 형성된다.
상술한 구조의 플레쉬 메모리 셀은 프로그램 동작시 소오스영역(43)을 접지시킨 상태에서 콘트롤게이트(49)에 12V 정도의 게이트전압(Vg)을 인가하고 드레인영역(61)에 5∼6V 정도의 드레인전압(Vd)을 인가한다. 이에, 콘트롤게이트(49)에 인가되는 게이트전압(Vg)에 플로팅게이트(45) 하부의 반도체기판(31)에 채널이 형성되며, 드레인영역(61)에 인가되는 드레인전압(Vd)에 의해 가속되는 전자가 제 1 게이트절연막(39)의 에너지 장벽을 뛰어 넘어 플로팅게이트(45)로 주입된다. 그러므로, 셀은 문턱 전압이 높아지게 되어 프로그램된다.
상기에서 제 1 게이트절연막(39)이 두껍게 형성되므로 정전 용량이 작게되고, 또한, 플로팅게이트(45)와 콘트롤게이트(49)의 중첩면이 매립절연막(41) 상으로 연장되므로 제 2 게이트절연막(47)의 정전 용량이 크게된다. 그러므로, 콘트롤게이트(49)에 인가되는 게이트전압(Vg)에 대해 플로팅게이트(45)에 유도되는 전압의 크기를 나타내는 커플링 비가 증가되어 프로그래밍 효율이 향상된다.
프로그램된 데이터를 소거할 때 콘트롤게이트(49)를 접지시키거나, 또는, ''전압으로 인가한 상태에서 소거게이트(53)에 15V 이상의 고전압을 인가하여 플로팅게이트(45) 내의 전자를 소오스영역(43)으로 터널링시킨다. 이 때, 전자는 제 3 게이트절연막(57)을 통해 플로팅게이트(45)에서 소거게이트(59)로 전자가 이동되는 데 플로팅게이트(45)의 모서리 부분에 전계가 집중되므로 소거 효율이 향상된다. 그러므로, 셀은 문턱 전압이 낮아지게 되어 소거된다.
상기에서, 15V 이상의 고전압을 소거게이트(53)에 인가하여 소거 동작을 수행하므로 소오스영역(43)을 낮은 접합(shallow junction) 구조로 형성하여도 접합 파괴가 일어나는 것이 방지된다.
도 4a 내지 도 4e는 본 발명에 따른 플래쉬 메모리 셀의 제조공정도이다.
도 4a를 참조하면, P형의 반도체기판(31)의 표면을 열산화하여 패드산화막(33)을 형성하고, 패드산화막(33) 상에 소정 부분을 노출시키는 포토레지스트 패턴(35)을 형성한다. 포토레지스트 패턴(35)을 마스크로 사용하여 아세닉(As) 또는 인(P) 등의 N형 불순물을 고농도로 이온 주입하여 반도체기판(31)에 이온주입영역(37)을 형성한다.
도 4b를 참조하면, 포토레지스트 패턴(35)과 패드산화막(33)을 순차적으로 제거하여 반도체기판(31)을 노출시킨다. 그리고, 반도체기판(31)의 표면을 다시 열산화하여 제 1 게이트절연막(39)을 200∼400Å 정도의 두께로 형성한다. 이 때, 이온주입영역(37)은 이온 주입시 격자가 손상되므로 격자가 손상되지 않은 부분 보다 빠른 속도로 산화된다. 그러므로, 이온주입영역(37)이 형성된 부분에 제 1 게이트절연막(39) 보다 두꺼운 매립절연막(41)이 1000∼2000Å 정도의 두께로 형성된다. 또한, 산화 공정시 열에 의해 이온주입영역(37) 내의 불순물이 확산되어 매립절연막(41) 하부에 소오스영역(43)이 형성된다.
제 1 게이트절연막(39) 및 매립절연막(41) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착한 후 포토리쏘그래피 방법에 의해 채널의 길이 방향인 제 1 방향으로 줄무늬 형태로 패턴닝(도시되지 않음)하여 플로팅게이트(45)를 형성한다.
도 4c를 참조하면, 반도체기판(31) 상에 제 1 방향의 줄무늬 형태로 패턴닝된 플로팅게이트(45)를 덮도록 제 2 게이트절연막(47)을 형성한다. 상기에서 제 2 게이트절연막(47)을 산화막 또는 ONO 구조로 형성할 수 있다.
그리고, 제 2 게이트절연막(47) 상에 불순물이 도핑된 다결정실리콘 및 산화실리콘을 CVD 방법으로 증착한 후 포토리쏘그래피 방법으로 제 1 방향과 수직하는 제 2 방향으로 순차적으로 패터닝하여 컨트롤게이트(49)와 캡산화막(51)을 형성한다. 이 때, 제 2 게이트절연막(47)도 제거되도록 한다.
도 4d를 참조하면, 플로팅게이트(45) 상에 산화실리콘을 CVD 방법으로 캡산화막(51)을 덮도록 증착한 후 에치백하여 콘트롤게이트(49) 및 캡산화막(51)의 측면에 측벽(53)을 형성한다.
그리고, 제 2 게이트절연막(47) 상에 캡산화막(51) 및 측벽(53)을 덮도록 포토레지스트를 도포한 후 매립절연막(41)과 대응하는 부분의 측벽(53)을 덮으며 캡산화막(51)과 중첩되게 잔류하도록 노광 및 현상하여 포토레지스트 패턴(55)을 형성한다. 포토레지스트 패턴(55)을 마스크로 사용하여 노출된 측벽(53)을 습식식각하여 제거한다.
도 4e를 참조하면, 포토레지스트 패턴(55)을 제거한다. 그리고, 캡산화막(51) 및 측벽(53)을 마스크로 사용하여 반도체기판(31)과 매립절연막(41)이 노출되도록 제 2 게이트절연막(47), 플로팅게이트(45) 및 제 1 게이트절연막(39)을 포토리쏘그래피 방법으로 패터닝한다. 플로팅게이트(45)의 측면에 열산화방법에 의해 제 3 게이트절연막(57)을 형성한다.
상술한 구조 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착하고 매립산화막(41) 상에 잔류하도록 포토리쏘그래피 방법으로 패터닝하여 소거게이트(59)를 형성한다. 이 때, 소거게이트(59)는 플로팅게이트(45)와 제 3 게이트절연막(57)에 의해, 콘트롤게이트(49)와 캡산화막(51) 및 측벽(53)에 의해 전기적으로 분리된다.
반도체기판(31)의 노출된 부분에 아세닉(As) 또는 인(P) 등의 N형 불순물을 고농도로 이온 주입하여 드레인영역(61)을 형성한다. 상기에서 드레인영역(61)을 소거게이트(59)를 형성하기 전에 형성할 수도 있다.
따라서, 청구항 1의 발명에 따른 플래쉬 메모리 셀은 소오스 접합 파괴를 방지하는 저농도영역이 필요하지 않으므로 소자 크기를 감소시킬 수 있다.
청구항 2의 발명에 따른 플래쉬 메모리 셀은 제 1 게이트절연막이 두껍게 형성되므로 커플링 비를 증대시켜 프래그램 효율을 향상시킬 수 있다.
청구항 3의 발명에 따른 플래쉬 메모리 셀 제조방법은 소오스 접합 파괴를 방지하는 저농도영역을 형성하지 않으므로 공정이 간단해진다.
청구항 4의 발명에 따른 플래쉬 메모리 셀 제조방법은 제 1 게이트산화막을 두껍게 형성하므로 공정이 용이하다.
Claims (4)
- 제 1 도전형의 반도체기판과,상기 반도체기판 상의 소정 부분에 형성된 제 1 게이트절연막과,상기 반도체기판 상의 소정 부분에 상기 제 1 게이트절연막과 연결되게 형성된 매립절연막과,상기 제 1 게이트절연막 상에 상기 매립절연막으로 연장되어 소정 부분 중첩되게 형성된 플로팅게이트와,상기 플로팅게이트 상면 및 측면에 형성된 제 2 및 제 3 게이트절연막과,상기 제 2 게이트절연막 상에 상기 플로팅게이트와 일측이 일치되고 타측이 일치되지 않지만 상기 매립산화막과 중첩되게 형성된 플로팅게이트와,상기 플로팅게이트 측면에 형성된 절연측벽과,상기 매립산화막 상에 상기 제 3 게이트절연막 및 상기 절연측벽에 의해 상기 플로팅게이트 및 콘트롤게이트와 전기적으로 이격되게 형성된 소거게이트와,상기 반도체기판의 상기 매립절연막의 하부와 상기 플로팅게이트의 일측에 각각 형성된 제 2 도전형의 소오스영역을 포함하는 플래쉬 메모리 셀.
- 청구항 1에 있어서 상기 제 1 게이트절연막이 200∼400Å의 두께로 형성된 플래쉬 메모리 셀.
- 제 1 도전형의 반도체기판 상의 소정 부분에 제 2 도전형의 불순물을 고농도로 이온 주입하는 공정과,상기 불순물이 고농도로 주입된 부분을 포함하는 상기 반도체기판의 표면을 산화하여 제 1 게이트절연막 및 매립절연막을 형성함과 동시에 상기 이온 주입된 불순물을 확산시켜 소오스영역을 형성하는 공정과,상기 제 1 게이트산화막 상에 제 1 방향으로 줄무늬 형상을 이루는 플로팅게이트를 형성하는 공정과,상기 플로팅게이트와 직교하는 제 2 방향으로 줄무늬 형상을 이루는 제 2 게이트절연막, 콘트롤게이트 및 캡산화막을 형성하는 공정과,상기 콘트롤게이트 및 캡산화막의 상기 매립절연막과 대응하는 측면에 절연측벽을 형성하는 공정과,상기 캡산화막 및 절연측벽을 마스크로 사용하여 상기 콘트롤게이트 및 상기 제 1 게이트절연을 패터닝하는 공정과,상기 플로팅게이트의 측면에 제 3 게이트절연막을 형성하는 공정과,상기 반도체기판의 노출된 부분에 제 2 도전형의 드레인영역과 상기 매립산화막 상에 소거게이트를 형성하는 공정을 구비하는 플래쉬 메모리 셀의 제조방법.
- 청구항 3에 있어서 제 1 게이트절연막을 200∼400Å의 두께로 형성하는 플래쉬 메모리 셀의 제조방법.
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